JP2000505547A

JP2000505547A - 位相および周波数検出器

Info

Publication number: JP2000505547A
Application number: JP9529262A
Authority: JP
Inventors: フランソン，クラレンス，ヨルン，ニクラス; ヴィルヘルムソン，マッツ
Original assignee: テレフオンアクチーボラゲツトエルエムエリクソン（パブル）
Priority date: 1996-02-14
Filing date: 1997-02-12
Publication date: 2000-05-09
Also published as: EP0880707A1; SE9600540L; SE508585C2; WO1997030357A1; DE69738867D1; EP0880707B1; US6172533B1; SE9600540D0; AU1817197A

Abstract

(57)【要約】本発明の第１の特徴によれば、Ｋ個の入力信号の間の位相差を測定するための位相検出器が提供される。この位相検出器は１つのカウンタと、Ｋ個の第１レジスタと、１つの第１減算器とを含む。各第１レジスタはカウンタのカウンタ信号およびそれぞれの入力信号を受信し、入力信号上のタイミング情報に応答し、カウンタ値を更新する。第１減算器はカウント値を受信し、位相差を表示する値を発生する。本発明の第２の特徴によれば、周波数検出器が提供される。第１減算器は第２減算器に置換され、Ｋ個の第２レジスタが設けられる。各第２レジスタはそれぞれの第１レジスタに接続され、各第２レジスタはその第１レジスタのカウンタ値およびその第１レジスタと同じ入力信号を受信し、入力信号上のタイミング情報に応答してカウンタ値をバックアップカウンタ値としてバックアップする。第２減算器は各第２レジスタおよびその第１レジスタに対し、そのカウンタ値を減算し、周波数を表示する値を発生する。

Description

【発明の詳細な説明】位相および周波数検出器発明の技術分野本発明は一般的には位相検出器、位相差を測定するための方法、周波数検出器および周波数を測定するための方法に関する。発明の一般的な技術的背景現代のすべての技術の多数の用途では、位相検出器および周波数検出器が見受けられる。これら検出器は電子工学の分野および通信の異なる分野、特に通信分野で広く使用されている。位相検出器は基本的には２つの入力信号の位相差を測定するための装置である。当技術分野では２つの入力信号を受信するスタートおよびストップカウンタを使用することが周知である。一方の入力信号でカウンタをスタートさせ、他方の入力信号でカウンタを停止し、カウンタの値がこれら２つの入力信号の間の位相差を表示するようになっている。多くの用途ではいくつかの入力信号の位相差を測定したいという一般的なニーズがある。２つの入力端しか有しない位相検出器をこの目的のために使用すべき場合、複数の入力信号を同時に処理するにはこの処理を数回繰り返す必要がある。数個の入力信号の間の位相差を測定する現行の別の技術では、通常、複雑で、かつ大規模な回路を使用している。初期の位相検出装置では更に付加的なオーバーレイ機能として監視および保守が行われていた。監視機能は別個のユニットにおける特別設計機能として実現されており、このような従来の解決案ではかなりの量の回路を増設しなければならない。関連技術米国特許第4,634,967号には数個の極高安定発振器の間の位相のずれを測定するための位相比較器が記載されている。この位相比較器では複数の対の測定カスケードを含む各対が１つの発振器に接続されており、第１信号および第２信号を発生するようになっている。各対はＡ／Ｄコンバータとそれに続くデジタル分周器とを含む第１カスケードと、周波数変換器とそれに続くＡ／Ｄコンバータを含む第２カスケードとを含む。各対はマルチプレクサとスタートおよびストップカウンタと、位相のずれの測定を実行できるようにするコンピュータとを更に含む。米国特許第5,128,909号は位相差測定装置に関するものであり、各クロックの入力信号と共通発振器の出力信号とを混合し、出力信号をクロック信号のうちの第１信号で割り、上向き方向のゼロクロス点を検出し、カウントすることに基づき、複数のクロックの間の位相差を測定している。米国特許第4,912,734号では、２つのクロック領域、すなわちクロック信号Ａの領域とクロック信号Ｂの領域とで作動する高分解能事象発生タイムカウンタが開示されている。これら２つのクロック信号は１つの共通するクロック信号から発生され、クロック信号Ａは好ましくはジョンソンカウンタおよび二進カウンタを含む自走カウンタへ与えられ、この自走カウンタのカウントデータはクロック信号Ｂに応答してカウンタレジスタに記憶され、更に第２信号、すなわちＢＳＹＮＣ信号の発生時の到達データの第２時間として第２レジスタに記憶される。ＢＳＹＮＣ信号は発生時に第１レジスタをクリアする。カウンタレジスタのデータは第１信号、すなわちＡＳＹＮＣ信号の発生時に到達データの第１時間として第１レジスタに記憶される。このＡＳＹＮＣ信号は発生時に第２レジスタをクリアする。事象発生タイムカウンタはクロックエッジエンコーダも含み、このクロックエッジエンコーダは入力信号およびクロック信号ＡおよびＢに応答してＡＳＹＮＣ信号およびＢＳＹＮＣ信号を発生できる。共通クロック信号の第１の半サイクル中に入力信号が到達すれば、ＡＳＹＮＣ信号が発生される。共通クロック信号の第２の半サイクル中に入力信号が到達すれば、ＢＳＹＮＣ信号が発生される。このようにしてクロックエッジエンコーダは到達データのうちの第１時間および第２時間のいずれを回路の出力データとして発生すべきかを制御する。発明の概要本発明は、従来の装置の上記およびそれ以外の欠点を解決せんとするものである。多くの用途では数個の入力信号の間の位相差を測定したいという一般的なニーズがある。更に位相検出器およびその検出器への入力信号の双方を維持し、監視したいというニーズがある。例えば入力信号の周波数を監視することにより、故障した位相検出器またはエラー状態の入力信号を検出できる。更に位相検出器の入力端に信号が存在することを検出することも望ましい。周波数検出器ならびに、特に簡単な回路を使用し、周波数の異なる入力信号を処理することができる周波数検出器に対する一般的なニーズがある。更に位相差測定および周波数測定の双方に関し、分解能の精度が高いことが望ましい。本発明の第１の課題は、最少数の回路を使用することにより２つ以上の入力信号の間の位相差を測定できる位相検出器を提供することにある。本発明の別の課題は監視機能を簡単に統合した位相検出器を提供することにある。本発明の更に別の課題は、分解能が位相検出器に印加されるクロック信号の周期、好ましくはクロック信号の周期の半分に等しい高分解能位相検出器を提供することにある。本発明の別の課題は、周波数検出器を提供することにもある。本発明の更に別の課題は、高分解能周波数検出器を提供することにある。本発明の別の課題は、測定を行うラップ状態を処理するための手段を提供することにある。本発明の一般的な概念によれば、入力信号から情報を抽出するための、所定数の入力信号に応答自在なデバイスが提供される。本発明の第１の特徴によれば、位相検出器が提供される。この位相検出器は位相差を検出したい所定の数、例えばＫ個の入力信号に応答自在である。本発明の第１実施例によれば、カウンタと所定の数、例えばＫ個の第１レジスタと第１減算器手段とを含む。カウンタは第１クロック信号に応答し、カウンタ信号を発生する。Ｋ個の第１レジスタの各々はカウンタ信号およびＫ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報に応答し、カウンタ信号の現在のカウンタ値を記憶することにより、個個の第１カウンタ値を更新する。第１減算器手段は第１カウンタ値に応答自在であり、Ｋ個の入力信号のそれぞれの対の間の位相差を示す第１位相差値を発生する。一般にカウンタは２つ以上のカウンタシーケンスにわたってラップと称されるカウンタシーケンスの間の遷移をカウントする。本発明に係わる位相検出器のあるアプリケーションでは、位相差の測定を行うラップ状態が生じ得る。これらラップ状態は本発明の位相検出器内に訂正手段を内蔵させることにより、本発明の第２実施例に従って有効に処理される。この訂正手段は訂正された位相差値を発生するように位相差に訂正値を加えることにより、位相差の値を生じるラップを訂正する。このようにしてカウンタの初期化またはリセットが不要となる。訂正値は正でも負でもよい。本発明の第３実施例によれば、位相検出器の入力端における入力信号の存在を監視するための第２検出手段が位相検出器に設けられる。この第２検出手段は第１レジスタの一組の各々に対し第１レジスタに現在記憶されている第１カウンタ値が第２検出手段にこれまで記憶されていた第１レジスタの先の第１カウンタ値を表示する比較値に等しいかどうかを検出する。等しい条件が検出されれば、無信号表示を発生する。無信号表示がされたことは、一般に特定の第１レジスタに関連する位相検出器の入力端に入力信号が存在しないことを意味する。回帰的負荷信号に応答し、第２検出手段内に第１レジスタの第１カウンタ値を記憶することにより、検出後に比較値が更新される。本発明の第４実施例によれば、位相検出器にＫ個の第２レジスタが設けられる。Ｋ個の第２レジスタの各々はＫ個の第１レジスタのそれぞれの（これに関連する第１レジスタと称される）に接続される。各第２レジスタはこれに関連する第１レジスタの第１カウンタ値およびこれに関連する第１レジスタと同じ入力信号に応答自在であり、入力信号によって搬送されるタイミング情報に応答し、バックアップカウンタ値として第１カウンタ値を更新前にバックアップする。第１カウンタ値およびバックアップカウンタ値は位相検出器に関する有効な情報およびその入力信号を発生するのに使用される。第１カウンタ値とバックアップカウンタ値とを比較し、可能な場合にはこの比較値の結果に応じ、加算／減算演算を実行することにより、測定を行うラップ状態を処理する別の方法が提供される。入力信号のうちの少なくとも１つの周波数が決定され、位相検出器自体を監視するのに使用される。入力信号のうちの少なくとも１つの周波数を決定するために、位相検出器には第２減算器手段が設けられる。第１および第２減算器手段は主要な減算器ユニットに統合することが好ましい。位相検出器の分解能は一般にカウンタおよびこのカウンタに印加されるクロック信号の周波数によって決定される。クロック信号の入進パルスを実際にカウントするカウント回路内のカウンタコアと称されるユニットが、所定の品質条件を受け、所定の技術で構成された場合、カウンタコアに印加される第１クロック信号と称されるクロック信号の周波数はカウンタコアを信頼性高く、かつ最適に作動するのに、高くなり過ぎることがある。カウンタコアに対する所定の周波数制限条件を満たすと同時に所定の技術で潜在力のあるフル周波数を使用する問題は、本発明の更に別の実施例によって解決される。位相検出器のカウンタまたはカウント回路は、互いに位相がずれ、第１周波数よりも低い第２周波数の所定の数、例えばＭ個の第２クロック信号を第１周波数の第１クロック信号に応答して発生するためのクロック信号発生器を含む。更にカウンタは、各々がＭ個の第２クロック信号のそれぞれに応答し、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、カウンタ信号のカウンタ値が第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように、第２カウンタ信号を加えることによりカウンタ信号を発生するよう、第２カウンタ信号に応答自在な加算回路とを含む。第２クロック信号は互いに位相シフトされ、その結果生じるカウンタ値は、Ｍに第２周波数をかけた値に等しい周波数で更新される。更に第２カウンタおよび第２クロック信号の発生器の初期化が不要となるように、加算回路が設計される。本発明に係わる位相検出器は次のような利点を有する。位相検出器に接続できる入力信号の数が制限されないこと。同じ位相検出器に異なるグループの入力信号を加えることができること。本発明の好ましい実施例では、ハードウェアの初期化が不要となること。エレガントかつ簡単に監視機能と保守機能とを統合できること。入力クロック周波数の２倍に等しい位相検出器の分解能が得られること。本発明の第２の特徴によれば、本発明の位相検出器の周波数監視機能を別々に利用して、周波数検出器を提供できる。所定の数の入力信号の各々の周波数を測定する周波数検出器が提供される。本発明のこの第２の特徴によれば、第１減算手段は本発明の周波数検出器をカウンタと、Ｋ個の第１レジスタと、Ｋ個の第２レジスタと、第２の減算器手段とから構成できるように、第２減算器手段と置換され、省略される。本発明の第２の特徴に係わる周波数検出器では、ラップ処理および入力信号の存在を監視する機能が提供される。その他に、高分解能の測定が保証される。更に本発明の第１の特徴によれば、２つ以上の入力信号の位相差を測定するための方法も提供される。本発明の第１の特徴に係わる方法は、ラップの処理、入力信号の監視および位相差を高分解能で測定するエレガントな方法を含む。方法の第２の特徴によれば、多数の入力信号の各々の周波数を測定するための方法が提供される。更に高分解能の位相検出器および周波数検出器を実現する別の方法も提供される。図面の簡単な説明本発明の新規な特徴であると考えられる特徴事項は、添付されている請求の範囲に記載されている。しかしながら添付図面を参照しながら次の特定の実施例の詳細な説明を読むことにより発明自体のみならず、その上記以外の特徴および利点について最良に理解できよう。図１は、本発明の第１実施例に係わる位相検出器のブロック略図である。図２は、図１に示された位相検出器に生じる信号およびカウンタ値の一例を示すタイミング図である。図３は、本発明の別の実施例に係わる位相検出器のブロック略図である。図４は、本発明に係わる位相検出器のブロック略図であり、Ｋは２に等しい。図５は、本発明に係わる位相検出器のブロック略図であり、Ｋは３よりも大である。図６は、本発明の第１の特徴に係わる所定の数、例えばＫ個の入力信号の少なくとも一対の間のそれぞれの位相差を測定するための方法を示す略フローチャートである。図７は、位相検出器のカウンタが時間（ｔ）と共にそのカウンタ値をどのように増加するかを示す略図である。図８は、本発明の第２実施例に係わる位相検出器のブロック略図である。図９は、本発明の第３実施例に係わる位相検出器のブロック略図である。図１０は、通信システムの略図である。図１１は、本発明の第４実施例に係わる位相検出器のブロック略図である。図１２は、図１１の位相検出器において生じる信号およびカウンタ値の一例を示すタイミング図である。図１３は、カウンタ値が時間（ｔ）と共にどのように増加されるかを示す略図である。図１４は、本発明に係わる位相検出器のブロック略図である。図１５は、本発明に係わる位相検出器のブロック略図である。図１６は、本発明の第２の特徴に係わる周波数検出器のブロック略図である。図１７は、本発明の第２の特徴の好ましい実施例に係わる周波数検出器のブロック略図である。図１８は、本発明により所定の数、例えばＫ個の入力信号の各々の周波数を測定するための方法を示す略フローチャートである。図１９は、本発明の第１の特徴の好ましい実施例に係わる位相検出器のブロック略図である。図２０は、本発明の第１の特徴に係わる所定の数、例えばＫ個の入力信号の少なくとも一対のそれぞれの位相差を測定するための方法の略フローチャートである。図２１は、従来の周波数カウンタのブロック略図である。図２２は、本発明に係わるカウンタまたはカウント回路のブロック略図である。図２３は、本発明の一実施例に係わる第２クロック信号の発生器のブロック略図である。図２４は、図２２のカウント回路を含む本発明に係わる位相検出器において生じる信号およびカウンタ値の一部の一例を示すタイミング図である。図２５は、本発明の別の実施例に係わる第２クロック信号の発生器のブロック略図である。図２６は、本発明によりカウンタ信号を発生するための方法のフロー略図である。図２７は、本発明に係わる高分解能位相検出器のブロック略図を形成する、図２７、図２８および図２９をどのように配置するかを示す略図である。図２８は、本発明に係わる高分解能位相および周波数検出器の部品のブロック略図である。図２９は、本発明に係わる高分解能位相検出器の部品のブロック略図である。図３０は、本発明に係わる高分解能周波数検出器のブロック略図を形成する、図２７、図２８および図２９をどのように配置するかを示す略図である。図３１は、本発明に係わる高分解能周波数検出器の部品のブロック略図である。発明の実施例の詳細な説明位相検出器の実施例図１は、本発明の第１実施例に係わる位相検出器のブロック略図である。この位相検出器はカウンタ２と、第１レジスタ３Ａ、３Ｂ、３Ｃと、第１減算器５とを含む。この位相検出器は３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２およびＩＮＰＵＴ３、および第１クロック信号ＣＬＯＣＫと称されるクロック信号を受ける。カウンタ２は第１の周波数を有する第１クロック信号に応答し、カウンタ信号を発生する。第１クロック信号は従来のクロック発生器によって発生されることが好ましい。第１レジスタ３Ａ、３Ｂ、３Ｃの各々はカウンタ２からのカウンタ信号および３つの入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答し、個々の第１カウンタ値としてカウンタ信号のカウント数すなわちカウント値（以下、カウンタ値と称す）を記憶する。第１減算器５は第１レジスタ３Ａ、３Ｂ、３Ｃから読みだしを行い、第１カウンタ値を得る。例えば入力信号ＩＮＰＵＴ１とＩＮＰＵＴ３との間の位相差を測定したい場合、これら入力信号に関連する第１カウンタ値を互いに減算する。この減算の結果、すなわち第１の差の値はこれら入力信号の間の位相差を表示している。このような特定の実施例では入力信号は３つあるので、ＩＮＰＵＴ１とＩＮＰＵＴ２との間の位相差、ＩＮＰＵＴ１とＩＮＰＵＴ３との間の位相差、およびＩＮＰＵＴ２とＩＮＰＵＴ３との間の位相差を測定することが可能である。図１では第１減算器５は３つの出力信号を有する。実線で表示された出力信号は現在計算されている位相差を表示する値を示し、破線で示された他の２つの出力信号は２つ以上の個々の位相差を表示する値を得ることが可能であることを示している。本発明の好ましい実施例では、第１減算器５は実質的に同時に３つの位相差を表示する値を処理できる。カウンタ２は０〜２ⁿ−１までをカウントする二進カウンタモジュロ−２ⁿであることが好ましい。換言すれば、このカウンタはｎビットのカウンタである。カウンタ信号はカウンタの出力データとして一般に定められる。カウンタ２はフリップフロップによりＡＳＩＣで構成することが好ましい。カウンタ２が最大カウンタ値、すなわち２ⁿ−１に達すると、このカウンタは再び０からスタートする。第１レジスタ３Ａ、３Ｂ、３Ｃは少なくともＮビットをそれぞれ記憶できる。これら第１レジスタはエッジでトリガーされるＤフリップフロップによって構成することが好ましい。各ビットに対し１つのＤフリップフロップが設けられる。本発明の好ましい実施例ではこれら第１レジスタは負荷入力端を有する。当然ながらカウンタシーケンスを発生する従来の任意のカウンタおよび従来の任意ｎビットのレジスタも使用できる。タイミング情報の例としては同期パターン、例えば端なる矩形波信号の正または負のエッジである。このタイミング情報は通常、回帰的である。次の例を示す。カウンタ２は第１クロック信号のクロックパルスをカウントし、第１クロック信号ＣＬＯＣＫがハイレベルとなるごとに、そのカウンタ値をインクリメントする。第１レジスタは正のエッジでトリガーされるＤフリップフロップから成る。次に第１レジスタ３Ａおよびこれに接続された入力信号ＩＮＰＵＴ１を検討する。ＩＮＰＵＴ１によって搬送されるタイミング情報、すなわち本例では正のエッジが第１レジスタ３Ａの負荷入力端に生じるたびに、カウンタ２のカウンタ値は第１レジスタ３Ａへ転送される。一般に第１レジスタによって保持される第１カウンタ値は入力信号の回帰的な正のエッジに応答して連続して更新される。このようにして位相差を表示する値も更新される。次に図２を参照すると、ここには図１に示された位相検出器で生じる信号およびカウンタ値の例を示すタイミング図が示されている。この図にはカウンタ２へ送られる矩形波のＣＬＯＣＫ信号（第１クロック信号と称す）が示されている。カウンタ２はランニングカウンタ値ＣＶを有するカウンタ信号を発生し、このカウンタ値ＣＶはクロック信号の周期ごとにステップ状に変化される。更に３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３およびそれぞれに対応する第１カウンタ値ＦＣＶ（１）、ＦＣＶ（２）、ＦＣＶ（３）が示されている。これら第１カウンタ値ＦＣＶ（１）、ＦＣＶ（２）、ＦＣＶ（３）はそれぞれ第１レジスタ３Ａ、３Ｂおよび３Ｃに記憶される。作動時にＩＮＰＵＴ１上のタイミング情報、本ケースでは正のエッジが第１レジスタ３Ａの負荷入力端に生じると、第１レジスタ３Ａにカウンタ信号の現在のカウンタ値４８が記憶されるように第１レジスタ３Ａに先に記憶されていた２５に等しい第１カウンタ値が更新される。これに対応し、ＩＮＰＵＴ２およびＩＮＰＵＴ３の正のエッジにそれぞれ応答して第１カウンタ値ＦＣＶ（２）およびＦＣＶ（３）も更新される。入力信号に対応する第１カウンタ値を互いに減算することにより、入力信号の間の位相差が得られる。例えば最も最近に更新された第１カウンタ値を考慮したＩＮＰＵＴ１とＩＮＰＵＴ３との間の位相差は、ＦＣＶ（３）−ＦＣＶ（１）＝４９−４８＝第１クロック信号の１周期である。入力信号ＩＮＰＵＴ３の位相はＩＮＰＵＴ１に対し遅延するが、ＩＮＰＵＴ３に関連するカウンタ値はＩＮＰＵＴ１に関連するカウンタ値よりも大きいことに留意することが重要である。一般に位相差を表示する値は位相差を表示する信号として出力される。減算はマイクロプロセッサまたは信号プロセッサで実行されるソフトウェアで実現することが好ましい。しかしながらハードウェアでこの減算を実現することも可能である。例えば従来の構成ブロック、例えば７４−ＬＳ−１８１、７４−ＨＣ−１８１または７４ −ＬＳ−８３、７４−ＨＣ−８３を使って減算器をハードウェアを実現できる。構成ブロック７４−ＸＸ−１８１（ここでＸＸは例えばＨＣまたはＬＳを示す）は４ビットの減算器を含む算術論理ユニット（ＡＬＵ）であり、４ビットの加算器である構成ブロック７４−ＸＸ−８３を使ってＡ＋（−Ｂ）のような加算、すなわち実際には減算であるＡ−Ｂを実施できる。７４−ＸＸ−１８１および７４ −ＸＸ−８３の場合の双方では、ｎビットの減算器を構成するように公知の態様でいくつかの４ビットのユニットが互いに接続されている。次の異なる実施例における加算および減算を実行するために、上記従来のユニット７４−ＸＸ−１８１および７４−ＸＸ−８３を使用することもできる。タイミング情報が同期パターンである場合、デジタルデコーダが同期パターンを公知の態様で復号化し、この復号化された信号が第１レジスタヘ送られる。復号化後に入力信号間の相対的タイミング情報を維持するように、復号化の遅延時間を考慮しなければならない。第１レジスタ３Ａ、３Ｂ、３Ｃの第１カウンタ値は同一時間に発生しなければならない。この問題は、第１レジスタに１つずつホールド機能をもたせることによって解決できる。例えば各第１レジスタはマイクロプロセッサまたは他の読み出しデバイスに接続されるイネーブルピンを有する。マイクロプロセッサから第１レジスタにホールド信号が分配されるようになっている。第１レジスタのすべてが読み出されると、このホールド信号がレリースされる。ホールド信号のレリースと立ち上がりの間に少なくとも最低周波数の１周期があるように、サンプル時間を調節しなければならない。別の解決案は、すべてのレジスタが読み出される前にカウンタ値をフリーズできるようにシャドーレジスタにホールド機能を持たせることである。これらシャドーレジスタは第１レジスタに接続される。第１減算器５をマイクロプロセッサ（図示せず）においてソフトウェアで実現する場合、マイクロプロセッサによる第１カウンタ値の読み出しは、ソフトウェアのオペレータによって制御できる。読み出しの間の時間インターバルおよび第１レジスタのどれを読み出すかのいずれも、ソフトウェアによって制御できる。第１減算器５は一定の時間インターバルで第１レジスタの第２カウンタ値を読み出す必要はないが、そうすることが好ましいと理解することが重要である。第１レジスタが更新される時間に対し、第１レジスタの読み出しが非同期である場合、読み出し前に第１レジスタのうちのどのレジスタが最後に値を更新したかはわからない。このことは、第１減算器５の減算から生じた位相差が、−２π から２πの間にあり得ることを意味している。カウンタは２ⁿ個の異なるステートを有するので、２ⁿに第１クロック信号の周期をかけた値は入力信号の周期の２倍よりも大きくなっているはずである。次の例を示す。８ｋＨｚの入力信号と３６８ＭＨｚのクロック信号を検討する。上記条件によれば、２ⁿ・（１／（３６８・１０⁶））＞２・（１／８０００） ⇔ ２ⁿ＞９２１６０ ⇔ ｎ＞１６．５（丸められた値）．従って、カウンタ２のビット数ｎは１７以上でなければならない。第１レジスタ３Ａ〜Ｃの各々のビット数も１７以上でなければならないので、各レジスタのＤフリップフロップの数は少なくとも１７個となる。更に第１減算器５のハードウェア装置のビット数も１７以上でなければならない。第１レジスタの読み出しが第１レジスタの更新と同期する場合、位相差は長さ２πの範囲内にある。従って、上記条件は変わることとなる。次に第１レジスタの読み出しは第１レジスタの更新と非同期であると仮定する。このことは、限定的条件と解釈してはならず、その理由は、非同期の読み出しを同期的読み出しと等しくすることが可能であるからである。図３は、本発明の別の実施例に係わる位相検出器を示す、図１に類似したブロック略図である。この図３のブロック図は減算器の構造を除けば図１のブロック図と同じである。図３では位相検出器は３つの減算器５Ａ、５Ｂ、５Ｃを有する。減算器の各々は第１レジスタのそれぞれの対の第１カウンタ値に応答自在であり、減算器５Ａ、５Ｂ、５Ｃはそれぞれ第１レジスタ３Ａおよび３Ｂ、３Ｂおよび３Ｃ、３Ａおよび３Ｃの第１カウンタ値に応答自在である。このような解決案は減算器装置をハードウェアで構成する際に特に適す。一般に本発明は、本発明の位相検出器が所定の数、例えばＫ個の入力信号（ここでＫは１よりも大きい正の整数である）に応答自在である状態に適用可能である。従って、位相検出器はＫ個の第１レジスタを含み、各第１レジスタはカウンタ２からのカウンタ信号およびＫ個の入力信号のそれぞれに応答自在である。図４には本発明に係わる位相検出器のブロック略図が示されており、ここでＫは２に等しい。位相検出器はカウンタ２と、２つの第１レジスタ３Ａ、３Ｂと、第１減算器５とを含む。更に第１レジスタ３Ａおよび３Ｂの負荷入力端にそれぞれ加えられる２つの入力信号ＩＮＰＵＴ１およびＩＮＰＵＴ２が示されている。第１減算器５は第１レジスタ３Ａおよび３Ｂの第１カウンタ値を減算し、ＩＮＰＵＴ１とＩＮＰＵＴ２の間の位相差を示す第１の位相差の値を発生する。図５は本発明の位相検出器のブロック略図であり、ここでＫは３よりお大きい値である。位相検出器はカウンタ２と、複数の第１レジスタ３Ａ、３Ｂ、３Ｃ、 ....、３Ｘと第１減算器５とを含む。位相検出器および特に第１レジスタは、複数の入力信号ＩＮＰＵT １、ＩＮＰＵＴ２、ＩＮＰＵＴ３、....、ＩＮＰＵＴＫを受信する。入力信号の数は第１レジスタの数に等しい。本発明のこのような一般的な態様に係わる位相検出器は、２つの入力信号の周波数がほぼ同一であることを条件に、２つの入力信号の任意の組み合わせのうちの位相差を測定できる。いくつかの位相差測定をパラレルに実行することができる。位相検出器に加えることができる入力信号の数には制限がなく、更にすべての入力信号は同じ周波数を有しなければならないという条件もない。本発明の位相検出器には異なるグループの入力信号を加えることができる。例えば８ｋＨｚに等しい周波数の３つの入力信号と６４ｋＨｚに等しい別の周波数の２つの入力信号を位相検出器に加える８ｋＨｚの３つの入力信号は第１グループを構成し、６４ｋＨｚの２つの入力信号は第２グループを構成する。しかしながら位相差を検出したい入力信号はほぼ同じ周波数でなければならないと理解することが重要である。当然ながらカウンタのビット数およびレジスタの数を周波数が最低の入力信号グループに適応させなければならない。この最低周波数はビット数のｎの最大値を定める。図１の位相検出器では３つの入力信号に関連する第１カウンタ値に応答し、１つ、２つまたは３つの位相差を示す出力信号を発生する１つの第１減算器５しか設けられていないが、図３の位相検出器では３つの減算器５Ａ、５Ｂ、５Ｃが設けられており、各減算器は２つの入力信号に関連している。当然ながら多数の別の減算器装置を増設することも可能である。一般的な条件は、位相検出器が第１カウンタ値のうちの少なくとも２つに応答し、少なくとも１つの第１の位相差表示値を発生する少なくとも１つの第１減算器を含んでいなければならないことである。本発明の実施例によれば、位相検出器には１つの第１減算器５が設けられているが、位相検出器は数個の入力信号を受信する。１つの第１減算器５は一度に２つの第１カウンタ値に応答し、位相差表示値を発生し、多数の位相差表示値を順に発生できる。図６は、本発明の第１の特徴に係わる所定数、例えばＫ個の入力信号の少なくとも１つの対の間のそれぞれの位相差を表示するための方法を示す略フローチャートである。Ｋは２以上の正の整数であり、ステップ２０１ではクロック信号に応答してカウンタ信号が連続的に発生され、ステップ２０２では連続的に発生されたカウンタ信号の現在のカウンタ値が入力信号によって搬送されるタイミング情報に応答し、Ｋ個の入力信号のうちの各１つに対する個々の第１カウンタ値として記憶される。ステップ２０３では第１カウンタ値の少なくとも２つが対として減算され、Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの位相差の値を発生する。対応する入力信号によって搬送される回帰的タイミング情報に応答して、個々の各第１カウンタ値が連続的に更新される。好ましくは、第１のカウンタ値の更新／記憶に関連し、一定インターバルでステップ２０３の減算が一般に繰り返される。所定の程度までステップ２０１〜２０３はパラレルに実行できる。次に、簡潔かつ明瞭にするために３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３に応答する位相検出器に特に関連させて本発明の第１の特徴について説明する。入力信号の数は本発明の範囲を制限するものでないことは明らかである。ラップ処理機能を備えた位相検出器の実施例図７は、カウンタ２が時間（ｔ）と共に、そのカウンタ値をどのように増加するかを示す略図である。図７の曲線は連続曲線として示されているが、カウンタに印加されるクロック信号のクロックパルスごとにカウンタ値は正のインクリメント値だけインクリメントされると理解すべきである。このインクリメント値はゼロよりも大きく、ほぼ１に等しい。カウンタ２がその最大カウンタ値、すなわち２ⁿ−１に達すると、次のカウンタ値はゼロとなり、一回のラップが完了する。次に、カウンタ値は２ⁿ−１までカウントアップし続け、更にラップが生じると上記のことが次々に繰り返される。本発明の第１実施例に係わる位相検出器のカウンタ２は、位相差の測定を開始する前にゼロにリセットしなければならない。ゼロから２ⁿ−１までの１つのカウンタシーケンス中に第１の実施例に係わる位相検出器の正しい動作が保障される。しかしながらこの位相検出器を位相差の連続的な測定に使用すべき場合、タップ状態が生じることとなる。図７を参照すると、ここには入力信号ＩＮＰＵＴ１に関連する第１カウンタ値ＦＣＶ（１）のみならず、入力信号ＩＮＰＵＴ２に関連する第１カウンタ値ＦＣＶ（２）が黒い点で表示されている。図７からＦＣＶ（１）の更新時とＦＣＶ（２）の更新時の間の時間中にラップが生じていることが明らかである。このラップにより、ＩＮＰＵＴ１とＩＮＰＵＴ２の間の位相差の測定が好ましくない状態で実施される。図８は本発明の第１実施例に係わる位相検出器を示す、図１に類似したブロック略図である。図８のブロック図は位相検出器内に含まれる第１検出器／±２ⁿ 加算器７を除けば、図１のブロック図と同じである。測定を実行するラップ状態を処理するための第１検出器／加算器手段７が設けられている。この第１検出器／加算器手段７は第１減算器５の位相差を示す第１位相差値に応答し、各第１位相差値に対し第１位相差値の絶対値がカウンタインターバルを２で割った値、すなわち２ⁿ／２よりも大きいかどうかを検出する。更に第１検出器／加算器７は第１の位相差値が正であるか負であるかを検出する。大である条件が検出され、第１の位相差値が負であれば、第１の位相差値にカウンタインターバル、すなわちカウンタレンジ２ⁿを示す値が加えられる。大である条件および正である条件が検出されると、第１の位相差値からカウンタインターバル、すなわちカウンタレンジ２ⁿを示す値が引かれ、新しく補正された第１の位相差値を発生する。ここで２ⁿの減算は−２ⁿの加算に等しいことに留意されたい。従って、±２ⁿ加算器で構成できる。第１検出器／加算器手段７はマイクロプロセッサ（図示せず）で実行されるソフトウェアで実現することが好ましい。次に測定を実行するラップをこのように処理することにより、カウンタの初期化すなわちリセットが不要となる。例えば図７の第１カウンタの値ＦＣＶ（１）およびＦＣＶ（２）を検討する。第１の位相差の値ＦＤＶはＦＣＶ（２）−ＦＣＶ（１）に等しい。第１位相差の値ＦＤＶの絶対値は２ⁿ／２よりも大であると仮定する。従って、この第１の位相差の値ＦＤＶはＩＮＰＵＴ１とＩＮＰＵＴ２との間の位相差を不正確に表示している。しかしながら第１位相差の値は負であるので、第１位相差の値ＦＤＶにカウンタインターバル、すなわちカウンタシーケンス２ⁿを加えることにより、ＦＤＶ＋２ⁿに等しい補正され、更新された第１の位相差の値が発生される。この更新された第１の位相差の値がラップを考慮したものであり、ＩＮＰＵＴ１とＩＮＰＵＴ２の正しい位相差を表示している。これとは異なり、信号比較器（図示せず）と従来の加算器（図示せず）を使用したハードウェアによっても第１検出器／加算器手段７を実現できる。入力信号の存在を監視する位相検出器の実施例第１レジスタにおけるカウンタ値はタイミング情報ごとに異なるという事実を利用することにより、位相検出器の入力端上に入力信号が存在するかどうかの結論を出すことができる。特定の位相検出器の入力端に入力信号がない場合、この入力端に関連する対応する第１レジスタの第１カウンタ値は第１レジスタの負荷入力端がタイミング情報を受けないのでフリーズされる。換言すれば、第１カウンタの値は読み出しごとに同じとなる。図９は本発明の第３実施例に係わる位相検出器を示す、図１のブロック図と同様なブロック略図である。図９のブロック図は３つの第２検出器１６Ａ、１６Ｂおよび１６Ｃを除けば図１のブロック図と同じである。本発明のこの第３実施例に係わる位相検出器には３つの第２検出器１６Ａ、１６Ｂ、１６Ｃが設けられており、この第２検出器の各々は第１レジスタ３Ａ、３Ｂおよび３Ｃのそれぞれに接続されている。第２検出器１６Ａ〜１６Ｃはマイクロプロセッサ（図示せず）で実行されるソフトウェアで実現することが好ましい。例えば生じる可能性のある入力信号ＩＮＰＵＴ１と関連する第１レジスタ３Ａを検討する。この第１レジスタ３Ａに接続された第２検出器１６Ａは回帰的な負荷信号に応答して比較値として第１レジスタ３Ａの第１カウンタ値を記憶する。この負荷信号は一般にマイクロプロセッサ（図示せず）のサンプリングクロックから送られるものである。当然ながらマイクロプロセッサのサンプリング時間は正しく設計しなければならない。サンプリング周波数は入力信号の最低周波数以上にすべきである。設計上のヒントとして次のことが挙げられる。カウンタシーケンス２ⁿが入力信号の周期の整数倍（１、２、３、..．）でなければ、サンプリング時間が長くなることがあり、これによりマイクロプロセッサの負荷が減少する。負荷信号が第２検出器１６Ａおよび特に第２検出器１６Ａに含まれるレジスタの負荷入力端に受信されるごとに比較値が更新される。しかしながら、比較値の各更新前に第２検出器１６Ａは現在第１レジスタ３Ａに記憶されている第１カウンタ値が実際に第１レジスタ３Ａの先の第１カウンタ値を表示する比較値に等しいかどうかを検出する。等しい条件が検出されれば、無信号表示が発生される。第２検出器１６Ｂおよび１６Ｃはそれぞれ第１レジスタ３Ｂおよび３Ｃに接続されている。これら検出器の動作は第２検出器１６Ａの動作と同じである。上記と異なり、単一の第２検出器ユニット（図示せず）が使用される。一般に第１レジスタに現在記憶されている第１カウンタ値が第１レジスタの先の第１カウンタ値を表示し、これまで第２検出手段に記憶されていた比較値に等しいかどうかを検出する第２検出手段が所定の数、例えばＳ個の第１レジスタから成る一組の各々に対して設けられる。等しい条件が検出された場合、無信号表示が発生される。無信号表示が発生されることは特定の第１レジスタに関連する位相検出器の入力端に入力信号が存在していないことを一般に意味する。回帰的負荷信号に応答し、第２検出手段内に第１レジスタの第１カウンタ値を記憶することにより、検出後、比較値を更新する。Ｓは位相検出器のける第１レジスタの数によって制限される正の整数である。入力信号があるかどうかに応じ、位相検出器の単一入力、Ｓ＝１を監視することが可能である。上記の構成と異なり、入力信号の最低周波数以上のサンプリング周波数を発生するための外部クロック発生器が設けられ、第２検出器の各々が従来の信号比較器（図示せず）とメモリ手段（図示せず）、すなわち負荷入力端が設けられ、第１レジスタと同じ数のビットのレジスタによって実現される。本発明の好ましい実施例によれば、位相検出器は図８に示されている第１検出器／加算器７と第２検出手段とを含む。第２検出手段は位相検出器における監視機能、すなわちデバイスとして利用することが好ましい。１つ以上の入力信号は存在しないことが容易に検出される。第２検出手段によって提供される情報は一般に確率評価をするのに使用される。例えば最初に３つの入力信号を受信する位相検出器を検討する。入力信号のソースは同一でなく、急に第２検出手段１７が各位相検出入力端に無信号表示が発生されたと仮定する。３つの入力信号すべてがなくなる可能性は、位相検出器自体が故障する確率よりもかなり低い。従って、この特殊なケースにおける確率評価は位相検出器が故障しているということである。例えばこの故障はエラー状態のクロック信号または故障したカウンタ２から生じ得る。同様に、他の確率評価も行うことができる。特定の位相検出器の応用例図１０を参照し、本発明に係わる位相検出器の特定の応用例について説明する。図１０は通信システムの略図である。このシステムは基本的には交換機Ｓまたはその等価物と、これら交換機を相互接続する物理的リンクおよび種々の補助デバイスから成る。一般に物理的リンクは交換機Ｓの間に延びるトランクグループＴＧにグループ分けされる。一般に１つの通信システムは、図１０に示されるよりも多数の交換機およびトランクグループから構成される。しかしながら、本発明の特定の応用例を説明するのに、図１０の簡略にした表示を使用することとする。物理的ネットワークに対するアクセスポイントが設けられており、これらアクセスポイントには電話機およびコンピュータモデムのようなアクセスユニットが接続されている。物理的リンクは伝送機器、例えば光ファイバー導線、同軸ケーブルまたは無線リンクを利用する。交換機Ｓは一般に、通常回路基板に取り付けられた多数の回路を含み、回路基板はキャビネット内に収容されている。交換機は通常、交換機内のデジタル回路にクロック信号を提供するクロック発生システムを含む。安全性および信頼性に関する条件を満たすために、クロック発生システムは冗長としなければならない。このような冗長性は多数のクロック信号発生ユニットを使用することによって保証される。多数のユニットを備えた冗長クロックシステムには、あるタイプの制御システムを必要とする。クロックシステムはマスタースレーブタイプのものでもよいし、相互に制御するクロックシステムでもよい。いずれのケースにおいても、異なるクロック発生ユニットのクロック信号は所定の方法で互いに同期化しなければならない。この目的のために異なるクロック信号発生ユニットのクロック信号間の位相差を測定する。この測定は本発明に係わる位相検出器によって実現される。現在のところ好ましいクロックシステムでは、位相検出器は３つのクロック信号を受信し、クロック信号の所定の対の間の３つの異なる位相差を判断する。特に各クロック信号によって搬送される８ｋＨｚの同期化パターンに関連し、位相差の測定を実行する。同期化パターンを復号化するのにデジタル復号化手段が使用される。次に位相差の値は制御電圧を計算するレギュレータに送られ、各制御電圧はクロックシステム内のクロック信号発生器のそれぞれに送られる。当然ながら位相差を測定しないクロック信号の数はクロックシステムにおける冗長性の程度によって決まる。例えば４つのクロック発生ユニットを使用する場合、位相検出器は４つのクロック信号を受信することとなる。更に、ネットワークの同期化では数個の交換機を一般に互いに同期化する。相互同期化またはマスタースレーブ同期化のような異なるタイプにすることができるこのようなネットワーク同期化を行うには、位相差測定を行うことも必要である。このような測定は本発明に係わる位相検出器によって実現される。本発明の上記特定の応用例は限定的なものと解釈してはならない。通信分野には上記以外の多数の用途が存在しており、かつ他の技術分野にも他の別の多数の用途が存在する。別のラップ処理および／または周波数監視を行う位相検出器の実施例図１１は本発明の第４実施例に係わる位相検出器のブロック略図である。この図１１のブロック図は第１レジスタの第１カウンタ値をバックアップするのに使用される第２の組のレジスタを除けば、図１のブロック図に類似している。更に第１減算器５を構成するマイクロプロセッサ１９が設けられている。本発明の第４実施例に係わる位相検出器では３つの第２レジスタ４Ａ、４Ｂ、４Ｃが設けられている。３つのに入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３を受信する位相検出器はカウンタ２と、第１レジスタ３Ａ、３Ｂ、３Ｃと、第２レジスタ４Ａ、４Ｂ、４Ｃと、マイクロプロセッサ１９内に構成された減算器ユニット５とを含む。入力信号ごとに互いに接続された第１レジスタと第２レジスタが設けられている。各第２レジスタが関連する第１レジスタの第１カウンタ値に応答するように、第２レジスタの各々が第１レジスタのそれぞれ（関連する第１レジスタと称す）に接続されている。換言すれば、第１レジスタ３Ａ、３Ｂ、３Ｃの出力端は第２レジスタ４Ａ、４Ｂおよび４Ｃのイン入力端にそれぞれ接続されている。更に各第２レジスタはそれに関連する第１レジスタの入力信号と同じ入力信号に応答できる。各入力信号は第１レジスタのそれぞれの負荷入力端および対応する第２レジスタの負荷入力端に分配される。好ましい実施例では、第１レジスタと第２レジスタとは同じタイプのものであり、Ｄフリップフロップから構成され、負荷入力端が設けられることが好ましい。第２レジスタは第１レジスタと同じ数のビット、すなわちｎビットを記憶できる。次に、例えば入力信号ＩＮＰＵＴ１を検討する。作動時にＩＮＰＵＴ１によって搬送されるタイミング情報が対応する第２レジスタ４Ａの負荷入力端に生じると、関連する第１レジスタ３Ａ内に記憶されていた第１カウンタ値が対応する第２レジスタ４Ａ内のイン入力端を介し、バックアップカウンタ値としてバックアップされ、記憶される。同一時間に第１レジスタおよび第２レジスタにクロック信号が到達した場合、第１レジスタの各々、特にその第１レジスタのＤフリップフロップにおいて内部遅延が生じるので、第１カウンタ値を更新する前にこの第１カウンタ値がバックアップされる。この第１レジスタの内部遅延は条件の精度が全く影響されないか、または影響を無視できるように実現される。第２レジスタ４Ａにおけるバックアップカウンタ値として関連する第１レジスタ３Ａの第１カウンタ値をバックアップした直後に、関連する第１レジスタ３Ａ内にカウンタ２の現在のカウンタ値が記憶される。このように第１レジスタ３Ａにおける第１カウンタ値が更新される。この更新前には第２レジスタ４Ａ内に第１レジスタ３Ａ内の第１カウンタ値がバックアップされている。第１レジスタの内部遅延を考慮し、入力信号によって搬送されるタイミング情報に応答し、第１レジスタおよび第２レジスタのすべてに対するこのような手続きがとられる。当然ながら次のタイミング情報に応答し、第１レジスタの第１カウンタ値は再度第２レジスタにバックアップされる。従って、第２レジスタの各バックアップカウンタ値も更新される。更に、以前と同じようにレジスタごとに第１カウンタ値が更新される。この理由は、カウンタ２の現在カウンタ値いは新しく更新された第１カウンタ値として第１レジスタに記憶されるからである。通常、異なるレジスタ内のカウンタ値は回帰的なタイミング情報に応答し、連続的にバックアップされ、更新される。第１レジスタおよび第２レジスタからのすべての値は同じ時間から発生しなければならない。このことは、すべてのレジスタが読み出されるまでに第１カウンタ値およびバックアップカウンタ値をフリーズできるように、第１レジスタおよび第２レジスタの各々にホールド機能を持たせることによって解決される。このホールド機能は、例えばレジスタにイネーブルピンを設けることによって実現できる。他の解決案は、各々がホールド機能を有するシャドーレジスタを第１レジスタおよび第２レジスタに設けることである。これとは異なり、第１レジスタおよび第２レジスタの数が限られている場合、マイクロプロセッサ１９はデータバス（図示せず）を介し、第１レジスタからの第１カウンタ値および第１レジスタからのバックアップカウンタ値の同時読み出しを行う。これとは異なり、マイクロプロセッサを用いることなく、ハードウェアで減算器５を構成することもできる。図１２は、図１１の位相検出器で生じる信号およびカウンタ値の一例を示すタイミング図である。ここにはカウンタ２へ送られる矩形波クロック信号である第１クロック信号ＣＬＯＣＫが示されている。カウンタ２は第１クロック信号に応答して変化するカウンタ値ＣＶを有するカウンタ信号を発生する。更に３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２およびＩＮＰＵＴ３が示されている。各入力信号に対し、対応する第１カウンタ値ＦＣＶおよび対応するバックアップカウンタ値ＢＣＶが関連している。ＦＣＶ（１）およびＢＣＶ（１）と、ＦＣＶ（２）およびＢＣＶ（２）と、ＦＣＶ（３）およびＢＣＶ（３）にはＩＮＰＵＴ１、ＩＮＰＵＴ２およびＩＮＰＵＴ３がそれぞれ関連している。第１レジスタ３Ａ、３Ｂおよび３Ｃにはそれぞれ第１カウンタ値ＦＣＶ（１）、ＦＣＶ（２）、ＦＣＶ（３）が記憶される。第２レジスタ４Ａ、４Ｂにはバックアップカウンタ値ＢＣＶ（１）、ＢＣＶ（２）、ＢＣＶ（３）が記憶される。作動時において第１レジスタ３Ａの負荷入力端にタイミング情報、本例ではＩＮＰＵＴ１上の正のエッジが生じると、第１レジスタ３Ａの内部遅延を考慮して第１カウンタ値ＦＣＶ（１）が更新され、カウンタ信号の現在カウンタ値ＣＶが第１レジスタ３Ａに転送されるか、記憶される。しかしながら、この第１レジスタ３Ａの直前において、第１レジスタ３Ａに記憶されていた第１カウンタ値はバックアップカウンタ値ＤＣＶ（１）として対応する第２レジスタ４Ａ内にバックアップされ、記憶される。このバックアップは、入力信号ＩＮＰＵＴ１によって搬送されるタイミング情報に応答して実行される。これに対応し、ＩＮＰＵＴ２およびＩＮＰＵＴ３上のタイミング情報に応答し、それぞれ第１カウンタ値ＦＣＶ（２）およびＦＣＶ（３）もバックアップされ、更新される。第１レジスタ３Ｂ、３Ｃの内部遅延が考慮される。図１および２に関連してこれまで説明したのと同じように、減算器５において第１カウンタ値を互いに減算することによって、入力信号間の位相差が得られる。位相差の測定の他にいくつかの方法で第１カウンタ値はバックアップカウンタ値と共に使用され、入力信号および位相検出器自体に関する位相検出器のオペレータまたはシステムマネージャーに有効な情報を与える。例えば、図９に関連し、これまで説明した第２検出手段は第１レジスタの変わりに第１レジスタに接続し、位相検出器の入力端上の入力信号の存在を監視するのに使用できる。次に、いくつかの実施例について説明する。１）第１カウンタ値とバックアップカウンタ値とを比較することにより、測定を行うラップ状態を検出する。２）入力信号のうちの少なくとも１つの周波数を計算し、その後、位相検出器自体を監視するために使用できる。上記例について、次により詳細に説明する。１）測定を行うラップの別の処理の例測定を行うラップを検出する別の方法およびこれらラップを処理する２つの別の方法について次に説明する。図１３はカウンタ２が時間（ｔ）と共にそのカウンタ値をどのように増加するかを示す略図である。図１３の曲線は連続曲線として示されているが、カウンタ値はゼロよりも大きく、一般に１に等しい正のインクリメント量だけインクリメントされると理解すべきである。更に時間軸は必ずしもゼロからスタートする必要はない。カウンタ２の異なるステート数は２ⁿに等しい。図には２対のカウンタ値が示されている。各カウンタ値の対はそれぞれの第１カウンタ値と対応するバックアップカウンタ値からなり、それぞれの入力信号と関連している。いずれも入力信号ＩＮＰＵＴ１と関連する第１カウンタ値ＦＣＶ（１）および対応するバックアップカウンタ値ＢＣＶ（１）は白色の四角で表示されており、いずれも入力信号ＩＮＰＵＴ２と関連する第１カウンタ値ＦＣＶ（２）および対応するバックアップカウンタ値ＢＣＶ（２）は白色の丸で表示されている。このアプリケーションでは図１３のダイヤグラムから明らかなように、ＦＣＶ（１）の更新とＦＣＶ（２）の更新との間の時間でラップが生じている。位相差の測定を行うラップ状態はバックアップカウンタ値が対応する第１カウンタ値よりも大であるかどうかを見ることによって検出される。図１３ではＢＣＶ（２）はＦＣＶ（２）よりも大となっている。従って、本発明の別の実施例では、最初に第１の位相差値を計算することなく、バックアップカウンタ値と対応する第１カウンタ値とを比較することにより測定を行うラップ状態が検出される。第１の位相差値を表示する位相差を実際に測定する前のラップ訂正は例示する次の２つの方法によって実行できる。図１３に示された第１のカウンタ値ＦＣＶ（１）およびＦＣＶ（２）の簡単な例を検討する。１）ＦＣＶ（２）に２ⁿを加え、新しい値ＦＣＶ（２）＋２ⁿからＦＣＶ（１）を引く。図１３ではＦＣＶ（２）＋２ⁿは黒い丸によって表示されている。ＦＣＶ（２）＋２ⁿ−ＦＣＶ（１）＝ＦＣＶ（２）−ＦＣＶ（ｉ）＋２ⁿ．２）ＦＣＶ（１）から２ⁿを引き、ＦＣＶ（２）から値ＦＣＶ（１）−２ⁿを引く。図１３ではＦＣＶ（２）−２ⁿは黒い四角によって表示されている。ＦＣＶ（２）−（ＦＣＶ（１）−２ⁿ）＝ＦＣＶ（２）−ＦＣＶ（１）＋２ⁿ．いずれのケースにおいても、ＦＣＶ（２）−ＦＣＶ（１）に等しい値に２ⁿが加えられることが明らかである。図１４を参照し、次に説明するような本発明により、正しい位相差を表示する値を得るために、ＦＣＶ（２）に２ⁿを加え、この加算の結果からＦＣＶ（１）を減算する方法が一般化され、実行される。図１４は本発明に係わる位相検出器のブロック略図である。図１４のブロック図は第３の検出手段１８および３つの２ⁿ加算器９Ａ、９Ｂ、９Ｃを除けば、図１１のブロック図に類似する。第３検出手段１８は第３レジスタ３Ａ、３Ｂ、３Ｃの第１カウンタ値および第２レジスタ４Ａ、４Ｂ、４Ｃのバックアップカウンタ値に応答自在である。第３検出手段１８はバックアップカウンタ値およびそれに対応する第１カウンタ値ごとにバックアップカウンタ値が対応する第１カウンタ値よりも大きいかどうかを検出する。大である条件が検出されると、バックアップカウンタ値およびそれに対応する第１カウンタ値ごとにそれぞれのイネーブル信号が発生される。２ⁿ加算器の各々は対応するイネーブル信号が２ⁿ加算器によって受信され、新しい第１カウンタ値を表示するそれぞれの合計を発生することを条件に、第１カウンタ値の対応するそれぞれに２ⁿを加算する。この新しい第１カウンタ値は２回更新される。まず最初に、それぞれの入力信号によって搬送される回帰的なタイミング情報に応答して、それぞれの第１レジスタにより第２回に２ⁿ加算器によりカウンタ２の位相差の測定を行うラップが訂正される。個々のバックアップカウンタ値および対応する第１カウンタ値に対し、大である条件が検出されない場合、イネーブル信号は発生されないので、加算演算は実行されない。この場合、対応する２ⁿ加算器はトランスペアレントであり、２ⁿ加算器に関連した第１カウンタ値は変更されないままである。減算器５は２ⁿ加算器９Ａ、９Ｂ、９Ｃの出力に応答自在である。このように、ラップ状態を考慮しながら入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３の間の位相差が測定される。３つの２ⁿ加算器９Ａ、９Ｂ、９Ｃは３つの入力信号および可能性のあるイネーブル信号に応答自在な単一加算ユニット（図示せず）に統合することが好ましい。本発明によれば、マイクロプロセッサ内のソフトウェアによって検出と加算が実行され、イネーブル信号は発生されない。マイクロプロセッサは第１レジスタおよび第２レジスタのそれぞれの第１カウンタ値およびバックアップカウンタ値を受信する。これらカウンタ値はマイクロプロセッサのソフトウェアによって内部で処理される個々の第２レジスタおよびそれに関連する第１レジスタを含むレジスタ対ごとに個々の第２レジスタのバックアップカウンタ値が関連する第１レジスタの更新された第１カウンタ値よりも大であるかを判断する検出が実行される。大であるとの条件が検出されると、関連する第１レジスタの第１カウンタ値に２ⁿが加算され、更新された第１カウンタ値の２倍を表示する合計が発生される。更に第１レジスタを含まない構成が可能であると理解することが重要である。第２レジスタを含む代わりに公知の態様でマイクロプロセッサに接続されている、例えばＲＡＭ内のバックアップカウンタ値として第１カウンタ値をバックアップできる。しかしながらＲＡＭを使った解決案はマイクロプロセッサの負荷を増加することになる。本発明の別の実施例では、まずＦＣＶ（１）から２ⁿを引き、次にこの第１の減算の結果をＦＣＶ（２）から引き、正しい位相差を得る方法を実行する。ＦＣＶ（２）とＢＣＶ（２）とを比較することにより、測定を行うラップが検出される。ＦＣＶ（２）は無変更のままに維持され、ＦＣＶ（２）から２ⁿを減算し、ＦＣＶ（１）−２ⁿに等しい、更新された第１カウンタ値の２倍を表示する合計を発生する。ＦＣＶ（１）はラップ前にカウンタシーケンス内で更新されている。ＦＣＶ（２）からＦＣＶ（１）−２ⁿを減算し、訂正された位相差を表示する値を発生する。一般に対応するバックアップカウンタ値が対応する第１カウンタ値よりも大となるように、１回のラップによって少なくとも１つの第１カウンタ値を発生する場合、対応するバックアップカウンタ値よりも大きい各第１カウンタ値から２ⁿ を引く。同様に、バックアップカウンタ値の各々から２ⁿを引くことにより、測定を行うラップを考慮しながら周期および周波数を正しく決定できる。次に図１５〜１８を参照し、入力信号に対するサイクル時間および周波数の決定について詳細に説明する。測定を行うラップの検出およびその後の減算は一般にマイクロプロセッサ（図示せず）内のソフトウェアによって実行される。マイクロプロセッサは第１レジスタおよび第２レジスタのそれぞれの第１カウンタ値およびバックアップカウンタ値を読み出し、次にこれらカウンタ値はマイクロプロセッサのソフトウェアによって内部で処理される。２）周波数測定を行う位相検出器の実施例本発明によれば、第１レジスタの第１カウンタ値および第２レジスタのバックアップカウンタ値は位相検出器の入力信号のうちの少なくとも１つの周波数を決定するのに使用される。図１５は本発明に係わる位相検出器のブロック略図である。図１５のブロック図は図１１のブロック図に類似する。しかしながら、図１５のブロック図では第１減算器５の他に第２減算器２５が設けられている。これら減算器５、２５は（図１１に示された）マイクロプロセッサ１５内で実行されるソフトウェアで実現することが好ましい。第１レジスタ３Ａ、３Ｂ、３Ｃの第１カウンタ値は第１減算器５によって読み出され、入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３の少なくとも一対の間の少なくとも１つの位相差を決定するのに使用される。この位相差測定は図１および２を参照してこれまで説明したのと同様に実行される。第１レジスタ３Ａ、３Ｂ、３Ｃの第１カウンタ値および第２レジスタ４Ａ、４Ｂ、４Ｃのバックアップカウンタ値は第２減算器２５によって読み出される。第２減算器２５は第１レジスタ３Ａの更新された第１カウンタ値から第２レジスタ４Ａのバックアップカウンタ値を引き、入力信号ＩＮＰＵＴ１の周期および周波数を表示する第１位相差値を決定する。図１２の例を参照すると、ＦＣＶ（１）からＢＣＶ（１）を引くことにより、ＩＮＰＵＴ１の周期を決定できる。すなわちＦＣＶ（１）−ＢＣＶ（１）＝４８−２５＝２３となる。従って、ＩＮＰＵＴ１の周期は２３に第１クロック信号ＣＬＯＣＫの周期をかけた値に等しい。これはＩＮＰＵＴ１の周期の逆数に等しい周波数に対応する。従って、減算器２５は第１レジスタ３Ｂの更新された第１カウンタ値から第２レジスタ４Ｂのバックアップカウンタ値を引き、ＩＮＰＵＴ２の周期および周波数を決定する。ＩＮＰＵＴ３の周期および周波数は第１レジスタ３Ｃと第２レジスタ４Ｃのカウンタ値を引くことによって決定される。上記と異なり、従来の回路を使って第１減算器５と第２減算器２５をハードウェアで構成することもできる。ラップ処理が必要な場合、このラップ処理を考慮しながら周波数の決定を行う。周波数の測定を行うラップは位相差測定のための図７および８を参照して説明したのと同様に、一般に処理される。位相検出器には検出器／±２ⁿ加算器（図示せず）が含まれる。簡潔にするために、周波数を表示する差の値を次のように定めると仮定する。すなわち周波数表示値＝第１カウンタ値−対応するバックアップカウンタ値とする。従って、検出器／±２ⁿ加算器は検出器／２ⁿ加算器となる。この検出器／２ⁿ加算器は周波数測定を行うラップを処理するように設けられる。第２減算器２５の出力信号が第２減算器２５の周波数を表示する第２の差の値に応答自在な検出器／２ⁿ加算器へ送られ、検出器／２ⁿ加算器は第１の差の値ごとに第２の差の値の絶対値がカウンタインターバルを２で割った値、すなわち２ⁿ／２よりも大であるかを検出する。大である条件が検出されれば、第２の差の値にカウンタインターバル、すなわちカウンタレンジを示す値、すなわち２ⁿ を加え、新しく更新された第２の差の値を発生する。この更新された第２の差の値は正しい周波数を表示するものである。周波数測定を行うラップを取り扱うために、図８の検出器／２ⁿ加算器に類似した検出器２ⁿ加算器を使用することが好ましい。位相差測定を行うラップのための第１検出器／±２ⁿ加算器７および周波数測定を行うラップに使用される検出器／２ⁿ加算器を（図１９における検出器／±２ⁿ加算器２７として示されている）単一ユニットに統合することが好ましく、この単一ユニットは第１の差の値のみならず、第２の差の値にも応答する。これとは異なり、第１カウンタ値と対応するバックアップカウンタ値とを比較する解決案およびこの比較の結果に応じ、加算／減算演算を実行することを利用し、周期および周波数を正しく決定するようにラップを訂正する。次に３つの実施例について説明する。ｉ）個々の第２レジスタおよび関連する第１レジスタを含むレジスタ対ごとに、個々の第２レジスタのバックアップカウンタ値が関連する第１レジスタの更新された第１カウンタ値よりも大であるかを判断する検出が実行される。大である条件が検出されれば、それぞれの関連する第１レジスタの第１カウンタ値２ⁿを加え、更新された第１カウンタ値の２倍を表示するそれぞれの合計を発生する。その後、かかる合計が発生された場合、更新された第１カウンタ値の２倍を含む現在の第１カウンタ値の少なくとも１つから、対応するバックアップカウンタ値が減算され、少なくとも１つの第２の差の値が決定される。各第２の差の値はそれぞれの入力信号の正しい周期を表示している。ソフトウェアで実施することが好ましい。ｉｉ）本発明の更に別の実施例では、第３検出器および数個の加算器、可能な場合には単一の加算ユニットによる図１４の解決案が使用される。ｉｉｉ）対応するバックアップカウンタ値が第１カウンタ値よりも大となるように一回のラップで少なくとも１つの第１カウンタ値が生じる場合、対応するバックアップカウンタ値から２ⁿを減算し、新しいバックアップカウンタ値を発生する。新しいバックアップカウンタ値を使用して周波数を決定することができる。これをソフトウェアによって実現することが好ましい。単一入力信号、例えばＩＮＰＵＴ１の周波数を監視すべき場合、第１レジスタ３Ａの更新された第１カウンタ値および第２レジスタ４Ａのバックアップカウンタ値を検討する。したがって、第２減算器２５は他のレジスタのカウンタ値を読み出す必要はない。当業者であれば、各々が少なくとも１つの周波数表示信号を発生するのに使用される２つ以上の減算器を含む位相検出器を設けることが可能であると理解できよう。一般に位相検出器の入力信号のうちの少なくとも１つの周波数を決定することが好ましい。位相検出器の第１レジスタおよび第２レジスタは多数のレジスタ対とみなすことができる。各レジスタ対は個々の第２レジスタと、それに関連する第１レジスタとを含む。第２減算器２５は所定の数、例えばＲ個のレジスタ対を含む一組のうちの各レジスタ対のカウンタ値に応答し、組みのうちのレジスタ対ごとにレジスタ対のカウンタ値を減算し、レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生することができる。特にレジスタ対ごとに第２レジスタのバックアップカウンタを関連する第１レジスタの更新された第１カウンタ値から引く。Ｒは位相検出器におけるレジスタ対の数によって制限される正の整数である。レジスタ対の組は位相検出器におけるレジスタ対すべてを含むこともできるし、１つのレジスタ対しか含まなくてもよい。各入力信号に関連するレジスタ対が１つ存在するので、３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３がある場合にＲを１、２または３とすることができる。好ましくは第１減算器５と第２減算器２５とを単一の減算ユニット（図１５には示されず）に統合することが好ましい。この減算器ユニットの一般的条件は第１カウンタ値およびバックアップカウンタ値の双方に応答し、位相差のみならず周波数を表示する信号を発生することである。例えば第１減算器５は第２減算器２５に統合したり、または他の方法で統合できる。第２レジスタを使用しない実施例において、本発明に従い、少なくとも１つの周期、従って周波数を決定できると理解することが重要である。この代わりに公知の態様でマイクロプロセッサ１９に接続された、例えばＲＡＭ内でバックアップカウンタ値として第１カウンタ値がバックアップされる。しかしながらこれを行うには、第１レジスタを更新するたびに第１レジスタをサンプリングしなければならず、このことはマイクロプロセッサの負荷が大きくなることを意味している。第２レジスタを使用すると、マイクロプロセッサ１９に接続されたＲＡＭを利用する上記解決案と比較し、マイクロプロセッサ１９の負荷が減少し、作動速度が速くなる。従って、第１カウンタ値およびバックアップカウンタ値を利用することにより、入力信号のうちの少なくとも１つの周波数の測定／監視をエレガントかつ簡単に位相検出器に統合できる。周波数情報は位相検出器自体のステートの分析に使用できる。例えば位相検出器の入力信号グループの周波数が存在する範囲、すなわちインターバル、およびクロック信号の周波数範囲が既知である場合、位相検出器および／または入力信号グループのステートの確率評価を行うことができる。例えば図１０の通信交換機の冗長クロックシステムについて検討する。現在のところ好ましいクロックシステムでは３つのクロック信号発生ユニットが設けられている。各ユニットは本発明に係わる位相検出器に送られるクロック信号を発生する。クロック信号発生ユニット、通常は電圧制御発振器の同調範囲は定められているので、位相検出器の入力信号の各々の周波数範囲は既知である。更に、位相検出器に接続されたクロック信号の周波数範囲も既知である。クロック信号の周波数の変動を考慮しながら、本発明の位相検出器の周波数測定機能により入力信号の周波数がＶＣＯの同調範囲によって定められる周波数範囲外にあることが示された場合、周波数エラーが検出される。位相検出器の入力信号のすべてが周波数エラーを示し、差入力信号のソースが同じでない場合、位相検出器自体が故障しているはずである。このような最終評価は３つの入力信号がエラー状態となる確率が、例えばクロック信号に障害が発生したり、またはカウンタが故障する確率よりもかなり低いという事実に基づくものである。同様に、その他の確率評価を行うこともできる。周波数検出器の実施例周波数検出器（周波数測定デバイスとも称される）を別々に提供するのに、本発明の位相検出器の周波数監視特性を利用できる。本発明の第２の特徴によれば、周波数検出器が提供される。図１６は本発明の第２の特徴に係わる周波数検出器のブロック略図である。本発明の周波数検出器はカウンタ２０と、第１レジスタ２３Ａ、２３Ｂ、２３Ｃと、第２レジスタ２４Ａ、２４Ｂ、２４Ｃと、減算器２５Ａ、２５Ｂ、２５Ｃとから成る。周波数検出器は３つの入力信号ＩＮＰＵＴ１１、ＩＮＰＵＴ１２、ＩＮＰＵＴ１３と、クロック信号ＣＬＯＣＫ２とを受信する。カウンタ２０はＣＬＯＣＫ２信号のクロックパルスをカウントし、カウンタ信号を発生する二進カウンタであることが好ましい。単一レジスタ３Ａ〜３Ｃの各々はカウンタ２０のカウンタ信号および入力信号のそれぞれに応答自在であり、入力信号によって搬送されるタイミング情報にほぼ応答して、第１レジスタの第１カウンタ値を更新する。第２レジスタ４Ａ〜４Ｃの各々は第１レジスタ３Ａ〜３Ｃの対応するレジスタの第１カウンタ値および入力信号のそれぞれに応答自在であり、第１カウンタ値の更新前に入力信号によって搬送されるタイミング情報に応答し、バックアップカウンタ値として第１レジスタの第１カウンタ値を記憶する。例えば、レジスタは従来のｎビットのレジスタであり、各レジスタには１つの負荷入力端が設けられている。周波数検出器は多くの点で図１１および１５の位相検出器に類似しており、この周波数検出器は基本的には図１５の位相検出器で実行される周波数測定方法に従って作動する。しかしながら減算器２５Ａ、２５Ｂ、２５Ｃが周波数表示信号を発生するので、この周波数検出器の減算器の構造は多少異なっている。図１６の周波数検出器では減算器２５Ａは第１レジスタ２３Ａの更新された第１カウンタ値および第２レジスタ２４Ａのバックアップカウンタ値に応答自在であり、差の値、すなわち差信号を発生する。このような差の値は入力信号ＩＮＰＵＴ１１の周期および周波数を表示しており、それに対応し、減算器２５Ｂおよび２５Ｃは対応するレジスタのカウンタ値の読み出しを行う。減算器２５ＢはＩＮＰＵＴ１２の周波数を表示する差の値を発生し、減算器２５ＣはＩＮＰＵＴ１３のための周波数表示信号を発生する。図１２の実施例を参照すると、ＦＣＶ（１）からＢＣＶ（１）を減算することにより、ＩＮＰＵＴ１の周期を決定できる。ＦＣＶ（１）−ＢＣＶ（１）＝４８−２５＝２３である。従って、ＩＮＰＵＴ１の周期は２３に第１クロック信号、すなわちＣＬＯＣＫの周期をかけた値に等しい。ＩＮＰＵＴ１の周波数はＩＮＰＵＴ１の周期の逆数に等しい。当業者は図１２のタイミング図は図１６の周波数検出器で生じる信号およびカウンタ値の一例を示していると理解すべきである。図１７は、本発明の第２の特徴の好ましい実施例に係わる周波数検出器のブロック略図である。減算器の構造を除けば、図１７のブロック図は図１６のブロック図に類似する。ここでは単一減算ユニット２６が使用されている。周波数検出器の第１レジスタおよび第２レジスタは３つのレジスタ対として見ることができる。各レジスタ対は個々の第２レジスタと更新された関連する第１レジスタとから成る。減算器ユニット２６はレジスタ対の各々のカウンタ値を読み出し、レジスタ対ごとにレジスタ対のカウンタ値を減算し、レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生する。一般に周波数検出器は所定の数、例えばＫ個の入力信号（ここでＫは正の整数である）に応答自在である。従って、周波数検出器はＫ個の第１レジスタと、Ｋ個の第２レジスタと、少なくとも１つの減算ユニットとを含む。本発明の第１の特徴に係わる位相検出器の周波数測定特性に関連し、これまで説明したのと同様に、測定を行うラップを考慮しながら本発明の第２の特徴に係わる周波数の測定を実行する。更に本発明の第２の特徴の別の実施例では、周波数検出器入力端における入力信号の存在を監視するよう、周波数検出器には図９を参照して説明した第２検出手段が含まれる。図１８は本発明により所定の数、例えばＫ個の入力信号のうちのそれぞれの周波数を測定するための方法を示す略フローチャートである。Ｋは正の整数である。ステップ４０１では第２クロック信号に応答し、カウンタ信号が連続的に発生される。この本発明の方法を進行順に説明する。このことは第１カウンタ値およびバックアップカウンタ値がすでに記憶されていることを意味する。ステップ４０２ではＫ個の入力信号の各々に対し、第１カウンタ値を更新されたバックアップカウンタ値としてバックアップし、その後、更新された第１カウンタ値としてカウンタ信号の現在のカウンタ値を記憶することにより、第１カウンタ値を更新する。それぞれの入力信号によって搬送されるタイミング情報に応答し、バックアップおよび更新が実行される。ここで、バックアップと更新との間に一般に遅延があることに留意されたい。ステップ４０３では、更新された第１のカウンタ値の少なくとも１つから対応するバックアップカウンタ値を引き、更新された第１カウンタ値およびそれに対応するバックアップカウンタ値に関連した入力信号の周波数を表示する少なくとも１つの差の値を発生する。一般に各個々の第１カウンタ値は連続的に更新され、この更新には対応するバックアップが先行し、ステップ４０３の減算が連続的に繰り返されるか、または位相検出器のオペレータによって決定され、よって周波数を決定する際には新しい第１カウンタ値およびバックアップカウンタ値が検討される。更にステップ４０１〜４０３はある程度までパラレルに実行できる。位相検出器の好ましい実施例図１９は本発明の第１の特徴の好ましい実施例に係わる位相検出器のブロック略図である。位相検出器は３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３に応答自在である。この位相検出器はカウンタ２と、第２レジスタ３Ａ〜３Ｃと、第２レジスタ４Ａ〜４Ｃと、第２検出器１６Ａ〜１６Ｃと、主減算ユニット１５と、主検出器／±２ⁿ加算器２７とを含む。この位相検出器のすべての部品の一般的機能は、本発明の第１の特徴の異なる実施例を参照して説明したものと同じである。カウンタ２は第１クロック信号ＣＬＯＣＫに応答してカウンタ信号を発生し、第１クロック信号のクロックパルスをカウントする。第１レジスタ３Ａ〜３Ｃの各々はカウンタ２のカウンタ信号および入力信号のそれぞれに応答自在であり、一般に入力信号によって搬送されるタイミング情報に応答し、第１レジスタの第１カウンタを更新する。第２レジスタ４Ａ〜４Ｃの各々は第１レジスタ３Ａ〜３Ｃの対応するレジスタの第１カウンタ値および入力信号のそれぞれに応答自在であり、第１カウンタ値の更新前に入力信号によって搬送されるタイミング情報に応答し、バックアップカウンタ値として第１レジスタの第１カウンタ値を記憶する。第２検出器１６Ａ〜１６Ｃは位相検出器の入力端の少なくとも１つに対し、特定の位相検出器の入力端上に入力信号があるかどうかを検出する。これら第２検出器１６Ａ〜１６Ｃは単一の第２検出手段（図示せず）に統合することが好ましい。所定の数、Ｓ個から成る一組のうちの各々に対し、第１レジスタの先の第１カウンタ値を表示し、これまで第２検出手段に記憶されていた比較値に、現在第１レジスタに記憶されている第１カウンタ値が等しいかどうかをチェックすることにより、この検出を行う。等しい条件が検出されれば、無信号表示が発生される。無信号表示がされたことは、特定の第１レジスタに関連する位相検出器の入力端に入力信号が存在していないことを一般に意味する。回帰的負荷信号に応答し、第２検出手段に第１レジスタの第１カウンタ値を記憶することにより、検出後に比較値が更新される。主減算器１５は第１カウンタ値およびバックアップカウンタ値に応答自在であり、少なくとも１つの位相差を表示する第１の差の値および可能な場合には少なくとも１つの周波数を表示する第２の差の値を発生する。検出器／±２ⁿ加算器２７は、各差の値、すなわち第１の差の値のみならず第２の差の値に対し、差の値の絶対値がカウンタインターバルを２で割った値、すなわち２ⁿ／２よりも大であるかどうかを検出する。更に、検出器／±２ⁿ加算器２７は各第１の差の値に対し、この第１の差の値が正であるか負であるかを検出する。各第１の差の値に対し、大である条件が検出され、第１の差の値が負であれば、それぞれの第１の差の値にカウンタインターバル、すなわちカウンタレンジを表示する値、すなわち２ⁿが加算され、新しく形成された第１の差の値が発生される。各第１の差の値に対し、大である条件および正である条件が検出されると、カウンタインターバル、すなわちカウンタレンジを示す値、すなわち２ⁿが第１の差の値から減算され、新しく訂正された第１の差の値が発生される。従って、測定を行うラップ状態を考慮しながら更新され／訂正された第１の差の値が決定される。各第２の差の値に対し、大である条件が形成されると、カウンタインターバルすなわちカウンタレンジを示す値、すなわち２ⁿがそれぞれの第２の差の値に加算され、新しく訂正され／更新された第２の差の値が発生される。検出器／±２ⁿ加算器２７の検出器部分を構成するのに、従来の信号比較器を使用できる。標準的なハードウェア部品により、減算器１５のみならず検出器± ２ⁿ加算器２７の±２ⁿ加算器部分を構成することが可能である。しかしながら検出器／±２ⁿ加算器２７および減算器１５はマイクロプロセッサ（図１９には示されず）内で実行されるソフトウェアで実現することが好ましい。従って、第１カウンタ値およびバックアップカウンタ値はマイクロプロセッサによって読み出され、ソフトウェアによって処理される。従って、位相検出器は位相検出器のオペレータまたは技術システムのマネージャーを提供でき、この技術システムでは入力信号の位相差、周波数またはこれら信号の存在および／または不存在に関する情報と共に位相検出器が使用される。本発明の第１の特徴を良好に理解できるようにするため、図２０には所定の数、例えばＫ個の入力信号の少なくとも一対の間のそれぞれの位相差を特定するための方法の略フローチャートが示されている。Ｋは正の整数である。ステップ５０１では第１クロック信号に応答し、カウンタ信号を連続的に発生する。第１カウンタ値およびバックアップカウンタ値がすでに記憶されていると仮定して、本発明の方法について進行順に説明する。ステップ５０２ではＫ個の入力信号の各々に対し、第１カウンタ値を更新されたバックアップカウンタ値としてバックアップし、第１カウンタ値を更新する。それぞれの入力信号によって搬送されるタイミング情報に応答し、バックアップおよび更新が実行される。ここで、バックアップと更新との間に一般に遅延がある。ステップ５０３では、少なくとも１つの個々の更新された第１カウンタ値および対応する比較値に対し、等価テストを実行する。対応する比較値は先の第１カウンタ値を表示している。更新された第１カウンタ値が対応する比較値に等しい場合（ＹＥＳ）、無信号表示が発生される（ステップ５０４）。この等価テストの後に現在の第１カウンタ値を新しい更新比較値として記憶することにより、回帰的負荷信号に応答して比較値を更新する。更新された第１カウンタ値が対応する比較値に等しくなければ（ＮＯ）、ステップ５０５を実行する。例えば、まだ多数の入力信号が残っていると仮定する。ステップ５０５では残っている入力信号に関連するカウンタ値のうちの少なくとも２つを対にして互いに減算し、少なくとも１つの差の値を発生する。この差の値は一般にＫ個の入力信号のそれぞれの対の間の位相差を表示している。２つ以上の差の値が発生された場合、各差の値は個々の対の入力信号を表示する。ステップ５０６では各差の値に対し、第２テストを実行し、差の値の絶対値がカウンタインターバルを２で割った値、すなわち２ⁿ／２よりも大であるかどうかを検出する。大である条件が検出されなければ（ＮＯ）、ステップ５０５で決定された差の値は変わらないままである。大である条件が検出されれば（ＹＥＳ）、ステップ５０７で第３テストを実行し、差の値が負であるかどうかを検出する。差の値が負であれば（ＹＥＳ）、カウンタインターバルすなわちカウンタレンジを表示する値、すなわち２ⁿをそれぞれの差の値に加え、新しい差の値を発生する（ステップ５０８）。差の値が負でなければ（ＮＯ）、すなわち正である場合、カウンタインターバルまたはカウンタレンジを表示する値、すなわち２ⁿをそれぞれの差の値から引き、新しい差の値を発生する（ステップ５０９）。ステップ５０８および５０９のいずれかと、ステップ５０６および５０７のテストは、測定を行うラップを考慮することを保証する。一般に個々の各第１カウンタ値は回帰的なタイミング情報に応答して連続的に更新され、各更新には対応するバックアップが先行するので、次に新しい第１のカウンタ値およびバックアップカウンタ値について検討する。ステップ５０３、可能な場合にはステップ５０４のテスト、ステップ５０５の減算、ステップ５０６および５０７、可能な場合にはステップ５０８または５０９のテストも連続的に繰り返すか、位相検出器のオペレータおよび特にそのソフトウェアによって決定される。ステップ５０１から５０９の順序は変えることができる。例えば、適当な変更によってステップ５０６および５０７は場所を変えることができる。ステップ５０１〜５０９はある程度までパラレルに実行できる。別の実施例ではステップ５０３を省略してもよい。上記図１８を参照して説明した、周波数を測定するための方法では、ステップ５０３、可能な場合にはステップ５０４、およびステップ５０６〜５０９を適当に変更できる。最大カウントから０までカウントダウンし、一回のラップをなし、再び最大カウントからカウントダウンを開始するカウンタを利用することが可能である。当業者の能力の範囲内で適当な変更（符号の変更）を行うことにより、本発明のすべての実施例でかかるカウンタを使用できる。例えば第３検出手段１８が大である条件の検出ではなく、小である条件の検出を行い、小である条件が検出された場合に、それぞれのイネーブル信号を発生し、３つの２加算器９Ａ、９Ｂ、９Ｃの各々がそれぞれのイネーブル信号が受信されたことを条件に、正の値ではなく負の値を加算する（減算を行う）ように、図１４の位相検出器を改造する。回路設計が周波数制限条件を受けるが、高分解能の実施例一般に位相差測定および周波数測定の双方に関し、好ましくはできるだけ高い分解能の精度が求められている。本発明に係わる位相検出器および／または周波数検出器では、カウンタ２およびこれに加えられるクロック信号の周波数によって分解能の精度が決定される。周波数が高ければ分解能は高くなる。図２１は米国特許第5,097,490号に係わる周波数カウンタのブロック図である。入力信号の周波数は入力信号の連続する立ち上がりエッジまたは降下エッジのいずれかの間で生じるクロックパルスの数としてカウントされる。基準クロック３１はゲート回路３０およびカウンタＡ、３４にクロック信号を加える。ゲート回路３０は入力信号を受け、カウンタＡ、３４はゲート回路３０からカウンタＡ、３４がクロックパルスをカウントする時間を制御する。クロック３１からのクロック信号はインバータ３２に印加され、インバータ３２は反転されたクロック信号を発生する。この反転されたクロック信号は別のゲート回路３３およびカウンタＢ、３５に供給される。ゲート回路３３はゲート回路３０と同じ入力信号を受ける。カウンタＢ、３５はカウンタＢ、３５によりゲート回路３３が反転されたクロックサイクルの累積を制御するように、ゲート回路３３からの信号を受ける。カウンタＡ、３４の出力信号は加算回路３６において、カウンタＢ、３５の出力信号に加算される。総カウント数が２分の１回路３７において２で割られる。米国特許第4,979,177号は、ロジックアナライザに関するものであり、このロジックアナライザはこのアナライザのシステムクロック信号の２つの位相を使用してデータを収集するより高い分解能を再現できるカウンタを有する。しかしながらカウンタコアを実現するのに利用できる技術、すなわちクロック信号の入進パルスを実際にカウントするカウンタにおけるユニットは、カウンタコアに印加できる、すなわちカウンタコアによってカウントできる最高周波数への制限を設定するものである。更に選択された技術におけるカウンタコアの回路設計に対する別の条件が、この周波数の限界を低下し得る。不幸なことに極めて高い周波数の技術は一般に回路設計の有効コストを高くすることを意味している。従って、カウンタコアに対する周波数を制限する設計上の条件が存在するが、所定の技術の周波数の潜在力をフルに利用することが重要である。例えば第１の所定の技術、例えばＡＳＩＣでカウンタコアを実現し、カウンタコアに加えることができる最高周波数を第２周波数に等しくするような、カウンタコアに対する品質条件が存在すると仮定する。この第２周波数は品質条件を考慮することなく、第１技術で利用できる最高周波数よりも低い。例えばスキャンテスト可能なフリップフロップによりカウンタコアを実現することが望ましい場合、このような条件はコア内で使用できる最高クロック周波数に対する制限を設定することとなる。位相検出器および／または周波数検出器で使用すべきカウント回路の実施例図２２は、本発明に係わるカウント回路１０２のブロック略図である。このカウント回路１０２は４つの第２クロック信号を発生するための発生器７０と、４つの第２カウンタ５０−１、５０−２、５０−３、５０−４と、総和回路５１とを含む。発生器７０は第１の周波数を有する第１クロック信号に応答し、互いに位相シフトされ、第１周波数よりも低い第２周波数の４つの第２クロック信号を発生する。第２カウンタ５０−１、５０−２、５０−３、５０−４の各々は４つの第２クロック信号のそれぞれに応答し、個々の第２カウンタ信号を発生する。カウンタコアは第２カウンタを含む。これら第２カウンタは正のエッジでトリガーされるスキャンテスト可能なフリップフロップによって構成される二進のｎビットのカウンタである。このような特定の実施例では、スキャンテスト可能なフリップフロップの使用は第２カウンタに印加できる最高周波数に対する限界を設定する選択された技術（ＡＳＩＣ）における別の条件となっている。第１周波数がスキャンテスト可能なフリップフロップに対し過度に高い周波数であると仮定する。発生器７０はカウンタコア内で良好に働く第２周波数を有する第２クロック信号を発生するように設計される。このような特定の実施例では、第２周波数は第１周波数を２で割った値に等しい。総和ブロックすなわち総和回路５１は、第２カウンタ信号を受信し、出力カウンタ信号のカウンタ値が第２カウンタ信号のカウンタ値と同じビット数および同じ桁を有するように、第２カウンタ信号を加算することにより、カウント回路１０２の出力カウンタ信号を発生する。図２２の特定のカウント回路は単なる例として示されているにすぎない。第２クロック信号の数のみならず、第２カウンタの数は後に例示するように異なっていてもよい。本発明の第１の特徴に係わる位相検出器および／または本発明の第２の特徴に係わる周波数検出器の異なる実施例では、カウンタ信号を発生するのにカウント回路１０２を使用できる。図２３は（図２２に示された）発生器７０のブロック略図である。第２カウンタの作動を良好に理解するためには、発生器７０の動作を説明することが有利である。発生器７０の実際の構成は４つのＤフリップフロップ７３、７４、７５、７６と、２つのＸＯＲゲート７１、７２と、図２３に示されるように接続された２つのインバータ７９、８０とを含む。２つのＸＯＲゲート７１および７２の双方は第１クロック信号を受けるようになっており、第１ＸＯＲゲート７１は０も受信し、よって第１クロック信号を変えないままにする。第２ＸＯＲゲート７２は１を受けるので、第１クロック信号を反転する。非反転第１クロック信号および反転された第１クロック信号の双方に対し、遅延時間は同じとなるので、２つのＸＯＲゲート７１、７２による回路解決案が好ましい。第１ＯＲゲート７１からの出力信号は第ＩＤフリップフロップ７３のクロック入力ＣＬＫおよび第２Ｄフリップフロップ７４のクロック入力ＣＬＫに送られる。第ＩＤフリップフロップ７３はそのＱ出力端上に第２クロック信号９２−１を発生し、第ＩＤフリップフロップ７３のＱＺ出力端の出力信号は第ＩＤフリップフロップ７３のＤ入力端へフィードバックされる。更にＱＺ出力端の信号はインバータ７９によって反転され、第２Ｄフリップフロップ７４のＤ入力端へ送られる。第２Ｄフリップフロップ７４はそのＱ出力端上に第２クロック信号９２−２を発生する。これに対応し、第２ＯＲゲート７２からの出力信号は第３Ｄフリップフロップ７５のクロック入力端ＣＬＫおよび第４Ｄフリップフロップ７６のクロック入力端ＣＬＫに送られる。第３Ｄフリップフロップ７５はそのＱ出力端に第２クロック信号９２− ３を発生し、第３Ｄフリップフロップ７５のＱＺ出力端の出力信号は第３Ｄフリップフロップ７５のＤ入力端へフィードバックされる。更に、ＱＺ出力信号はインバータ８０によって反転され、第４Ｄフリップフロップ７６のＤ入力端へ送られる。第４Ｄフリップフロップ７６はそのＱ出力端に第２クロック信号９２−４を発生する。発生器７０のフリップフロップはスキャンテスト可能なものではない。従って、この発生器７０に第１周波数を印加できる。従って、この点に関し、回路設計において最大周波数とスキャンテスト可能性との間で妥協が図られる。図２３を参照して上で説明した発生器７０は異なるＤフリップフロップ７３〜７６が同じ負荷を有し、発生器７０の信頼できる動作を保証するように実現される。上記と別の、より簡単な解決案は、第２クロック信号９２−２および９２−４を得るのにそれぞれ第ＩＤフリップフロップ７３のＱＺ出力信号および第３Ｄフリップフロップ７５のＱＺ出力信号を使用することが挙げられる。この別の実施例では、第２Ｄフリップフロップ７４および第４Ｄフリップフロップ７６が省略される。しかしながらこの解決案は、第２クロック信号の遅延時間を制御しなければならない。図２３の回路は第２クロック信号９２−１、９２−２、９２−３、９２−４をどのように発生するかの一例にすぎないと理解することが重要である。図２３は発生器７０で発生する１８４ＭＨｚの第１クロック信号および第２クロック信号９２−１、９２−２、９２−３、９２−４の一例も示している。図２３には特に異なる第２クロック信号の位相が示されている。第２クロック信号９２−２は９２−１の反転された信号であり、第２クロック信号９２−４は９２− ３の反転された信号である。更に９２−１と９２−３との間にはπ／２の位相差があり、９２−１と９２−４との間にはπ／２の位相差があり、９２−２と９２ −３との間にはπ／２の位相差があり、９２−２と９２−４との間にはπ／２の位相差がある。この特定の実施例では第１クロック信号は１８４ＭＨｚの周波数を有し、第２クロック信号は９２ＭＨｚの周波数を有する。もう一度、図２２を参照すると、各第２カウンタ５０−１、５０−２、５０− ３、５０−４は第２カウンタ信号を発生する。この第２カウンタ信号は第２クロック信号９２−１、９２−２、９２−３、９２−４のそれぞれの各周期でステップアップされるランニングカウンタ値を有する。第２カウンタの各々はそれぞれの第２クロック信号がハイレベルとなるごとに、そのカウンタ値をインクリメントする。各第２カウンタ信号はｎビット（ここでｎは正の整数（１、２、３、.. .．）である）の第２カウンタ値を有する。作動時に９２−１によって搬送される正のエッジは第１時間において９２−１と関連する第２カウンタ５０−１のカウンタ値をステップアップする。次に第１時間から２．７ｎｓ（第２クロック信号の周期を４で割った値）だけ離間した第２時間において、９２−３の正のエッジは９２−３に関連する第２カウンタ５０−３のカウンタ値をステップアップする。第２時間よりも２．７ｎｓで生じる第３時間において、９２−２の正のエッジは９２−２に関連する第２カウンタ５０−２のカウンタ値をステップアップする。第３時間の２．７ｎｓ後で９２−４の正のエッジは９２−４に関連する第２カウンタ５０−４のカウンタ値をステップアップする。９２−４に関連する第２カウンタ５０−４のステップアップの２．７ｎｓ後に９２−１によって搬送される正のエッジは９２−１に関連する第２カウンタ５０−１を再度ステップアップし、上記のことが繰り返される。本発明に係わるカウント回路１０２の第２カウンタの各々は第２周波数に等しい周波数で更新されるが、同時に更新されるわけではない。この特定の実施例では第２周波数は９２ＭＨｚに等しい。４つの第２カウンタ値を加算すると、その結果、第２クロック信号の間の位相のずれにより３６８ＭＨｚの周波数（２．７ｎｓの分解能）でカウンタ値が更新されることとなる。一般にその結果生じるカウンタ値はＭに第２周波数をかけた値（ここでＭは第２クロック信号の数である）に等しい周波数で更新される。次に第１クロック信号、第２カウンタ値およびその結果生じるカウンタを示すタイミング図である図２４も参照する。このように、特に第２カウンタをスキャンテスト可能なフリップフロップで構成すると、カウンタコアで直接使用するにはクロック周波数自体が過度に高くても、カウンタ１０２に送られる第１クロック周波数の周波数の２倍（２×１８４＝３６８ＭＨｚ）に等しい分解能が保証される。カウンタの回路設計に対する他の条件も、例えばＡＳＩＣで使用できる周波数に対する限界を設定し得る。図２４は図２２を参照して上で説明した本発明のカウント装置１０２を含む本発明に係わる位相検出器で生じる信号およびカウンタ値の一部の一例を示すタイミング図である。この図にはカウンタ１０２へ送られる周期的な矩形波の第１クロック信号ＣＨＲＯＮＯが示されている。本例ではＣＨＲＯＮＯに応答して４つの第２クロック信号が発生される。第２クロック信号の各々はそれぞれの第２カウンタへ送られ、第２カウンタ信号または値を発生する。これら４つの第２カウンタ信号Ｓ．ＣＯＵＮＴ１、Ｓ．ＣＯＵＮＴ２、Ｓ．ＣＯＵＮＴ３、Ｓ．ＣＯＵＮＴ４はクロック周波数を２で割った値に等しい周波数へ異なる時間に更新される。これら４つの第２カウンタ信号は加算され、主要カウンタ信号を発生する。この信号カウンタ信号のカウンタ値、すなわちＰＲＩＭＡＲＹＣＯＵＮＴＥＲは、第２カウンタ信号のカウンタ値と同じビット数および同じ桁である。しかしながら図２４では、すべてのカウンタ値が十進値によって表示されていることに留意されたい。作動時には主要カウンタ信号の発生は複数のクロックサイクルにわたって連続的に実行されると一般に見なされる。更に、位相検出器に対する２つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２およびそれぞれに対応する第１カウンタ値ＦＣＶ（１）およびＦＣＶ（２）が示されている。最後に更新されたカウンタ値を考慮したＩＮＰＵＴ１とＩＮＰＵＴ２との間の位相差は、第１クロック信号の周波数の２倍に等しい周波数を有する信号のＦＣＶ（２）−ＦＣＶ（１）＝６０−５１＝９サイクルに等しい。従って、この位相差の測定値の分解能の精度は第１クロック周波数の２倍の周波数の信号の周期に等しい。上記のように、第２クロック信号の間の位相の相互の関係は重要である。図２３の実施例では第２クロック信号は互いに位相がずれている。これら第２クロック信号は連続する第２クロック信号の間の位相差がπ／２となる順に配列できる。しかしながら第２クロック信号のうちのどれをどの第２カウンタに送るかは問題ではないと理解することが重要である。このことは、第２クロック信号の発生器７０および特にそのＤフリップフロップは、初期化する必要はないことを意味している。カウント回路の第１変形例第２周波数、例えば第１クロック周波数を２で割った周波数でもカウンタクロック、例えば第２カウンタで使用するには高すぎる場合、π／４だけ位相がずれ、第１クロック周波数を４で割った値に等しい新しい第２周波数の８つのクロック信号（Ｍ＝８）となるように、第１クロック信号を分周できる。この結果生じるカウンタ値はＭに第２周波数をかけた値に等しい周波数で更新されるので、第２カウンタの数のちょうど４の代わりに８まで増加する。このように第２周波数を低下しても同じ高い分解能の精度が得られる。カウンタコアに対する周波数を制限する品質条件を満たすと同時に、所定技術の周波数の潜在力をフルに活用できる。例えば、更に信号９２−１、９２−２、９２−３および９２−４を使用することにより、１８４ＭＨｚの第１クロック信号を８つの第２クロック信号に分割できる。信号９２−１は部品７３、７４および７９を含む図２３のフリップフロップに類似する別のＤフリップフロップ装置に送られ、２つの第２クロック信号を発生する。信号９２−２は部品７５、７６および８０を含む図２３のフリップフロップに類似する別のＤフリップフロップ装置に送られ、２つの第２クロック信号を発生する。これに対応し、信号９２−３、９２−４の各々も別のステージへ送られ、２つの第２クロック信号を発生する。従って、総計８つの第２クロック信号が発生される。これら８つの第２クロック信号の各々は個々の第２カウンタ信号を発生するそれぞれの第２カウンタへ送られる。次に８つの第２カウンタ信号のすべてが８つの二進値または信号を加算するようになっている総和ブロックへ送られる。カウント回路の別の変形例あるアプリケーションにおいて、第１クロック信号の１つのエッジだけを使用したい場合、例えば第１クロック信号を、この第１クロック周波数の半分に等しい第２周波数の２つの第２クロック信号、すなわち９２−１および９２−２となるように、第１クロック信号を分割する。本例では第２クロック信号に応答して第２カウンタ信号を発生するそれぞれの第２カウンタに２つの第２クロック信号（Ｍ＝２）の各々が送られる。総和回路で２つの第２カウンタ信号が加算され、カウント回路のカウンタ信号を発生する。第１クロック信号の１つのエッジしか使用しないことを条件に、クロック周波数を３で割った値に等しい第２周波数の３つの第２クロック信号（Ｍ＝３）に分割することも可能である。これら３つの第２クロック信号は互いに（２π）／３だけ位相シフトされる。第２クロック信号の各々はそれぞれの第２カウンタへ送られ、第２カウンタからの出力信号は総和回路へ送られ、カウンタ値が第２カウンタのカウンタ値と同じビット数および同じ桁を有するカウンタ信号を発生する。図２５は、本発明にかかわる３つの第２クロック信号の発生器１７０のブロック略図である。発生器１７０はクロック信号ＣＬＯＣＫに応答し、ＣＬＯＣＫ周波数よりも低い第２周波数の３つの第２クロック信号を発生する。このような特定の実施例では、クロック信号は周波数が１８４ＭＨｚであり、第２クロック信号は周波数が１８４／３ＭＨｚである。図２５は発生器１７０で生じる信号の一例も示す。発生器１７０は第１ＡＮＤゲート１７１と、第１Ｄフリップフロップ１７２と、第２ＡＮＤゲート１７３と、第２Ｄフリップフロップ１７４とを含む。Ｄフリップフロップ１７２、１７４の各々は、そのクロック入力端ＣＬＫでＣＬＯＣＫ信号を受信する。第ＩＡＮＤゲート１７１の出力端は第ＩＤフリップフロップ１７２のＤ入力端に接続されており、第ＩＤフリップフロップ１７２のＱ出力端は第２ＡＮＤゲート１７３の第１入力端に接続されている。第２ＡＮＤゲートの出力端は第２Ｄフリップフロップ１７４のＤ入力端に接続されており、第２Ｄフリップフロップ１７４のＱＺ出力端は第ＩＡＮＤゲート１７１の第２入力端および第２ＡＮＤゲート１７３の第２入力端の双方に接続されている。第ＩＤフリップフロップ１７２のＱ出力信号Ｑ（ＦＦＩ）と、第２Ｄフリップフロップ１７４のＱ出力信号Ｑ（ＦＦ２）と、第ＩＤフリップフロップ１７２のＱＺ出力信号ＱＺ（ＦＦＩ）を検討する。これらいずれの信号も、図２５に示されている。第１ＡＮＤゲート１７１の第１入力端に「１」を送ることにより、図２５に示されるように出力信号Ｑ（ＦＦＩ）、Ｑ（ＦＦ２）およびＱＺ（ＦＦＩ）が発生する。このように位相の異なる３つの第２クロック信号が発生される。第２カウンタにおける正のエッジでトリガーされるＤフリップフロップのために、正のエッジしか検討しないので、クロックＣＬＯＣＫ信号の第３周期ごとに３つの第２クロック信号の正のエッジが発生する。この発生はＣＬＯＣＫ周波数を３で割った周波数に対応する。発生器１７０におけるＤフリップフロップはスキャンテスト可能なものではない。別の実施例では第２カウンタは負のエッジでトリガーされるフリップフロップで構成される。図２５の回路内の第ＩＤフリップフロップ１７２と第２ＡＮＤゲート１７３との間に１つのＡＮＤゲートおよび１つのＤフリップフロップから成る別のステージを設けることにより、クロック周波数を４で割った値に等しい第２周波数の位相の異なる４つの第２クロック信号（Ｍ＝４）が発生される。最終ステージの第２Ｄフリップフロップ１７４のＱＺ出力信号は増設されたステージのＡＮＤゲートの第２入力端へ分配される。第１ステージ１７１、１７２と最終ステージ１７３、１７４との間に１つのＡＮＤゲートおよび１つのＤフリップフロップを含む更に別のステージが増設されると、互いに位相がずれ、第１クロック周波数を５で割った値に等しい第２周波数の５つの第２クロック信号（Ｍ＝５）が発生される。更に別のステージを増設することにより、別の第２クロック信号が発生され、この第２クロック信号はクロック周波数を（Ｊ＋１）（ここでＪはステージの数である）で割った値に等しい周波数となる。実際に第１クロック信号の一方のエッジだけを使用するか、または双方のエッジを使用するかに拘わらず、本発明の一般的なアイデアは互いに位相がずれ、第１クロック信号の周波数よりも低い第２周波数のＭ個の第２クロック信号を発生することである。Ｍ個の第２カウンタのそれぞれに第２クロック信号の各々が送られる。Ｍは１よりも大きい正の整数（２、３、４、....）であり、第２周波数は第１クロック信号の周波数をＮ（Ｎは正の整数（１、２、３....）である）で割った値に等しく、利用する技術で良好に働くようになっている。更にＭ個の第２クロック信号のうちの少なくとも２つの間には（２π）／Ｍに等しい位相差がある。実際にＭが２より大であるとＭ個の第２クロック信号のＭ対の間には（２ π）／Ｍに等しい位相差がある。第２クロック信号の発生器は第１技術と異なる第２技術によっても構成できる。例えば第２クロック信号の発生器は３６８ＭＨｚの第１クロック信号を、互いに位相がずれ、９２ＭＨｚに等しい第２周波数の８つの第２クロック信号に分割できる第２技術で実現できる。上記のように８つの第２カウンタと１つの総和回路とを使用することにより、８×９２＝７３６ＭＨｚに等しい周波数で更新されるカウンタ値が発生される。第２クロック信号の発生器はこれよりも高い第１クロック周波数でも処理できる第２技術で構成できる。特にｎが１０よりも大である場合には、第２クロック信号の発生器の複雑さは二進のｎビットのカウンタの複雑さよりも一般に低くなることに留意されたい。従って、高周波技術で第２クロック信号の発生器を実現するコストは同じ高周波技術による二進のｎビットのカウンタを実現するコストよりも一般に低くなる。第２カウンタ信号または第２カウンタ値を加算する方法は重要である。最初に、注意することなく第２カウンタ信号を加算する場合に生じ得る問題について説明する。例えば、簡略化のために各々が４ビットであり、それぞれ第２クロック信号に関連する２つの第２カウンタ値を加算することを検討する。第２カウンタの各々は０〜１にカウントし、最大カウント数、例えばカウント値に達すると次のカウンタ値が０となり、カウンタシーケンス０、１、２、....、１５が再びスタートする。ａ）起動前に各々の個々の第２カウンタの初期化を実施しない場合、次のことが生じ得る。当初、１番目の第２カウンタ値が数字１００１（十進の９）に等しく、２番目の第２カウンタ値が１１１１（十進の１５）に等しいと仮定する。左には二進表示をし、右には十進表示をする。二進表示では加算の結果は１１０００（十進の２４）、すなわち５ビットの値に等しい。４つのビットは０〜１５の間の十進値を示し、５つのビットは０〜３１の十進値を表示できる。次に２番目の第２カウンタ値がそれに関連する第２クロック信号に応答して更新されると、２番目の第２カウンタ値はラップが生じるので、００００（十進の０）に等しくなる。第２カウンタの第２クロック信号は２番目の第２カウンタ値に関連する第２クロック信号に対して位相がずれているので、１番目の第２カウンタ値はまだ１００１である。その結果生じるカウンタ値、すなわち１００１と００００とを加算した結果は、１００１（十進の９）に等しくなる。従って、この場合、２つの連続して生じるカウンタ値は１１０００（十進の２４）と１００１（十進の９）となる。この結果生じるカウンタ値は任意の態様で１の値から別の１にジャンプする。このようなことは好ましくない。均一に数が増加するシーケンス、例えば（二進表示で）００００、０００１、００１０、００１１、０１００、....および（十進表示で）０、１、２、３、４が必要であるからである。ｂ）起動前に２つの第２カウンタ値の各々を初期化し、０にセットしても、次のような問題が生じ得る。生じるカウンタシーケンスは十進表示で０、１、２、....、２９、３０、１５となり、二進表示で００００、０００１、００１０、....、１１１０１、１１１１０、１１１１となる。１１１１０（十進の３０）から１１１１（十進の１５）までの遷移を、増設した論理回路によって解決しなければならない。１００１と１１１１との加算の結果の最大位ビット、すなわち５ビットの値１１０００（十進の２４）の最大位ビットは、加算の最終桁上げビットでもある。１００１と１１１１との加算の結果の４つの最小位ビットを検討すると、４ビットの値、すなわち１０００（十進表示で８）が得られる。従って、２つの連続して生じるカウンタ値は１０００、すなわち十進の８と、１００１、すなわち十進の９となる。これは２つの連続して得られるカウンタ値の一例であるが、傘の結果の４つの最小位ビットを検討する原理を一般に適用できる。総和および総和の実施例本発明によれば、初期化および論理回路を増設することなく、均一に数が増加するシーケンスを発生するために、生じるカウンタ値が第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように、第２カウンタ信号を加算することが好ましい。第２カウンタ信号を加算する総和回路５１は、公知のプログラム言語ＶＥＲＩＬＯＧおよび公知の合成プログラムＳＹＮＯＰＳＩＳを使用することによって実現される。合成プログラムＳＹＮＯＰＳＩＳはＶＥＲＩＬＯＧ言語で書かれたプログラムを、加算を行うゲートネットワークハードウェアに変換するものである。加算は一般にパラレル状に実行され、パラレル構成では信号は同時に加算される。各々がｎビットのＭ個の第２カウンタ信号を総和回路５１が受信する場合、ゲートネットワーク装置はｎビットの各々に対し１つのゲートネットワークと、関連するＤフリップフロップとを含み、総計ｎ個のゲートネットワークとｎ個のＤフリップフロップを構成する。加算の結果が第２カウンタ信号と同じ数のビット、すなわちｎビットと同じ桁を有するように、加算の最終桁上げビットのためのゲートネットワークおよび関連するＤフリップフロップは設けられていない。加算の最終桁上げビットのためのゲートネットワークおよび関連するＤフリップフロップが設けられていないパラレル装置では、４つの４ビット値の加算は次のように見える。これとは異なり、加算を順次行うこともできる。従来の回路、例えば４ビットの加算器である７４−ＸＸ−８３を使用できる。数個の４ビットユニットを公知の態様で互いに接続し、ｎビットの加算器を構成する。数個の第２カウンタ値を加算すべき場合、数個のｎビット加算器を使用して総和ブロック５１を構成する。１番目のｎビットの加算器は２つの二進値を加算し、ｎビットの結果を出力するだけでなく、その桁上げ出力端に桁上げビットも出力する。３つ以上の第２カウンタ値を加算すべき場合、この桁値ビットは次のｎビット加算器の桁上げ入力端に送られ、そうしない場合は桁上げ出力は送られない。一般にこの桁上げ出力は常に最終加算ステージには送られないので、最終加算ステージのｎビットの出力信号しか検討しない。このようにし、最終桁上げビットは廃棄するか無視する。本発明の更に別の実施例では、総和ブロック５１はすべての桁上げビットを考慮しながら第２カウンタ信号を加算し、加算の結果のｘ個の最小位ビット（ここでｘは第２カウンタ信号のカウンタ値が有するビット数に等しい）を検討することにより、カウンタ１０２のカウンタ信号を発生する。次の例を検討する。すべての桁上げビットを考慮しながら３つの４ビット値をパラレルに加算する。二進表示ではこの加算の結果は６ビットの値となる。４つの最小位ビットを検討するためのソフトウェアにより実現する。従って、この結果は０１１１となり、加算した値と同じビット数の値となる。別の異なる実施例では、加算時にすべての桁上げビットを考慮し、加算の結果と次の性質を有する１番目の二進値との間のＡＮＤ演算を実行する。ａ）１番目の二進値は加算の結果と同じ数、例えばｚ個のビットを有する。ｂ）ｘ個の最小位ビットの各々は「１」、すなわち二進の１に等しく、この場合、ｘは個々の第２カウンタ値のビット数に等しい。ｃ）（ｚ−ｘ）個の最大位ビットの各々は「０」、すなわち二進の０に等しい。例えば３ビットの二進カウンタ値を加算し、その加算の結果が４ビット値であるとする。すなわちｚ＝４、ｘ＝３、ｚ−ｘ＝１であり、最初の二進値は０１１１となる。加算の結果生じるカウンタ信号のカウンタ値が第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように第２カウンタ信号を加算すると、異なる第２カウンタにおけるスタート値は問題とならなくなる。第２カウンタにおけるスタート値を同一にする必要はないので、第２カウンタのリセットすなわち初期化は不要であり、このことは明らかな利点となっている。本発明に拘わる位相検出器および／または周波数検出器に本発明のカウント回路が設けられる場合、事象、すなわち入力信号によって搬送されるタイミング情報を使ってカウンタ回路をサンプリングできる。換言すれば、情報を使って多数の位相装置をサンプリングできる。米国特許第4,979,177号では異なる位相を使用して情報のサンプリングを行っている。更に米国特許第5,097,490号でも、また米国特許第4,979,177号でも、特定の品質条件を考慮しながら利用できる技術または利用される技術に対して過度に高いクロック周波数を用いる問題は生じていない。図２６は本発明に係わるカウンタ信号を発生するための方法の略フローチャートである。ステップ９０１では第１周波数の第１クロック信号に応答して所定の数Ｍ個の第２クロック信号を連続的に発生する。これら第２クロック信号は互いに位相がずれており、第１周波数よりも低い第２周波数を有する。ステップ９０２では各第２クロック信号に対し、第２クロック信号に応答してそれぞれの第２カウンタ信号が発生される。ステップ９０３では基本カウンタ信号のカウンタ値が第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように、第２カウンタ信号、すなわち第２カウンタ値を加算することにより、カウンタ信号、すなわち基本カウンタ信号を発生する。一般に、基本カウンタ信号を連続的に発生するように、上記ステップは連続的に繰り返される。これらステップ９０１〜９０３はある程度パラレルに実行される。高分解能の位相および／または周波数検出器を提供するための別の方法次に、図２７〜３１を参照し、高分解能の位相差および周波数測定を行うための別の方法について説明する。図２３、図２８および図２９のすべては本発明に係わる高分解能の位相検出器のブロック略図を形成する。このブロック図を正しく読むには図２７に従って図２３、図２８および図２９を配置すべきである。高分解能の位相検出器は３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３と第１クロック信号とを受信する。この位相検出器は４つの第２クロック信号を発生するための手段７０と、４つの第２カウンタ１５０−１〜１５０−４と、１２個の第２レジスタ２００Ａ〜Ｃ、２０２Ａ〜Ｃ、２０４Ａ〜Ｃ、２０６Ａ〜Ｃと、３つの総和回路２１０Ａ〜Ｃと、３つの遅延ユニット２１５Ａ〜Ｃと、３つの基本レジスタ２２０Ａ〜Ｃと、減算ユニット２２５とを含む。個々の部品の実際上の可能な構成例についてはこれまで説明したとおりである。発生器７０は図２３を参照してこれまで詳細に説明したとおりである。要約すれば発生器７０はこの特定の例では第１の周波数、例えば１８４ＭＨｚの第１クロック信号に応答自在であり、互いに位相がずれ、第２周波数、例えば本例では９２ＭＨｚの４つの第２クロック信号９２−１、９２−２、９２−３、９２−４を発生する。ここで第２周波数は第１周波数よりも低いことに留意されたい。４つの第２クロック信号のうちの各々はそれぞれの第２カウンタ（図２８）へ送られる。図２８を参照すると、第２カウンタの各々は第２カウンタ信号を発生する。更に第２カウンタごとに３つの第２レジスタが設けられている。特に第２カウンタ１５０−１は第２レジスタ２００Ａ〜Ｃに接続され、第２カウンタ１５０−２は第２レジスタ２０２Ａ〜Ｃに接続され、第２カウンタ１５０−３は第２レジスタ２０４Ａ〜Ｃに接続され、第２カウンタ１５０−４は第２レジスタ２０６Ａ〜Ｃに接続されている。各第２カウンタは３つの第２レジスタ（関連する第２レジスタと称す）に接続されており、各レジスタは対応する第２カウンタの第２カウンタ信号およびＫ個の入力信号のそれぞれに応答自在であり、入力信号によって搬送されるタイミング情報にほぼ応答して第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新する。例えば第２レジスタ２００Ａはそのイン入力端に第２カウンタ１５０−１の第２カウンタ信号およびその負荷入力端に入力信号、すなわちＩＮＰＵＴ１を受信する。ＩＮＰＵＴ１によって搬送されるタイミング情報が第２レジスタ２００Ａの負荷入力端に生じるたびに、１５０−１の第２カウンタ値は２００Ａに転送される。各総和回路は同じ入力信号に関連する第２カウンタ値のそれぞれのグループを受信し、それぞれの合計されたカウンタ信号を発生する。例えば総和回路２１０Ａは第２レジスタ２００Ａからの第２カウンタ値と、２０２Ａからの第２カウンタ値と、２０４Ａからの第２カウンタ値と、２０６Ａからの第２カウンタ値とを受信する。第２レジスタ２００Ａ、２０２Ａ、２０４Ａおよび２０６Ａのすべては同一の入力信号、すなわちＩＮＰＵＴ１に関連している。遅延ユニット２１５Ａ〜Ｃの各々はそれぞれの入力信号を受信し、その入力信号を遅延する。各遅延ユニットの遅延時間は加算回路のそれぞれによって実行される合計を行うに必要な時間に対応する。図２９を参照すると、ここには３つの第１番目の基本レジスタ２２０Ａ〜Ｃが示されている。最初の基本レジスタの各々は合計されたカウンタ信号のそれぞれおよび遅延された入力信号のそれぞれに応答自在であり、それぞれの遅延された入力信号によって搬送されたタイミング情報にほぼ応答し、合計されたカウンタ信号の現在のカウンタ値を記憶することにより、個々の基本カウンタ値を更新する。例えば最初の基本レジスタ２２０Ａは、その入力端で総和回路２１０Ａの合計されたカウンタ信号を受信し、その負荷入力端で遅延された入力信号ＩＮＰＵＴ１を受信する。２２０Ａの負荷入力端にＩＮＰＵＴ１によって搬送される遅延されたタイミング情報が生じるごとに、２１０Ａの合計されたカウンタ値は２２０Ａへ転送される。減算器２２５は基本カウンタ値の読み出しを行い、入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２およびＩＮＰＵＴ３のそれぞれの対の間の位相差を表示する少なくとも１つの第１位相差の値を発生する。例えばＩＮＰＵＴ１とＩＮＰＵＴ２の間の位相差を測定したい場合、減算器２２５によりこれら入力信号に関連する基本カウンタ値を読み出し、これらを互いに減算する。図８を参照して、上記の方法と同じように測定を行うラップを考慮して位相差の測定を実行する。図２３、図２８および図３１のすべては本発明に係わる高分解能の周波数検出器のブロック略図を形成する。このブロック図を正しく読むには図３０に従って図２３、図２８および図３１を配置すべきである。高分解能周波数検出器は３つの入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３と第１クロック信号とを受信する。この位相検出器は４つの第２クロック信号を発生するための手段７０と、４つの第２カウンタ１５０−１〜１５０−４と、１２個の第２レジスタ２００Ａ〜Ｃ、２０２Ａ〜Ｃ、２０４Ａ〜Ｃ、２０６Ａ〜Ｃと、３つの総和回路２１０Ａ〜Ｃと、３つの遅延ユニット２１５Ａ〜Ｃと、３つの第１基本レジスタ２２０Ａ〜Ｃと、３つの第２の基本レジスタ２３０Ａ〜Ｃと、減算ユニット２３５とを含む。部品の実際上の可能な構成例についてはこれまで説明したとおりである。図２３、図２８および図２９の位相検出器と、図２３、図２８および図３１の周波数検出器との間の主な差は、図３１に示された増設された第２基本レジスタ２３０Ａ〜Ｃおよび減算器２３５にある。図２３および図２８に示された部品の動作は、高分解能位相検出器を参照して既に説明したとおりであるので、再度説明はしない。図３１を参照すると、周波数検出器には３つの第２の基本レジスタが設けられている。第２の基本レジスタの各々は最初の基本レジスタのうちのそれぞれの１つ（関連する最初の基本レジスタと称される）に接続されており、関連する最初の基本レジスタの基本カウンタ値および関連する最初の基本レジスタのカウンタ値と同じ遅延された入力信号のうちの１つに応答自在であり、遅延された入力信号によって搬送されるタイミング情報に応答し、更新前にバックアップカウンタ値として基本カウンタ値をバックアップする。減算器２３５は個々の第２の基本レジスタと、それに関連する更新された最初の基本レジスタとを含む各レジスタ値の対の基本カウンタ値の読み出しを行い、レジスタ対ごとにレジスタ対の基本カウンタ値を減算し、レジスタ対に関連する入力信号の周波数を表示するそれぞれの異なる値を発生する。本発明の第１の特徴に係わる位相検出器の位相測定特性を参照してこれまで説明したのと同じように、測定を行うラップを考慮しながら周波数の測定が行われる。高分解能の位相差および周波数測定を行うこのような別の方法では、それぞれの総和回路の出力信号のサンプリングに関連し、加算を実行するだけでよいので、総和回路２１０Ａ〜Ｃで実行される加算は時間的にあまり重要ではない。３つの入力信号および４つの第２クロック信号を特に関連させて、図２３、図２８および図２９の位相検出器のみならず、図２３、図２８および図３１の周波数検出器についてこれまで説明した。入力信号のこの数および第２クロック信号のこの数は本発明の範囲を限定するものではないことが明らかである。一般に入力信号はＫ個あり、第２クロック信号はＭ個ある。Ｍは１よりも大きい正の整数であり、位相検出器に対しＫは１より大きい正の整数である。周波数検出器に対しＫは０よりも大きい正の整数である。一般的な形態の位相検出器では、Ｍ個の第２カウンタと、第２カウンタごとに設けられたＫ個の第２レジスタと、Ｋ個の遅延ユニットと、Ｋ個の総和回路と、Ｋ個の第１の基本レジスタと、１つの減算器とが設けられている。一般的な形態の周波数検出器では、Ｍ個の第２カウンタと、第２カウンタごとにＫ個の第２レジスタと、Ｋ個の遅延ユニットと、Ｋ個の総和回路と、Ｋ個の第１の基本レジスタと、Ｋ個の第２の基本レジスタと、１つの減算器とが設けられている。図２３、２８および２９の位相検出器および図２３、２８および３１の周波数検出器の双方に対し、各基本レジスタにホールド機能を設けると、基本レジスタのカウンタ値が同じ時間から発生する。別の解決案は、当該すべてのレジスタが読み出されるまでにカウンタ値をフリーズできるように、関連する（シャドー）レジスタにホールド機能を持たせることである。上記とは異なり、マイクロプロセッサ状をした減算器２２５はデータバスを介し、すべてのカウンタ値を同時にフェッチするようにしてもよい。従って、基本レジスタ２２０Ａ〜Ｃおよび遅延ユニット２５０Ａ〜Ｃは不要である。この別の実施例によれば、遅延ユニット２５０Ａ〜Ｃおよび基本レジスタ２２０Ａ〜Ｃは省略され、総和回路２１０Ａ〜Ｃの各々の出力信号はデータバスを通して減算器２２５に直接送られる。これまで説明した実施例は単なる例にすぎず、本発明はこれら実施例のみに限定されるものでないと理解すべきである。当然ながら本発明の要旨から逸脱することなく、これまで説明した実施例以外の特定の形態に本発明を実施することも可能である。更に、開示し、請求の範囲に記載した基本となる原理を維持する上記以外の変形例および改善例は、本発明の範囲および要旨内に入るものである。

【手続補正書】【提出日】１９９８年１０月８日（１９９８．１０．８）【補正内容】請求の範囲１．所定の数、例えばＫ個（ここでＫは１より大きい正の整数である）の入力信号に応答自在な位相検出器において、クロック信号に応答自在であり、カウンタシーケンス内の自走カウンタ値を表示するカウンタ信号を発生するための、前記カウンタシーケンスの終了時に１回のラップを終了し、前記カウンタシーケンスの開始時に再びスタートするカウンタと、各々が前記カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報に応答して、前記カウンタ信号の現在のカウンタ値を記憶することにより個々の第１カウンタ値を更新するためのＫ個の第１レジスタと、前記第１カウンタ値の少なくとも２つに応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの差の値を発生するための第１減算器と、補正させられた差の値を発生するよう、差の値に正／負の訂正値を加算することにより、または第１カウンタ値に前記訂正値を加算することにより差の値を生じるラップを訂正するための訂正手段とを備え、前記訂正された第１カウンタ値は差の値を発生する際に使用される位相検出器。２．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正手段が、各差の値に対し、差の値の絶対値がカウンタレンジを２で割った値よりも大であるかどうか、および差の値が正であるか負であるかを検出し、大である条件および負である条件が検出された場合、カウンタレンジを表示する値を差の値に加算し、前記訂正された差の値を発生するか、または大である条件および正である条件が検出された場合、差の値からカウンタレンジを表示する値を減算し、前記訂正された差の値を発生する第１手段を含む、請求項１記載の位相検出器。３．一組の第１カウンタ値の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項１記載の位相検出器。４．所定の数、例えばＳ個の第１レジスタを含む一組のレジスタのうちの各第１レジスタに対し、第１レジスタの第１カウンタ値を記憶することにより比較値を更新し、前記比較値の更新に先立ち、第１レジスタ内に現在記憶されている第１カウンタ値が第１レジスタの先の第１カウンタ値を表示する先に記憶されていた比較値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項１記載の位相検出器。５．Ｓがゼロよりも大の正の整数である、請求項４記載の位相検出器。６．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正手段が、Ｋ個の第２レジスタを含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタの、関連する第１レジスタと称されるそれぞれに接続されており、その関連する第１レジスタの第１カウンタ値および関連する第１レジスタと同じ入力信号に応答自在であり、前記入力信号によって搬送される前記タイミング情報に応答し、前記更新に先立ち、バックアップカウンタ値として前記第１カウンタ値をバックアップするようになっており、前記訂正手段が更に個々の第２レジスタおよびそれに関連する第１レジスタを含む、各レジスタ対に対し前記個々の第２レジスタのバックアップカウンタ値が前記関連する第１レジスタの更新された第１カウンタ値よりも大であるかどうかを検出し、大である条件が検出された場合、前記第１カウンタ値にカウンタレンジを表示する値を加算し、２回更新された第１カウンタ値を表示するそれぞれの訂正された値を発生するための第３手段を備え、前記２回更新された第１カウンタ値が前記第１レジスタの入力信号に関連する差の値を発生する際に使用される、請求項１記載の位相検出器。７．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正手段が、Ｋ個の第２レジスタを含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタの、関連する第１レジスタと称されるそれぞれに接続されており、その関連する第１レジスタの第１カウンタ値および関連する第１レジスタと同じ入力信号に応答自在であり、前記入力信号によって搬送される前記タイミング情報に応答し、前記更新に先立ち、バックアップカウンタ値として前記第１カウンタ値をバックアップするようになっており、前記訂正手段が更に個々の第２レジスタおよびそれに関連する第１レジスタを含む、各レジスタ対に対し前記個々の第２レジスタのバックアップカウンタ値が前記関連する第１レジスタの更新された第１カウンタ値よりも大であるかどうかを検出し、大である条件が検出された場合、それぞれのイネーブル信号を発生するための手段と、前記差の値の発生に先立ち、前記関連する第１レジスタの各々に対し、カウンタレンジを表示する値を前記関連する第１レジスタの第１カウンタ値に加算し、２回更新された第１カウンタ値を表示するそれぞれの訂正された値を発生するための手段とを備え、対応するイネーブル信号が受信されたことを条件に前記加算が実行され、前記第１レジスタの第１入力信号に関連する差の値を発生する際に、前記２回更新された第１カウンタ値が使用される、請求項１記載の位相検出器。８．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記カウンタシーケンスが最大カウントからゼロまで進むように前記カウンタがカウントダウンし、前記訂正手段が、Ｋ個の第２レジスタを含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタの、関連する第１レジスタと称されるそれぞれに接続されており、その関連する第１レジスタの第１カウンタ値および関連する第１レジスタと同じ入力信号に応答自在であり、前記入力信号によって搬送される前記タイミング情報に応答し、前記更新に先立ち、バックアップカウンタ値として前記第１カウンタ値をバックアップするようになっており、前記訂正手段が更に個々の第２レジスタおよびそれに関連する第１レジスタを含む、各レジスタ対に対し前記個々の第２レジスタのバックアップカウンタ値が前記関連する第１レジスタの更新された第１カウンタ値よりも小であるかどうかを検出し、小である条件が検出された場合、それぞれのイネーブル信号を発生するための手段と、前記差の値の発生に先立ち、前記関連する第１レジスタの各々に対し、カウンタレンジを表示する値を前記関連する第１レジスタの第１カウンタ値から減算し、２回更新された第１カウンタ値を表示するそれぞれの訂正された値を発生するための手段とを備え、対応するイネーブル信号が受信されたことを条件に前記減算が実行され、前記第１レジスタの第１入力信号に関連する差の値を発生する際に、前記２回更新された第１カウンタ値が使用される、請求項１記載の位相検出器。９．Ｋ個の第２レジスタを更に含み、該K個の第２レジスタの各々が前記Ｋ個の第１レジスタのうちの関連する第１レジスタと称されるそれぞれに接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタと同じ入力信号に応答自在であり、前記入力信号によって搬送される前記タイミング情報に応答し、前記更新に先立ち、バックアップカウンタ値として前記第１カウンタ値をバックアップするようになっており、所定の数、例えばＲ個のレジスタ対を含む一組のうちの各レジスタ対のカウンタ値に応答自在な第２減算器とを更に含み、各レジスタ対が個々の第２レジスタおよび関連する更新された第１レジスタとを備え、第２減算器が前記組のうちの各レジスタ対に対し前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生するようになっている、請求項１記載の位相検出器。１０．Ｒがゼロよりも大の正の整数である、請求項９記載の位相検出器。１１．前記第１減算器と前記第２減算器とが主減算器ユニット内に組み込まれている、請求項９記載の位相検出器。１２．前記カウンタが、第１周波数を有する前記クロック信号に応答し、互いに位相がシフトされ、前記第１周波数よりも低い第２周波数を有し、所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答するようになっている、個々の第２カウンタ信号を発生するための、Ｍ個の第２カウンタと、前記第２カウンタ信号に応答自在であり、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じビット数および同じ桁を有するように前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生するための、合計ブロックとを含む、請求項１記載の位相検出器。１３．前記Ｍ個の第２クロック信号を発生するための前記手段が、前記第２周波数が前記第１周波数をＮ（ここでＮは１よりも大きい正の整数である）で割った値に等しくなるような第２周波数を発生するための分周手段を含む、請求項１２記載の位相検出器。１４．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号のうちの少なくとも一対の入力信号の間のそれぞれの位相差を検出するための方法であって、カウンタシーケンスが開始点で再びスタートするよう、カウンタシーケンスの終了時に１回のラップが発生する、カウンタシーケンスで自走カウンタ値を表示するカウンタ信号を発生する工程と、前記Ｋ個の入力信号の各々に対し、入力信号によって搬送されるタイミング情報にほぼ応答し、前記カウンタ信号の現在のカウンタ値を記憶することにより、個々の第１カウンタ値を更新する工程と、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの差の値を発生するよう、前記第１カウンタ値のうちの少なくとも２つをペア状に減算する工程と、訂正された差の値を発生するよう、差の値に対し正／負の訂正値を加算するか、または前記訂正値を第１カウンタ値に加算することにより差の値を生じるラップを訂正する工程とを備え、前記差の値を発生する際に前記訂正された第１カウンタ値を使用する、それぞれの位相差を測定するための方法。１５．前記カウンタ信号が連続的に発生され、各タイミング情報に対し前記更新工程を繰り返し、所定の時間インターバルで前記ペア状の減算工程を繰り返す、請求項１４記載の、それぞれの位相差を測定するための方法。１６．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正工程が、各々の差の値に対し差の値の絶対値がカウンタレンジを２で割った値よりも大であるか、および差の値が正であるか、または負であるかを検出し、大である条件および負である条件が検出された場合、差の値にカウンタレンジを表示する値を加算し、前記訂正された差の値を発生し、または大である条件および正である条件が検出された場合、差の値からカウンタレンジを表示する値を減算し、前記訂正された差の値を発生する工程を含む、請求項１４記載の、それぞれの位相差を測定するための方法。１７．第１カウンタ値の所定の組の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出し、等しい条件が検出された場合に無信号表示を発生する工程を更に含む、請求項１４記載の、それぞれの位相差を測定するための方法。１８．前記カウンタ信号が連続的に発生され、各タイミング情報に対し前記更新工程を繰り返し、前記ペア状の減算工程、等しい条件を検出する工程、および発生する場合には無信号表示を発生する工程を所定の時間インターバルで繰り返す、請求項１７記載の、それぞれの位相差を測定するための方法。１９．カウンタ信号を発生するための前記工程が、第１周波数を有する第２クロック信号に応答し、互いに位相シフトされ、前記第１周波数よりも低い第２周波数を有する所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数）の第２クロック信号を発生する工程と、前記Ｍ個の第２クロック信号の各々に対し、前記Ｍ個の第２クロック信号のそれぞれに応答し、それぞれの第２カウンタ信号を発生する工程と、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じビット数および同じ桁を有するように、前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生する工程とを備えた、請求項１４記載の、それぞれの位相差を測定するための方法。２０．Ｍ個の第２クロック信号を発生する前記工程が、前記第１周波数をＮ（Ｎは１よりも大きい正の整数である）で分周し、前記第２周波数を得る工程を含む、請求項１９記載の、それぞれの位相差を測定するための方法。２１．所定の数、例えばＫ個（ここでＫは正の整数である）の入力信号に応答自在な周波数検出器において、クロック信号に応答自在であり、カウンタシーケンス内の自走カウンタ値を表示するカウンタ信号を発生するための、前記カウンタシーケンスの終了時に１回のラップを終了し、前記カウンタシーケンスの開始時に再びスタートするカウンタと、各々が前記カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して、前記カウンタ信号の現在のカウンタ値を記憶することにより個々の第１カウンタ値を更新するためのＫ個の第１レジスタと、Ｋ個の第２レジスタとを備え、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのうちの関連する第１レジスタと称されるそれぞれに接続されており、関連する第１レジスタの第１カウンタ値およびその関連する第１レジスタと同じ入力信号に応答自在であり、前記入力信号によって搬送される前記タイミング情報に応答し、前記更新に先立ち、バックアップカウンタ値として前記第１カウンタ値をバックアップするようになっており、更に個々の第２レジスタおよび関連する更新された第１レジスタを含む各レジスタ対のカウンタに応答自在であり、各レジスタ対に対し前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの差の値を発生するための減算手段と、差の値に対し正／負の訂正値を加算し、訂正された差の値を発生するか、またはレジスタ対におけるカウンタ値に前記訂正値を加算することにより、ラップを生じる差の値を訂正するための訂正手段を備え、差の値を発生する際に前記訂正されたカウンタ値が使用される周波数検出器。２２．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正手段が、各差の値に対し、差の値の絶対値がカウンタレンジを２で割った値よりも大であるかどうか、および差の値が正であるか負であるかを検出し、大である条件および負である条件が検出された場合、カウンタレンジを表示する値を差の値に加算し、前記訂正された差の値を発生するか、または大である条件および正である条件が検出された場合、差の値からカウンタレンジを表示する値を減算し、前記訂正された差の値を発生する第１手段を含む、請求項２１記載の周波数検出器。２３．一組の第１カウンタ値の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項２１記載の周波数検出器。２４．所定の数、例えばＳ個の第１レジスタを含む一組のレジスタのうちの各第１レジスタに対し、第１レジスタの第１カウンタ値を記憶することにより比較値を更新し、前記比較値の更新に先立ち、第１レジスタの先の第１カウンタ値を表示する先に記憶されていた比較値に、第１レジスタ内に現在記憶されている第１カウンタ値が等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項２１記載の周波数検出器。２５．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正手段が、個々の第２レジスタおよびそれに関連する第１レジスタを含む、各レジスタ対に対し前記個々の第２レジスタのバックアップカウンタ値が、関連する第１レジスタの更新された第１カウンタ値よりも大であるかどうかを検出し、大である条件が検出された場合、カウンタレンジを表示する値とバックアップカウンタ値との間で加算／減算を行い、２回更新された第１カウンタ値／更新されたバックアップカウンタ値を表示するそれぞれの訂正された値を発生するための第３手段を備え、前記訂正された値は第１レジスタの入力信号に関連する差の値を発生する際に使用される、請求項２１記載の周波数検出器。２６．前記カウンタが、第１周波数を有する前記クロック信号に応答し、互いに位相がシフトされ、前記第１周波数よりも低い第２周波数を有し、所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答するようになっている、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記第２カウンタ信号に応答自在であり、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じビット数および同じ桁を有するように前記第２カウンタ信号を加算することにより、前記カウンタのカウンタ信号を発生するための合計回路とを含む、請求項２１記載の周波数検出器。２７．前記Ｍ個の第２クロック信号を発生するための前記手段が、前記第２周波数が前記第１周波数をＮ（ここでＮは１よりも大きい正の整数である）で割った値に等しくなるような第２周波数を発生するための分周手段を含む、請求項２６記載の周波数検出器。２８．Ｋが１に等しい、請求項２１記載の周波数検出器。２９．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号の各々の周波数を測定するための方法であって、カウンタシーケンスが開始点で再びスタートするよう、カウンタシーケンスの終了時に１回のラップが発生する、カウンタシーケンスで自走カウンタ値を表示するカウンタ信号を発生する工程と、前記Ｋ個の入力信号の各々に対し、入力信号によって搬送されるタイミング情報にほぼ応答し、前記カウンタ信号の現在のカウンタ値を記憶することにより、それぞれの第１カウンタ値を更新する工程と、前記更新に先立ち、対応する入力信号によって搬送される前記タイミング情報に応答し、対応するバックアップカウンタ値として各第１カウンタ値をバックアップする工程と、個々の更新された第１カウンタ値および対応するバックアップカウンタ値を含む各カウンタ値の対に対し、前記個々の更新された第１カウンタ値から対応するバックアップカウンタ値を減算し、前記カウンタ値の対に関連する入力信号の周波数を表示するそれぞれの差の値を発生する工程と、差の値に対し、正／負の訂正値を加算し、訂正された差の値を発生するか、またはカウンタ値に前記訂正された値を加算することにより、差の値を生じるラップを訂正する工程とを備え、前記差の値を発生する際に前記訂正されたカウンタ値が使用される、周波数を測定するための方法。３０．前記カウンタ信号が連続的に発生され、各タイミング情報に対し前記更新工程およびバックアップ工程を繰り返し、所定の時間インターバルで前記減算工程を繰り返す、請求項２９記載の、周波数を測定するための方法。３１．前記カウンタシーケンスが所定の数のカウンタ値を有し、前記数がカウンタレンジと称され、前記訂正工程が、各々の差の値に対し差の値の絶対値がカウンタレンジを２で割った値よりも大であるか、および差の値が正であるか、または負であるかを検出し、大である条件および負である条件が検出された場合、差の値にカウンタレンジを表示する値を加算し、前記訂正された差の値を発生し、または大である条件および正である条件が検出された場合、差の値からカウンタレンジを表示する値を減算し、前記訂正された差の値を発生する工程を含む、請求項２９記載の、周波数を測定するための方法。３２．第１カウンタ値の所定の組の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出し、等しい条件が検出された場合に無信号表示を発生する工程を更に含む、請求項２９記載の、周波数を測定するための方法。３３．前記カウンタ信号が連続的に発生され、各タイミング情報に対し前記更新工程およびバックアップ工程を繰り返し、所定の時間インターバルで前記減算工程を繰り返し、循環信号に応答し、等しい条件を検出する前記工程および場合によっては無信号表示を発生する工程を繰り返す、請求項３２記載の周波数を測定するための方法。３４．カウンタ信号を発生するための前記工程が、第１周波数を有する第１クロック信号に応答し、互いに位相シフトされ、前記第１周波数よりも低い第２周波数を有する所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数）の第２クロック信号を発生する工程と、前記Ｍ個の第２クロック信号の各々に対し、前記Ｍ個の第２クロック信号のそれぞれに応答し、それぞれの第２カウンタ信号を発生する工程と、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じビット数および同じ桁を有するように、前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生する工程とを備えた、請求項２９記載の、周波数を測定するための方法。３５．Ｍ個の第２クロック信号を発生する前記工程が、前記第１周波数をＮ（Ｎは１よりも大きい正の整数である）で分周し、前記第２周波数を得る工程を含む、請求項３４記載の、周波数を測定するための方法。３６．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号に応答自在な位相検出器において、第１周波数の第１クロック信号に応答し、互いに位相がずれ、前記第１の周波数よりも低い第２の周波数の所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記Ｍ個の第２カウンタの各々のためのＫ個の第２レジスタとを備え、前記Ｋ個の第２レジスタの各々が対応する第２カウンタの個々の第２カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記個々の第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新するようになっており、更に、各々が同じ入力信号に関連する第２のカウンタ値のそれぞれのグループに応答自在であり、前記カウンタシーケンスが開始点から再びスタートするよう、前記カウンタシーケンスの終了時にラップを生じるカウンタシーケンスにおけるカウンタ値を表示する、それぞれの合計されたカウンタ信号を発生するためのＫ個の合計回路と、各々が前記Ｋ個の入力信号のそれぞれに応答自在であり、入力信号を遅延するためのＫ個の遅延ユニットと、Ｋ個の基本レジスタとを更に備え、該Ｋ個の基本レジスタの各々が前記合計されたカウンタ信号のそれぞれ、および前記Ｋ個の遅延された入力信号のそれぞれに応答自在であり、それぞれの遅延された入力信号によって搬送されるタイミング情報にほぼ応答し、前記合計されたカウンタ信号の現在のカウンタ値を記憶することにより、個々の基本カウンタ値を更新するようになっており、更に前記基本カウンタ値に応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの差の値を発生するための減算手段と、差の値に正／負の補正値を加算し、補正された差の値を発生することにより差の値を生じるラップを訂正するための訂正手段とを備えた位相検出器。３７．個々の基本カウンタ値が所定の数の異なるステートのうちの１つを表示し、前記数が第１レンジと称され、前記訂正手段が、各差の値に対し、差の値の絶対値が第１レンジを２で割った値よりも大であるか、および差の値が正であるか負であるかを検出し、大である条件および負である条件が検出された場合、第１のレンジを表示する値を差の値に加算し、訂正された差の値を発生し、大である条件および正である条件が検出された場合、第１のレンジを表示する値を差の値から減算し、訂正された差の値を発生する第１手段を更に含む、請求項３６記載の位相検出器。３８．所定の数、例えばＫ個（ここでＫは正の整数である）の入力信号に応答自在な周波数検出器において、第１周波数の第１クロック信号に応答し、互いに位相がずれ、前記第１の周波数よりも低い第２の周波数の所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記Ｍ個の第２カウンタの各々のためのＫ個の第２レジスタとを備え、前記Ｋ個の第２レジスタの各々が対応する第２カウンタの個々の第２カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記個々の第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新するようになっており、更に、各々が同じ入力信号に関連する第２のカウンタ値のそれぞれのグループに応答自在であり、カウンタシーケンスが開始点から再びスタートするように、前記カウンタシーケンスの終了時にラップを生じるカウンタシーケンスにおけるカウンタ値を表示するそれぞれの合計されたカウンタ信号を発生するためのＫ個の合計回路と、各々が前記Ｋ個の入力信号のそれぞれに応答自在であり、入力信号を遅延するためのＫ個の遅延ユニットと、Ｋ個の第１の基本レジスタとを更に備え、該Ｋ個の第１の基本レジスタの各々が前記合計されたカウンタ信号のそれぞれ、および前記Ｋ個の遅延された入力信号のそれぞれに応答自在であり、それぞれの遅延された入力信号によって搬送されるタイミング情報にほぼ応答し、前記合計されたカウンタ信号の現在のカウンタ値を記憶することにより、個々の第１の基本カウンタ値を更新するようになっており、Ｋ個の第２の基本レジスタとを更に備え、前記第２の基本レジスタの各々が前記第１基本レジスタのうちの関連した第１の基本レジスタと称されるそれぞれのレジスタに接続されていると共に、その関連する第１基本レジスタの基本カウンタ値およびその関連する第１基本レジスタのカウンタ値と同じ、遅延された入力信号のカウンタ値に応答し、前記更新に先立ち、遅延された入力信号によって搬送されるタイミング情報に応答し、基本カウンタ値をバックアップカウンタ値としてバックアップするようになっており、個々の第２の基本レジスタおよびそれに関連する更新された第１の基本レジスタを含む各レジスタ対の基本カウンタ値に応答自在であり、各レジスタ対に対し前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連した入力信号の周波数を表示するそれぞれの差の値を発生するようになっている減算手段と、差の値に正／負の訂正値を加算し、訂正された差の値を発生するか、またはレジスタ対におけるカウンタ値に訂正値を加算することにより差の値を生じるラップを訂正するための訂正手段とを備え、差の値を発生する際に前記訂正されたカウンタ値を使用する周波数検出器。３９．個々の基本カウンタ値が所定の数の異なるステートのうちの１つを表示し、前記ステートの数が第２レンジと称され、前記訂正手段が、差の値の各々に対し差の値の絶対値が第２レンジを２で割った値よりも大きいかどうか、および前記差の値が正であるか、または負であるかを検出し、大である条件および負である条件が検出された場合、第２レンジを表示する値を差の値に加算し、前記訂正された差の値を発生し、大である条件および正である条件が検出された場合、差の値から第２レンジを表示する値を減算し、前記訂正された差の値を発生するための第１手段を更に含む、請求項３８記載の周波数検出器。４０．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号に応答自在な位相検出器において、第１周波数の第１クロック信号に応答し、互いに位相がずれ、前記第１の周波数よりも低い第２の周波数の所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記Ｍ個の第２カウンタの各々のためのＫ個の第２レジスタとを備え、前記Ｋ個の第２レジスタの各々が対応する第２カウンタの個々の第２カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記個々の第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新するようになっており、更に、各々が同じ入力信号に関連する第２のカウンタ値のそれぞれのグループに応答自在であり、カウンタシーケンスが開始点で再びスタートするように、前記カウンタシーケンスの終了時にラップが発生する、カウンタシーケンスにおけるカウンタ値を表示するそれぞれの加算されたカウンタ信号を発生するための、Ｋ個の合計回路と、前記合計されたカウンタ信号に応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの差の値を発生するための減算手段と差の値に正／負の訂正値を加算し、訂正された差の値を発生することにより差の値を生じるラップを訂正するための訂正手段とを備えた位相検出器。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ

Claims

【特許請求の範囲】１．所定の数、例えばＫ個（ここでＫは１より大きい正の整数である）の入力信号に応答自在な位相検出器において、クロック信号に応答し、カウンタ信号を発生するためのカウンタと、各々が前記カウンタ信号および前記Ｋ個の入力信号の各々に応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記カウンタ信号の現在のカウンタ値を記憶することにより、個々の第１カウンタ値を更新するためのＫ個の第１レジスタと、各々が前記第１カウンタ値の少なくとも２つに応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの第１の位相差の値を発生するようになっている、所定の数、例えばＬ個（ここでＬは正の整数である）の第１減算器とを備えた位相検出器。２．Ｌが１に等しい、請求項１記載の位相検出器。３．各々がラップと称される２つ以上のカウンタシーケンスにわたってそのカウンタシーケンス間の遷移を前記カウンタがカウントし、前記位相検出器が更に、第１の差の値に訂正値を加算し、訂正された第１の差の値を発生することにより、第１の差の値を生じるラップを訂正するための訂正手段とを備えた請求項１記載の位相検出器。４．前記カウンタが所定の数の異なるステートを有し、前記ステートの数がカウンタレンジと称され、前記位相検出器が更に、第１の差の値の各々に対し第１の差の値の絶対値がカウンタレンジを２で割った値よりも大きいかどうか、および前記第１の差の値が正であるか、または負であるかを検出し、大である条件および負である条件が検出された場合、カウンタレンジを表示する値を第１の差の値に加算し、訂正された第１の差の値を発生し、大である条件および正である条件が検出された場合、第１の差の値からカウンタレンジを表示する値を減算し、訂正された第１の差の値を発生するための第１手段を更に含む、請求項１記載の位相検出器。５．第１のカウンタ値の一組のうちの各々に対し、現在の第１のカウンタ値が先の第１のカウンタ値に等しいかどうかを検出すると共に、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項１記載の位相検出器。６．所定の数、例えばＳ個の第１レジスタを含む一組のうちの各第１レジスタに対し、第１レジスタの第１カウンタ値を記憶することにより比較値を更新し、前記比較値の更新に先立ち、第１レジスタに現在記憶されている第１カウンタ値が第１レジスタの先の第１カウンタ値を表示する、先に記憶されていた比較値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段とを更に含む、請求項１記載の位相検出器。７．Ｓが１以上の正の整数である、請求項６記載の位相検出器。８．所定の数、例えばＳ個の第１レジスタを含む一組のうちの各第１レジスタに対し、第１レジスタの第１カウンタ値を記憶することにより比較値を更新し、前記比較値の更新に先立ち、第１レジスタに現在記憶されている第１カウンタ値が第１レジスタの先の第１カウンタ値を表示する、先に記憶されていた比較値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段とを更に含む、請求項４記載の位相検出器。９．前記カウンタが所定の数の異なるステートを有し、前記ステートの数がカウンタレンジと称され、位相検出器が更に、Ｋ個の第２レジスタを含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、前記位相検出器が更に個々の第２レジスタおよびそれに関連する第１レジスタを含む各レジスタ対に対し前記各々の第２レジスタのバックアップカウンタ値が前記関連した第１レジスタの更新された第１カウンタ値よりも大きいかどうかを検出し、大である条件が検出された場合、カウンタレンジを表示する値を、前記関連する第１レジスタの前記第１カウンタ値に加算し、更新された第１のカウンタ値の２倍を表示するそれぞれの合計を発生するための第３手段とを更に含み、前記２倍の更新された第１カウンタ値が前記第１レジスタの入力信号に関連した第１の差の値の発生時に使用される、請求項１記載の位相検出器。１０．前記カウンタがカウンタレンジと称される所定の数の異なるステートを有し、位相検出器が更に、Ｋ個の第２レジスタを含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、個々の第２レジスタおよびそれに関連する第１レジスタを含む各レジスタ対に対し、前記個々の第２レジスタのバックアップカウンタ値が前記関連する第１レジスタの更新された第１カウンタ値よりも大であるかどうかを検出し、大である条件が検出された場合、それぞれのイネーブル信号を発生するための手段と、前記第１の差の値の発生に先立ち、前記関連する第１レジスタの各々に対し、カウンタレンジを表示する値を前記関連する第１レジスタの第１カウンタ値に加算し、更新された第１カウンタ値の２倍を表示するそれぞれの合計を発生するための手段とを備え、対応するイネーブル信号が受信されたことを条件に前記加算が実行され、前記２倍の更新された第１カウンタ値が前記第１レジスタの入力信号に関連する第１の差の値の発生時に使用される、請求項１記載の位相検出器。１１．前記カウンタが最大カウント数から０まで進む前記カウンタのカウンタシーケンスをカウントダウンし、前記カウンタがカウンタレンジと称される所定の数の異なるステートを有し、位相検出器が更に、Ｋ個の第２レジスタを含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、個々の第２レジスタと、それに関連する第１レジスタとを含む各レジスタ対に対し、前記個々の第２レジスタのバックアップカウンタ値が前記関連する第１レジスタの更新された第１カウンタ値よりも小であるかどうかを検出し、小である条件が検出された場合、それぞれのイネーブル信号を発生するための手段と、前記第１の差の値の発生に先立ち、前記関連する第１レジスタの各々に対し、カウンタレンジを表示する値を前記関連する第１レジスタの第１カウンタ値から減算し、更新された第１カウンタ値の２倍を表示するそれぞれの値を発生するための手段とを備え、対応するイネーブル信号が受信されたことを条件に前記減算が実行され、前記２倍の更新された第１カウンタ値が前記第１レジスタの入力信号に関連する第１の差の値の発生時に使用される、請求項１記載の位相検出器。１２．所定の数、例えばＳ個の第１レジスタを含む一組のうちの各第１レジスタに対し、第１レジスタの第１カウンタ値を記憶することにより比較値を更新し、前記比較値の更新に先立ち、第１レジスタに現在記憶されている第１カウンタ値が第１レジスタの先の第１カウンタ値を表示する、先に記憶されていた比較値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段とを更に含む、請求項９記載の位相検出器。１３．Ｋ個の第２レジスタを更に含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、更に、所定の数、例えばＲ個のレジスタ対（ここで数レジスタ対は個々の第２レジスタと、それに関連する更新された第１レジスタとを含む）を含む一組のうちの各レジスタ対のカウンタ値に応答自在であり、前記組の各レジスタ対に対し、前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生する第２減算手段とを含む、請求項１記載の位相検出器。１４．Ｒが０より大である正の整数である、請求項１３記載の位相検出器。１５．Ｋ個の第２レジスタを更に含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、更に、所定の数、例えばＲ個のレジスタ対（ここで数レジスタ対は個々の第２レジスタおよびそれに関連する更新された第１レジスタを含む）を含む一組のうちの各レジスタ対のカウンタ値に応答自在であり、前記組の各レジスタ対に対し、前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生する第２減算手段とを含む、請求項４記載の位相検出器。１６．Ｋ個の第２レジスタを更に含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、更に、所定の数、例えばＲ個のレジスタ対（ここで数レジスタ対は個々の第２レジスタおよびそれに関連する更新された第１レジスタを含む）を含む一組のうちの各レジスタ対のカウンタ値に応答自在であり、前記組の各レジスタ対に対し、前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生する第２減算手段とを含む、請求項６記載の位相検出器。１７．Ｋ個の第２レジスタを更に含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、更に、所定の数、例えばＲ個のレジスタ対（ここで数レジスタ対は個々の第２レジスタと、それに関連する更新された第１レジスタとを含む）を含む一組のうちの各レジスタ対のカウンタ値に応答自在であり、前記組の各レジスタ対に対し、前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの第２の差の値を発生する第２減算手段とを含む、請求項９記載の位相検出器。１８．前記Ｌ個の第１減算器と前記第２の減算手段とを１つの主要な減算ユニットに統合した、請求項１３記載の位相検出器。１９．前記カウンタが更に、第１の周波数を有する前記クロック信号に応答し、互いに位相がずれ、前記第１周波数よりも低い第２周波数を有する所定の数、例えばＭ個（ここでＭは１より大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記第２カウンタ信号に応答自在であり、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように、前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生するための合計ブロックとを含む、請求項１記載の位相検出器。２０．前記Ｍ個の第２クロック信号を発生するための前記手段が、前記第２周波数が前記第１周波数を１よりも大きい正の整数であるＮで割った値に等しくなるよう、前記第２周波数を発生するための分周手段を含む、請求項１９記載の位相検出器。２１．前記カウンタが更に、第１の周波数を有する前記クロック信号に応答し、互いに位相がずれ、前記第１周波数よりも低い第２周波数を有する所定の数、例えばＭ個（ここでＭは１より大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記第２カウンタ信号に応答自在であり、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように、前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生するための合計ブロックとを含む、請求項１３記載の位相検出器。２２．遠隔通信システムにおける、所定の数、例えばＫ個（ここでＫは１より大きい正の整数である）の入力信号に応答自在な位相検出器において、クロック信号に応答し、カウンタ信号を発生するためのカウンタと、各々が前記カウンタ信号および前記Ｋ個の入力信号の各々に応答自在であり、それぞれの入力信号によって搬送されるタイミング情報に応答して前記カウンタの現在のカウントデータを記憶することにより、個々の第１カウンタ値を更新するためのＫ個の第１レジスタと、前記第１カウンタ値に応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの差信号を発生するための減算手段とを含む位相検出器。２３．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号の少なくとも一対の間のそれぞれの位相差を測定するための方法において、カウンタ信号を発生する工程と、前記Ｋ個の入力信号の各々に対し入力信号によって搬送されるタイミング情報にほぼ応答して個々の第１カウンタ値を更新するための工程と、前記カウンタ値の少なくとも２つを一対ごとに減算し、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの差の値を発生する工程とを備えた、それぞれの位相差を測定するための方法。２４．前記カウンタ信号を連続的に発生し、前記更新工程をタイミング情報ごとに繰り返し、一対ごとに減算する前記工程を所定の時間インターバルで繰り返す、請求項２３記載の、それぞれの位相差を測定するための方法。２５．各々がラップと称される２つ以上のカウンタシーケンスにわたってそのカウンタシーケンスの間の遷移を前記カウンタ信号が通過するようになっており、本方法が更に、訂正値を差の値に加算し、訂正された差の値を発生することにより差の値を発生するラップを訂正する工程を含む、請求項２３記載の、それぞれの位相差を測定するための方法。２６．前記カウンタ信号が所定の数の異なるステートのうちの１つを表示し、前記数がカウンタレンジと称され、本方法が更に、各々の差の値に対し、差の値の絶対値がカウンタレンジを２で割った値よりも大であるか、および前記差の値が正であるか負であるかを検出する工程と、大である条件および負である条件が検出された場合、カウンタレンジを表示する値を差の値に加算し、訂正された差の値を発生する工程と、大である条件および正である条件が検出された場合、差の値からカウンタレンジを表示する値を減算し、訂正された差の値を発生する工程とを含む、請求項２３記載の、それぞれの位相差を測定するための方法。２７．前記カウンタ信号を連続的に発生し、前記更新工程をタイミング情報ごとに繰り返し、一対ごとに減算する前記工程、大である条件および正／負の条件を検出する工程、および可能な場合に減算し／加算する工程を所定の時間インターバルで繰り返す、請求項２６記載の、それぞれの位相差を測定するための方法。２８．第１カウンタ値の所定の組の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生する工程を更に含む、請求項２３記載の、それぞれの位相差を測定するための方法。２９．前記カウンタ信号を連続的に発生し、前記更新工程をタイミング情報ごとに繰り返し、一対ごとに減算する前記工程、大である条件および正／負の条件を検出する工程、および可能な場合に減算し／加算する工程を所定の時間インターバルで繰り返す、請求項２８記載の、それぞれの位相差を測定するための方法。３０．第１カウンタ値の所定の組の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出する工程と、等しい条件が検出された場合、無信号表示を発生する工程とを更に含む、請求項２６記載の、それぞれの位相差を測定するための方法。３１．前記カウンタ信号を発生する工程が、更に第１周波数を有する第１クロック信号に応答し、互いに位相がずれ、前記第１周波数よりも低い第２周波数を有し、所定の数、例えばＭ個（Ｍは１より大きい正の整数である）の第２クロック信号を発生する工程と、前記Ｍ個の第２クロック信号の各々に対し、前記Ｍ個の第２クロック信号のそれぞれに応答し、それぞれの第２のカウンタ信号を発生する工程と、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生する工程とを更に含む、請求項２３記載の、それぞれの位相差を測定するための方法。３２．前記Ｍ個の第２クロック信号を発生する工程が、更に前記第１周波数を１よりも大きい正の整数であるＮで分周し、前記第２の周波数を得る工程を更に含む、請求項３１記載の、それぞれの位相差を測定するための方法。３３．前記カウンタ信号を発生する工程が、更に第１周波数を有する第１クロック信号に応答し、互いに位相がずれ、前記第１周波数よりも低い第２周波数を有し、所定の数、例えばＭ個（Ｍは１より大きい正の整数である）の第２クロック信号を発生する工程と、前記Ｍ個の第２クロック信号の各々に対し、前記Ｍ個の第２クロック信号のそれぞれに応答し、それぞれの第２のカウンタ信号を発生する工程と、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生する工程とを更に含む、請求項２６記載の、それぞれの位相差を測定するための方法。３４．所定の数、例えばＫ個（ここでＫは正の整数である）の入力信号に応答自在な周波数検出器において、クロック信号に応答し、カウンタ信号を発生するためのカウンタと、各々が前記カウンタ信号および前記K個の入力信号の各々に応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記カウンタ信号の現在のカウンタ値を記憶することにより、個々の第１カウンタ値を更新するためのＫ個の第１レジスタと、Ｋ個の第２レジスタを更に含み、該Ｋ個の第２レジスタの各々が前記Ｋ個の第１レジスタのそれぞれ（関連する第１レジスタと称される）に接続されており、関連する第１レジスタの第１カウンタ値および関連する第１レジスタの第１カウンタ値と同じ前記Ｋ個の入力信号のカウンタ値に応答自在であり、前記更新に先立ち、前記入力信号によって搬送される前記タイミング情報に応答し、前記第１カウンタ値をバックアップカウンタ値としてバックアップするようになっており、個々の第１レジスタおよびそれに関連する更新された第１レジスタとを含む各レジスタ対のカウンタ値に応答自在であり、各レジスタ対に対し、前記レジスタ対のカウンタ値を減算し、前記レジスタ対に関連する入力信号の周波数を表示するそれぞれの差の値を発生する減算手段とを備えた周波数検出器。３５．各々がラップと称される２つ以上のカウンタシーケンスにわたってそのカウンタシーケンスの間の遷移を前記カウンタがカウントするようになっており、訂正値を差の値に加算し、訂正された差の値を発生することにより差の値を発生するラップを訂正する訂正手段を含む、請求項３４記載の周波数検出器。３６．前記カウンタが所定の数の異なるステートを有し、前記ステートの数がカウンタレンジと称され、前記周波数検出器が、第１の差の値の各々に対し第１の差の値の絶対値がカウンタレンジを２で割った値よりも大きいかどうか、および前記第１の差の値が正であるか、または負であるかを検出し、大である条件および負である条件が検出された場合、カウンタレンジを表示する値を第１の差の値に加算し、訂正された差の値を発生し、大である条件および正である条件が検出された場合、第１の差の値からカウンタレンジを表示する値を減算し、訂正された差の値を発生するための第１手段を更に含む、請求項３４記載の周波数検出器。３７．第１のカウンタ値の一組のうちの各々に対し、現在の第１のカウンタ値が先の第１のカウンタ値に等しいかどうかを検出すると共に、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項３４記載の周波数検出器。３８．第１のカウンタ値の一組のうちの各々に対し、現在の第１のカウンタ値が先の第１のカウンタ値に等しいかどうかを検出すると共に、等しい条件が検出された場合、無信号表示を発生するための第２手段を更に含む、請求項３６記載の周波数検出器。３９．所定の数、例えばＳ個の第１レジスタを含む一組のうちの各第１レジスタに対し、第１レジスタの第１カウンタ値を記憶することにより比較値を更新し、前記比較値の更新に先立ち、第１レジスタに現在記憶されている第１カウンタ値が第１レジスタの先の第１カウンタ値を表示する、先に記憶されていた比較値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生するための第２手段とを更に含む、請求項３６記載の周波数検出器。４０．前記カウンタが、第１の周波数を有する前記クロック信号に応答し、互いに位相がずれ、前記第１周波数よりも低い第２周波数を有する所定の数、例えばＭ個（ここでＭは１より大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記第２カウンタ信号に応答自在であり、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように、前記第２カウンタ信号を加算することにより、前記カウンタのカウンタ信号を発生するための総和回路とを含む、請求項３４記載の周波数検出器。４１．前記Ｍ個の第２クロック信号を発生するための前記手段が、前記第２周波数が前記第１周波数を１よりも大きい正の整数であるＮで割った値に等しくなるよう、前記第２周波数を発生するための分周手段を含む、請求項４０記載の周波数検出器。４２．Ｋが１に等しい、請求項３４記載の周波数検出器。４３．所定の数、例えばＫ個（ここでＫは正の整数である）の入力信号の各々の周波数を測定するための方法において、カウンタ信号を発生する工程と、前記Ｋ個の入力信号の各々に対しそれぞれの入力信号によって搬送されるタイミング情報にほぼ応答してそれぞれの第１カウンタ値を更新するための工程と、前記更新に先立ち、対応する入力信号によって搬送される前記タイミング情報に応答して、各第１カウンタ値を対応するバックアップカウンタ値としてバックアップする工程と、個々の更新された第１カウンタ値および対応するバックアップカウンタ値を含む、各カウンタ値の対に対し、前記個々の更新された第１カウンタ値から対応するバックアップカウンタ値を減算し、前記カウンタ対に関連した入力信号の周波数を表示するそれぞれの差の値を発生する工程とを備えた方法。４４．前記カウンタ信号を連続的に発生し、前記更新およびバックアップ工程をタイミング情報ごとに繰り返し、前記減算工程を所定の時間インターバルで繰り返す、請求項４３記載の、周波数を測定するための方法。４５．各々がラップと称される２つ以上のカウンタシーケンスにわたってそのカウンタシーケンスの間の遷移を前記カウンタ信号が通過するようになっており、本方法が更に、訂正値を差の値に加算し、訂正された差の値を発生することにより差の値を発生するラップを訂正する工程を含む、請求項４３記載の、周波数を測定するための方法。４６．前記カウンタ信号が所定の数の異なるステートのうちの１つを表示し、前記数がカウンタレンジを称され、本方法が更に、各々の差の値に対し、差の値の絶対値がカウンタレンジを２で割った値よりも大であるか、および前記差の値が正であるか負であるかを検出する工程と、大である条件および負である条件が検出された場合、カウンタレンジを表示する値を差の値に加算し、訂正された差の値を発生する工程と、大である条件および正である条件が検出された場合、差の値からカウンタレンジを表示する値を減算し、訂正された差の値を発生する工程とを含む、請求項４３記載の周波数を測定するための方法。４７．前記カウンタ信号を連続的に発生し、前記更新工程およびバックアップ工程をタイミング情報ごとに繰り返し、減算する工程、大である条件および正／負の条件を検出する工程、および可能な場合に減算し／加算する工程を所定の時間インターバルで繰り返す、請求項４６記載の、周波数を測定するための方法。４８．第１カウンタ値の所定の組の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出し、等しい条件が検出された場合、無信号表示を発生する工程を更に含む、請求項４３記載の、周波数を測定するための方法。４９．前記カウンタ信号を連続的に発生し、前記更新およびバックアップ工程をタイミング情報ごとに繰り返し、前記減算工程を所定時間インターバルで繰り返し、等しい条件および可能な場合に無信号表示を発生する前記工程を回帰的な信号に応答して繰り返す請求項３８記載の、周波数を測定するための方法。５０．第１カウンタ値の所定の組の各々に対し、現在の第１カウンタ値が先の第１カウンタ値に等しいかどうかを検出する工程と、等しい条件が検出された場合、無信号表示を発生する工程とを更に含む、請求項４６記載の、周波数を測定するための方法。５１．前記カウンタ信号を発生する工程が、更に第１周波数を有する第１クロック信号に応答し、互いに位相がずれ、前記第１周波数よりも低い第２周波数を有し、所定の数、例えばＭ個（Ｍは１より大きい正の整数である）の第２クロック信号を発生する工程と、前記Ｍ個の第２クロック信号の各々に対し、前記Ｍ個の第２クロック信号のそれぞれに応答し、それぞれの第２のカウンタ信号を発生する工程と、前記カウンタ信号のカウンタ値が前記第２カウンタ信号のカウンタ値と同じ数のビットおよび同じ桁を有するように前記第２カウンタ信号を加算することにより、前記カウンタ信号を発生する工程とを更に含む、請求項４３記載の、周波数を測定するための方法。５２．前記Ｍ個の第２クロック信号を発生する工程が、更に前記第１周波数を１よりも大きい正の整数であるＮで分周し、前記第２の周波数を得る工程を更に含む、請求項５１記載の、周波数を測定するための方法。５３．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号に応答自在な位相検出器において、第１周波数の第１クロック信号に応答し、互いに位相がずれ、前記第１の周波数よりも低い第２の周波数の所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記Ｍ個の第２カウンタの各々のためのＫ個の第２レジスタとを備え、前記Ｋ個の第２レジスタの各々が対応する第２カウンタの個々の第２カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記個々の第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新するようになっており、更に、各々が同じ入力信号に関連する第２のカウンタ値のそれぞれのグループに応答自在であり、それぞれの合計されたカウンタ信号を発生するようになっている、Ｋ個の総和回路と、各々が前記Ｋ個の入力信号のそれぞれに応答自在であり、入力信号を遅延するためのＫ個の遅延ユニットと、Ｋ個の基本レジスタとを更に備え、該Ｋ個の基本レジスタの各々が前記合計されたカウンタ信号のそれぞれ、および前記Ｋ個の遅延された入力信号のそれぞれに応答自在であり、それぞれの遅延された入力信号によって搬送されるタイミング情報にほぼ応答し、前記合計されたカウンタ信号の現在のカウンタ値を記憶することにより、個々の基本カウンタ値を更新するようになっており、更に前記基本カウンタ値に応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの第１の差の値を発生するための減算手段とを含む位相検出器。５４．各々がラップと称される２つ以上のカウンタシーケンスにわたってそのカウンタシーケンスの間の遷移を前記カウンタがカウントするようになっており、更に、訂正値を第１の差の値に加算し、訂正された第１の差の値を発生することにより第１の差の値を発生するラップを訂正するための訂正手段を含む、請求項５３記載の位相検出器。５５．個々の基本カウンタ値が所定の数の異なるステートのうちの１つを表示し、前記数が第１レンジと称され、各第１の差の値に対し、第１の差の値の絶対値が第１レンジを２で割った値よりも大であるかどうかを検出し、大である条件および負である条件が検出された場合、第１のレンジを表示する値を第１の差の値に加算し、訂正された第１の差の値を発生し、大である条件および正である条件が検出された場合、第１のレンジを表示する値を第１の差の値から減算し、訂正された第１の差の値を発生する第１手段を更に含む、請求項５３記載の位相検出器。５６．所定の数、例えばＫ個（ここでＫは正の整数である）の入力信号に応答自在な周波数検出器において、第１周波数の第１クロック信号に応答し、互いに位相がずれ、前記第１の周波数よりも低い第２の周波数の所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記Ｍ個の第２カウンタの各々のためのＫ個の第２レジスタとを備え、前記Ｋ個の第２レジスタの各々が対応する第２カウンタの個々の第２カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記個々の第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新するようになっており、更に、各々が同じ入力信号に関連する第２のカウンタ値のそれぞれのグループに応答自在であり、それぞれの合計されたカウンタ信号を発生するようになっている、Ｋ個の総和回路と、各々が前記Ｋ個の入力信号のそれぞれに応答自在であり、入力信号を遅延するためのＫ個の遅延ユニットと、Ｋ個の第１の基本レジスタとを更に備え、該Ｋ個の第１の基本レジスタの各々が前記合計されたカウンタ信号のそれぞれ、および前記Ｋ個の遅延された入力信号のそれぞれに応答自在であり、それぞれの遅延された入力信号によって搬送されるタイミング情報にほぼ応答し、前記合計されたカウンタ信号の現在のカウンタ値を記憶することにより、個々の第１の基本カウンタ値を更新するようになっており、Ｋ個の第２の基本レジスタとを更に備え、前記第２の基本レジスタの各々が前記第１基本レジスタのそれぞれ（関連した第１基本レジスタと称される）に接続されていると共に、その関連する第１基本レジスタの基本カウンタ値およびその関連する第１基本レジスタのカウンタ値と同じ、遅延された入力信号のカウンタ値に応答し、前記更新に先立ち、遅延された入力信号によって搬送されるタイミング情報に応答し、基本カウンタ値をバックアップカウンタ値として更新するようになっており、個々の第２の基本レジスタおよびそれに関連する更新された第１の基本レジスタを含む各レジスタ対の基本カウンタ値に応答自在であり、各レジスタ対に対し前記レジスタ対の基本カウンタ値を減算し、前記レジスタ対に関連した入力信号の周波数を表示するそれぞれの差の値を発生するようになっている減算手段を更に含む周波数検出器。５７．各々がラップと称される２つ以上のカウンタシーケンスにわたってそのカウンタシーケンスの間の遷移を前記カウンタがカウントするようになっており、更に、訂正値を差の値に加算することにより訂正された差の値を発生することにより、差の値を発生するラップを訂正するための訂正手段を含む、請求項５６記載の周波数検出器。５８．個々の基本カウンタ値が所定の数の異なるステートを表示し、前記ステートの数が第２レンジと称され、前記周波数検出器が、差の値の各々に対し差の値の絶対値が第２レンジを２で割った値よりも大きいかどうか、および前記差の値が正であるか、または負であるかを検出し、大である条件および負である条件が検出された場合、第２レンジを表示する値を差の値に加算し、訂正された差の値を発生し、大である条件および正である条件が検出された場合、差の値から第２レンジを表示する値を減算し、訂正された差の値を発生するための第１手段を更に含む、請求項５６記載の周波数検出器。５９．所定の数、例えばＫ個（ここでＫは１よりも大きい正の整数である）の入力信号に応答自在な位相検出器において、第１周波数の第１クロック信号に応答し、互いに位相がずれ、前記第１の周波数よりも低い第２の周波数の所定の数、例えばＭ個（ここでＭは１よりも大きい正の整数である）の第２クロック信号を発生するための手段と、各々が前記Ｍ個の第２クロック信号のそれぞれに応答自在であり、個々の第２カウンタ信号を発生するためのＭ個の第２カウンタと、前記Ｍ個の第２カウンタの各々のためのＫ個の第２レジスタとを備え、前記Ｋ個の第２レジスタの各々が対応する第２カウンタの個々の第２カウンタ信号および前記Ｋ個の入力信号のそれぞれに応答自在であり、それぞれの入力信号によって搬送されるタイミング情報にほぼ応答して前記個々の第２カウンタ信号の現在のカウンタ値を記憶することにより、個々の第２カウンタ値を更新するようになっており、更に、各々が同じ入力信号に関連する第２のカウンタ値のそれぞれのグループに応答自在であり、それぞれの合計されたカウンタ信号を発生するようになっている、Ｋ個の総和回路と、前記合計されたカウンタ信号に応答自在であり、前記Ｋ個の入力信号のそれぞれの対の間の位相差を表示する少なくとも１つの第１の差の値を発生するための減算手段とを含む位相検出器。