JP2000357971A - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 ビタビ復号処理時間を短くするととともにに
消費電力を低減する。 【解決手段】 ＡＣＳ回路１３はシンボル時刻毎の受信
データにより生成されたブランチメトリックとパスメト
リックとをビタビアルゴリズムに従って前記パスメトリ
ックを更新しながら、パス選択枝値を出力する。このパ
ス選択枝値をパスメモリブロック１７乃至２２に順次格
納していく。パスメモリブロックはトレースバック時に
トレースバックの結果が次のパスメモリブロックのトレ
ースバックの開始の始点になるように接続されている。
最尤パス状態番号検出器１５で得られた状態番号と選択
されたパスブロックからトレースバックを開始し、該当
するパスメモリブロックの出力が復号データとしてセレ
クタ２３を通して出力される。
消費電力を低減する。 【解決手段】 ＡＣＳ回路１３はシンボル時刻毎の受信
データにより生成されたブランチメトリックとパスメト
リックとをビタビアルゴリズムに従って前記パスメトリ
ックを更新しながら、パス選択枝値を出力する。このパ
ス選択枝値をパスメモリブロック１７乃至２２に順次格
納していく。パスメモリブロックはトレースバック時に
トレースバックの結果が次のパスメモリブロックのトレ
ースバックの開始の始点になるように接続されている。
最尤パス状態番号検出器１５で得られた状態番号と選択
されたパスブロックからトレースバックを開始し、該当
するパスメモリブロックの出力が復号データとしてセレ
クタ２３を通して出力される。
Description
【０００１】
【発明の属する技術分野】本発明はビタビ復号装置に関
する。
する。
【０００２】
【従来の技術】デジタル伝送における誤り訂正法とし
て、例えば、ビタビ復号法（Ｇ．Ｄ．Ｆｏｒｎｅｙ．Ｊ
ｒ．，”Ｔｈｅ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈ
ｍ”Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＥＥＥ，ｖｏｌ．
６１．ｐｐ２６８−２７８．Ｍａｒ．１９７３）が知ら
れている。
て、例えば、ビタビ復号法（Ｇ．Ｄ．Ｆｏｒｎｅｙ．Ｊ
ｒ．，”Ｔｈｅ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈ
ｍ”Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＥＥＥ，ｖｏｌ．
６１．ｐｐ２６８−２７８．Ｍａｒ．１９７３）が知ら
れている。
【０００３】ここで、トレースバック法を用いた従来の
ビタビ復号装置について概説する。
ビタビ復号装置について概説する。
【０００４】図４を参照して、ｍ１時刻からｍ１２時刻
まで、ＡＣＳ回路１３から出力される０状態、１状態、
２状態、３状態のパス選択情報がパスメモリ３１に格納
されている。生き残りパスの収束する長さ、つまり、パ
スメモリ長を“１２”と考えると、ｍ１２時刻におい
て、制御回路１６はトレースバックを開始する制御を行
う。最尤パス状態番号検出器１５からの出力であるｍ１
２時刻の最尤パス状態番号に基づいてトレースバックを
開始する。
まで、ＡＣＳ回路１３から出力される０状態、１状態、
２状態、３状態のパス選択情報がパスメモリ３１に格納
されている。生き残りパスの収束する長さ、つまり、パ
スメモリ長を“１２”と考えると、ｍ１２時刻におい
て、制御回路１６はトレースバックを開始する制御を行
う。最尤パス状態番号検出器１５からの出力であるｍ１
２時刻の最尤パス状態番号に基づいてトレースバックを
開始する。
【０００５】まず、トレースバック回路３１はアドレス
１１に格納されているｍ１２時刻のパス選択情報から、
ｍ１２時刻の最尤パス状態番号に対応するビットを選び
出して、このビットとｍ１２時刻の最尤パス状態番号か
ら次にさかのぼる先の状態番号を求める。
１１に格納されているｍ１２時刻のパス選択情報から、
ｍ１２時刻の最尤パス状態番号に対応するビットを選び
出して、このビットとｍ１２時刻の最尤パス状態番号か
ら次にさかのぼる先の状態番号を求める。
【０００６】再び、パスメモリ３０からアドレス１０に
格納されているｍ１１時刻のパス選択情報を読み出し
て、ｍ１２時刻で求めた状態番号に対応するビットを選
び出す。この処理をｍ１時刻のパス選択情報を読み出す
まで繰り返して、最後に得られたビットを復号ビットと
して出力端子３０から出力する。
格納されているｍ１１時刻のパス選択情報を読み出し
て、ｍ１２時刻で求めた状態番号に対応するビットを選
び出す。この処理をｍ１時刻のパス選択情報を読み出す
まで繰り返して、最後に得られたビットを復号ビットと
して出力端子３０から出力する。
【０００７】以下、ｍｋ時刻（ｋは１２以上の整数）の
ＡＣＳ回路１３の出力をパスメモリ３０に格納すると、
ｍｋ時刻の最尤パス状態番号からトレースバックを開始
する。パスメモリ３０のｍｋ時刻のパス選択情報が格納
されているアドレスから、１シンボル時刻毎に（ｋ−
１）アドレス分過去に向かってさかのぼって行き、最後
に得られたビットを復号ビットとして出力端子３０から
出力する動作を繰り返す。
ＡＣＳ回路１３の出力をパスメモリ３０に格納すると、
ｍｋ時刻の最尤パス状態番号からトレースバックを開始
する。パスメモリ３０のｍｋ時刻のパス選択情報が格納
されているアドレスから、１シンボル時刻毎に（ｋ−
１）アドレス分過去に向かってさかのぼって行き、最後
に得られたビットを復号ビットとして出力端子３０から
出力する動作を繰り返す。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ビタビ復号装置では、前述のように、１シンボル時刻毎
にパスメモリを過去に向かってさかのぼって行く動作を
行う関係上、トレースバックするための時間がかかって
しまい、結果的に復号処理時間が長くなってしまうとい
う問題点がある。
ビタビ復号装置では、前述のように、１シンボル時刻毎
にパスメモリを過去に向かってさかのぼって行く動作を
行う関係上、トレースバックするための時間がかかって
しまい、結果的に復号処理時間が長くなってしまうとい
う問題点がある。
【０００９】本発明の目的は復号処理時間を短縮できる
ビタビ復号装置を提供することにある。
ビタビ復号装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、伝送路
を介して受信されたデータを畳み込み符号化して得られ
た受信Ｐデータ及び受信Ｑデータをトレースバック法を
用いて処理して復号データを得るビタビ復号装置におい
て、前記受信Ｐデータ及び前記受信Ｑデータに基づいて
ブランチメトリックを生成するブランチメトリック生成
器と、生き残りパスの累積メトッリクが格納されている
パスメトリックレジスタと、シンボル時刻毎に前記ブラ
ンチメトリックと前記累積メトリックとをトレリス線図
に応じて処理してｎ状態のパスメトリック値とｎ状態の
選択情報とを出力するＡＣＳ回路と、前記ｎ状態のパス
メトリック値の中から最大のパスメトリックを有する状
態番号を求める最尤パス状態番号検出器と、前記状態番
号を受けシンボル時刻毎に前記ｎ状態の選択情報を格納
する複数のパスメモリブロックとを備え、前記複数のパ
スメモリブロックはトレースバック時にトレースバック
の結果が次のパスメモリブロックのトレースバックの開
始の始点になるように接続されており、さらに前記複数
のパスメモリブロックの出力を選択して前記復号データ
を出力するセレクタとを有することを特徴とするビタビ
復号装置が得られる。
を介して受信されたデータを畳み込み符号化して得られ
た受信Ｐデータ及び受信Ｑデータをトレースバック法を
用いて処理して復号データを得るビタビ復号装置におい
て、前記受信Ｐデータ及び前記受信Ｑデータに基づいて
ブランチメトリックを生成するブランチメトリック生成
器と、生き残りパスの累積メトッリクが格納されている
パスメトリックレジスタと、シンボル時刻毎に前記ブラ
ンチメトリックと前記累積メトリックとをトレリス線図
に応じて処理してｎ状態のパスメトリック値とｎ状態の
選択情報とを出力するＡＣＳ回路と、前記ｎ状態のパス
メトリック値の中から最大のパスメトリックを有する状
態番号を求める最尤パス状態番号検出器と、前記状態番
号を受けシンボル時刻毎に前記ｎ状態の選択情報を格納
する複数のパスメモリブロックとを備え、前記複数のパ
スメモリブロックはトレースバック時にトレースバック
の結果が次のパスメモリブロックのトレースバックの開
始の始点になるように接続されており、さらに前記複数
のパスメモリブロックの出力を選択して前記復号データ
を出力するセレクタとを有することを特徴とするビタビ
復号装置が得られる。
【００１１】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１２】まず、本発明の第１の例であるビタビ復号
装置を図１に示す。図１を参照して、図示のビタビ復号
装置は、受信Ｐデータ及び受信Ｑデータを入力する入力
端子１０及び１１と、受信Ｐデータ及び受信Ｑデータを
入力するブランチメトリック生成器１２と、生き残りパ
スの累積メトッリクが格納されているパスメトリックレ
ジスタ１４と、シンボル時刻毎にブランチメトリック生
成器１２の出力とパスメトリックレジスタ１４の出力を
トレリス線図に従って加算（Ａｄｄ）、比較（Ｃｏｍｐ
ａｒｅ）、及び選択（Ｓｅｌｅｃｔ）して比較して選択
したｎ状態のパスメトリック値とｎ状態の選択情報とを
出力するＡＣＳ回路１３と、ＡＣＳ回路１３の出力ｎ状
態のパスメトリック値の中から最大のパスメトリックを
持つ状態番号を求める最尤パス状態番号検出器１５と、
シンボル時刻毎にＡＣＳ回路１３の出力ｎ状態の選択情
報を格納するパスメモリブロック１７、１８、１９、２
０、２１、及び２２とを備えている。さらに、各パスメ
モリブロックはトレースバック時にあるパスメモリブロ
ックのトレースバックの結果が次のパスメモリブロック
のトレースバックの開始の始点になるように接続され
て、どのパスメモリブロックからもトレースバックが開
始できるような構造であり、セレクタ２３には各パスメ
モリブロックの出力が入る。セレクタ２３の出力が復号
データとして出力端子２５からされ、制御回路１６はパ
スメトリックレジスタ１４、最尤パス状態番号検出器１
５、パスメモリブロック１７，１８，１９，２０，２
１，及び２２、及びセレクタ２３を制御する。
装置を図１に示す。図１を参照して、図示のビタビ復号
装置は、受信Ｐデータ及び受信Ｑデータを入力する入力
端子１０及び１１と、受信Ｐデータ及び受信Ｑデータを
入力するブランチメトリック生成器１２と、生き残りパ
スの累積メトッリクが格納されているパスメトリックレ
ジスタ１４と、シンボル時刻毎にブランチメトリック生
成器１２の出力とパスメトリックレジスタ１４の出力を
トレリス線図に従って加算（Ａｄｄ）、比較（Ｃｏｍｐ
ａｒｅ）、及び選択（Ｓｅｌｅｃｔ）して比較して選択
したｎ状態のパスメトリック値とｎ状態の選択情報とを
出力するＡＣＳ回路１３と、ＡＣＳ回路１３の出力ｎ状
態のパスメトリック値の中から最大のパスメトリックを
持つ状態番号を求める最尤パス状態番号検出器１５と、
シンボル時刻毎にＡＣＳ回路１３の出力ｎ状態の選択情
報を格納するパスメモリブロック１７、１８、１９、２
０、２１、及び２２とを備えている。さらに、各パスメ
モリブロックはトレースバック時にあるパスメモリブロ
ックのトレースバックの結果が次のパスメモリブロック
のトレースバックの開始の始点になるように接続され
て、どのパスメモリブロックからもトレースバックが開
始できるような構造であり、セレクタ２３には各パスメ
モリブロックの出力が入る。セレクタ２３の出力が復号
データとして出力端子２５からされ、制御回路１６はパ
スメトリックレジスタ１４、最尤パス状態番号検出器１
５、パスメモリブロック１７，１８，１９，２０，２
１，及び２２、及びセレクタ２３を制御する。
【００１３】図２は、パスメモリブロック１７及び１８
の内部構造を示した図であり、残りのパスメモリブロッ
ク１９、２０、２１、及び２２も同一の構造を有してい
る。パスメモリブロック１７と１８はそれぞれＡＣＳ回
路１３の出力を格納するレジスタ４０と４１及び４２と
４３を備えており、いずれのレジスタに格納するかは、
制御回路１６から出力されるパスセレクト信号格納クロ
ック１，２，３，４で決定される。さらに、図示のよう
に、パスメモリブロック１７と１８はレジスタ４０、４
１、４２、及び４３の出力がそれぞれ入力されるセレク
タ４６，４７，４８，及び４９を有しており、セレクタ
４６，４７の出力は次段のパスメモリブロック１８に、
セレクタ４８，４９は次段のパスメモリブロック１９に
接続されている。
の内部構造を示した図であり、残りのパスメモリブロッ
ク１９、２０、２１、及び２２も同一の構造を有してい
る。パスメモリブロック１７と１８はそれぞれＡＣＳ回
路１３の出力を格納するレジスタ４０と４１及び４２と
４３を備えており、いずれのレジスタに格納するかは、
制御回路１６から出力されるパスセレクト信号格納クロ
ック１，２，３，４で決定される。さらに、図示のよう
に、パスメモリブロック１７と１８はレジスタ４０、４
１、４２、及び４３の出力がそれぞれ入力されるセレク
タ４６，４７，４８，及び４９を有しており、セレクタ
４６，４７の出力は次段のパスメモリブロック１８に、
セレクタ４８，４９は次段のパスメモリブロック１９に
接続されている。
【００１４】セレクタ５０は前段のパスメモリブロック
２２の出力と最尤パス状態番号検出器１５とを切替え、
セレクタ５１は前段のパスメモリブロック１７と最尤パ
ス状態番号検出器１５とを切替える。レジスタ４４及び
４５はそれぞれセレクタ５０及び５１の出力を格納す
る。この際、制御回路１６から出力されるトレース情報
格納クロック１及び２でレジスタ４４及び１５は制御さ
れる。セレクタ５２はセレクタ５０及びレジスタ４４を
切替える。同様に、セレクタ５３はセレクタ５１及びレ
ジスタ４５を切替える。セレクタ５２の出力はセレクタ
４６に出力されるとともに、その一部はセレクタ４７に
出力される。また、セレクタ４７にはセレクタ４６から
の入力もある。同様に、セレクタ５３の出力はセレクタ
４８に出力されるとともに、その一部はセレクタ４９に
出力される。また、セレクタ４９にはセレクタ４６の入
力もある。
２２の出力と最尤パス状態番号検出器１５とを切替え、
セレクタ５１は前段のパスメモリブロック１７と最尤パ
ス状態番号検出器１５とを切替える。レジスタ４４及び
４５はそれぞれセレクタ５０及び５１の出力を格納す
る。この際、制御回路１６から出力されるトレース情報
格納クロック１及び２でレジスタ４４及び１５は制御さ
れる。セレクタ５２はセレクタ５０及びレジスタ４４を
切替える。同様に、セレクタ５３はセレクタ５１及びレ
ジスタ４５を切替える。セレクタ５２の出力はセレクタ
４６に出力されるとともに、その一部はセレクタ４７に
出力される。また、セレクタ４７にはセレクタ４６から
の入力もある。同様に、セレクタ５３の出力はセレクタ
４８に出力されるとともに、その一部はセレクタ４９に
出力される。また、セレクタ４９にはセレクタ４６の入
力もある。
【００１５】セレクタ５０及び５１は制御回路１６から
のセレクト信号Ａ１及びＡ２で制御され、セレクタ５２
及び５３は、制御回路１６からのセレクト信号Ｂ１及び
Ｂ２で制御される。
のセレクト信号Ａ１及びＡ２で制御され、セレクタ５２
及び５３は、制御回路１６からのセレクト信号Ｂ１及び
Ｂ２で制御される。
【００１６】以下、図１に示すビタビ復号装置の動作に
ついて説明する。なお、ここでは、畳み込み符号器３３
は符号化率Ｒ＝１／２，拘束長Ｋ＝３の場合について考
えるものとする。
ついて説明する。なお、ここでは、畳み込み符号器３３
は符号化率Ｒ＝１／２，拘束長Ｋ＝３の場合について考
えるものとする。
【００１７】まず、送信側の符号器について説明する。
送信側では、まず、図３に示すように、入力端子５４を
介して入力データが３段のシフトレジスタ５０と排他的
論理和ゲート５１，５２で構成される畳み込み符号器３
３により符号化される。入力端子５４より、シンボル時
刻毎にシフトレジスタ５０に入り、シフトレジスタ５０
の指定された各段の出力が排他的論理和ゲート５１，５
２で論理処理され、出力端子５５．５６から、Ｐ１，Ｐ
２，・・・・のＰデータ、Ｑ１，Ｑ２，・・・・のＱデ
ータとして出力される。
送信側では、まず、図３に示すように、入力端子５４を
介して入力データが３段のシフトレジスタ５０と排他的
論理和ゲート５１，５２で構成される畳み込み符号器３
３により符号化される。入力端子５４より、シンボル時
刻毎にシフトレジスタ５０に入り、シフトレジスタ５０
の指定された各段の出力が排他的論理和ゲート５１，５
２で論理処理され、出力端子５５．５６から、Ｐ１，Ｐ
２，・・・・のＰデータ、Ｑ１，Ｑ２，・・・・のＱデ
ータとして出力される。
【００１８】畳み込み符号器３３の出力であるＰデー
タ、Ｑデータは、入力端子１０，１１を介してブランチ
メトリック生成器１２に入力される。この際、Ｐデー
タ、Ｑデータが伝送路で生じた雑音よりどのように変わ
っているかを、ビタビ復号装置に伝えるために軟判定表
現されている。図８には、０、１に対して、３ビットで
軟判定表現したものを示している。
タ、Ｑデータは、入力端子１０，１１を介してブランチ
メトリック生成器１２に入力される。この際、Ｐデー
タ、Ｑデータが伝送路で生じた雑音よりどのように変わ
っているかを、ビタビ復号装置に伝えるために軟判定表
現されている。図８には、０、１に対して、３ビットで
軟判定表現したものを示している。
【００１９】次に、ビタビ復号装置の動作について説明
する。図６は、畳み込み符号器３３をトレリス表現した
図である。左側の｛０，０｝、｛０，１｝、｛１，
０｝、｛１，１｝は、畳み込み符号器３３のシフトレジ
スタ５０の初段、第二段の中味を示したものである。
｛０，０｝、｛０，１｝、｛１，０｝、｛１，１｝の右
側にある矢印の横の値が（ａ×２＋ｂ）を計算した値
で、今後、この値を状態番号と呼ぶ。
する。図６は、畳み込み符号器３３をトレリス表現した
図である。左側の｛０，０｝、｛０，１｝、｛１，
０｝、｛１，１｝は、畳み込み符号器３３のシフトレジ
スタ５０の初段、第二段の中味を示したものである。
｛０，０｝、｛０，１｝、｛１，０｝、｛１，１｝の右
側にある矢印の横の値が（ａ×２＋ｂ）を計算した値
で、今後、この値を状態番号と呼ぶ。
【００２０】図６を簡単に説明すると、状態番号０の
時、畳み込み符号器３３に次に入力されるデータが”
０”の場合は、状態番号０に遷移し、Ｐデータ、Ｑデー
タ出力値”００”（状態番号０から状態番号０へ遷移す
る矢印の上に示した値）を出力し、入力されるデータ
が”１”の場合は、状態番号１に遷移し、Ｐデータ、Ｑ
データ出力値”１１”を出力する。他の状態番号におい
ても、畳み込み符号器３３に入力されるデータに応じ
て、遷移先が決まり、その時のＰデータ、Ｑデータの出
力値が遷移する矢印の上に書かれている。ビタビ復号装
置は、このトレリス表現された図に従って復号処理を行
っている。
時、畳み込み符号器３３に次に入力されるデータが”
０”の場合は、状態番号０に遷移し、Ｐデータ、Ｑデー
タ出力値”００”（状態番号０から状態番号０へ遷移す
る矢印の上に示した値）を出力し、入力されるデータ
が”１”の場合は、状態番号１に遷移し、Ｐデータ、Ｑ
データ出力値”１１”を出力する。他の状態番号におい
ても、畳み込み符号器３３に入力されるデータに応じ
て、遷移先が決まり、その時のＰデータ、Ｑデータの出
力値が遷移する矢印の上に書かれている。ビタビ復号装
置は、このトレリス表現された図に従って復号処理を行
っている。
【００２１】受信軟判定Ｐデータ、Ｑデータが入力端子
１０，１１を介してブランチメトリック生成器１２に入
力されると、ブランチメトリック生成器１２は、（軟判
定Ｐ１，軟判定Ｑ１）に対して、その時の送信データの
組（Ｐ，Ｑ）が（０，０）、（１，０）、（０，１）、
（１，１）であったとした場合の確からしさ、即ちブラ
ンチメトリックを各々算出する。（軟判定Ｐ１，軟判定
Ｑ１）に対して、送信データの組が（０，０）の時のブ
ランチメトリックをλ０、送信データの組が（１，０）
の時のブランチメトリックをλ１、送信データの組が
（０，１）の時のブランチメトリックをλ２、送信デー
タの組が（１，１）の時のブランチメトリックをλ３と
する。ブランチメトリック生成器１２はこのλ０、λ
１、λ２、λ３をＡＣＳ回路１３に出力する。
１０，１１を介してブランチメトリック生成器１２に入
力されると、ブランチメトリック生成器１２は、（軟判
定Ｐ１，軟判定Ｑ１）に対して、その時の送信データの
組（Ｐ，Ｑ）が（０，０）、（１，０）、（０，１）、
（１，１）であったとした場合の確からしさ、即ちブラ
ンチメトリックを各々算出する。（軟判定Ｐ１，軟判定
Ｑ１）に対して、送信データの組が（０，０）の時のブ
ランチメトリックをλ０、送信データの組が（１，０）
の時のブランチメトリックをλ１、送信データの組が
（０，１）の時のブランチメトリックをλ２、送信デー
タの組が（１，１）の時のブランチメトリックをλ３と
する。ブランチメトリック生成器１２はこのλ０、λ
１、λ２、λ３をＡＣＳ回路１３に出力する。
【００２２】このとき、図７に示すようにｍ０時刻の各
状態番号のパスメトリック値をΓ０（ｍ０）、Γ１（ｍ
０）、Γ２（ｍ０）、Γ３（ｍ０）とする。パスメトリ
ックレジスタ１４はこのΓ０（ｍ０）、Γ１（ｍ０）、
Γ２（ｍ０）、Γ３（ｍ０）をＡＣＳ回路１３に出力す
る。
状態番号のパスメトリック値をΓ０（ｍ０）、Γ１（ｍ
０）、Γ２（ｍ０）、Γ３（ｍ０）とする。パスメトリ
ックレジスタ１４はこのΓ０（ｍ０）、Γ１（ｍ０）、
Γ２（ｍ０）、Γ３（ｍ０）をＡＣＳ回路１３に出力す
る。
【００２３】ＡＣＳ回路１３は、図７に示すトレリス表
現に基づいて、演算を実行する。即ち、ｍ１時刻に状態
番号０に合流している遷移は、状態番号０と状態番号２
からのものである。状態番号０からの遷移のときの畳み
込み符号器からの出力データは”００”なので、そのと
きのブランチメトリックはλ０，状態番号２からの遷移
のときの畳み込み符号器からの出力データは”１１”な
ので、そのときのブランチメトリックはλ３となり、ｍ
０時刻の状態番号０と状態番号２のパスメトリック値
は、Γ０（ｍ０）、Γ２（ｍ０）なので、各々、Γ０
（ｍ０）＋λ０、Γ２（ｍ０）＋λ３の演算を行い、大
きい方をｍ１時刻の状態番号０のパスメトリック値Γ０
（ｍ１）として、パスメトリックレジスタ１４に格納す
る。同時に、選択された方の枝値（図７で実線で示した
方が選ばれると、”０”、破線で示した方が選ばれる
と”１”）を、ｍ１時刻の状態番号０の枝値Ｓ０（ｍ
１）として、制御回路１６が指定したパスメモリブロッ
ク内のレジスタに格納する。
現に基づいて、演算を実行する。即ち、ｍ１時刻に状態
番号０に合流している遷移は、状態番号０と状態番号２
からのものである。状態番号０からの遷移のときの畳み
込み符号器からの出力データは”００”なので、そのと
きのブランチメトリックはλ０，状態番号２からの遷移
のときの畳み込み符号器からの出力データは”１１”な
ので、そのときのブランチメトリックはλ３となり、ｍ
０時刻の状態番号０と状態番号２のパスメトリック値
は、Γ０（ｍ０）、Γ２（ｍ０）なので、各々、Γ０
（ｍ０）＋λ０、Γ２（ｍ０）＋λ３の演算を行い、大
きい方をｍ１時刻の状態番号０のパスメトリック値Γ０
（ｍ１）として、パスメトリックレジスタ１４に格納す
る。同時に、選択された方の枝値（図７で実線で示した
方が選ばれると、”０”、破線で示した方が選ばれる
と”１”）を、ｍ１時刻の状態番号０の枝値Ｓ０（ｍ
１）として、制御回路１６が指定したパスメモリブロッ
ク内のレジスタに格納する。
【００２４】以下、ｍ１時刻のパスメトリック値Γ１
（ｍ１）、Γ２（ｍ１）、Γ３（ｍ１）、枝値Ｓ１（ｍ
１）、Ｓ２（ｍ１）、Ｓ３（ｍ１）を同様にして求め、
各々、パスメトリックレジスタ１４に格納すると共に、
制御回路１６が指定したパスメモリブロックに格納す
る。
（ｍ１）、Γ２（ｍ１）、Γ３（ｍ１）、枝値Ｓ１（ｍ
１）、Ｓ２（ｍ１）、Ｓ３（ｍ１）を同様にして求め、
各々、パスメトリックレジスタ１４に格納すると共に、
制御回路１６が指定したパスメモリブロックに格納す
る。
【００２５】なお、この例では、各パスメモリブロック
のメモリを２段分にし、パスメモリ長を１２としている
ので、パスメモリブロックを６個使ってパスメモリを構
成している。
のメモリを２段分にし、パスメモリ長を１２としている
ので、パスメモリブロックを６個使ってパスメモリを構
成している。
【００２６】ｍ１，ｍ２時刻のＡＣＳ回路１３の出力を
パスメモリブロック２２内のレジスタに、ｍ３，ｍ４時
刻のＡＣＳ回路１３の出力をパスメモリブロック２１内
のレジスタに、ｍ５，ｍ６時刻のＡＣＳ回路１３の出力
をパスメモリブロック２０内のレジスタに、ｍ７，ｍ８
時刻のＡＣＳ回路１３の出力をパスメモリブロック１９
内のレジスタに、ｍ９，ｍ１０時刻のＡＣＳ回路１３の
出力をパスメモリブロック１８内のレジスタに、ｍ１
１，ｍ１２時刻のＡＣＳ回路１３の出力をパスメモリブ
ロック１７内のレジスタに、ｍ１３，ｍ１４時刻のＡＣ
Ｓ回路１３の出力を再びパスメモリブロック２２内のレ
ジスタに格納するように繰り返す。
パスメモリブロック２２内のレジスタに、ｍ３，ｍ４時
刻のＡＣＳ回路１３の出力をパスメモリブロック２１内
のレジスタに、ｍ５，ｍ６時刻のＡＣＳ回路１３の出力
をパスメモリブロック２０内のレジスタに、ｍ７，ｍ８
時刻のＡＣＳ回路１３の出力をパスメモリブロック１９
内のレジスタに、ｍ９，ｍ１０時刻のＡＣＳ回路１３の
出力をパスメモリブロック１８内のレジスタに、ｍ１
１，ｍ１２時刻のＡＣＳ回路１３の出力をパスメモリブ
ロック１７内のレジスタに、ｍ１３，ｍ１４時刻のＡＣ
Ｓ回路１３の出力を再びパスメモリブロック２２内のレ
ジスタに格納するように繰り返す。
【００２７】図５は、パスメモリブロックによるリング
メモリを表す概念図を示す。書き込みポインタが指すメ
モリブロックのレジスタにＡＣＳ回路１３からのパス選
択情報を格納し書き込みポインタは２シンボル時刻毎に
左方向に１つずつ回転する。トレースバックは２シンボ
ル時刻毎に書き込みポインタが指す位置から右方向に開
始される。
メモリを表す概念図を示す。書き込みポインタが指すメ
モリブロックのレジスタにＡＣＳ回路１３からのパス選
択情報を格納し書き込みポインタは２シンボル時刻毎に
左方向に１つずつ回転する。トレースバックは２シンボ
ル時刻毎に書き込みポインタが指す位置から右方向に開
始される。
【００２８】また、ＡＣＳ回路１３は求めたｍ１時刻の
パスメトリック値Γ０（ｍ１）、Γ１（ｍ１）、Γ２
（ｍ１）、Γ３（ｍ１）をパスメトリックレジスタ１２
に出力すると同時に最尤パス状態番号検出器１５にも出
力する。これで、ｍ１時刻の一連の処理が終了する（以
後、ＡＣＳ処理と呼ぶ）。次の軟判定Ｐ２，Ｑ２データ
が入力されると、上記で説明したＡＣＳ処理を繰り返し
実行する。
パスメトリック値Γ０（ｍ１）、Γ１（ｍ１）、Γ２
（ｍ１）、Γ３（ｍ１）をパスメトリックレジスタ１２
に出力すると同時に最尤パス状態番号検出器１５にも出
力する。これで、ｍ１時刻の一連の処理が終了する（以
後、ＡＣＳ処理と呼ぶ）。次の軟判定Ｐ２，Ｑ２データ
が入力されると、上記で説明したＡＣＳ処理を繰り返し
実行する。
【００２９】ｍ１２時刻での処理が終わると、制御回路
１６は下記の制御を行う。即ち、最尤パス状態番号検出
器１５は、最尤パスメトリック値Γ０（ｍ１２）、Γ１
（ｍ１２）、Γ２（ｍ１２）、Γ３（ｍ１２）の中から
最大のパスメトリック値を持つ状態番号をメモリブロッ
ク１７，１８，１９，２０，２１，２２に送り、制御回
路１６は、ｍ１２時刻の最尤パス状態番号がメモリブロ
ック１７のみ有効になるようにセレクト信号Ａ１，Ａ
２，Ａ３，Ａ４，Ａ５，Ａ６とセレクト信号Ｂ１，Ｂ
２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を制御する。つまり、メモ
リブロック１７内のセレクタ５０が最尤パス状態番号を
選択するようにセレクト信号Ａ１を設定し、セレクタ５
２がセレクタ５０の出力を選択するようにセレクト信号
Ｂ１を設定する。
１６は下記の制御を行う。即ち、最尤パス状態番号検出
器１５は、最尤パスメトリック値Γ０（ｍ１２）、Γ１
（ｍ１２）、Γ２（ｍ１２）、Γ３（ｍ１２）の中から
最大のパスメトリック値を持つ状態番号をメモリブロッ
ク１７，１８，１９，２０，２１，２２に送り、制御回
路１６は、ｍ１２時刻の最尤パス状態番号がメモリブロ
ック１７のみ有効になるようにセレクト信号Ａ１，Ａ
２，Ａ３，Ａ４，Ａ５，Ａ６とセレクト信号Ｂ１，Ｂ
２，Ｂ３，Ｂ４，Ｂ５，Ｂ６を制御する。つまり、メモ
リブロック１７内のセレクタ５０が最尤パス状態番号を
選択するようにセレクト信号Ａ１を設定し、セレクタ５
２がセレクタ５０の出力を選択するようにセレクト信号
Ｂ１を設定する。
【００３０】また、メモリブロック１８内のセレクタ５
１がメモリブロック１７の出力を選択するようにセレク
ト信号Ａ２を設定し、セレクタ５３がセレクタ５１の出
力を選択するようにセレクト信号Ｂ２を設定する。
１がメモリブロック１７の出力を選択するようにセレク
ト信号Ａ２を設定し、セレクタ５３がセレクタ５１の出
力を選択するようにセレクト信号Ｂ２を設定する。
【００３１】メモリブロック１９，２０，２１，２２の
セレクト信号Ａ３，Ａ４，Ａ５，Ａ６とセレクト信号Ｂ
３，Ｂ４，Ｂ５，Ｂ６の設定はセレクト信号Ａ２，Ｂ２
と同じになっている。ｍ１２時刻でのトレースバックが
開始され、セレクタ４６はｍ１２時刻の最尤パス状態番
号に基づいてレジスタ４０の４ビット出力から１ビット
を選択する。セレクタ４７は、セレクタ５２の出力のＭ
ＳＢとセレクタ４６の出力ビットに基づいてレジスタ４
１の４ビット出力から１ビットを選択する。
セレクト信号Ａ３，Ａ４，Ａ５，Ａ６とセレクト信号Ｂ
３，Ｂ４，Ｂ５，Ｂ６の設定はセレクト信号Ａ２，Ｂ２
と同じになっている。ｍ１２時刻でのトレースバックが
開始され、セレクタ４６はｍ１２時刻の最尤パス状態番
号に基づいてレジスタ４０の４ビット出力から１ビット
を選択する。セレクタ４７は、セレクタ５２の出力のＭ
ＳＢとセレクタ４６の出力ビットに基づいてレジスタ４
１の４ビット出力から１ビットを選択する。
【００３２】セレクタ４６とセレクタ４７の出力である
２ビットは次段のパスメモリブロック１８に入力されセ
レクタ４８に入力される。セレクタ４８は、セレクタ４
６とセレクタ４７の出力値に基づいてレジスタ４２の４
ビット出力から１ビットを選択する。セレクタ４９は、
セレクタ５７の出力値とセレクタ４８の出力ビットに基
づいてレジスタ４３の４ビット出力から１ビットを選択
する。セレクタ４８とセレクタ４９の出力である２ビッ
トは次段のパスメモリブロック１９に入力される。
２ビットは次段のパスメモリブロック１８に入力されセ
レクタ４８に入力される。セレクタ４８は、セレクタ４
６とセレクタ４７の出力値に基づいてレジスタ４２の４
ビット出力から１ビットを選択する。セレクタ４９は、
セレクタ５７の出力値とセレクタ４８の出力ビットに基
づいてレジスタ４３の４ビット出力から１ビットを選択
する。セレクタ４８とセレクタ４９の出力である２ビッ
トは次段のパスメモリブロック１９に入力される。
【００３３】以下同様な動作が、パスメモリブロック２
２まで繰り返される。パスメモリブロック１７，１８，
１９，２０，２１，２２の各出力がセレクタ２３に接続
されている。制御回路１６は、ｍ１２時刻においてパス
メモリブロック２２の出力が選択されるようにセレクタ
２３を設定する。ｍ１２時刻のセレクタ２３の出力が復
号として出力端子２５から出力される。
２まで繰り返される。パスメモリブロック１７，１８，
１９，２０，２１，２２の各出力がセレクタ２３に接続
されている。制御回路１６は、ｍ１２時刻においてパス
メモリブロック２２の出力が選択されるようにセレクタ
２３を設定する。ｍ１２時刻のセレクタ２３の出力が復
号として出力端子２５から出力される。
【００３４】以下同様な処理が繰り返される。即ち、ｍ
１３時刻においては、ＡＣＳ回路１３からの出力は、パ
スメモリブロック２２内のレジスタに格納される（トレ
ースバックは行われない）。ｍ１４時刻においては、Ａ
ＣＳ回路１３からの出力は、パスメモリた後、ｍ１４時
刻の最尤パス状態番号がパスメモリブロック２２に入力
され、トレースバックが開始される。この時トレースバ
ックの方向として、パスメモリブロック２２→１７→１
８→１９→２０→２１とさかのぼって行き、パスメモリ
ブロック２１の出力をセレクタ２３から出力し、出力端
子２５から復号データとして出力する。
１３時刻においては、ＡＣＳ回路１３からの出力は、パ
スメモリブロック２２内のレジスタに格納される（トレ
ースバックは行われない）。ｍ１４時刻においては、Ａ
ＣＳ回路１３からの出力は、パスメモリた後、ｍ１４時
刻の最尤パス状態番号がパスメモリブロック２２に入力
され、トレースバックが開始される。この時トレースバ
ックの方向として、パスメモリブロック２２→１７→１
８→１９→２０→２１とさかのぼって行き、パスメモリ
ブロック２１の出力をセレクタ２３から出力し、出力端
子２５から復号データとして出力する。
【００３５】上述の例においては、Ｒ＝１／２、拘束長
Ｋ＝３の畳み込み符号について説明したが、一般にパス
メモリブロック内のレジスタの段数は、（Ｋ−１）個に
した方が本発明のパスメモリとトレースバック回路の構
成が簡単になる。
Ｋ＝３の畳み込み符号について説明したが、一般にパス
メモリブロック内のレジスタの段数は、（Ｋ−１）個に
した方が本発明のパスメモリとトレースバック回路の構
成が簡単になる。
【００３６】上述の例においては、Ｋ＝３なので、（３
−１）＝２段のレジスタでパスメモリブロックを構成し
た。
−１）＝２段のレジスタでパスメモリブロックを構成し
た。
【００３７】また、高速伝送により１シンボル時間が短
くなったり、拘束長が大きなり、必要なパスメモリ長が
長くなったことにより１シンボル時間内でトレースバッ
クを始点から終点まで実行できなくなった場合でも、最
尤パス状態番号や前段のパスメモリブロックからのトレ
ース情報を格納するレジスタを設けることにより、数シ
ンボル時間内でトレースバックを始点から終点まで実行
することができる。
くなったり、拘束長が大きなり、必要なパスメモリ長が
長くなったことにより１シンボル時間内でトレースバッ
クを始点から終点まで実行できなくなった場合でも、最
尤パス状態番号や前段のパスメモリブロックからのトレ
ース情報を格納するレジスタを設けることにより、数シ
ンボル時間内でトレースバックを始点から終点まで実行
することができる。
【００３８】上述のように、図示の例では、パスメモリ
をフリップフロップ型メモリ素子であるレジスタ（パス
メモリブロック１７の場合はレジスタ４０又は４１）で
構成して、ＡＣＳ回路１３からの出力は、入力端子１
１，１２から入力されるシンボル時刻毎にパスメモリブ
ロック１７，１８，１９，２０，２１，２２の内の指定
されたレジスタに格納される。各パスメモリブロック
は、トレースバック時に、あるパスメモリブロックのト
レースバックの結果が次のパスメモリブロックのトレー
スバックの開始の始点になるように接続されており、ど
のパスメモリブロックからもトレースバックが開始でき
るような構造になっている。例えば、パスメモリブロッ
ク１７をトレースバックの開始始点とした場合１シンボ
ル時間内に、パスメモリブロック１７→１８→１９→２
０→２１→２２とすることもできるし、１シンボル時間
内にパスメモリブロック１７→１８→１９→２０→２１
→２２のトレースバックが完了しない場合は、パスメモ
リブロック内のレジスタ（パスメモリブロック１７の場
合はレジスタ４４）に、前段のパスメモリブロックから
のトレースバック情報を一旦格納し、次のシンボル時刻
で、そのパスメモリブロックからトレースバックを開始
できる。従って、トレースバック法を用いても復号処理
時間を短くできる。
をフリップフロップ型メモリ素子であるレジスタ（パス
メモリブロック１７の場合はレジスタ４０又は４１）で
構成して、ＡＣＳ回路１３からの出力は、入力端子１
１，１２から入力されるシンボル時刻毎にパスメモリブ
ロック１７，１８，１９，２０，２１，２２の内の指定
されたレジスタに格納される。各パスメモリブロック
は、トレースバック時に、あるパスメモリブロックのト
レースバックの結果が次のパスメモリブロックのトレー
スバックの開始の始点になるように接続されており、ど
のパスメモリブロックからもトレースバックが開始でき
るような構造になっている。例えば、パスメモリブロッ
ク１７をトレースバックの開始始点とした場合１シンボ
ル時間内に、パスメモリブロック１７→１８→１９→２
０→２１→２２とすることもできるし、１シンボル時間
内にパスメモリブロック１７→１８→１９→２０→２１
→２２のトレースバックが完了しない場合は、パスメモ
リブロック内のレジスタ（パスメモリブロック１７の場
合はレジスタ４４）に、前段のパスメモリブロックから
のトレースバック情報を一旦格納し、次のシンボル時刻
で、そのパスメモリブロックからトレースバックを開始
できる。従って、トレースバック法を用いても復号処理
時間を短くできる。
【００３９】
【発明の効果】以上説明したように、本発明では、ビタ
ビ復号処理時間を短くするととともにに消費電力を低減
させることができるという効果がある。
ビ復号処理時間を短くするととともにに消費電力を低減
させることができるという効果がある。
【図１】本発明によるビタビ復号装置の一例示すブロッ
ク図である。
ク図である。
【図２】図１に示すパスメモリブロック内部の構造を示
すブロック図である。
すブロック図である。
【図３】畳み込み符号器の一例を示す図である。
【図４】従来のビタビ復号装置を示すブロック図であ
る。
る。
【図５】パスメモリブロックによるリングメモリを概念
的に示す図である。
的に示す図である。
【図６】図３に示す畳み込み符号器のトレリス表現を示
す図である。
す図である。
【図７】ＡＣＳ回路の構成を説明するための図である。
【図８】０，１データに対する３ビット軟判定データの
関係を示す図である。
関係を示す図である。
【図９】パスメモリ内の格納されたパス選択情報の一例
を示す図である。
を示す図である。
１０，１１ 入力端子 １２ ブランチメトリック生成器 １３ ＡＣＳ回路 １４ パスメトリックレジスタ １５ 最尤パス状態番号検出器 １６ 制御回路 １７，１８，１９，２０，２１，２２ パスメモリブロ
ック ２３ セレクタ ２５ 出力端子
ック ２３ セレクタ ２５ 出力端子
Claims (6)
- 【請求項１】 伝送路を介して受信されたデータを畳み
込み符号化して得られた受信Ｐデータ及び受信Ｑデータ
をトレースバック法を用いて処理して復号データを得る
ビタビ復号装置において、前記受信Ｐデータ及び前記受
信Ｑデータに基づいてブランチメトリックを生成するブ
ランチメトリック生成器と、生き残りパスの累積メトッ
リクが格納されているパスメトリックレジスタと、シン
ボル時刻毎に前記ブランチメトリックと前記累積メトリ
ックとをトレリス線図に応じて処理してｎ状態のパスメ
トリック値とｎ状態の選択情報とを出力するＡＣＳ回路
と、前記ｎ状態のパスメトリック値の中から最大のパス
メトリックを有する状態番号を求める最尤パス状態番号
検出器と、前記状態番号を受けシンボル時刻毎に前記ｎ
状態の選択情報を格納する複数のパスメモリブロックと
を備え、前記複数のパスメモリブロックはトレースバッ
ク時にトレースバックの結果が次のパスメモリブロック
のトレースバックの開始の始点になるように接続されて
おり、さらに前記複数のパスメモリブロックの出力を選
択して前記復号データを出力するセレクタとを有するこ
とを特徴とするビタビ復号装置。 - 【請求項２】 請求項１に記載されたビタビ復号装置に
おいて、前記パスメモリブロックの各々は前記ｎ状態の
選択情報を格納する選択情報レジスタを備えており、該
選択情報レジスタはフリップフロップ型メモリ素子であ
ることを特徴とするビタビ復号装置。 - 【請求項３】 請求項２に記載されたビタビ復号装置に
おいて、前記パスメモリブロックは直列に接続されてお
り、最終段のパスメモリブロックの出力が初段のパスメ
モリブロックに帰還されていることを特徴とするビタビ
復号装置。 - 【請求項４】 請求項３に記載されたビタビ復号装置に
おいて、前記パスメモリブロックはそれぞれ複数の前記
選択情報レジスタを備えており、さらに、前記パスメモ
リブロックは前記選択情報レジスタ毎に備えられ前記選
択情報レジスタの出力を受ける選択情報セレクタを有
し、前段の選択情報セレクタの出力が次段の選択情報セ
レクタに与えられ、さらに、前記選択情報セレクタの出
力は次段のパスメモリブロックに与えられるようにした
ことを特徴とするビタビ復号装置。 - 【請求項５】 請求項４に記載されたビタビ復号装置に
おいて、前記パスメモリブロックの各々は、前段のパス
メモリブロックの出力と前記最尤パス状態番号検出器の
出力とを切り替える第１のセレクタと、該第１のセレク
タの出力を格納する第１のレジスタと、前記第１のセレ
クタ及び前記第１のレジスタの出力を切り替える第２の
セレクタとを有し、前記選択情報セレクタには前記第２
のセレクタ出力が与えられるようにしたことを特徴とす
るビタビ復号装置。 - 【請求項６】 請求項５に記載されたビタビ復号装置に
おいて、前記第１及び第２のセレクタを制御する制御手
段を備えることを特徴とするビタビ復号装置。
Priority Applications (2)
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|---|---|---|---|
| JP16884099A JP3271663B2 (ja) | 1999-06-15 | 1999-06-15 | ビタビ復号装置 |
| US09/594,124 US6697442B1 (en) | 1999-06-15 | 2000-06-14 | Viterbi decoding apparatus capable of shortening a decoding process time duration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16884099A JP3271663B2 (ja) | 1999-06-15 | 1999-06-15 | ビタビ復号装置 |
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| Publication Number | Publication Date |
|---|---|
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| JP3271663B2 JP3271663B2 (ja) | 2002-04-02 |
Family
ID=15875512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16884099A Expired - Fee Related JP3271663B2 (ja) | 1999-06-15 | 1999-06-15 | ビタビ復号装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3271663B2 (ja) |
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| JP4137119B2 (ja) * | 2003-06-06 | 2008-08-20 | 富士通株式会社 | データ再生装置 |
| US7248637B2 (en) * | 2003-06-11 | 2007-07-24 | Advanced Micro Devices, Inc. | Viterbi decoder utilizing partial backtracing |
| US7793200B1 (en) * | 2006-09-27 | 2010-09-07 | Xilinx, Inc. | Method of and circuit for accessing a memory of a trellis decoder |
| US8185810B1 (en) * | 2007-04-13 | 2012-05-22 | Link—A—Media Devices Corporation | Low power viterbi trace back architecture |
| JP2009180532A (ja) * | 2008-01-29 | 2009-08-13 | Renesas Technology Corp | 標準セルおよび半導体装置 |
| US20110090779A1 (en) * | 2009-10-16 | 2011-04-21 | Mediatek Inc. | Apparatus for generating viterbi-processed data |
| US20110090773A1 (en) * | 2009-10-16 | 2011-04-21 | Chih-Ching Yu | Apparatus for generating viterbi-processed data using an input signal obtained from reading an optical disc |
| US20110167323A1 (en) * | 2010-01-07 | 2011-07-07 | Mediatek Inc. | Error-Correcting Apparatus and Method Thereof |
| US8432780B1 (en) | 2012-05-10 | 2013-04-30 | Mediatek Inc. | Viterbi decoding apparatus using level information generator supporting different hardware configurations to generate level information to Viterbi decoder and related method thereof |
| TWI729755B (zh) * | 2020-04-01 | 2021-06-01 | 智原科技股份有限公司 | 接收器與應用在接收器中的交織碼調變解碼器及相關的解碼方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
| JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
| JPH03179925A (ja) | 1989-12-08 | 1991-08-05 | Mitsubishi Electric Corp | パスメモリ回路 |
| JPH05335972A (ja) * | 1992-05-27 | 1993-12-17 | Nec Corp | ビタビ復号器 |
| JP2996615B2 (ja) | 1996-01-08 | 2000-01-11 | 松下電器産業株式会社 | ビタビ復号装置及びその方法 |
| JP2904271B2 (ja) | 1996-08-09 | 1999-06-14 | 日本電気株式会社 | ビタビ復号器用パスメモリユニットおよび復号方法 |
| JPH10215190A (ja) | 1997-01-30 | 1998-08-11 | Nec Corp | ビタビ復号ｌｓｉ |
| US6141384A (en) * | 1997-02-14 | 2000-10-31 | Philips Electronics North America Corporation | Decoder for trellis encoded interleaved data stream and HDTV receiver including such a decoder |
| JP3277856B2 (ja) | 1997-08-29 | 2002-04-22 | 日本電気株式会社 | ビタビデコーダ |
| JP3196835B2 (ja) * | 1998-07-17 | 2001-08-06 | 日本電気株式会社 | ビタビ復号法及びビタビ復号器 |
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1999
- 1999-06-15 JP JP16884099A patent/JP3271663B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-14 US US09/594,124 patent/US6697442B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6697442B1 (en) | 2004-02-24 |
| JP3271663B2 (ja) | 2002-04-02 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011226 |
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