JP2000357791A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 基板の格子定数に対して、電子供給層の格子
定数を小さく、チャネル層の格子定数を大きくし、か
つ、電子供給層とチャネル層の膜厚が各々の臨界膜厚以
下とする。 【解決手段】 半導体基板１としてのＧａＡｓ基板上に
バッファー層２としてのアンドープＧａＡｓ層を５００
０Åの膜厚に成膜し、そのバッファー層２上にチャネル
層３としてのＩｎ0.25Ｇａ0.75Ａｓ層を１５０Åの膜厚
に成膜し、そのチャネル層３上に、電子供給層４として
のｎ−Ｉｎ0.4Ｇａ0.6Ｐ層を２００Åの膜厚に成膜し、
その電子供給層４上にキャップ層５としてのｎ−ＧａＡ
ｓ層を１０００Åの膜厚に成膜している。
定数を小さく、チャネル層の格子定数を大きくし、か
つ、電子供給層とチャネル層の膜厚が各々の臨界膜厚以
下とする。 【解決手段】 半導体基板１としてのＧａＡｓ基板上に
バッファー層２としてのアンドープＧａＡｓ層を５００
０Åの膜厚に成膜し、そのバッファー層２上にチャネル
層３としてのＩｎ0.25Ｇａ0.75Ａｓ層を１５０Åの膜厚
に成膜し、そのチャネル層３上に、電子供給層４として
のｎ−Ｉｎ0.4Ｇａ0.6Ｐ層を２００Åの膜厚に成膜し、
その電子供給層４上にキャップ層５としてのｎ−ＧａＡ
ｓ層を１０００Åの膜厚に成膜している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
電界効果トランジスタ（ＦＥＴ）に関するものである。
電界効果トランジスタ（ＦＥＴ）に関するものである。
【０００２】
【従来の技術】半導体装置、特に電界効果トランジスタ
（以下、ＦＥＴという）では、そのＦＥＴの性能を示す
相互コンダクタンスｇｍを大きくすることが重要な要素
の一つとなっている。
（以下、ＦＥＴという）では、そのＦＥＴの性能を示す
相互コンダクタンスｇｍを大きくすることが重要な要素
の一つとなっている。
【０００３】その相互コンダクタンスｇｍを大きくする
ため、通常、電子供給層とチャネル層とのヘテロ界面に
蓄積される２次電子ガスの濃度を高くする必要がある。
ため、通常、電子供給層とチャネル層とのヘテロ界面に
蓄積される２次電子ガスの濃度を高くする必要がある。
【０００４】その２次電子ガスの濃度を高くするため、
電子供給層とチャネル層とのΔＥｃを大きくし、２次電
子ガスを多量にヘテロ界面に落とし込むようにチャネル
層のＩｎyＧａ1-yＡｓのＩｎの組成ｙを大きくすると、
ＧａＡｓの格子定数とＩｎＧａＡｓの格子定数の差から
転移が発生し、チャネル膜厚１５０Åの場合、Ｉｎ組成
yは０．１５までしか増加できない。
電子供給層とチャネル層とのΔＥｃを大きくし、２次電
子ガスを多量にヘテロ界面に落とし込むようにチャネル
層のＩｎyＧａ1-yＡｓのＩｎの組成ｙを大きくすると、
ＧａＡｓの格子定数とＩｎＧａＡｓの格子定数の差から
転移が発生し、チャネル膜厚１５０Åの場合、Ｉｎ組成
yは０．１５までしか増加できない。
【０００５】そのときのΔＥｃは０．３ｅＶであり、こ
れ以上ΔＥｃを大きくすることができず、十分な２次電
子ガスを作ことができなかった。
れ以上ΔＥｃを大きくすることができず、十分な２次電
子ガスを作ことができなかった。
【０００６】図６に示す従来の半導体装置においては、
まず超高真空のＭＢＥ装置を用いて、ＧａＡｓ基板３１
上にバッファー層３２としてアンドープＧａＡｓ（格子
定数５．６５Å）を成長温度６００℃で５０００Åの膜
厚に成膜する。
まず超高真空のＭＢＥ装置を用いて、ＧａＡｓ基板３１
上にバッファー層３２としてアンドープＧａＡｓ（格子
定数５．６５Å）を成長温度６００℃で５０００Åの膜
厚に成膜する。
【０００７】次に成長温度を５００℃に下げて、チャネ
ル層３３としてアンドープＩｎ0.15Ｇａ0.85Ａｓ（格子
定数５．６９Å）を１５０Åの膜厚に成膜する。
ル層３３としてアンドープＩｎ0.15Ｇａ0.85Ａｓ（格子
定数５．６９Å）を１５０Åの膜厚に成膜する。
【０００８】次に、成長温度を６００℃に上げてＧａＡ
ｓと同じ格子定数にした電子供給層３４としてｎ型Ｉｎ
0.5Ｇａ0.5Ｐ（格子定数５．６５Å）を２００Åの膜厚
に成膜する。
ｓと同じ格子定数にした電子供給層３４としてｎ型Ｉｎ
0.5Ｇａ0.5Ｐ（格子定数５．６５Å）を２００Åの膜厚
に成膜する。
【０００９】次いでキャップ層３５としてｎ型ＧａＡｓ
層（格子定数５．６５Å）を１０００Åの膜厚に成膜し
て結晶が完成する。
層（格子定数５．６５Å）を１０００Åの膜厚に成膜し
て結晶が完成する。
【００１０】さらにオーミック電極としてＡｕＧｅを用
い、周知の露光技術とリフトオフによってキャップ層３
５のｎ型ＧａＡｓ上にソース電極３６とドレイン電極３
７を形成する。
い、周知の露光技術とリフトオフによってキャップ層３
５のｎ型ＧａＡｓ上にソース電極３６とドレイン電極３
７を形成する。
【００１１】その後、周知の露光技術によってソース電
極３６とドレイン電極３７の間に、開口寸法０．４μｍ
の開口部を形成し、キャップ層３５のｎ型ＧａＡｓをエ
ッチングによって除去してリセス３９を形成する。
極３６とドレイン電極３７の間に、開口寸法０．４μｍ
の開口部を形成し、キャップ層３５のｎ型ＧａＡｓをエ
ッチングによって除去してリセス３９を形成する。
【００１２】最後に、ゲートメタルとしてＡｌを蒸着
し、リフトオフすることにより、ゲート電極３８がリセ
ス３９内に形成される。
し、リフトオフすることにより、ゲート電極３８がリセ
ス３９内に形成される。
【００１３】この場合、Ｉｎ0.15Ｇａ0.85Ａｓ層３３と
Ｉｎ0.5Ｇａ0.5Ｐ層３４との間のΔＥｃは約０．3ｅＶ
になり、電子供給層３４から電子がチャネル層３３に供
給される。チャネル層３３内の電子は、電子供給層３４
と分離されるため、高速で移動できる。
Ｉｎ0.5Ｇａ0.5Ｐ層３４との間のΔＥｃは約０．3ｅＶ
になり、電子供給層３４から電子がチャネル層３３に供
給される。チャネル層３３内の電子は、電子供給層３４
と分離されるため、高速で移動できる。
【００１４】したがってＦＥＴの性能を示す相互コンダ
クタンスｇｍは、ｇｍ＝４５０ｍＳ／ｍｍが得られてい
る。
クタンスｇｍは、ｇｍ＝４５０ｍＳ／ｍｍが得られてい
る。
【００１５】
【発明が解決しようとする課題】しかしながら図６に示
す従来技術では、ＧａＡｓの格子定数を中心として、Ｇ
ａＡｓ基板３１からＧａＡｓ層３２の格子定数５．６５
Å／Ｉｎ0.15Ｇａ0.85Ａｓ層３３の格子定数５．６９Å
／Ｉｎ0.5Ｇａ0.5Ｐ層４の格子定数５．６５Å／ＧａＡ
ｓ層３５の格子定数５．６５Åのようになり、Ｉｎ0.5
Ｇａ0.5Ｐ層４の格子定数は変化されず、ＩｎＧａＡｓ
層３３の格子定数だけが変化しているため、格子が一方
向に大きく歪み、ストレスが増加する。
す従来技術では、ＧａＡｓの格子定数を中心として、Ｇ
ａＡｓ基板３１からＧａＡｓ層３２の格子定数５．６５
Å／Ｉｎ0.15Ｇａ0.85Ａｓ層３３の格子定数５．６９Å
／Ｉｎ0.5Ｇａ0.5Ｐ層４の格子定数５．６５Å／ＧａＡ
ｓ層３５の格子定数５．６５Åのようになり、Ｉｎ0.5
Ｇａ0.5Ｐ層４の格子定数は変化されず、ＩｎＧａＡｓ
層３３の格子定数だけが変化しているため、格子が一方
向に大きく歪み、ストレスが増加する。
【００１６】したがって、ＩｎyＧａ1-yＡｓ層３３の組
成を大きくすると、転移が発生するため、Ｉｎの組成を
大きくすることができない。
成を大きくすると、転移が発生するため、Ｉｎの組成を
大きくすることができない。
【００１７】そのため、ΔＥｃを大きくすることが不可
能であり、チャネル内の２次電子ガスも少なく、相互コ
ンダクタンスｇｍを大きくすることが不可能であるとい
う問題がある。
能であり、チャネル内の２次電子ガスも少なく、相互コ
ンダクタンスｇｍを大きくすることが不可能であるとい
う問題がある。
【００１８】本発明の目的は、pseudomorphicHJFETにお
いて、基板の格子定数に対して、電子供給層の格子定数
を小さく、チャネル層の格子定数を大きくし、かつ、電
子供給層とチャネル層の膜厚が各々の臨界膜厚以下とし
た半導体装置を提供することにある。
いて、基板の格子定数に対して、電子供給層の格子定数
を小さく、チャネル層の格子定数を大きくし、かつ、電
子供給層とチャネル層の膜厚が各々の臨界膜厚以下とし
た半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体基板上に、バッ
ファー層，チャネル層，電子供給層，キャップ層を順に
積層した半導体装置であって、前記チャネル層と前記電
子供給層との格子定数を、前記半導体基板及びバッファ
ー層の格子定数を中心として、逆に歪ませて設定したも
のである。
め、本発明に係る半導体装置は、半導体基板上に、バッ
ファー層，チャネル層，電子供給層，キャップ層を順に
積層した半導体装置であって、前記チャネル層と前記電
子供給層との格子定数を、前記半導体基板及びバッファ
ー層の格子定数を中心として、逆に歪ませて設定したも
のである。
【００２０】また電界効果トタンジスタのシングルヘテ
ロ構造に適用したものである。
ロ構造に適用したものである。
【００２１】また電界効果トタンジスタのダブルヘテロ
構造に適用したものである。
構造に適用したものである。
【００２２】また前記電子供給層の膜厚は１００Å以上
臨界膜厚以下とし、チャネル層の膜厚は８０Å以上臨界
膜厚以下としたものである。
臨界膜厚以下とし、チャネル層の膜厚は８０Å以上臨界
膜厚以下としたものである。
【００２３】また前記電子供給層としてのＩｎxＧａ1-x
Ｐ層のＩｎ組成は０．４９＞ｘ＞０．３５とし、前記チ
ャネル層としてのＩｎyＧａ1-yＡｓ層の組成は０＜y＜
０．３とする範囲に設定したものである。
Ｐ層のＩｎ組成は０．４９＞ｘ＞０．３５とし、前記チ
ャネル層としてのＩｎyＧａ1-yＡｓ層の組成は０＜y＜
０．３とする範囲に設定したものである。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２５】図１は、本発明に係る半導体装置を示す断
面図である。図１に示す本発明に係る半導体装置は基本
的構成として、半導体基板１上に、バッファー層２，チ
ャネル層３，電子供給層４，キャップ層５を順に積層
し、さらにチャネル層３と電子供給層４との格子定数
を、半導体基板１及びバッファー層２の格子定数を中心
として、逆に歪ませて設定したことを特徴とするもので
ある。
面図である。図１に示す本発明に係る半導体装置は基本
的構成として、半導体基板１上に、バッファー層２，チ
ャネル層３，電子供給層４，キャップ層５を順に積層
し、さらにチャネル層３と電子供給層４との格子定数
を、半導体基板１及びバッファー層２の格子定数を中心
として、逆に歪ませて設定したことを特徴とするもので
ある。
【００２６】図１に示す本発明に係る半導体装置を具体
例を用いて説明する。すなわち、半導体基板１としての
ＧａＡｓ基板上にバッファー層２としてのアンドープＧ
ａＡｓ層を５０００Åの膜厚に成膜し、そのバッファー
層２上にチャネル層３としてのＩｎ0.25Ｇａ0.75Ａｓ層
を１５０Åの膜厚に成膜し、そのチャネル層３上に、電
子供給層４としてのｎ−Ｉｎ0.4Ｇａ0.6Ｐ層を２００Å
の膜厚に成膜し、その電子供給層４上にキャップ層５と
してのｎ−ＧａＡｓ層を１０００Åの膜厚に成膜してい
る。なお、半導体基板１としてＧａＡｓ基板、バッファ
ー層２としてアンドープＧａＡｓ層、チャネル層３とし
てＩｎ0.25Ｇａ0.75Ａｓ層を、電子供給層４としてｎ−
Ｉｎ0.4Ｇａ0.6Ｐ層を、キャップ層５としてｎ−ＧａＡ
ｓ層をそれぞれ用いたが、これらに限定されるものでは
ない。また上述した構成の数値は１つの代表例を示すも
のであり、ＩｎxＧａ1-xＰ層４の膜厚は１００Å以上臨
界膜厚以下とし、ＩｎyＧａ1-yＡｓ層３の膜厚は８０Å
以上臨界膜厚以下とし、ＩｎxＧａ1-xＰ層４のＩｎ組成
は０．４９＞ｘ＞０．３５とし、ＩｎyＧａ1-yＡｓ層３
の組成は０＜y＜０．３とする範囲であれば、いずれの
数値のものを用いてもよいものである。
例を用いて説明する。すなわち、半導体基板１としての
ＧａＡｓ基板上にバッファー層２としてのアンドープＧ
ａＡｓ層を５０００Åの膜厚に成膜し、そのバッファー
層２上にチャネル層３としてのＩｎ0.25Ｇａ0.75Ａｓ層
を１５０Åの膜厚に成膜し、そのチャネル層３上に、電
子供給層４としてのｎ−Ｉｎ0.4Ｇａ0.6Ｐ層を２００Å
の膜厚に成膜し、その電子供給層４上にキャップ層５と
してのｎ−ＧａＡｓ層を１０００Åの膜厚に成膜してい
る。なお、半導体基板１としてＧａＡｓ基板、バッファ
ー層２としてアンドープＧａＡｓ層、チャネル層３とし
てＩｎ0.25Ｇａ0.75Ａｓ層を、電子供給層４としてｎ−
Ｉｎ0.4Ｇａ0.6Ｐ層を、キャップ層５としてｎ−ＧａＡ
ｓ層をそれぞれ用いたが、これらに限定されるものでは
ない。また上述した構成の数値は１つの代表例を示すも
のであり、ＩｎxＧａ1-xＰ層４の膜厚は１００Å以上臨
界膜厚以下とし、ＩｎyＧａ1-yＡｓ層３の膜厚は８０Å
以上臨界膜厚以下とし、ＩｎxＧａ1-xＰ層４のＩｎ組成
は０．４９＞ｘ＞０．３５とし、ＩｎyＧａ1-yＡｓ層３
の組成は０＜y＜０．３とする範囲であれば、いずれの
数値のものを用いてもよいものである。
【００２７】以上のように図１に示す本発明の半導体装
置では、ＧａＡｓ基板１及びＧａＡｓ層（バッファー
層）２の格子定数（５．６５Å）を中心として、ＩｎＧ
ａＰ層（電子供給層）４の格子定数（５．６１Å）とＩ
ｎＧａＡｓ層（チャネル層３）の格子定数（５．７５
Å）とが逆に歪んでいるため、ストレスが緩和されて臨
界膜厚を大きくすることができる。
置では、ＧａＡｓ基板１及びＧａＡｓ層（バッファー
層）２の格子定数（５．６５Å）を中心として、ＩｎＧ
ａＰ層（電子供給層）４の格子定数（５．６１Å）とＩ
ｎＧａＡｓ層（チャネル層３）の格子定数（５．７５
Å）とが逆に歪んでいるため、ストレスが緩和されて臨
界膜厚を大きくすることができる。
【００２８】図２（ａ），（ｂ）は、本発明と従来例と
における臨界膜厚と組成の関係を示す図である。
における臨界膜厚と組成の関係を示す図である。
【００２９】図２から明らかなように、ＧａＡｓ基板を
用い、電子供給層４としてＩｎxＧａ1-xＰ層、チャネル
層３としてＩｎyＧａ1-yＡｓ層を用いた場合、従来例で
は、ＩｎＧａＡｓ（ｙ＝０．２５）層３の臨界膜厚が９
０Åであるが、本発明では、その臨界膜厚を１５０Åま
で増やすことができ、さらに従来例では、ＩｎＧａＰ
（ｘ＝０．４）層４の臨界膜厚が１５０Å）であるが、
本発明では、その臨界膜厚を２００Åまで増やすことが
できる。
用い、電子供給層４としてＩｎxＧａ1-xＰ層、チャネル
層３としてＩｎyＧａ1-yＡｓ層を用いた場合、従来例で
は、ＩｎＧａＡｓ（ｙ＝０．２５）層３の臨界膜厚が９
０Åであるが、本発明では、その臨界膜厚を１５０Åま
で増やすことができ、さらに従来例では、ＩｎＧａＰ
（ｘ＝０．４）層４の臨界膜厚が１５０Å）であるが、
本発明では、その臨界膜厚を２００Åまで増やすことが
できる。
【００３０】さらに従来例ではΔＥｃが０．３ｅＶであ
るが、本発明では、ΔＥｃが０．５ｅＶまで増やすこと
が可能となり、電子がチャネル内に多量に落ち込むこと
となる。
るが、本発明では、ΔＥｃが０．５ｅＶまで増やすこと
が可能となり、電子がチャネル内に多量に落ち込むこと
となる。
【００３１】図３は、本発明における格子定数と、基板
からの距離とを示す図である。
からの距離とを示す図である。
【００３２】図３に示すように本発明では、ＧａＡｓ基
板からの格子定数は、ＧａＡｓ層１の格子定数５．６５
Å／Ｉｎ0.25Ｇａ0.75Ａｓ層３の格子定数５．７5Å／
Ｉｎ0 .4Ｇａ0.6Ｐ層４の格子定数５．６１Å／ＧａＡｓ
層１の格子定数５．６５Åの順になっており、ＩｎＧａ
Ａｓ層３とＩｎＧａＰ層４の格子定数は、ＧａＡｓ層１
の格子定数を中心に逆にずれており、ストレスが緩和さ
れて臨界膜厚を大きくすることができることができる。
板からの格子定数は、ＧａＡｓ層１の格子定数５．６５
Å／Ｉｎ0.25Ｇａ0.75Ａｓ層３の格子定数５．７5Å／
Ｉｎ0 .4Ｇａ0.6Ｐ層４の格子定数５．６１Å／ＧａＡｓ
層１の格子定数５．６５Åの順になっており、ＩｎＧａ
Ａｓ層３とＩｎＧａＰ層４の格子定数は、ＧａＡｓ層１
の格子定数を中心に逆にずれており、ストレスが緩和さ
れて臨界膜厚を大きくすることができることができる。
【００３３】（実施形態１） 図４は、図１に示す本発
明に係る半導体装置を電界効果トタンジスタのシングル
ヘテロ構造に適用した場合の例を示す断面図である。
明に係る半導体装置を電界効果トタンジスタのシングル
ヘテロ構造に適用した場合の例を示す断面図である。
【００３４】図４に示す本発明の実施形態１に係る半導
体装置においては、超高真空のＭＢＥ装置を用いて、Ｇ
ａＡｓ基板１上にバッファー層２としてアンドープＧａ
Ａｓ層（格子定数５．６５Å）を成長温度６００℃の下
に５０００Åの膜厚に成膜する。
体装置においては、超高真空のＭＢＥ装置を用いて、Ｇ
ａＡｓ基板１上にバッファー層２としてアンドープＧａ
Ａｓ層（格子定数５．６５Å）を成長温度６００℃の下
に５０００Åの膜厚に成膜する。
【００３５】次に成長温度を５００℃に下げて、第１の
電子供給層チャネル層３としてアンドープＩｎ0.25Ｇａ
0.75Ａｓ層（格子定数５．７5Å）をバッファー層２上
に１５０Åの膜厚に成膜する。
電子供給層チャネル層３としてアンドープＩｎ0.25Ｇａ
0.75Ａｓ層（格子定数５．７5Å）をバッファー層２上
に１５０Åの膜厚に成膜する。
【００３６】次いで成長温度を６００℃に上げて、電子
供給層４してｎ型Ｉｎ0.4Ｇａ0.6Ｐ（格子定数５．６１
Å）層をチャネル層３上に２００Åの膜厚に成膜する。
供給層４してｎ型Ｉｎ0.4Ｇａ0.6Ｐ（格子定数５．６１
Å）層をチャネル層３上に２００Åの膜厚に成膜する。
【００３７】次にキャップ層５としてｎ型ＧａＡｓ層
（格子定数５．６５Å）を電子供給層４上に１０００Å
の膜厚に成膜して、結晶を完成させる。
（格子定数５．６５Å）を電子供給層４上に１０００Å
の膜厚に成膜して、結晶を完成させる。
【００３８】ここではＭＢＥ装置を用いたが、これに代
えてＭＯＣＶＤ法を用いて上述した構成を成長させるこ
とは可能である。
えてＭＯＣＶＤ法を用いて上述した構成を成長させるこ
とは可能である。
【００３９】上述した構成の数値は１つの代表例を示す
ものであり、ＩｎxＧａ1-xＰ層４の膜厚は１００Å以上
臨界膜厚以下とし、ＩｎyＧａ1-yＡｓ層３の膜厚は８０
Å以上臨界膜厚以下とし、ＩｎxＧａ1-xＰ層４のＩｎ組
成は０．４９＞ｘ＞０．３５とし、ＩｎyＧａ1-yＡｓ層
３の組成は０＜y＜０．３とする範囲であれば、いずれ
の数値のものを用いてもよいものである。
ものであり、ＩｎxＧａ1-xＰ層４の膜厚は１００Å以上
臨界膜厚以下とし、ＩｎyＧａ1-yＡｓ層３の膜厚は８０
Å以上臨界膜厚以下とし、ＩｎxＧａ1-xＰ層４のＩｎ組
成は０．４９＞ｘ＞０．３５とし、ＩｎyＧａ1-yＡｓ層
３の組成は０＜y＜０．３とする範囲であれば、いずれ
の数値のものを用いてもよいものである。
【００４０】さらにオーミック電極としてＡｕＧｅ層を
用い、周知の露光技術とリフトオフによってキャップ層
５のｎ型ＧａＡｓ層上にソース電極６とドレイン電極７
を形成する。
用い、周知の露光技術とリフトオフによってキャップ層
５のｎ型ＧａＡｓ層上にソース電極６とドレイン電極７
を形成する。
【００４１】その後、周知の露光技術によってソース電
極６とドレイン電極７との間のキャップ層（ｎ型ＧａＡ
ｓ層）５に、開口寸法０．４μｍの開口部を形成し、キ
ャップ層５をエッチングによって除去してリセス５ａを
形成する。
極６とドレイン電極７との間のキャップ層（ｎ型ＧａＡ
ｓ層）５に、開口寸法０．４μｍの開口部を形成し、キ
ャップ層５をエッチングによって除去してリセス５ａを
形成する。
【００４２】最後に、ゲートメタルとしてＡｌを蒸着
し、リフトオフすることによりゲート電極８をリセス５
ａ内に形成する。
し、リフトオフすることによりゲート電極８をリセス５
ａ内に形成する。
【００４３】図４に示す本発明の実施形態１によれば、
Ｉｎ0.25Ｇａ0.75Ａｓ層３とＩｎ0. 4Ｇａ0.8Ｐ層４とに
おけるΔＥｃは約０．５ｅＶとなり、電子供給層４から
電子がチャネル層３に供給され、チャネル層３内の電子
は電子供給層４と分離されるため、高速で移動すること
ができる。
Ｉｎ0.25Ｇａ0.75Ａｓ層３とＩｎ0. 4Ｇａ0.8Ｐ層４とに
おけるΔＥｃは約０．５ｅＶとなり、電子供給層４から
電子がチャネル層３に供給され、チャネル層３内の電子
は電子供給層４と分離されるため、高速で移動すること
ができる。
【００４４】したがって、図４に示す本発明の実施形態
１に係るＦＥＴの性能を示す相互コンダクタンスｇｍは
従来構造より２０％も増加し、ｇｍ＝５５０ｍＳ／ｍｍ
が得られる。
１に係るＦＥＴの性能を示す相互コンダクタンスｇｍは
従来構造より２０％も増加し、ｇｍ＝５５０ｍＳ／ｍｍ
が得られる。
【００４５】このように、ＧａＡｓの格子定数を中心と
してＧａＡｓ基板１からＧａＡｓ層２の格子定数５．６
５Å／Ｉｎ0.25Ｇａ0.75Ａｓ層３の格子定数５．７5Å
／Ｉｎ0.4Ｇａ0.6Ｐ層４の格子定数５．６１Å／ＧａＡ
ｓ層５の格子定数５．６５Åのように、Ｉｎ0.4Ｇａ0.6
Ｐ層４とＩｎ0.2Ｇａ0.8Ａｓ層３の格子定数が逆方向に
変化するため、格子の歪む方向が逆になり、ストレスが
緩和する。
してＧａＡｓ基板１からＧａＡｓ層２の格子定数５．６
５Å／Ｉｎ0.25Ｇａ0.75Ａｓ層３の格子定数５．７5Å
／Ｉｎ0.4Ｇａ0.6Ｐ層４の格子定数５．６１Å／ＧａＡ
ｓ層５の格子定数５．６５Åのように、Ｉｎ0.4Ｇａ0.6
Ｐ層４とＩｎ0.2Ｇａ0.8Ａｓ層３の格子定数が逆方向に
変化するため、格子の歪む方向が逆になり、ストレスが
緩和する。
【００４６】したがってＩｎyＧａ1-yＡｓの組成を大き
くすることができ、そのΔＥｃが大きくなり、チャネル
層３内の２次電子ガスが多くなり、相互コンダクタンス
ｇｍを増加することができる。
くすることができ、そのΔＥｃが大きくなり、チャネル
層３内の２次電子ガスが多くなり、相互コンダクタンス
ｇｍを増加することができる。
【００４７】（実施形態２） 図５は、図１に示す本発
明に係る半導体装置を電界効果トタンジスタのダブルヘ
テロ構造に適用した場合の例を示す断面図である。
明に係る半導体装置を電界効果トタンジスタのダブルヘ
テロ構造に適用した場合の例を示す断面図である。
【００４８】図５に示す本発明の実施形態２に係る半導
体装置においては、超高真空のＭＢＥ装置を用いて、Ｇ
ａＡｓ基板１上にバッファー層２としてアンドープＧａ
Ａｓ層（格子定数５．６５Å）を成長温度６００℃の下
に５０００Åの膜厚に成膜する。
体装置においては、超高真空のＭＢＥ装置を用いて、Ｇ
ａＡｓ基板１上にバッファー層２としてアンドープＧａ
Ａｓ層（格子定数５．６５Å）を成長温度６００℃の下
に５０００Åの膜厚に成膜する。
【００４９】次に、第１の電子供給層３ａとしてＩｎ
0.4Ｇａ0.6Ｐ層（格子定数５．６１Å）をバッファー層
２上に２００Åの膜厚に成長させる。
0.4Ｇａ0.6Ｐ層（格子定数５．６１Å）をバッファー層
２上に２００Åの膜厚に成長させる。
【００５０】次に成長温度を５００℃に下げて、チャネ
ル層４としてアンドープＩｎ0.25Ｇａ0.75Ａｓ層（格子
定数５．７5Å）を第１の電子供給層３ａ上に１５０Å
の膜厚に成膜する。
ル層４としてアンドープＩｎ0.25Ｇａ0.75Ａｓ層（格子
定数５．７5Å）を第１の電子供給層３ａ上に１５０Å
の膜厚に成膜する。
【００５１】次に成長温度を６００℃に上げて、第２の
電子供給層３ｂとしてｎ型Ｉｎ0.4Ｇａ0.6Ｐ層（格子定
数５．６１Å）をチャネル層４上に２００Åの膜厚に成
膜する。
電子供給層３ｂとしてｎ型Ｉｎ0.4Ｇａ0.6Ｐ層（格子定
数５．６１Å）をチャネル層４上に２００Åの膜厚に成
膜する。
【００５２】次にキャップ層５としてｎ型ＧａＡｓ層
（格子定数５．６５Å）を第２の電子供給層３ｂ上に１
０００Åの膜厚に成膜して、結晶を完成させる。
（格子定数５．６５Å）を第２の電子供給層３ｂ上に１
０００Åの膜厚に成膜して、結晶を完成させる。
【００５３】ここではＭＢＥ装置を用いたが、これに代
えてＭＯＣＶＤ法を用いて上述した構成を成長させるこ
とは可能である。
えてＭＯＣＶＤ法を用いて上述した構成を成長させるこ
とは可能である。
【００５４】上述した構成の数値は１つの代表例を示す
ものであり、ＩｎxＧａ1-xＰ層４の膜厚は１００Å以上
臨界膜厚以下とし、ＩｎyＧａ1-yＡｓ層３の膜厚は８０
Å以上臨界膜厚以下とし、ＩｎxＧａ1-xＰ層４のＩｎ組
成は０．４９＞x＞０．３５とし、ＩｎyＧａ1-yＡｓ層
３の組成は０＜y＜０．３とする範囲であれば、いずれ
のものを用いてもよいものである。
ものであり、ＩｎxＧａ1-xＰ層４の膜厚は１００Å以上
臨界膜厚以下とし、ＩｎyＧａ1-yＡｓ層３の膜厚は８０
Å以上臨界膜厚以下とし、ＩｎxＧａ1-xＰ層４のＩｎ組
成は０．４９＞x＞０．３５とし、ＩｎyＧａ1-yＡｓ層
３の組成は０＜y＜０．３とする範囲であれば、いずれ
のものを用いてもよいものである。
【００５５】次にオーミック電極としてＡｕＧｅ層を用
い、周知の露光技術とリフトオフによってキャップ層５
のｎ型ＧａＡｓ上にソース電極６とドレイン電極７とを
形成する。
い、周知の露光技術とリフトオフによってキャップ層５
のｎ型ＧａＡｓ上にソース電極６とドレイン電極７とを
形成する。
【００５６】その後、周知の露光技術によってソース電
極６とドレイン電極７との間に、開口寸法０．４μｍの
開口部を形成し、キャップ層５のｎ型ＧａＡｓをエッチ
ングによって除去しリセス５ａを形成する。
極６とドレイン電極７との間に、開口寸法０．４μｍの
開口部を形成し、キャップ層５のｎ型ＧａＡｓをエッチ
ングによって除去しリセス５ａを形成する。
【００５７】最後に、ゲートメタルとしてＡｌを蒸着
し、リフトオフすることによりゲート電極８をリセス５
ａ内に形成する。
し、リフトオフすることによりゲート電極８をリセス５
ａ内に形成する。
【００５８】図５に示す本発明の実施形態２によれば、
Ｉｎ0.25Ｇａ0.75Ａｓ層３（３ａ，３ｂ）とＩｎ0.4Ｇ
ａ0.6Ｐ層４との間のΔＥｃは約０．５ｅＶになり、２
つの電子供給層３ａ，３ｂから電子がチャネル層４に供
給され、チャネル層４内の電子は電子供給層３ａ，３ｂ
と分離されるため、高速で移動することができる。
Ｉｎ0.25Ｇａ0.75Ａｓ層３（３ａ，３ｂ）とＩｎ0.4Ｇ
ａ0.6Ｐ層４との間のΔＥｃは約０．５ｅＶになり、２
つの電子供給層３ａ，３ｂから電子がチャネル層４に供
給され、チャネル層４内の電子は電子供給層３ａ，３ｂ
と分離されるため、高速で移動することができる。
【００５９】したがって図５に示す本発明の実施形態２
に係るＦＥＴの性能を示す相互コンダクタンスｇｍは従
来構造より３０％も増加し、相互コンダクタンスｇｍ＝
６００ｍＳ／ｍｍが得られる。
に係るＦＥＴの性能を示す相互コンダクタンスｇｍは従
来構造より３０％も増加し、相互コンダクタンスｇｍ＝
６００ｍＳ／ｍｍが得られる。
【００６０】このように、ＧａＡｓの格子定数を中心と
して、ＧａＡｓ基板１からＧａＡｓ層２の格子定数５．
６５Å／Ｉｎ0.4Ｇａ0.6Ｐ層３ａの格子定数５．６１Å
／Ｉｎ0.25Ｇａ0.75Ａｓ層４の格子定数５．７5Å／Ｉ
ｎ0.4Ｇａ0.6Ｐ層３ｂの格子定数５．６１Å／ＧａＡｓ
層５の格子定数５．６５Åのように、Ｉｎ0.4Ｇａ0.6Ｐ
層３ａ，３ｂとＩｎ0.2Ｇａ0.8Ａｓ層４の格子定数が逆
方向に変化するため、格子の歪み方向が逆になり、スト
レスが緩和する。そのため、ＩｎyＧａ1-yＡｓの組成を
大きくすることができ、ΔＥｃが大きくなり、チャネル
層４内の２次電子ガスが多くなり、相互コンダクタンス
ｇｍが増加する。
して、ＧａＡｓ基板１からＧａＡｓ層２の格子定数５．
６５Å／Ｉｎ0.4Ｇａ0.6Ｐ層３ａの格子定数５．６１Å
／Ｉｎ0.25Ｇａ0.75Ａｓ層４の格子定数５．７5Å／Ｉ
ｎ0.4Ｇａ0.6Ｐ層３ｂの格子定数５．６１Å／ＧａＡｓ
層５の格子定数５．６５Åのように、Ｉｎ0.4Ｇａ0.6Ｐ
層３ａ，３ｂとＩｎ0.2Ｇａ0.8Ａｓ層４の格子定数が逆
方向に変化するため、格子の歪み方向が逆になり、スト
レスが緩和する。そのため、ＩｎyＧａ1-yＡｓの組成を
大きくすることができ、ΔＥｃが大きくなり、チャネル
層４内の２次電子ガスが多くなり、相互コンダクタンス
ｇｍが増加する。
【００６１】
【発明の効果】以上のように本発明によれば、チャネル
層と電子供給層との格子定数を逆方向に変化する設定と
したため、格子の歪み方向が逆になり、ストレスを緩和
することができ、そのため、チャネル層の組成を大きく
することができ、チャネル層と電子供給層とのΔＥｃが
大きくなり、チャネル層内の２次電子ガスが多くなり、
相互コンダクタンスｇｍを増加することができる。
層と電子供給層との格子定数を逆方向に変化する設定と
したため、格子の歪み方向が逆になり、ストレスを緩和
することができ、そのため、チャネル層の組成を大きく
することができ、チャネル層と電子供給層とのΔＥｃが
大きくなり、チャネル層内の２次電子ガスが多くなり、
相互コンダクタンスｇｍを増加することができる。
【図１】本発明に係る半導体装置を示す断面図である。
【図２】（ａ），（ｂ）は、本発明と従来例とにおける
臨界膜厚と組成の関係を示す図である。
臨界膜厚と組成の関係を示す図である。
【図３】本発明における格子定数と、基板からの距離と
を示す図である。
を示す図である。
【図４】図１に示す本発明に係る半導体装置を電界効果
トタンジスタのシングルヘテロ構造に適用した場合の例
を示す断面図である。
トタンジスタのシングルヘテロ構造に適用した場合の例
を示す断面図である。
【図５】図１に示す本発明に係る半導体装置を電界効果
トタンジスタのダブルヘテロ構造に適用した場合の例を
示す断面図である。
トタンジスタのダブルヘテロ構造に適用した場合の例を
示す断面図である。
【図６】従来例に係る半導体装置を示す断面図である。
１ 基板 ２ バッファー層 ３ チャネル層 ４ 電子供給層 ５ キャップ層 ６ ソース電極 ７ ドレイン電極 ８ ゲート電極
Claims (5)
- 【請求項１】 半導体基板上に、バッファー層，チャネ
ル層，電子供給層，キャップ層を順に積層した半導体装
置であって、 前記チャネル層と前記電子供給層との格子定数を、前記
半導体基板及びバッファー層の格子定数を中心として、
逆に歪ませて設定したことを特徴とする半導体装置。 - 【請求項２】 電界効果トタンジスタのシングルヘテロ
構造に適用したことを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 電界効果トタンジスタのダブルヘテロ構
造に適用したことを特徴とする請求項１に記載の半導体
装置。 - 【請求項４】 前記電子供給層の膜厚は１００Å以上臨
界膜厚以下とし、チャネル層の膜厚は８０Å以上臨界膜
厚以下としたことを特徴とする請求項１に記載の半導体
装置。 - 【請求項５】 前記電子供給層としてのＩｎxＧａ1-xＰ
層のＩｎ組成は０．４９＞ｘ＞０．３５とし、前記チャ
ネル層としてのＩｎyＧａ1-yＡｓ層の組成は０＜y＜
０．３とする範囲に設定したことを特徴とする請求項１
又は４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841299A JP2000357791A (ja) | 1999-06-15 | 1999-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841299A JP2000357791A (ja) | 1999-06-15 | 1999-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357791A true JP2000357791A (ja) | 2000-12-26 |
Family
ID=15867656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16841299A Pending JP2000357791A (ja) | 1999-06-15 | 1999-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022440B2 (en) | 2003-02-12 | 2011-09-20 | Sumitomo Chemical Company, Limited | Compound semiconductor epitaxial substrate and manufacturing method thereof |
-
1999
- 1999-06-15 JP JP16841299A patent/JP2000357791A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022440B2 (en) | 2003-02-12 | 2011-09-20 | Sumitomo Chemical Company, Limited | Compound semiconductor epitaxial substrate and manufacturing method thereof |
| US8395187B2 (en) | 2003-02-12 | 2013-03-12 | Sumitomo Chemical Company, Limited | Compound semiconductor epitaxial substrate and manufacturing method thereof |
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