JP2000330830A - Ｃｐｕ故障検知方法及びそれに用いる監視回路 - Google Patents
Ｃｐｕ故障検知方法及びそれに用いる監視回路Info
- Publication number
- JP2000330830A JP2000330830A JP11141529A JP14152999A JP2000330830A JP 2000330830 A JP2000330830 A JP 2000330830A JP 11141529 A JP11141529 A JP 11141529A JP 14152999 A JP14152999 A JP 14152999A JP 2000330830 A JP2000330830 A JP 2000330830A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- circuit
- monitoring circuit
- test
- monitoring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 内部バス上のデータを用いる必要がなく、Ｃ
ＰＵのクロック速度向上やキャッシュメモリ採用等の制
約を受けることがなく、１重系のＣＰＵにより行え、し
かも２重系に比べ、回路の単純化、部品点数の削減が可
能となるＣＰＵ故障検知方法及びそれに用いる監視回路
を提供すること。 【解決手段】 ＣＰＵ１の監視プログラムを起動してテ
ストデータをＣＰＵの外部に設けた監視回路２に出力
し、該監視回路から得られるテストデータに対応するテ
スト結果データと監視プログラムを実行して得られるテ
スト結果データとをＣＰＵで比較する一方、監視回路２
から得られるテストデータに対応するテスト結果データ
と監視プログラムを実行して得られるテスト結果データ
とを監視回路で比較し、いずれかの比較結果が不一致の
ときにＣＰＵ１が故障していると検知することを特徴と
する。
ＰＵのクロック速度向上やキャッシュメモリ採用等の制
約を受けることがなく、１重系のＣＰＵにより行え、し
かも２重系に比べ、回路の単純化、部品点数の削減が可
能となるＣＰＵ故障検知方法及びそれに用いる監視回路
を提供すること。 【解決手段】 ＣＰＵ１の監視プログラムを起動してテ
ストデータをＣＰＵの外部に設けた監視回路２に出力
し、該監視回路から得られるテストデータに対応するテ
スト結果データと監視プログラムを実行して得られるテ
スト結果データとをＣＰＵで比較する一方、監視回路２
から得られるテストデータに対応するテスト結果データ
と監視プログラムを実行して得られるテスト結果データ
とを監視回路で比較し、いずれかの比較結果が不一致の
ときにＣＰＵ１が故障していると検知することを特徴と
する。
Description
【０００１】
【発明の属する技術分野】この発明は、フェイルセーフ
が要求される例えば鉄道信号用のコンピュータの中央処
理装置（以下、ＣＰＵという。）の故障検知方法及びそ
れに用いる監視回路に関するものである。
が要求される例えば鉄道信号用のコンピュータの中央処
理装置（以下、ＣＰＵという。）の故障検知方法及びそ
れに用いる監視回路に関するものである。
【０００２】
【従来の技術】従来の技術として代表的なものは、図５
に示すＡ系、Ｂ系の２重系からなるバス同期方式があげ
られる。この方式は、複数のＣＰＵが共通のクロックで
同期して動作し、同一の処理を行い、バス上のデータを
マシンサイクルごとに比較回路で比較する。そして、バ
ス上のデータが不一致になるとＣＰＵの故障を検出する
ようになっている。
に示すＡ系、Ｂ系の２重系からなるバス同期方式があげ
られる。この方式は、複数のＣＰＵが共通のクロックで
同期して動作し、同一の処理を行い、バス上のデータを
マシンサイクルごとに比較回路で比較する。そして、バ
ス上のデータが不一致になるとＣＰＵの故障を検出する
ようになっている。
【０００３】ところで、前記従来のバス同期方式では、
ＣＰＵのクロック速度向上やキャッシュメモリ採用を考
えた場合、下記理由のため実現が困難になりつつある。 ＣＰＵの速度向上に対し、バス上のデータの比較回路
の速度が対応していくのに限界がある。 ＣＰＵの同期をとるのに困難がある。 キャッシュメモリに用いるバスと、比較に用いるバス
が異なっていることがあり、この場合ＣＰＵ内部でキャ
ッシュメモリの内容が隠蔽されてしまう。また、バス同
期方式は、２重系構成であり、１重系のものに比べ回路
が複雑で部品点数が多い。
ＣＰＵのクロック速度向上やキャッシュメモリ採用を考
えた場合、下記理由のため実現が困難になりつつある。 ＣＰＵの速度向上に対し、バス上のデータの比較回路
の速度が対応していくのに限界がある。 ＣＰＵの同期をとるのに困難がある。 キャッシュメモリに用いるバスと、比較に用いるバス
が異なっていることがあり、この場合ＣＰＵ内部でキャ
ッシュメモリの内容が隠蔽されてしまう。また、バス同
期方式は、２重系構成であり、１重系のものに比べ回路
が複雑で部品点数が多い。
【０００４】
【発明が解決しようとする課題】そこでこの発明は、前
記のような従来の問題点を解決し、内部バス上のデータ
を用いる必要がなく、ＣＰＵのクロック速度向上やキャ
ッシュメモリ採用等の制約を受けることがなく、１重系
のＣＰＵにより行え、しかも２重系に比べ、回路の単純
化、部品点数の削減が可能となるＣＰＵ故障検知方法及
びそれに用いる監視回路を提供することを目的とする。
記のような従来の問題点を解決し、内部バス上のデータ
を用いる必要がなく、ＣＰＵのクロック速度向上やキャ
ッシュメモリ採用等の制約を受けることがなく、１重系
のＣＰＵにより行え、しかも２重系に比べ、回路の単純
化、部品点数の削減が可能となるＣＰＵ故障検知方法及
びそれに用いる監視回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
め、請求項１に係わるＣＰＵ故障検知方法の発明は、Ｃ
ＰＵの監視プログラムを起動してテストデータをＣＰＵ
の外部に設けた監視回路に出力し、該監視回路から得ら
れるテストデータに対応するテスト結果データと監視プ
ログラムを実行して得られるテスト結果データとをＣＰ
Ｕで比較する一方、監視回路から得られるテストデータ
に対応するテスト結果データと監視プログラムを実行し
て得られるテスト結果データとを監視回路で比較し、い
ずれかの比較結果が不一致のときにＣＰＵが故障してい
ると検知することを特徴とする。
め、請求項１に係わるＣＰＵ故障検知方法の発明は、Ｃ
ＰＵの監視プログラムを起動してテストデータをＣＰＵ
の外部に設けた監視回路に出力し、該監視回路から得ら
れるテストデータに対応するテスト結果データと監視プ
ログラムを実行して得られるテスト結果データとをＣＰ
Ｕで比較する一方、監視回路から得られるテストデータ
に対応するテスト結果データと監視プログラムを実行し
て得られるテスト結果データとを監視回路で比較し、い
ずれかの比較結果が不一致のときにＣＰＵが故障してい
ると検知することを特徴とする。
【０００６】請求項２に係わる監視回路の発明は、請求
項１に用いる監視回路であって、ＣＰＵからのテストデ
ータの入力周期間隔を監視する周期監視回路と、このテ
ストデータに対するテスト結果データがＣＰＵから出力
されるまでの時間を監視する応答監視回路と、入力した
テストデータに対する結果データを予め記憶しているテ
スト結果データ格納回路と、このテスト結果格納データ
とＣＰＵから出力されるテスト結果データを比較する比
較回路と、を具えていることを特徴とする。
項１に用いる監視回路であって、ＣＰＵからのテストデ
ータの入力周期間隔を監視する周期監視回路と、このテ
ストデータに対するテスト結果データがＣＰＵから出力
されるまでの時間を監視する応答監視回路と、入力した
テストデータに対する結果データを予め記憶しているテ
スト結果データ格納回路と、このテスト結果格納データ
とＣＰＵから出力されるテスト結果データを比較する比
較回路と、を具えていることを特徴とする。
【０００７】
【発明の実施の形態】この発明の一実施の形態を図面を
参照して説明する。図１はＣＰＵの故障検知の方法を示
す全体概略図、図２は図１のＣＰＵにおける監視プログ
ラムと監視回路の詳細図、図３は監視プログラムと監視
回路の処理の流れを示すフローチャート、図４は監視回
路の動作タイミング図である。
参照して説明する。図１はＣＰＵの故障検知の方法を示
す全体概略図、図２は図１のＣＰＵにおける監視プログ
ラムと監視回路の詳細図、図３は監視プログラムと監視
回路の処理の流れを示すフローチャート、図４は監視回
路の動作タイミング図である。
【０００８】コンピュータのハードウェアの故障として
は、Ｉ.ＣＰＵの故障（命令語の異常）、II.外乱等によ
るデータの誤りが考えられる。以下に各々の故障検知方
法を説明する。 Ｉ.ＣＰＵの故障検知 （１）概要 ＣＰＵの故障（命令語の異常）を検出する方法は、図１
に示すＣＰＵ１の監視プログラムによるＣＰＵの命令語
の診断によって行う。この監視プログラムは高頻度の周
期で動作し、テストプログラムを用いて命令語の診断を
行う。アプリケーションはこの監視プログラムで診断し
ている命令語のみを用いた構成とすることにより、ＣＰ
Ｕ１の故障による誤りを回避することが可能となる。し
かし、このようなＣＰＵ１の構成のみではＣＰＵの故障
が発生した際、確実に監視プログラムが故障検知できる
かどうか保証できない。この問題を解決するため、ＣＰ
Ｕ１の外部に監視回路２を設け、監視プログラムが正常
に動作しているかを診断する。図１の構成は、監視回路
２もＣＰＵ１と同様に正常に動作しているかを診断する
必要があるため、監視回路２の動作状態をＣＰＵ１の監
視プログラムで入力し、診断する。この監視回路２によ
るＣＰＵ１の診断と、ＣＰＵ１による監視回路２の診断
を行う相互的な故障診断（相互動作監視機能）によりＣ
ＰＵ１の故障検知を可能とする。
は、Ｉ.ＣＰＵの故障（命令語の異常）、II.外乱等によ
るデータの誤りが考えられる。以下に各々の故障検知方
法を説明する。 Ｉ.ＣＰＵの故障検知 （１）概要 ＣＰＵの故障（命令語の異常）を検出する方法は、図１
に示すＣＰＵ１の監視プログラムによるＣＰＵの命令語
の診断によって行う。この監視プログラムは高頻度の周
期で動作し、テストプログラムを用いて命令語の診断を
行う。アプリケーションはこの監視プログラムで診断し
ている命令語のみを用いた構成とすることにより、ＣＰ
Ｕ１の故障による誤りを回避することが可能となる。し
かし、このようなＣＰＵ１の構成のみではＣＰＵの故障
が発生した際、確実に監視プログラムが故障検知できる
かどうか保証できない。この問題を解決するため、ＣＰ
Ｕ１の外部に監視回路２を設け、監視プログラムが正常
に動作しているかを診断する。図１の構成は、監視回路
２もＣＰＵ１と同様に正常に動作しているかを診断する
必要があるため、監視回路２の動作状態をＣＰＵ１の監
視プログラムで入力し、診断する。この監視回路２によ
るＣＰＵ１の診断と、ＣＰＵ１による監視回路２の診断
を行う相互的な故障診断（相互動作監視機能）によりＣ
ＰＵ１の故障検知を可能とする。
【０００９】以下に、図面を参照しながら実施の形態を
さらに詳しく説明する。 （２）監視プログラム、監視回路の機能 （ア）監視プログラム 図２の監視プログラムにおける各ブロックの説明を以下
に示す。 テストデータ選択 テストデータを選別し、監視回路２に対してそのテスト
データを出力する。 テストプログラム実行 テストデータを基に、テストプログラムを実行する。こ
のテストプログラムでは、アプリケーションで使用する
全ての命令を順次実行する。 テスト結果 テストプログラム実行によって得られるテスト結果を、
監視回路２の比較回路３に出力する。 テスト結果比較 テストプログラム実行結果と監視回路２のテスト結果格
納回路４のデータが一致するか比較する。データが不一
致であった場合、ＣＰＵ１が故障と判断し出力を停止さ
せる。 回路診断 監視回路２の故障検知を行うため、監視回路２の診断回
路（周期監視回路５、比較回路３、応答監視回路６）の
結果が全て正常であることを診断する。いずれかの診断
回路が異常であった場合、監視回路２が故障と判断し出
力を停止する。 （イ）監視回路 図２の監視回路における各ブロックの説明を以下に示
す。 周期監視回路５ 周期的に監視プログラムから出力されるテストデータの
周期時間監視を行う。 テスト結果データ格納回路４ テストデータに対するテスト結果が格納されている。 比較回路３ テスト結果データ格納回路４のデータとＣＰＵ１からの
テスト結果データが一致するか比較する。 応答監視回路６ ＣＰＵ１がテストデータを出力してからテスト結果デー
タを出力するまでの時間を監視する。 フェールセーフＡＮＤ回路７ 周期監視回路５、比較回路３、応答監視回路６の結果が
全て正常であることをチェックする。チェックする回路
が故障したとき、及びフェールセーフＡＮＤ回路そのも
のの故障検知時には出力を停止するフェールセーフなＡ
ＮＤ回路。一例として、周期監視回路５、比較回路３、
応答監視回路６からの結果出力を正常であれば交番信号
となるようにし、フェールセーフＡＮＤはその交番信号
が得られることにより、正常と判断する。
さらに詳しく説明する。 （２）監視プログラム、監視回路の機能 （ア）監視プログラム 図２の監視プログラムにおける各ブロックの説明を以下
に示す。 テストデータ選択 テストデータを選別し、監視回路２に対してそのテスト
データを出力する。 テストプログラム実行 テストデータを基に、テストプログラムを実行する。こ
のテストプログラムでは、アプリケーションで使用する
全ての命令を順次実行する。 テスト結果 テストプログラム実行によって得られるテスト結果を、
監視回路２の比較回路３に出力する。 テスト結果比較 テストプログラム実行結果と監視回路２のテスト結果格
納回路４のデータが一致するか比較する。データが不一
致であった場合、ＣＰＵ１が故障と判断し出力を停止さ
せる。 回路診断 監視回路２の故障検知を行うため、監視回路２の診断回
路（周期監視回路５、比較回路３、応答監視回路６）の
結果が全て正常であることを診断する。いずれかの診断
回路が異常であった場合、監視回路２が故障と判断し出
力を停止する。 （イ）監視回路 図２の監視回路における各ブロックの説明を以下に示
す。 周期監視回路５ 周期的に監視プログラムから出力されるテストデータの
周期時間監視を行う。 テスト結果データ格納回路４ テストデータに対するテスト結果が格納されている。 比較回路３ テスト結果データ格納回路４のデータとＣＰＵ１からの
テスト結果データが一致するか比較する。 応答監視回路６ ＣＰＵ１がテストデータを出力してからテスト結果デー
タを出力するまでの時間を監視する。 フェールセーフＡＮＤ回路７ 周期監視回路５、比較回路３、応答監視回路６の結果が
全て正常であることをチェックする。チェックする回路
が故障したとき、及びフェールセーフＡＮＤ回路そのも
のの故障検知時には出力を停止するフェールセーフなＡ
ＮＤ回路。一例として、周期監視回路５、比較回路３、
応答監視回路６からの結果出力を正常であれば交番信号
となるようにし、フェールセーフＡＮＤはその交番信号
が得られることにより、正常と判断する。
【００１０】（３）動作内容 図３は監視プログラムと監視回路の処理の流れを示す。
処理内容は以下の通りである。 処理１：図３ （ア）定周期起動によりＣＰＵ１の監視プログラムが起
動され、テストデータを選択し、監視回路２へそのテス
トデータを出力する。 （イ）監視回路のテスト結果データ格納回路４はテスト
データに対する結果を比較回路３、および監視プログラ
ムのテスト結果へ出力する。 （ウ）監視回路の周期監視回路５は、テストデータの入
力間隔を用いて、監視プログラムの定周期起動時間の監
視を行う。 処理２：図３ （ア）監視プログラムではテストデータを用いてテスト
プログラムを行い、命令語の診断を行う。 処理３：図３ （ア）テストプログラムの結果は監視回路の比較回路３
に出力し、比較回路はテスト結果データ格納回路４のデ
ータとテスト結果データとを比較する。 （イ）監視回路の応答監視回路６は、テストデータの入
力からテスト結果データの入力までの時間を監視する。 処理４：図３ （ア）監視プログラムでは、テスト結果データと監視回
路のテスト結果データ格納回路４からのデータを比較す
る。比較結果が不一致の場合はＣＰＵ１を停止させる。 処理５：図３ （ア）結果データが正常（比較結果が一致の場合）であ
れば、監視プログラムは最後に、監視回路の周期監視回
路５、比較回路３、および応答監視回路６の結果が正常
であることの確認を行う。このとき、正常Ｒリレー８は
動作しつづける。 （イ）監視回路は周期監視回路５、比較回路３、応答監
視回路６の結果をフェールセーフＡＮＤ回路７によって
照査する。異常を検知した場合は、正常Ｒリレー８を落
下させる。このリレー８の落下によりＣＰＵ１が停止さ
れ、安全性が確保される。
処理内容は以下の通りである。 処理１：図３ （ア）定周期起動によりＣＰＵ１の監視プログラムが起
動され、テストデータを選択し、監視回路２へそのテス
トデータを出力する。 （イ）監視回路のテスト結果データ格納回路４はテスト
データに対する結果を比較回路３、および監視プログラ
ムのテスト結果へ出力する。 （ウ）監視回路の周期監視回路５は、テストデータの入
力間隔を用いて、監視プログラムの定周期起動時間の監
視を行う。 処理２：図３ （ア）監視プログラムではテストデータを用いてテスト
プログラムを行い、命令語の診断を行う。 処理３：図３ （ア）テストプログラムの結果は監視回路の比較回路３
に出力し、比較回路はテスト結果データ格納回路４のデ
ータとテスト結果データとを比較する。 （イ）監視回路の応答監視回路６は、テストデータの入
力からテスト結果データの入力までの時間を監視する。 処理４：図３ （ア）監視プログラムでは、テスト結果データと監視回
路のテスト結果データ格納回路４からのデータを比較す
る。比較結果が不一致の場合はＣＰＵ１を停止させる。 処理５：図３ （ア）結果データが正常（比較結果が一致の場合）であ
れば、監視プログラムは最後に、監視回路の周期監視回
路５、比較回路３、および応答監視回路６の結果が正常
であることの確認を行う。このとき、正常Ｒリレー８は
動作しつづける。 （イ）監視回路は周期監視回路５、比較回路３、応答監
視回路６の結果をフェールセーフＡＮＤ回路７によって
照査する。異常を検知した場合は、正常Ｒリレー８を落
下させる。このリレー８の落下によりＣＰＵ１が停止さ
れ、安全性が確保される。
【００１１】（４）動作タイミング 図４に監視プログラムの動作タイミングを示す。各記号
の意味は以下の通り。 （ア）ΔＴ１ 交番信号のオン／オフの周期を示す。ΔＴ２の２周期分
となる。 （イ）ΔＴ２ 監視プログラムの起動周期を示す。監視回路の周期監視
回路５ではこのΔＴ２の時間監視を行う。 （ウ）ΔＴ３ 監視プログラムの実行時間を示す。監視回路の応答監視
回路６ではこのΔＴ３の時間監視を行う。アプリケーシ
ョン実行中にＣＰＵ１の故障が発生した場合、外部に故
障の影響が及ばないようにする必要がある。監視プログ
ラムを高頻度の周期（ΔＴ２）で行うことにより、故障
の影響の拡散が起こる前に故障検知することが可能とな
る。
の意味は以下の通り。 （ア）ΔＴ１ 交番信号のオン／オフの周期を示す。ΔＴ２の２周期分
となる。 （イ）ΔＴ２ 監視プログラムの起動周期を示す。監視回路の周期監視
回路５ではこのΔＴ２の時間監視を行う。 （ウ）ΔＴ３ 監視プログラムの実行時間を示す。監視回路の応答監視
回路６ではこのΔＴ３の時間監視を行う。アプリケーシ
ョン実行中にＣＰＵ１の故障が発生した場合、外部に故
障の影響が及ばないようにする必要がある。監視プログ
ラムを高頻度の周期（ΔＴ２）で行うことにより、故障
の影響の拡散が起こる前に故障検知することが可能とな
る。
【００１２】II.外乱等によるデータの誤り検出 監視プログラム、監視回路２の故障診断方法により、Ｃ
ＰＵ１の命令語の異常を検出することが可能である。し
かし、この故障検知方法では外乱等によるデータの誤り
の検出を行うことはできない。
ＰＵ１の命令語の異常を検出することが可能である。し
かし、この故障検知方法では外乱等によるデータの誤り
の検出を行うことはできない。
【００１３】
【発明の効果】この発明方法は前記のようであって、Ｃ
ＰＵの監視プログラムを起動してテストデータをＣＰＵ
の外部に設けた監視回路に出力し、該監視回路から得ら
れるテストデータに対応するテスト結果データと監視プ
ログラムを実行して得られるテスト結果データとをＣＰ
Ｕで比較する一方、監視回路から得られるテストデータ
に対応するテスト結果データと監視プログラムを実行し
て得られるテスト結果データとを監視回路で比較し、い
ずれかの比較結果が不一致のときにＣＰＵが故障してい
ると検知するので、従来のように内部バス上のデータを
用いることがなく、したがってＣＰＵの制約を受けるこ
とがなくなる。また、ＣＰＵは１重系となるので、２重
系のに比べ回路の単純化、部品の削減が図れるという優
れた効果がある。
ＰＵの監視プログラムを起動してテストデータをＣＰＵ
の外部に設けた監視回路に出力し、該監視回路から得ら
れるテストデータに対応するテスト結果データと監視プ
ログラムを実行して得られるテスト結果データとをＣＰ
Ｕで比較する一方、監視回路から得られるテストデータ
に対応するテスト結果データと監視プログラムを実行し
て得られるテスト結果データとを監視回路で比較し、い
ずれかの比較結果が不一致のときにＣＰＵが故障してい
ると検知するので、従来のように内部バス上のデータを
用いることがなく、したがってＣＰＵの制約を受けるこ
とがなくなる。また、ＣＰＵは１重系となるので、２重
系のに比べ回路の単純化、部品の削減が図れるという優
れた効果がある。
【図１】この発明の一実施の形態のＣＰＵ故障検知方法
を示す全体概略図である。
を示す全体概略図である。
【図２】図１のＣＰＵにおける監視プログラムと監視回
路の詳細図である。
路の詳細図である。
【図３】監視プログラムと監視回路の処理の流れを示す
フローチャートである。
フローチャートである。
【図４】監視回路の動作タイミング図である。
【図５】従来のバス同期方式の概略図である。
１ ＣＰＵ ２ 監視回路 ３ 比較回路 ４ テスト結果格納回路 ５ 周期監視回路 ６ 応答監視回路 ７ フェールセーフＡＮＤ回路 ８ 正常Ｒリレー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角山 義博 東京都大田区仲池上２−20−２ 大同信号 株式会社内 Ｆターム(参考） 5B042 GC02 JJ04 JJ15 JJ29
Claims (2)
- 【請求項１】 ＣＰＵの監視プログラムを起動してテス
トデータをＣＰＵの外部に設けた監視回路に出力し、該
監視回路から得られる前記テストデータに対応するテス
ト結果データと前記監視プログラムを実行して得られる
テスト結果データとをＣＰＵで比較する一方、前記監視
回路から得られる前記テストデータに対応するテスト結
果データと前記監視プログラムを実行して得られるテス
ト結果データとを前記監視回路で比較し、いずれかの比
較結果が不一致のときにＣＰＵが故障していると検知す
ることを特徴とするＣＰＵ故障検知方法。 - 【請求項２】 請求項１に用いる監視回路であって、Ｃ
ＰＵからのテストデータの入力周期間隔を監視する周期
監視回路と、このテストデータに対するテスト結果デー
タがＣＰＵから出力されるまでの時間を監視する応答監
視回路と、入力したテストデータに対する結果データを
予め記憶しているテスト結果データ格納回路と、このテ
スト結果格納データとＣＰＵから出力されるテスト結果
データを比較する比較回路と、を具えていることを特徴
とする監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141529A JP2000330830A (ja) | 1999-05-21 | 1999-05-21 | Ｃｐｕ故障検知方法及びそれに用いる監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141529A JP2000330830A (ja) | 1999-05-21 | 1999-05-21 | Ｃｐｕ故障検知方法及びそれに用いる監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000330830A true JP2000330830A (ja) | 2000-11-30 |
Family
ID=15294102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141529A Pending JP2000330830A (ja) | 1999-05-21 | 1999-05-21 | Ｃｐｕ故障検知方法及びそれに用いる監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000330830A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122831A (ja) * | 2007-11-13 | 2009-06-04 | Mitsubishi Electric Corp | 電子制御装置 |
-
1999
- 1999-05-21 JP JP11141529A patent/JP2000330830A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009122831A (ja) * | 2007-11-13 | 2009-06-04 | Mitsubishi Electric Corp | 電子制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4330547B2 (ja) | 情報処理システムの制御方法、情報処理システム、情報処理システムの制御プログラム、冗長構成制御装置 | |
| EP2175372B1 (en) | Computer apparatus and processor diagnostic method | |
| JP2573508B2 (ja) | ディジタルロジック同期モニター方法および装置 | |
| KR100296984B1 (ko) | 전자제어장치용감시시스템 | |
| KR20190035480A (ko) | 마이크로 컨트롤러 및 마이크로 컨트롤러의 제어방법 | |
| JP2000330830A (ja) | Ｃｐｕ故障検知方法及びそれに用いる監視回路 | |
| JP3063334B2 (ja) | 高信頼度化情報処理装置 | |
| JPH03179538A (ja) | データ処理システム | |
| JP3746957B2 (ja) | 論理分割システムの制御方法 | |
| JP4613019B2 (ja) | コンピュータシステム | |
| JP3652232B2 (ja) | マイクロコンピュータのエラー検出方法及びエラー検出回路及びマイクロコンピュータシステム | |
| JPH1115661A (ja) | Ｃｐｕの自己診断方法 | |
| JP2000259444A (ja) | データ処理装置及びその試験方法 | |
| JPS5931738B2 (ja) | 計算機システムの並列三重系構成方法 | |
| JPH0695902A (ja) | プロセッサ二重化方式の情報処理装置 | |
| JPH08263455A (ja) | マルチ・プロセッサ・システムにおける故障プロセッサのデグレード方式 | |
| JPS6290068A (ja) | 予備系監視方式 | |
| JP3055249B2 (ja) | プロセッサのデバッグ方式 | |
| JP2003345676A (ja) | 二重化メモリシステム | |
| JPH1139032A (ja) | マルチｃｐｕ型集中監視装置 | |
| JPH0498326A (ja) | マイクロプロセッサ | |
| JPS60195649A (ja) | マイクロプログラム制御型デ−タ処理装置におけるエラ−報告方式 | |
| JPH02148333A (ja) | マルチプロセッサシステムの異常診断方式 | |
| JPH06259270A (ja) | プロセッサ異常判定回路 | |
| JPH03233734A (ja) | 耐故障制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050114 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060725 |