JP2000322378A - プログラム可能クロックシフトを用いた調節可能データ遅延 - Google Patents

Abstract

(57)【要約】 【課題】データ伝送回路にプログラム可能クロック遷移
を用いた調節可能データ遅延を備えることにより、異な
る長さおよび伝搬速度を有する伝送線路上で伝送される
信号の正確なタイミングを確保すること。 【解決手段】送り側回路と、該送り側回路に接続される
受け側回路と、該送り側回路と該受け側回路との間の通
信線路と、該通信線路内のマスタラッチであって、該マ
スタラッチ出力のタイミングが第１のクロック信号によ
って制御されるマスタラッチと、該通信線路内のスレー
ブラッチであって、該スレーブラッチ出力のタイミング
が第２のクロック信号によって制御されるスレーブラッ
チと、該第１および該第２のクロック信号を互いに関連
して制御し、該第１のクロック信号と該第２のクロック
信号との間の関係を選択的に可変する可変遅延回路と、
を含む回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ伝送回路の分
野に関し、より詳細には、異なる長さおよび伝搬速度を
有する伝送線路上で伝送される信号の正確なタイミング
を確保するデータ伝送回路に関する。

【０００２】

【従来の技術】データは伝送線路で１つの回路から別の
回路へ伝送される。伝送線路の長さは、２つの回路間の
距離によって決定されることが多い。第１の回路により
データが送られてから第２の回路によりデータが受け取
られるまでの時間間隔は、たいてい伝送線路の長さの関
数である。

【０００３】システムのクロック速度が増加した場合、
データが伝送線路を移動するのに要する実際の時間は変
化しないが、相対時間が変化する。クロック速度が約３
０％増加した場合、以前は２クロックサイクルで伝送線
路を移動していたデータ信号が、３クロックサイクルを
要するようになる。従来技術において、解決策の１つ
は、システムのクロック速度を決して変更しないことで
ある。しかしながら、これは後々のシステムの変更およ
び性能向上を制限する。また、異なるクロック速度でシ
ステムを試験することを困難にする。

【０００４】また、１つの回路から別の回路にデータが
伝送されるとき、異なる伝送線路を移動する多くの信号
間の相対タイミングを同一に保つことを確実にするの
が、しばしば望ましい。すべての伝送線路が互いに同一
の長さであったり、またはほぼ同一の長さである場合、
同一の相対タイミングを維持することはかなり容易であ
る。しかしながら、多くのアプリケーションにおいて、
伝送線路同士の長さの相違が十分に大きく、互いに異な
る長さを有する２つの異なる伝送線路で送られるデータ
間のタイミングスキュー（skew）が起こる。このタイミ
ングスキューが十分に大きくなった場合、第１の伝送線
路上で互いに関連するデータの信頼性がもはや確保でき
ず、それに続く問題が生じ得る。

【０００５】１つの回路から別の回路にデータを伝送す
るときにスキューを避けるための、現行の解決策の１つ
は、すべてのデータ伝送線路が互いにおおむね同じ長さ
を有することを確実にすることである。従って、１つの
線路が他の線路より極度に短いとき、２つの回路間を異
なるパターンで通路決めすることにより、その長さを増
大させる。これは例えば、多くの屈曲および方向転換を
行い得、そのあるものは、所望の長さを達成するために
連続して密接に配置された９０度の方向転換になる。こ
のような解決策は、すべての伝送線路を最長の伝送線路
と物理的に同じ長さする必要があるという欠点を有す
る。従って、すべてのデータ伝送は、２つの回路間で起
こり得る最も遅い通信リンクに基づいて遅延される。ま
たこれは、２つの回路間で著しく大きな面積を占有する
という欠点を有する。回路が集積チップ上にある場合、
伝送線路に長さを追加することは、ただでさえ貴重なチ
ップ面積を占有する。また、遅延パターンのレイアウト
および形状に依存する線路に、望ましくないキャパシタ
ンス、または場合によりインダクタンスを加え得る。

【０００６】

【課題を解決するための手段】本発明による回路は、送
り側回路と、該送り側回路に接続される受け側回路と、
該送り側回路と該受け側回路との間の通信線路と、該通
信線路内のマスタラッチであって、該マスタラッチ出力
のタイミングが第１のクロック信号によって制御される
マスタラッチと、該通信線路内のスレーブラッチであっ
て、該スレーブラッチ出力のタイミングが第２のクロッ
ク信号によって制御されるスレーブラッチと、該第１お
よび該第２のクロック信号を互いに関連して制御し、該
第１のクロック信号と該第２のクロック信号との間の関
係を選択的に可変する可変遅延回路と、を含み、それに
より、上記目的が達成される。

【０００７】前記可変遅延回路が前記第１のクロック信
号の遅延を選択的に可変し、第１のクロック素子と直列
に接続可能な複数の遅延素子をさらに含み、直列に接続
された遅延素子の数が選択可能であってもよい。

【０００８】前記可変遅延回路が前記マスタラッチに結
合されてもよい。

【０００９】前記送り側回路と前記受け側回路との間の
複数の通信線路と、各通信線路に結合されたマスタラッ
チと、各通信線路に結合されたスレーブラッチと、をさ
らに含んでもよい。

【００１０】単一の可変遅延回路が複数のマスタラッチ
に結合されており、該マスタラッチとそれぞれのスレー
ブラッチとの間の相対タイミングをともに制御してもよ
い。

【００１１】複数の可変遅延回路を備え、該可変遅延回
路のそれぞれがそれぞれのマスタラッチに接続され、各
マスタラッチとスレーブラッチとの組み合わせのタイミ
ング遅延を他のマスタラッチおよびスレーブラッチに関
連して個別に制御してもよい。

【００１２】本発明による回路は、第１の回路と、複数
の通信線路によって該第１の回路に接続された第２の回
路と、該第１の回路と該第２の回路とに接続されたシス
テムクロックと、該第１の回路と該第２の回路との間の
該通信線路に結合され、該通信線路上の信号と該システ
ムクロックとの間の相対遅延を選択する、可変遅延回路
と、を含み、それにより、上記目的が達成される。

【００１３】前記システムクロックが、前記通信線路上
の第１の周波数において供給されて、前記可変遅延回路
が遅延を供給しないように選択され、該システムクロッ
クが第２の周波数のときに、該通信線路上の信号におい
て１クロックサイクルの遅延を発生させるように該遅延
が選択されてもよい。

【００１４】前記第１の回路と前記第２の回路との間に
複数の通信線路をさらに含んでもよい。

【００１５】前記通信線路のそれぞれが、単一のバス内
にあり、互いにおおむね同一の長さを有してもよい。

【００１６】前記通信線路のそれぞれが、該複数の通信
線路のうちでお互いに関連して、異なる長さを有してよ
い。

【００１７】前記データバス内の各通信線路に対し、単
一の可変遅延回路を備えてもよい。

【００１８】互いに異なる各それぞれの通信線路に対す
る複数の可変遅延回路を備えてもよい。

【００１９】前記通信線路に結合されるマスタラッチで
あって、該マスタラッチのタイミングが第１のクロック
信号によって制御されるマスタラッチと、該通信線路内
に結合されたスレーブラッチであって、該スレーブラッ
チのタイミングが第２のクロック信号によって制御され
るスレーブラッチと、をさらに含んでもよい。

【００２０】前記可変遅延回路の出力が前記マスタラッ
チに結合され、該マスタラッチのタイミングを制御して
もよい。

【００２１】本発明による方法は、伝送線路の信号を伝
送するステップと、該伝送線路上の該信号のタイミング
をシステムクロックによって制御するステップと、該伝
送線路上の該信号と該システムクロックとの間のタイミ
ング関係を、選択された様態で可変するステップと、を
含む、クロック信号に関連した信号の出力を選択的に可
変する方法であって、それにより、上記目的が達成され
る。

【００２２】前記信号を可変するステップが、前記伝送
線路上の前記信号の遅延を、前記クロック信号に関連し
て導入してもよい。

【００２３】前記可変遅延は、前記データ信号が前記受
け側回路で受け取られるときに導入されてもよい。

【００２４】本発明の原理による回路は、システムのク
ロック速度が大きく変化することを可能にし、尚もって
システム全体の正確な動作を確保することができる。本
回路はまた、２つの回路間の異なる長さの伝送線路上で
のデータの受け取りを電気的に一致させ同期化すること
ができる。

【００２５】送り側回路と受け側回路とは信号を交換す
るために互いに接続される。送り側回路と受け側回路と
の間の伝送線路は、データの形式で信号を運ぶ。受け側
回路は、伝送線路で送られたデータを受け取るマスタラ
ッチを含む。マスタラッチの出力のタイミングは、第１
のクロック信号で制御される。スレーブラッチは、マス
タラッチからの出力を受け取る。スレーブラッチの出力
制御のタイミングは、第１のクロック信号とは異なる第
２のクロック信号で制御される。可変遅延回路がマスタ
ラッチに対するクロック信号に接続されている。可変遅
延回路は、複数の遅延素子を含む。選択された数の遅延
素子が、マスタラッチに対するクロックの通路に配置さ
れる。選択される遅延素子の数は、ソフトウェアの制御
下にあるので、遅延はプログラム可能である。クロック
周波数、伝送線路の長さ、データが送られる速度、回路
の種類などの要因により異なる遅延がプログラムされ得
る。

【００２６】実施形態の１つによると、回路が初期化さ
れるとき、選択レジスタにソフトウェアが取り込まれ格
納される。選択レジスタの出力はマルチプレクサを制御
して、複数の入力から１つの線路出力を選択する。それ
ぞれ異なる量の遅延を有する複数の遅延線路が、入力と
して、マルチプレクサに結合される。適切な遅延を供給
する遅延線路が、マスタラッチへのクロックを遅延させ
るための出力として選択される。

【００２７】各伝送線路または各伝送線路の組に対する
マスタラッチおよびスレーブラッチのクロックが制御さ
れ、２つの回路間でのスレーブラッチのデータ出力が他
の伝送線路上のスレーブラッチのデータ出力と常に同期
化することを確実にする。遅延の量は、受け側回路の各
伝送線路上でプログラム可能である。従って、第２の回
路の入力端子のそれぞれでデータを受け取るためのタイ
ミングが制御され得、送り側回路がデータを伝送すると
き、これらの入力端子が互いに以前と同じ関係を有する
ことを確実にする。

【００２８】ソフトウェアプログラム可能な遅延の量を
有することは、伝送線路が形成された後でも受け側回路
内で遅延の量を容易にカスタマイズし得るというさらな
る利点を提供する。伝送線路の遅延の量を変更しても、
伝送線路の長さが互いに同じままであれば、様々なとき
に望ましいであろう。例えば、５００メガヘルツ以上の
ような高速でデータが伝送されるときに比べ、５０メガ
ヘルツ以上のような低速でデータが伝送されるときに
は、クロック周波数を増加し得るか、または各伝送線路
が異なって動作し得る。従って、本発明により、一組の
伝送線路または複数の伝送線路同士の相対遅延を、異な
る伝送周波数またはその他の任意の要因に基づき再プロ
グラムし得る。

【００２９】

【発明の実施の形態】図１は送り側回路１０および受け
側回路１２を示す。送り側回路１０と受け側回路１２と
の間には、比較的短い伝送線路１４、中間長さの伝送線
路１６、および長い伝送線路１８を含む複数の伝送線路
１５が存在する。各伝送線路は、端子１７で受け側回路
１２に接続されている。

【００３０】回路１０および１２は、電気的構成部品の
任意の回路であり得る。実施形態の１つでは、回路１０
および１２はともに、同一の集積半導体チップ上に存在
する。伝送線路１５は、集積回路上に形成され、導電パ
ターンを構成して、チップ内の１つの回路から、同じチ
ップ内の別の回路へデータを搬送する。例えば、伝送線
路は、メモリアレイからのデータを演算論理ユニットま
たは同一チップ上の異なるレジスタに伝送し得る。別の
実施形態では、回路１０および１２は、互いに関連する
プリント回路基板上に位置する、それぞれ独立した集積
回路である。伝送線路１５はプリント回路基板に取り付
けられ、基板上の金属線路が２つの独立した集積チップ
間の相互接続を提供する。第３の実施形態では、回路１
０および１２は、コンピュータ内で互いに間隔をおいて
配置された２つの異なるプリント回路基板であり得る。
伝送線路１５は、２つの基板を互いに接続するデータバ
ス内に存在する。接続は、１つの基板上の１つのチップ
と別の基板上の第２のチップとの間か、あるいは１つの
基板上の複数のチップと第２の基板の１つ以上のチップ
との間であり得る。

【００３１】図２は、マスタラッチ２０、スレーブラッ
チ２２、ならびにクロックキング入力をマスタラッチ２
０とスレーブラッチ２２との両方に供給するクロック線
路２４を有する回路を示す。この回路は、可変遅延回路
２６も含む。可変遅延回路は、ＮＯＲゲート２８、マル
チプレクサ３０、ソフトウエア符号選択レジスタ３２、
およびマルチプレクサ３０への入力のために接続された
複数の選択可能遅延素子３２を含む。

【００３２】ラッチ２０および２２は、クロックがハイ
のときデータが入力から出力へ即座に渡され、クロック
がローのとき、たとえ入力のデータが変化し得ても、出
力のデータが変化せず同じままである種類のラッチであ
る。従って、クロックがハイのときにマスタラッチ２０
に供給されるデータは、ラッチを介した伝達により最小
限起こり得る遅延を除いては遅延なく即座に出力に渡さ
れる。ラッチは非常に高速なので、データは事実上遅延
なく出力Ｑに到着する。他方、クロックがローのとき
は、出力データ値は、一定に保たれ変化しない。新しい
データがマスタラッチ２０の入力に提示された場合、新
しいデータ値は入力にとどまり、出力には伝送されな
い。ローからハイへクロックが遷移するとき、ラッチ２
０の入力での値は、クロック端子３０に印加されたクロ
ックの立ち上がりエッジにおいて、ラッチＱの出力へ伝
送される。データ入力およびクロック端子３２に印加さ
れたクロックに関しては、スレーブラッチ２２の動作も
同じである。

【００３３】クロック信号ＣＫはメインシステムクロッ
クである。これは、図１に示すように回路１０から回路
１２へのデータ伝送のための同期化を提供するシステム
クロックである。これは、図１には簡略化のため図示し
ないが、当該分野で公知の様態により、システムクロッ
クとして回路１０および回路１２に供給される。このシ
ステムクロックは、線路２４においてスレーブラッチク
ロック端子３６に供給される。また、ＮＯＲゲート２８
の入力の１つにも供給される。ＮＯＲゲート２８の出力
ＣＫＭは、マスタラッチに対するクロックであり、マス
タラッチ２０のクロック端子３０において供給される。
ＮＯＲゲート２８の他の入力端子は、インバータ４０を
介してマルチプレクサ３０に接続されている。マスタラ
ッチ２０に対するＮＯＲゲート２８の両方の出力がロー
ＣＫＭであり、入力のいずれか一方がハイであるとき、
出力ＣＫＭはローである。

【００３４】また、システムクロックＣＫは、各入力間
の様々な遅延素子とともにマルチプレクサ３０の入力に
供給される。マルチプレクサ３０の第１のＣＫ入力は、
単一の遅延素子４２を含み、第２の入力は３つの遅延素
子４２を含み、第３の入力は５つの遅延素子４２を含
む、というように、その特定の回路に所望される数の遅
延素子４２を有する。実施形態の１つにおける遅延素子
４２は、単純なインバータである。もちろん、遅延素子
４２は、所望の遅延を供給する公知の伝搬時間を有す
る、他の任意の適切な回路であり得る。例えばこれは、
入力がラッチの伝搬遅延を伴って出力に供給されるよう
に、常にイネーブルされているラッチ、シフトレジスタ
型の素子、または当該分野で公知の他の任意の適切な遅
延素子を含み得る。

【００３５】マルチプレクサ３０への入力の１つは、イ
ネーブル線路４４を含む。イネーブル線路４４は、常に
アクティブである。本実施形態では、イネーブル線路４
４は、常にハイに結合されているが、ローにイネーブル
されている回路では、もちろん常にローに結合され得
る。

【００３６】マルチプレクサ３０の入力の１つは、選択
レジスタ３４の制御のもとインバータ４０に供給するた
めの出力として選択される。出力として供給される特定
の入力の選択は、選択レジスタ３４からマルチプレクサ
３０への選択ピンによって決定される。選択レジスタ３
４からのデータ信号出力は、出力として供給される入力
ピンの１つをイネーブルし、他の入力をブロックする。
各ピンは異なる遅延を有するので、所望の遅延を有する
入力が出力として供給するために選択される。

【００３７】選択レジスタ３４は、マルチプレクサ３０
に対する選択符号を格納するメモリである。選択符号
は、ソフトウェア制御のもと、スキャンイン線路上に供
給される。回路１０および１２を含む回路に電力が最初
に供給されたとき、適切なイネーブルおよびパワーアッ
プ符号が回路全体に供給される。これらの符号は、選択
レジスタ３４にロードされるソフトウェアデータを含
む。別の実施形態では、回路が試験されて適切な遅延が
確認された後、選択レジスタ３４内のデータがＲＯＭな
ど変更不可能なメモリ内でプログラムされる。さらに別
の実施形態では、選択レジスタ３４内の符号が、プログ
ラムからの新しいソフトウェア符号を供給することによ
り、回路の動作中の任意の時刻において変更される。そ
のようなソフトウエア符号は、マルチプレクサからの任
意の出力をイネーブルし得、従ってソフトウェア制御の
下で異なる遅延を供給し得る。これは、データ同期化性
能を向上させるための試験目的か、またはシステム動作
中のより良い制御のための他の理由により実施される。
選択レジスタ３４をロードするためのソフトウェアの使
用は、回路の寿命内で、または回路動作中においてさ
え、任意の時期に遅延の量が容易に変更できる、という
利点を提供する。老朽化、異なる線路の異なる端子１７
への接続、端子上での信号伝搬の型、信号が伝搬する速
度などの要因のいずれかに基づき、信号線路の伝送特性
が互いに関連して変化する場合、回路の寿命までの間ず
っと、所望のように遅延をプログラムする能力を、ユー
ザは保持する。

【００３８】図３は、本発明の動作を図示するための、
図２の回路の様々なノードの、異なる遅延条件下でのタ
イミング図である。第１の例では、回路１２で受け取ら
れるデータ伝送に対して、クロックサイクルの遅延を伴
わない回路の動作が説明されている。その次に、回路１
２により受け取られたデータのタイミングが本発明の原
理によりいかに遅延し得るかを示すために、第２の例が
与えられる。

【００３９】信号ＣＫ、ＣＫＭ、データＤＭ、およびＱ
は、図２の同じ符号を付された位置の信号を表す。第１
の周波数のシステムクロックＣＫは、立ち上がりエッジ
ｔ₁、ｔ₄、ｔ₇等を有する。第１の例では、ＮＯＲゲー
ト２８からのマスタラッチ出力に対するクロックＣＫＭ
は、システムクロックＣＫの完全な逆位相である。時刻
ｔ₂では、ＣＫＭは立ち上がりエッジを有するが、ＣＫ
は立ち下がりエッジを有し、時刻ｔ₄ではＣＫは立ち上
がりエッジを有するが、ＣＫＭは立ち下がりエッジを有
する。ＣＫとＣＫＭとの間には、ＮＯＲゲート２８の伝
搬遅延時間に基づく僅かな遅延が存在し得るが、しかし
ながら、この遅延は本発明の目的に対しては非常に小さ
い。

【００４０】この第１の例では、マルチプレクサ３０の
常にアクティブな入力４４が、マルチプレクサ３０の出
力のために選択されるので、インバータ４０からＮＯＲ
ゲート２８への入力はロー信号である。これは、遅延を
生じない。従って、クロックＣＫは、ＮＯＲゲート２８
の出力ＣＫＭを制御し、インバータとして機能させる。
データは、システムクロックＣＫのタイミング制御の
下、回路１０からの伝送線路１５に沿って、時刻ｔ_Dに
受け側回路１２に到着する。データは伝送線路１４、１
６、または１８に沿って移動し得る。クロック信号に関
係するデータ信号Ｄ１の受け取りのための正確なタイミ
ングは公知でなく、線路の長さ、または本明細書に記載
するその他の要因など、送られる伝送線路の特性に基づ
く。この例では、データパルスＤ１は、システムクロッ
クＣＫがローであり、ＣＫＭがハイであるのに関連し
て、時刻ｔ_Dに到着する。到着の時刻にはＣＫＭがハイ
なので、データ信号は即座に出力ＤＭに渡され、出力Ｄ
Ｍはデータ入力を記録する。ＤＭの信号は、スレーブラ
ッチ２２の入力に供給される。その後の時刻ｔ₄では、
システムクロックＣＫがハイに遷移し、スレーブラッチ
２２をイネーブルする。次にデータＤ１が受け取られた
後の、クロックパルスの次の立ち上がりエッジで出力Ｑ
に渡される。次のデータパケットＤ２は、データが第２
の回路１２に受け取られた後の、システムクロックの次
の立ち上がりクロックパルスである時刻ｔ ₇で、出力Ｑ
に渡される。データが受け取られた後に後続するクロッ
クサイクル上で出力Ｑに渡されることで、このプロセス
は反復する。

【００４１】次に、出力Ｑでのタイミングが１クロック
サイクル分ずれる場合の例を挙げる。本発明の原理によ
ると、これは、マスタラッチへのクロックＣＫＭのイネ
ーブル時間を短縮することを伴う。すなわち、マスタラ
ッチへのイネーブル信号の後半部（back portion）が切
リ取られ、システムクロック信号ＣＫの直接の逆位相と
して通常ローに下がるのよりも早くローにもたらされ
る。立ち下がりエッジが通常のクロック信号ＣＫＭに先
だって下がるように早められる時間量は、遅延素子４２
により導入される遅延の量により決定される。僅か１
つ、または非常に少ない遅延素子４２を導入すること
は、クロックパルスの立ち下がりエッジをほんの僅かだ
け早める。より多くの遅延素子４２を導入することは、
さらに大きな量でクロックパルスの立ち下がりエッジを
早めるので、クロックエッジはより早く下がる。遅延ク
ロックパルスＣＫＭＤ内の破線４２は、立ち下がりエッ
ジが早められる時間を示しており、通常下がるのより
も、選択された時間だけ早く下がる。これにより、マス
タクロックＣＫＭに対して、より短いイネーブル時間を
生じる。先行エッジのための立ち上がり時刻は以前と変
わらないが、立ち下がりエッジが通常下がるよりも早い
時間で下がるので、マスタラッチ２０がイネーブルされ
るときのウィンドウを短縮する。

【００４２】可変遅延４４の量は、伝送線路１４、１
６、および１８の長さに基づいて、互いに関連して選択
されるのに加え、本明細書に記載するようにデータ伝送
特性など他の要因に基づいても選択される。

【００４３】次に、早められた立ち下がりエッジ時刻を
備える回路の動作を説明し、これがデータ信号のクロッ
クサイクルプログラム可能遅延をいかにして可能にする
かの理解を提供する。システムクロックＣＫは、この変
化に影響されない。この例では、立ち上がりエッジは、
時刻ｔ₁、ｔ₄、ｔ₇等において同時に発生する。同様
に、クロックＣＫＭの立ち上がりエッジは影響を受けな
いので、遅延された信号ＣＫＭＤは、時刻ｔ₂、ｔ₅、ｔ
₈等において同時に立ち上がりエッジを有する。ここで
もデータは時刻ｔ_Dで到着する。クロックＣＫＭＤの立
ち下がりエッジは時刻ｔ_Dより前の時刻ｔ₃において発生
する。遅延されたクロックＣＫＭＤの立ち下がりエッジ
の繰り上げ４２の量は、データ到着時刻ｔ_Dより前に発
生するように選択される。従って、データパルスＤ１が
到着するとき、マスタラッチ２０はディスエーブルされ
ており、データは入力にとどまって出力には伝送されな
い。遅延システム下でのマスタラッチの出力ＤＭＤも同
様にとどまり、新しいデータＤ１に従って変化しない。
従って、線ＤＭＤから見て取れるように、遅延条件下で
のラッチの出力は、同じままである。後続する時刻ｔ₄
において、クロックＣＫはハイになり、スレーブラッチ
２２をイネーブルする。マスタラッチから供給されたデ
ータが変化していないので、スレーブラッチ２２に存在
するデータは、遅延データＤＭＤであり、これにより出
力Ｑが遅延されて、新しいデータの代わりに以前からマ
スタラッチに存在したデータＱＤとなる。次のクロック
パルスｔ ₅において、ＣＫがローに遷移するのと同時に
ＣＫＭＤはハイに遷移する。ＣＫＭＤがハイに遷移する
とき、データＤ１はまだ入力に存在しており、信号ＤＭ
Ｄに示されるように線ＤＭ上のデータＤ１として出力に
供給される。従って、データＤ１は、スレーブラッチ２
２の入力上のマスタラッチ２０の出力において保持され
る。後続するクロックパルスｔ₆では、タイミングが信
号ＣＫＭＤに示すように早められているので、マスタラ
ッチへのクロックは下がる。後続するデータパルスＤ２
は、まだ到着していないので、このデータパルスの到着
まで、マスタラッチ２０はディスエーブルされている。
後続の時刻ｔ₇では、線路２４上にシステムクロックの
立ち上がりエッジが存在し、スレーブラッチ２２をイネ
ーブルする。今度はデータＤ１が線ＤＭ上で遅延されて
存在するので、このデータがＱＤ、即ち遅延されたＱと
して出力に供給される。従って、遅延されたデータＤ１
は、システムクロックから１つ次に後続するクロックパ
ルスの立ち上がりエッジ上の出力で供給される。同一の
時間枠の間において、新しいデータＤ２がマスタラッチ
２０に供給される。後続する時刻ｔ₈では、伝送信号Ｃ
ＫＭＤによりマスタラッチがイネーブルされ、データＤ
２が遅延された形式ＤＭＤで、線ＤＭに伝送される。時
刻ｔ₉での、システムクロックの次の後続エッジ上で
は、信号ＱＤにより示される遅延データとしてデータＤ
２が出力Ｑにおいて供給される。同様に、すべての後続
データが、出力Ｑとして供給される前に、システムクロ
ックから１クロックサイクル遷移される。

【００４４】この例から見て取れるように、Ｑにおける
実際のデータの出力は、システムクロックから正確に完
全な１サイクル分遅延されている。データは、尚もって
ＣＫと完璧に同期化しているが、遅延されている。受け
側回路１２による受け取りの後の後続クロックパルス上
で供給されるよりもむしろ、完全な１クロックサイクル
遅延されている。

【００４５】実施形態の１つでは、すべての伝送線路１
５は、おおむね同じ長さを有する。例えば、バス上の回
路間に線路１４のみが存在し、線路１６および１８は存
在しないと想定されたい。この実施形態では、単一の遅
延回路２６が、すべての端子に備えられる。マスタラッ
チＣＤＭに対するクロックは、単一の回路２６から各端
子１７に供給され、信号は、各ピンにおいてそれぞれの
マスタラッチ２０に入力される。これにより、大幅な面
積が節約でき、すべての線路１５上で、後退か否かに関
わらず、ともに動作する遅延が可能になる。

【００４６】別の実施形態では、図２の遅延回路が、受
け側回路１２の各個別の入力端子１７に供給される。各
遅延回路により供給される遅延の量は、入力端子１７を
個別にプログラム可能である。極端に長い１８のよう
な、いくつかの線路に対しては、線路がすでに遅延を有
しているのでプログラムされる遅延は０であり得る。１
４または１６のような他の伝送線路に対しては、線路１
８に関連した相対長さに依存して、クロックサイクルの
遅延が導入され得るので、伝送線路１８上のデータの到
着と一致する。データ信号に対するタイミングの繰り上
げは、各入力端子１７に対してカスタム選択され得、た
とえ異なる時刻ｔ_Dにおいてデータが各端子に到着して
も、すべての端子において正確に１クロックサイクルの
遅延を確保できる。

【００４７】マスタクロックＣＫＭの立ち下がりエッジ
に対する繰り上げの量は、各クロックの速度に対する、
または必要とされる各伝送線路に対する個別のカスタム
ベースにより決定される。最初の実施形態では、伝送線
路の特徴および回路構成部品の当初の製造においてプロ
グラムされる遅延が決定される。さらなる実施形態で
は、様々な条件および異なるクロック速度、ならびにク
ロック速度の変動または他の動作条件における変化に依
存するソフトウェアプログラムの制御の下で、回路構成
部品が試験され得る。いくつかの受け側端子１７は、あ
る状況では１クロック遅延パルスを有してよく、他の状
況ではまったく遅延を有さなくてもよい。受け側端子１
７から回路１２へのデータの出力は、伝送線路のそれぞ
れに関連して計時されるので、データは、同一のクロッ
クパルス上で、透過性の様態において各端子から受け側
回路１２に供給される。また、本発明は、所望により２
つの回路間の関係の再設計中において、実際の伝送線路
の接続を変更し得るという、さらなる利点を有する。例
えば、新しい伝送線路が追加されたり、１つの伝送線路
からの接続が異なる入力端子１７へ変更されて線路の長
さが変わったりした場合、回路の試験中または回路の寿
命内の任意のときにこれを実施し得る。伝送線路が新し
い所望の位置に接続された後で、新しい接続に適切なよ
うに、受け側回路の端子１７に遅延が設定される。従っ
て、回路の製造中において、伝送線路は望ましいように
接続され得る。その長さは互いに僅かに異なり得、１つ
の回路と次の回路とでも異なり得るが、各伝送線路に対
する個別の制御下で遅延がソフトウェアプログラム可能
なので、尚もって信頼できる動作が確保され得る。大幅
な基板およびチップ面積が節約できる。また、この回路
設計は、設計中において線路の正確な長さを過度に考慮
する必要がない。受け側回路でのタイミングは、回路が
組み立てられ試験された後で、ソフトウェアにより高精
度に調節され得る。

【００４８】本明細書では、本発明の特定の実施形態を
例示目的で記載したが、本発明の精神および範囲から逸
脱することなく様々な変更をなし得ることは、上述のこ
とから理解される。従って、本発明は添付の請求の範囲
以外により限定されるものではない。

【図面の簡単な説明】

【図１】本発明の原理による第１および第２の回路のブ
ロック図である。

【図２】本発明の原理による選択可能遅延回路のブロッ
ク図である。

【図３】可変遅延が同一のクロックパルスにデータをい
かに同期化させるかを示す、図２の回路における様々な
ノードの図である。

【符号の説明】

１０ 送り側回路 １２ 受け側回路 １５ 伝送線路 １７ 入力端子 ２０ マスタラッチ ２２ スレーブラッチ ２４ クロック線路 ２６ 可変遅延回路 ２８ ＮＯＲゲート ３０ マルチプレクサ ３４ 選択レジスタ ３６ スレーブラッチクロック端子 ４０ インバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/00 (71)出願人 500001703 Ｍｅｒｒｉｌｌ Ｐｌａｃｅ， 411 Ｆ ｉｒｓｔ Ａｖｅｎｕｅ Ｓｏｕｔｈ， Ｓｕｉｔｅ 600， Ｓｅａｔｔｌｅ，Ｗ ａｓｈｉｎｇｔｏｎ 98104−2860，Ｕ. Ｓ．Ａ. (72)発明者 アンドリュー エス．コプサー アメリカ合衆国 ワシントン 98103， シアトル， ノース 55ティーエイチ ス トリート 109 (72)発明者 バートン ジェイ． スミス アメリカ合衆国 ワシントン 98112， シアトル， 21エスティー アベニュー イースト 923

Claims (18)

【特許請求の範囲】
1. 【請求項１】 送り側回路と、 該送り側回路に接続される受け側回路と、 該送り側回路と該受け側回路との間の通信線路と、 該通信線路内のマスタラッチであって、該マスタラッチ
   出力のタイミングが第１のクロック信号によって制御さ
   れるマスタラッチと、 該通信線路内のスレーブラッチであって、該スレーブラ
   ッチ出力のタイミングが第２のクロック信号によって制
   御されるスレーブラッチと、 該第１および該第２のクロック信号を互いに関連して制
   御し、該第１のクロック信号と該第２のクロック信号と
   の間の関係を選択的に可変する可変遅延回路と、を含む
   回路。
2. 【請求項２】 前記可変遅延回路が前記第１のクロック
   信号の遅延を選択的に可変し、 第１のクロック素子と直列に接続可能な複数の遅延素子
   をさらに含み、直列に接続された遅延素子の数が選択可
   能である、請求項１に記載の回路。
3. 【請求項３】 前記可変遅延回路が前記マスタラッチに
   結合された、請求項１に記載の回路。
4. 【請求項４】 前記送り側回路と前記受け側回路との間
   の複数の通信線路と、 各通信線路に結合されたマスタラッチと、 各通信線路に結合されたスレーブラッチと、をさらに含
   む、請求項１に記載の回路。
5. 【請求項５】 単一の可変遅延回路が複数のマスタラッ
   チに結合されており、該マスタラッチとそれぞれのスレ
   ーブラッチとの間の相対タイミングをともに制御する、
   請求項４に記載の回路。
6. 【請求項６】 複数の可変遅延回路を備え、該可変遅延
   回路のそれぞれがそれぞれのマスタラッチに接続され、
   各マスタラッチとスレーブラッチとの組み合わせのタイ
   ミング遅延を他のマスタラッチおよびスレーブラッチに
   関連して個別に制御する、請求項４に記載の回路。
7. 【請求項７】 第１の回路と、複数の通信線路によって
   該第１の回路に接続された第２の回路と、 該第１の回路と該第２の回路とに接続されたシステムク
   ロックと、 該第１の回路と該第２の回路との間の該通信線路に結合
   され、該通信線路上の信号と該システムクロックとの間
   の相対遅延を選択する、可変遅延回路と、を含む回路。
8. 【請求項８】 前記システムクロックが、前記通信線路
   上の第１の周波数において供給されて、前記可変遅延回
   路が遅延を供給しないように選択され、該システムクロ
   ックが第２の周波数のときに、該通信線路上の信号にお
   いて１クロックサイクルの遅延を発生させるように該遅
   延が選択される、請求項７に記載の回路。
9. 【請求項９】 前記第１の回路と前記第２の回路との間
   に複数の通信線路をさらに含む、請求項７に記載の回
   路。
10. 【請求項１０】 前記通信線路のそれぞれが、単一のバ
    ス内にあり、互いにおおむね同一の長さを有する、請求
    項９に記載の回路。
11. 【請求項１１】 前記通信線路のそれぞれが、該複数の
    通信線路のうちでお互いに関連して、異なる長さを有す
    る、請求項９に記載の回路。
12. 【請求項１２】 前記データバス内の各通信線路に対
    し、単一の可変遅延回路を備える、請求項１０に記載の
    回路。
13. 【請求項１３】 互いに異なる各それぞれの通信線路に
    対する複数の可変遅延回路を備える、請求項１１に記載
    の回路。
14. 【請求項１４】 前記通信線路に結合されるマスタラッ
    チであって、該マスタラッチのタイミングが第１のクロ
    ック信号によって制御されるマスタラッチと、 該通信線路内に結合されたスレーブラッチであって、該
    スレーブラッチのタイミングが第２のクロック信号によ
    って制御されるスレーブラッチと、 をさらに含む、請求項７に記載の回路。
15. 【請求項１５】 前記可変遅延回路の出力が前記マスタ
    ラッチに結合され、該マスタラッチのタイミングを制御
    する、請求項１４に記載の回路。
16. 【請求項１６】 伝送線路の信号を伝送するステップ
    と、 該伝送線路上の該信号のタイミングをシステムクロック
    によって制御するステップと、 該伝送線路上の該信号と該システムクロックとの間のタ
    イミング関係を、選択された様態で可変するステップ
    と、を含む、クロック信号に関連した信号の出力を選択
    的に可変する方法。
17. 【請求項１７】 前記信号を可変するステップが、前記
    伝送線路上の前記信号の遅延を、前記クロック信号に関
    連して導入する、請求項１６に記載の方法。
18. 【請求項１８】 前記可変遅延は、前記データ信号が前
    記受け側回路で受け取られるときに導入される、請求項
    １７に記載の方法。