JP3501059B6 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、クロック信号に同期して動作する半導体集積回路に係り、例えば、ＬＳＩ（大規模集積回路）等の内部で構成する場合に好適な半導体集積回路に関する。
【０００２】
【従来の技術】
クロック信号に同期して動作する半導体集積回路では、一般に、内部の各順序回路に１つのクロック信号が供給され、これらの順序回路が同一タイミングで動作するようになっている。この種の半導体集積回路は、例えばＬＳＩの一部として組み込まれるものであり、従来では図５に示すように、入力信号Ｓｉ１をクロック信号ｃｋに同期して取り込んで出力信号Ｓ１１を出力する遅延型フリップフロップ（以下、「Ｄ−ＦＦ」という）１１を有している。Ｄ−ＦＦ１１の出力側には、出力信号Ｓ１１と図示しない他の信号とを入力して出力信号Ｓ１２を出力する組合わせ回路１２が接続されている。組合わせ回路１２は例えばＡＮＤ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅを有し、これらが順次縦続接続されている。ＡＮＤ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路１２は、この半導体集積回路における最大の伝搬遅延時間Ｔ１２を有している。そのため、クロック信号ｃｋの周期は、伝搬遅延時間Ｔ１２以上に設定されている。ＡＮＤ回路１２ｅの出力端子には、出力信号Ｓ１２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ１３を出力するＤ−ＦＦ１３が接続されている。
【０００３】
また、この半導体集積回路は、入力信号Ｓｉ２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ２１を出力するＤ−ＦＦ２１を有している。Ｄ−ＦＦ２１の出力側には、出力信号Ｓ２１と図示しない他の信号とを入力して出力信号Ｓ２２を出力する組合わせ回路２２が接続されている。組合わせ回路２２は例えばＡＮＤ回路２２ａ，２２ｂ，２２ｃを有し、これらが順次縦続接続されている。ＡＮＤ回路２２ａ，２２ｂ，２２ｃの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路２２は、伝搬遅延時間Ｔ２２（但し、Ｔ２２≦Ｔ１２）を有している。ＡＮＤ回路２２ｃの出力端子には、出力信号Ｓ２２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ２３を出力するＤ−ＦＦ２３が接続されている。
【０００４】
さらに、この半導体集積回路には、入力信号Ｓｉ３をクロック信号ｃｋに同期して取り込んで出力信号Ｓ３１を出力するＤ−ＦＦ３１が設けられている。Ｄ−ＦＦ３１の出力側には、出力信号Ｓ３１と図示しない他の信号とを入力して出力信号Ｓ３２を出力する組合わせ回路３２が接続されている。組合わせ回路３２は例えばＡＮＤ回路３２ａを有し、該ＡＮＤ回路３２ａの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路３２は、伝搬遅延時間Ｔ３２（但し、Ｔ３２≦Ｔ２２）を有している。ＡＮＤ回路３２ａの出力端子には、出力信号Ｓ３２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ３３を出力するＤ−ＦＦ３３が接続されている。
【０００５】
図６は、図５の半導体集積回路の動作を説明するための各部の信号のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。この図を参照して、図５の半導体集積回路の動作について説明する。時刻ｔ１において、入力信号Ｓｉ１はクロック信号ｃｋに同期してＤ−ＦＦ１１に取り込まれ、該Ｄ−ＦＦ１１から出力信号Ｓ１１が出力される。出力信号Ｓ１１は組合わせ回路１２に入力され、伝搬遅延時間Ｔ１２が経過した後に該組合わせ回路１２から出力信号Ｓ１２が出力される。時刻ｔ２において、出力信号Ｓ１２は、クロック信号ｃｋに同期してＤ−ＦＦ１３に取り込まれ、該Ｄ−ＦＦ１３から出力信号Ｓ１３が出力される。
【０００６】
また、時刻ｔ１において、入力信号Ｓｉ２はクロック信号ｃｋに同期してＤ−ＦＦ２１に取り込まれ、該Ｄ−ＦＦ２１から出力信号Ｓ２１が出力される。出力信号Ｓ２１は組合わせ回路２２に入力され、伝搬遅延時間Ｔ２２が経過した後に該組合わせ回路２２から出力信号Ｓ２２が出力される。時刻ｔ２において、出力信号Ｓ２２は、クロック信号ｃｋに同期してＤ−ＦＦ２３に取り込まれ、該Ｄ−ＦＦ２３から出力信号Ｓ２３が出力される。さらに、時刻ｔ１において、入力信号Ｓｉ３はクロック信号ｃｋに同期してＤ−ＦＦ３１に取り込まれ、該Ｄ−ＦＦ３１から出力信号Ｓ３１が出力される。出力信号Ｓ３１は組合わせ回路３２に入力され、伝搬遅延時間Ｔ３２が経過した後に該組合わせ回路３２から出力信号Ｓ３２が出力される。時刻ｔ２において、出力信号Ｓ３２は、クロック信号ｃｋに同期してＤ−ＦＦ３３に取り込まれ、該Ｄ−ＦＦ３３から出力信号Ｓ３３が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体集積回路では、次のような問題点があった。従来の半導体集積回路では、クロック信号ｃｋがＤ−ＦＦ１１，１３，２１，２３，３１，３３に共通に供給され、これらのＤ−ＦＦ１１，１３，２１，２３，３１，３３が同一タイミングで動作する。ところが、近年、半導体集積回路のＬＳＩが進み、クロック信号に同期して同時に動作するフリップフロップ等の順序回路の数が飛躍的に高まっている。そのため、これらの順序回路の同時動作に起因する電源ノイズが増加して誤動作が発生するという問題があった。また、ある２つの順序回路の間に接続された組合わせ回路の伝搬遅延時間が極めて短い場合、これらの順序回路の間のレーシングによって誤動作が発生するという問題もあった。
【０００８】この発明は、上述の事情に鑑みてなされたもので、電源ノイズを低減し、かつ複数の順序回路の間のレーシングを回避することによって誤動作を防止した半導体集積回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、第２の伝搬遅延時間Ｔ２（但し、Ｔ２≦Ｔ１）を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路に係り、第３の伝搬遅延時間Ｔ３（但し、Ｔ３≦Ｔ１−Ｔ２）を有し、前記クロック信号を遅延して前記第３のフリップフロップに与える遅延回路を設けたことを特徴としている。
【００１０】
請求項２記載の発明は、請求項１記載の半導体集積回路に係り、前記遅延回路は、与えられた制御信号に基づいて前記伝搬遅延時間Ｔ３が調整される可変遅延回路で構成されていることを特徴としている。
【００１１】
請求項３記載の発明は、クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、前記クロック信号の周期の最小値に対応した伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、第４の伝搬遅延時間Ｔ４（但し、Ｔ４≦Ｔ１）を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路に係り、第５の伝搬遅延時間Ｔ５を有し、前記クロック信号を遅延して前記第３のフリップフロップに与える第１の遅延回路と、第６の伝搬遅延時間Ｔ６（但し、Ｔ６≧Ｔ４＋Ｔ５−Ｔ１、かつＴ６＜Ｔ５）を有し、前記クロック信号を遅延して前記第４のフリップフロップに与える第２の遅延回路とを設けたことを特徴としている。
【００１２】
請求項４記載の発明は、請求項３記載の半導体集積回路に係り、前記第１の遅延回路は、与えられた第１の制御信号に基づいて前記伝搬遅延時間Ｔ５が調整される第１の可変遅延回路で構成され、前記第２の遅延回路は、与えられた第２の制御信号に基づいて前記伝搬遅延時間Ｔ６が調整される第２の可変遅延回路で構成されていることを特徴としている。
【００１３】
請求項５記載の発明は、クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、第２の伝搬遅延時間Ｔ２（但し、Ｔ２≦Ｔ１）を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路に係り、与えられた第１の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第１のフリップフロップに与える第１の可変遅延回路と、与えられた第２の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第２のフリップフロップに与える第２の可変遅延回路と、与えられた第３の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第３のフリップフロップに与える第３の可変遅延回路と、与えられた第４の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第４のフリップフロップに与える第４の可変遅延回路とを設けたことを特徴としている。
【００１４】
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態である半導体集積回路の要部の電気的構成を示す回路図である。この形態の半導体集積回路は、同図に示すように、入力信号Ｓｉ１をクロック信号ｃｋに同期して取り込んで出力信号Ｓ４１を出力する第１のフリップフロップ（例えば、Ｄ−ＦＦ）４１を有している。Ｄ−ＦＦ４１の出力側には、出力信号Ｓ４１と図示しない他の信号とを入力して出力信号Ｓ４２を出力する第１の組合わせ回路４２が接続されている。組合わせ回路４２は例えばＡＮＤ回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅを有し、これらが順次縦続接続されている。ＡＮＤ回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路４２は、この半導体集積回路における最大の伝搬遅延時間Ｔ４２を有している。そのため、クロック信号ｃｋの周期は、伝搬遅延時間Ｔ４２以上に設定されている。ＡＮＤ回路４２ｅの出力端子には、出力信号Ｓ４２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ４３を出力する第２のフリップフロップ（例えば、Ｄ−ＦＦ）４３が接続されている。
【００１６】
また、この半導体集積回路は、入力信号Ｓｉ２を遅延クロック信号Ｓ５４に同期して取り込んで出力信号Ｓ５１を出力する第３のフリップフロップ（例えば、Ｄ−ＦＦ）５１を有している。Ｄ−ＦＦ５１の出力側には、出力信号Ｓ５１と図示しない他の信号とを入力して出力信号Ｓ５２を出力する第２の組合わせ回路５２が接続されている。組合わせ回路５２は例えばＡＮＤ回路５２ａ，５２ｂ，５２ｃを有し、これらが順次縦続接続されている。ＡＮＤ回路５２ａ，５２ｂ，５２ｃの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路５２は、伝搬遅延時間Ｔ５２（但し、Ｔ５２≦Ｔ４２）を有している。ＡＮＤ回路５２ｃの出力端子には、出力信号Ｓ５２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ５３を出力する第４のフリップフロップ（例えば、Ｄ−ＦＦ）５３が接続されている。Ｄ−ＦＦ５１のクロック入力端子Ｃには、クロック信号ｃｋを入力して遅延クロック信号Ｓ５４を出力する遅延回路５４が接続されている。遅延回路５４は、例えば、バッファ５４ａ，５４ｂを有し、これらが順次縦続接続されて構成されている。遅延回路５４は、伝搬遅延時間Ｔ５４（但し、Ｔ５４≦Ｔ４２−Ｔ５２）を有している。
【００１７】
さらに、この半導体集積回路には、入力信号Ｓｉ３を遅延クロック信号Ｓ６４に同期して取り込んで出力信号Ｓ６１を出力するＤ−ＦＦ６１が設けられている。Ｄ−ＦＦ６１の出力側には、出力信号Ｓ６１と図示しない他の信号とを入力して出力信号Ｓ６２を出力する組合わせ回路６２が接続されている。組合わせ回路６２は、例えばＡＮＤ回路６２ａを有し、該ＡＮＤ回路６２ａの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路６２は、伝搬遅延時間Ｔ６２（但し、Ｔ６２≦Ｔ５２）を有している。ＡＮＤ回路６２ａの出力端子には、出力信号Ｓ６２を遅延クロック信号Ｓ６５に同期して取り込んで出力信号Ｓ６３を出力するＤ−ＦＦ６３が接続されている。Ｄ−ＦＦ６１のクロック入力端子Ｃには、クロック信号ｃｋを入力して遅延クロック信号Ｓ６４を出力する遅延回路６４が接続されている。遅延回路６４は、例えば、バッファ６４ａ，６４ｂ，６４ｃ，６４ｄ，６４ｅ，６４ｆを有し、これらが順次縦続接続されて構成されている。遅延回路６４は、伝搬遅延時間Ｔ６４を有している。Ｄ−ＦＦ６３のクロック入力端子Ｃには、クロック信号ｃｋを入力して遅延クロック信号Ｓ６５を出力する遅延回路６５が接続されている。遅延回路６５は、例えば、バッファ６５ａ，６５ｂを有し、これらが順次縦続接続されて構成されている。遅延回路６５は、伝搬遅延時間Ｔ６５（但し、Ｔ６５≧Ｔ６２＋Ｔ６４−Ｔ４２、かつＴ６５＜Ｔ６４）を有している。
【００１８】
図２は、この形態の半導体集積回路の動作を説明するための各部の信号のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。この図を参照して、この形態の半導体集積回路の動作について説明する。時刻ｔ１において、入力信号Ｓｉ１はクロック信号ｃｋに同期してＤ−ＦＦ４１に取り込まれ、該Ｄ−ＦＦ４１から出力信号Ｓ４１が出力される。出力信号Ｓ４１は組合わせ回路４２に入力され、伝搬遅延時間Ｔ４２が経過した後に該組合わせ回路４２から出力信号Ｓ４２が出力される。時刻ｔ２において、出力信号Ｓ４２は、クロック信号ｃｋに同期してＤ−ＦＦ４３に取り込まれ、該Ｄ−ＦＦ４３から出力信号Ｓ４３が出力される。
【００１９】
また、時刻ｔ１から伝搬遅延時間Ｔ５４が経過した時刻ｔ３において、入力信号Ｓｉ２は遅延クロック信号Ｓ５４に同期してＤ−ＦＦ５１に取り込まれ、該Ｄ−ＦＦ５１から出力信号Ｓ５１が出力される。出力信号Ｓ５１は組合わせ回路５２に入力され、伝搬遅延時間Ｔ５２が経過した後に該組合わせ回路５２から出力信号Ｓ５２が出力される。時刻ｔ２において、出力信号Ｓ５２は、クロック信号ｃｋに同期してＤ−ＦＦ５３に取り込まれ、該Ｄ−ＦＦ５３から出力信号Ｓ５３が出力される。この場合、伝搬遅延時間Ｔ５２は、伝搬遅延時間Ｔ４２よりも短いので、遅延クロック信号Ｓ５４がクロック信号ｃｋよりも伝搬遅延時間Ｔ５４（但し、Ｔ５４≦Ｔ４２−Ｔ５２）だけ遅れても、この半導体集積回路は正常に動作する。
【００２０】
さらに、時刻ｔ１から伝搬遅延時間Ｔ６４が経過した時刻ｔ４において、入力信号Ｓｉ３は遅延クロック信号Ｓ６４に同期してＤ−ＦＦ６１に取り込まれ、該Ｄ−ＦＦ６１から出力信号Ｓ６１が出力される。出力信号Ｓ６１は組合わせ回路６２に入力され、伝搬遅延時間Ｔ６２が経過した時刻ｔ５に該組合わせ回路６２から出力信号Ｓ６２が出力される。時刻ｔ２から伝搬遅延時間Ｔ６５が経過した時刻ｔ５において、出力信号Ｓ６２は、遅延クロック信号Ｓ６５に同期してＤ−ＦＦ６３に取り込まれ、該Ｄ−ＦＦ６３から出力信号Ｓ６３が出力される。この場合、遅延クロック信号Ｓ６４がクロック信号ｃｋよりも伝搬遅延時間Ｔ６４（但し、Ｔ６４≦Ｔ４２＋Ｔ６５−Ｔ６２）だけ遅れても、この半導体集積回路は正常に動作する。
【００２１】
以上のように、この第１の実施形態では、Ｄ−ＦＦ４１，４３，５１，５３，６１，６３の動作タイミングが全て同一になることがないので、同時動作に起因する電源ノイズが低減され、半導体集積回路の誤動作が防止できる。さらに、この実施形態では、伝搬遅延時間Ｔ６５が伝搬遅延時間Ｔ６４よりも短いので、組合わせ回路６２の伝搬遅延時間Ｔ６２が極めて短い場合でも、Ｄ−ＦＦ６１とＤ−ＦＦ６３との間のレーシングによる誤動作が防止できる。
【００２２】
第２の実施形態 図３は、この発明の第２の実施形態である半導体集積回路の要部の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。 この形態の半導体集積回路では、図３に示すように、Ｄ−ＦＦ４１のクロック入力端子Ｃに可変遅延回路４４が接続されている。可変遅延回路４４は、制御信号Ｓ７０ａに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ４４を調整し、遅延クロック信号Ｓ４４を出力する回路である。Ｄ−ＦＦ４３のクロック入力端子Ｃには、可変遅延回路４５が接続されている。可変遅延回路４５は、制御信号Ｓ７０ｂに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ４５を調整し、遅延クロック信号Ｓ４５を出力する回路である。
【００２３】
また、この半導体集積回路では、図１中の遅延回路５４に代えて、異なる構成の可変遅延回路５５が設けられている。可変遅延回路５５は、制御信号Ｓ７０ｃに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ５５を調整し、遅延クロック信号Ｓ５５を出力する回路である。Ｄ−ＦＦ５３のクロック入力端子Ｃには、可変遅延回路５６が接続されている。可変遅延回路５６は、制御信号Ｓ７０ｄに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ５６を調整し、遅延クロック信号Ｓ５６を出力する回路である。さらに、この半導体集積回路では、図１中の遅延回路６４，６５に代えて、異なる構成の可変遅延回路６６，６７が設けられている。可変遅延回路６６は、制御信号Ｓ７０ｅに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ６６を調整し、遅延クロック信号Ｓ６６を出力する回路である。可変遅延回路６７は、制御信号Ｓ７０ｆに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ６７を調整し、遅延クロック信号Ｓ６７を出力する回路である。可変遅延回路４４，４５，５５，５６，６６，６７には、遅延設定回路７０が接続されている。遅延設定回路７０は、例えば、リードオンリメモリ等で構成され、与えられた設定値ｉｎに基づいて制御信号Ｓ７０ａ，Ｓ７０ｂ，Ｓ７０ｃ，Ｓ７０ｄ，Ｓ７０ｅ，Ｓ７０ｆを出力する回路である。他は、図１と同様の構成である。
【００２４】
図４は、可変遅延回路４４の一例を示す回路図である。この可変遅延回路４４は、クロック信号ｃｋを入力して出力信号Ｓ４４ａを出力するバッファ４４ａを有している。バッファ４４ａの出力側には、クロック信号ｃｋ又は出力信号Ｓ４４ａを制御信号Ｓ７０ａに基づいて選択して出力信号Ｓ４４ｂを出力するセレクタ４４ｂが接続されている。セレクタ４４ｂの出力側には、出力信号Ｓ４４ｂを入力して出力信号Ｓ４４ｃを出力するバッファ４４ｃが接続され、該バッファ４４ｃの出力側には出力信号Ｓ４４ｃを入力して出力信号Ｓ４４ｄを出力するバッファ４４ｄが接続されている。バッファ４４ｄの出力側には、出力信号Ｓ４４ｂ又は出力信号Ｓ４４ｄを制御信号Ｓ７０ａに基づいて選択して出力信号Ｓ４４ｅを出力するセレクタ４４ｅが接続されている。
【００２５】
セレクタ４４ｅの出力側には、出力信号Ｓ４４ｅを入力して出力信号Ｓ４４ｆを出力するバッファ４４ｆが接続され、該バッファ４４ｆの出力側には出力信号Ｓ４４ｆを入力して出力信号Ｓ４４ｇを出力するバッファ４４ｇが接続されている。バッファ４４ｇの出力側には、出力信号Ｓ４４ｇを入力して出力信号Ｓ４４ｈを出力するバッファ４４ｈが接続され、該バッファ４４ｈの出力側には出力信号Ｓ４４ｈを入力して出力信号Ｓ４４ｉを出力するバッファ４４ｉが接続されている。バッファ４４ｉの出力側には、出力信号Ｓ４４ｅ又は出力信号Ｓ４４ｉを制御信号Ｓ７０ａに基づいて選択して出力信号Ｓ４４を出力するセレクタ４４ｊが接続されている。可変遅延回路４５，５５，５６，６６，６７も、可変遅延回路４４と同様の構成である。
【００２６】
この形態の半導体集積回路の動作が第１の実施形態の半導体集積回路の動作と異なるところは、以下の点である。すなわち、３ビットの制御信号Ｓ７０ａは例えば“１１１”に設定され、セレクタ４４ｂでクロック信号ｃｋ、セレクタ４４ｅで出力信号Ｓ４４ｂ，及びセレクタ４４ｊで出力信号Ｓ４４ｅが選択され、伝搬遅延時間Ｔ４４が０に設定される。同様に、制御信号Ｓ７０ｂは例えば“１１１”に設定され、伝搬遅延時間Ｔ４５が０に設定される。制御信号Ｓ７０ｃは例えば“１０１”に設定され、伝搬遅延時間Ｔ５５が第１の実施形態の伝搬遅延時間Ｔ５４と同一値に設定される。制御信号Ｓ７０ｄは例えば“１１１”に設定され、伝搬遅延時間Ｔ５６が０に設定される。制御信号Ｓ７０ｅは例えば“０００”に設定され、伝搬遅延時間Ｔ６６が第１の実施形態の伝搬遅延時間Ｔ６４と同一値に設定される。制御信号Ｓ７０ｆは例えば“１０１”に設定され、伝搬遅延時間Ｔ６７が第１の実施形態の伝搬遅延時間Ｔ６５と同一値に設定される。この設定状態で第１の実施形態と同様の動作が行われる。
【００２７】
以上のように、この第２の実施形態では、半導体集積回路中の各Ｄ−ＦＦ４１，４５，５１，５３，６１，６３毎に予め可変遅延回路４４，４５，５５，５６，６６，６７をそれぞれ設け、各伝搬遅延時間の設定を遅延設定回路７０で行うようにしたので、第１の実施形態の利点に加え、各Ｄ−ＦＦ４１，４５，５１，５３，６１，６３に後で遅延回路を付加する手間が省けると共に、半導体集積回路に変更が生じた場合でも、再設定が容易になるという利点がある。
【００２８】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、Ｄ−ＦＦ４１，４５，５１，５３，６１，６３は、クロック信号ｃｋに基づいて動作する順序回路であれば、任意の回路でよい。また、組合わせ回路４２，５２，６２の内部構成は、組合わせ回路を構成するものであれば、任意の回路でよい。但し、組合わせ回路４２は、半導体集積回路における最大の伝搬遅延時間Ｔ４２を有する。また、遅延回路５４，６４，６５及び可変遅延回路４４，４５，５５，５６，６６，６７の内部構成は、伝搬遅延時間を発生するものであれば、任意の回路でよい。
【００２９】
【発明の効果】
以上説明したように、この発明の構成によれば、各フリップフロップの動作タイミングが全て同一になることがないので、同時動作に起因する電源ノイズを低減でき、半導体集積回路の誤動作を防止できる。さらに、伝搬遅延時間Ｔ６が伝搬遅延時間Ｔ５よりも短いので、第２の組合わせ回路の伝搬遅延時間Ｔ４が極めて短い場合でも、第３のフリップフロップと第４のフリップフロップとの間のレーシングによる誤動作を防止できる。さらに、半導体集積回路中の各フリップフロップ毎に予め可変遅延回路をそれぞれ設け、各伝搬遅延時間の設定を遅延設定回路で行うようにしたので、後で各フリップフロップに遅延回路を付加する手間が省け、また、半導体集積回路に変更が生じた場合でも、再設定を容易できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態である半導体集積回路の電気的構成を示す回路図である。
【図２】同半導体集積回路の動作を説明するためのタイムチャートである。
【図３】この発明の第２の実施形態である半導体集積回路の電気的構成を示す回路図である。
【図４】可変遅延回路４４の回路図である。
【図５】従来の半導体集積回路の電気的構成を示す回路図である。
【図６】同半導体集積回路の動作を説明するためのタイムチャートである。
【符号の説明】
４１，４３，５１，５３，６１，６３ Ｄ−ＦＦ
４２，５２，６２ 組合わせ回路
４４，４５，５５，５６，６６，６７ 可変遅延回路
【発明の属する技術分野】
この発明は、クロック信号に同期して動作する半導体集積回路に係り、例えば、ＬＳＩ（大規模集積回路）等の内部で構成する場合に好適な半導体集積回路に関する。
【０００２】
【従来の技術】
クロック信号に同期して動作する半導体集積回路では、一般に、内部の各順序回路に１つのクロック信号が供給され、これらの順序回路が同一タイミングで動作するようになっている。この種の半導体集積回路は、例えばＬＳＩの一部として組み込まれるものであり、従来では図５に示すように、入力信号Ｓｉ１をクロック信号ｃｋに同期して取り込んで出力信号Ｓ１１を出力する遅延型フリップフロップ（以下、「Ｄ−ＦＦ」という）１１を有している。Ｄ−ＦＦ１１の出力側には、出力信号Ｓ１１と図示しない他の信号とを入力して出力信号Ｓ１２を出力する組合わせ回路１２が接続されている。組合わせ回路１２は例えばＡＮＤ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅを有し、これらが順次縦続接続されている。ＡＮＤ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路１２は、この半導体集積回路における最大の伝搬遅延時間Ｔ１２を有している。そのため、クロック信号ｃｋの周期は、伝搬遅延時間Ｔ１２以上に設定されている。ＡＮＤ回路１２ｅの出力端子には、出力信号Ｓ１２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ１３を出力するＤ−ＦＦ１３が接続されている。
【０００３】
また、この半導体集積回路は、入力信号Ｓｉ２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ２１を出力するＤ−ＦＦ２１を有している。Ｄ−ＦＦ２１の出力側には、出力信号Ｓ２１と図示しない他の信号とを入力して出力信号Ｓ２２を出力する組合わせ回路２２が接続されている。組合わせ回路２２は例えばＡＮＤ回路２２ａ，２２ｂ，２２ｃを有し、これらが順次縦続接続されている。ＡＮＤ回路２２ａ，２２ｂ，２２ｃの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路２２は、伝搬遅延時間Ｔ２２（但し、Ｔ２２≦Ｔ１２）を有している。ＡＮＤ回路２２ｃの出力端子には、出力信号Ｓ２２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ２３を出力するＤ−ＦＦ２３が接続されている。
【０００４】
さらに、この半導体集積回路には、入力信号Ｓｉ３をクロック信号ｃｋに同期して取り込んで出力信号Ｓ３１を出力するＤ−ＦＦ３１が設けられている。Ｄ−ＦＦ３１の出力側には、出力信号Ｓ３１と図示しない他の信号とを入力して出力信号Ｓ３２を出力する組合わせ回路３２が接続されている。組合わせ回路３２は例えばＡＮＤ回路３２ａを有し、該ＡＮＤ回路３２ａの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路３２は、伝搬遅延時間Ｔ３２（但し、Ｔ３２≦Ｔ２２）を有している。ＡＮＤ回路３２ａの出力端子には、出力信号Ｓ３２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ３３を出力するＤ−ＦＦ３３が接続されている。
【０００５】
図６は、図５の半導体集積回路の動作を説明するための各部の信号のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。この図を参照して、図５の半導体集積回路の動作について説明する。時刻ｔ１において、入力信号Ｓｉ１はクロック信号ｃｋに同期してＤ−ＦＦ１１に取り込まれ、該Ｄ−ＦＦ１１から出力信号Ｓ１１が出力される。出力信号Ｓ１１は組合わせ回路１２に入力され、伝搬遅延時間Ｔ１２が経過した後に該組合わせ回路１２から出力信号Ｓ１２が出力される。時刻ｔ２において、出力信号Ｓ１２は、クロック信号ｃｋに同期してＤ−ＦＦ１３に取り込まれ、該Ｄ−ＦＦ１３から出力信号Ｓ１３が出力される。
【０００６】
また、時刻ｔ１において、入力信号Ｓｉ２はクロック信号ｃｋに同期してＤ−ＦＦ２１に取り込まれ、該Ｄ−ＦＦ２１から出力信号Ｓ２１が出力される。出力信号Ｓ２１は組合わせ回路２２に入力され、伝搬遅延時間Ｔ２２が経過した後に該組合わせ回路２２から出力信号Ｓ２２が出力される。時刻ｔ２において、出力信号Ｓ２２は、クロック信号ｃｋに同期してＤ−ＦＦ２３に取り込まれ、該Ｄ−ＦＦ２３から出力信号Ｓ２３が出力される。さらに、時刻ｔ１において、入力信号Ｓｉ３はクロック信号ｃｋに同期してＤ−ＦＦ３１に取り込まれ、該Ｄ−ＦＦ３１から出力信号Ｓ３１が出力される。出力信号Ｓ３１は組合わせ回路３２に入力され、伝搬遅延時間Ｔ３２が経過した後に該組合わせ回路３２から出力信号Ｓ３２が出力される。時刻ｔ２において、出力信号Ｓ３２は、クロック信号ｃｋに同期してＤ−ＦＦ３３に取り込まれ、該Ｄ−ＦＦ３３から出力信号Ｓ３３が出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体集積回路では、次のような問題点があった。従来の半導体集積回路では、クロック信号ｃｋがＤ−ＦＦ１１，１３，２１，２３，３１，３３に共通に供給され、これらのＤ−ＦＦ１１，１３，２１，２３，３１，３３が同一タイミングで動作する。ところが、近年、半導体集積回路のＬＳＩが進み、クロック信号に同期して同時に動作するフリップフロップ等の順序回路の数が飛躍的に高まっている。そのため、これらの順序回路の同時動作に起因する電源ノイズが増加して誤動作が発生するという問題があった。また、ある２つの順序回路の間に接続された組合わせ回路の伝搬遅延時間が極めて短い場合、これらの順序回路の間のレーシングによって誤動作が発生するという問題もあった。
【０００８】この発明は、上述の事情に鑑みてなされたもので、電源ノイズを低減し、かつ複数の順序回路の間のレーシングを回避することによって誤動作を防止した半導体集積回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、第２の伝搬遅延時間Ｔ２（但し、Ｔ２≦Ｔ１）を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路に係り、第３の伝搬遅延時間Ｔ３（但し、Ｔ３≦Ｔ１−Ｔ２）を有し、前記クロック信号を遅延して前記第３のフリップフロップに与える遅延回路を設けたことを特徴としている。
【００１０】
請求項２記載の発明は、請求項１記載の半導体集積回路に係り、前記遅延回路は、与えられた制御信号に基づいて前記伝搬遅延時間Ｔ３が調整される可変遅延回路で構成されていることを特徴としている。
【００１１】
請求項３記載の発明は、クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、前記クロック信号の周期の最小値に対応した伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、第４の伝搬遅延時間Ｔ４（但し、Ｔ４≦Ｔ１）を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路に係り、第５の伝搬遅延時間Ｔ５を有し、前記クロック信号を遅延して前記第３のフリップフロップに与える第１の遅延回路と、第６の伝搬遅延時間Ｔ６（但し、Ｔ６≧Ｔ４＋Ｔ５−Ｔ１、かつＴ６＜Ｔ５）を有し、前記クロック信号を遅延して前記第４のフリップフロップに与える第２の遅延回路とを設けたことを特徴としている。
【００１２】
請求項４記載の発明は、請求項３記載の半導体集積回路に係り、前記第１の遅延回路は、与えられた第１の制御信号に基づいて前記伝搬遅延時間Ｔ５が調整される第１の可変遅延回路で構成され、前記第２の遅延回路は、与えられた第２の制御信号に基づいて前記伝搬遅延時間Ｔ６が調整される第２の可変遅延回路で構成されていることを特徴としている。
【００１３】
請求項５記載の発明は、クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、第２の伝搬遅延時間Ｔ２（但し、Ｔ２≦Ｔ１）を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路に係り、与えられた第１の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第１のフリップフロップに与える第１の可変遅延回路と、与えられた第２の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第２のフリップフロップに与える第２の可変遅延回路と、与えられた第３の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第３のフリップフロップに与える第３の可変遅延回路と、与えられた第４の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第４のフリップフロップに与える第４の可変遅延回路とを設けたことを特徴としている。
【００１４】
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。
第１の実施形態
図１は、この発明の第１の実施形態である半導体集積回路の要部の電気的構成を示す回路図である。この形態の半導体集積回路は、同図に示すように、入力信号Ｓｉ１をクロック信号ｃｋに同期して取り込んで出力信号Ｓ４１を出力する第１のフリップフロップ（例えば、Ｄ−ＦＦ）４１を有している。Ｄ−ＦＦ４１の出力側には、出力信号Ｓ４１と図示しない他の信号とを入力して出力信号Ｓ４２を出力する第１の組合わせ回路４２が接続されている。組合わせ回路４２は例えばＡＮＤ回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅを有し、これらが順次縦続接続されている。ＡＮＤ回路４２ａ，４２ｂ，４２ｃ，４２ｄ，４２ｅの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路４２は、この半導体集積回路における最大の伝搬遅延時間Ｔ４２を有している。そのため、クロック信号ｃｋの周期は、伝搬遅延時間Ｔ４２以上に設定されている。ＡＮＤ回路４２ｅの出力端子には、出力信号Ｓ４２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ４３を出力する第２のフリップフロップ（例えば、Ｄ−ＦＦ）４３が接続されている。
【００１６】
また、この半導体集積回路は、入力信号Ｓｉ２を遅延クロック信号Ｓ５４に同期して取り込んで出力信号Ｓ５１を出力する第３のフリップフロップ（例えば、Ｄ−ＦＦ）５１を有している。Ｄ−ＦＦ５１の出力側には、出力信号Ｓ５１と図示しない他の信号とを入力して出力信号Ｓ５２を出力する第２の組合わせ回路５２が接続されている。組合わせ回路５２は例えばＡＮＤ回路５２ａ，５２ｂ，５２ｃを有し、これらが順次縦続接続されている。ＡＮＤ回路５２ａ，５２ｂ，５２ｃの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路５２は、伝搬遅延時間Ｔ５２（但し、Ｔ５２≦Ｔ４２）を有している。ＡＮＤ回路５２ｃの出力端子には、出力信号Ｓ５２をクロック信号ｃｋに同期して取り込んで出力信号Ｓ５３を出力する第４のフリップフロップ（例えば、Ｄ−ＦＦ）５３が接続されている。Ｄ−ＦＦ５１のクロック入力端子Ｃには、クロック信号ｃｋを入力して遅延クロック信号Ｓ５４を出力する遅延回路５４が接続されている。遅延回路５４は、例えば、バッファ５４ａ，５４ｂを有し、これらが順次縦続接続されて構成されている。遅延回路５４は、伝搬遅延時間Ｔ５４（但し、Ｔ５４≦Ｔ４２−Ｔ５２）を有している。
【００１７】
さらに、この半導体集積回路には、入力信号Ｓｉ３を遅延クロック信号Ｓ６４に同期して取り込んで出力信号Ｓ６１を出力するＤ−ＦＦ６１が設けられている。Ｄ−ＦＦ６１の出力側には、出力信号Ｓ６１と図示しない他の信号とを入力して出力信号Ｓ６２を出力する組合わせ回路６２が接続されている。組合わせ回路６２は、例えばＡＮＤ回路６２ａを有し、該ＡＮＤ回路６２ａの他の入力端子には、図示しない他の論理回路が接続されている。組合わせ回路６２は、伝搬遅延時間Ｔ６２（但し、Ｔ６２≦Ｔ５２）を有している。ＡＮＤ回路６２ａの出力端子には、出力信号Ｓ６２を遅延クロック信号Ｓ６５に同期して取り込んで出力信号Ｓ６３を出力するＤ−ＦＦ６３が接続されている。Ｄ−ＦＦ６１のクロック入力端子Ｃには、クロック信号ｃｋを入力して遅延クロック信号Ｓ６４を出力する遅延回路６４が接続されている。遅延回路６４は、例えば、バッファ６４ａ，６４ｂ，６４ｃ，６４ｄ，６４ｅ，６４ｆを有し、これらが順次縦続接続されて構成されている。遅延回路６４は、伝搬遅延時間Ｔ６４を有している。Ｄ−ＦＦ６３のクロック入力端子Ｃには、クロック信号ｃｋを入力して遅延クロック信号Ｓ６５を出力する遅延回路６５が接続されている。遅延回路６５は、例えば、バッファ６５ａ，６５ｂを有し、これらが順次縦続接続されて構成されている。遅延回路６５は、伝搬遅延時間Ｔ６５（但し、Ｔ６５≧Ｔ６２＋Ｔ６４−Ｔ４２、かつＴ６５＜Ｔ６４）を有している。
【００１８】
図２は、この形態の半導体集積回路の動作を説明するための各部の信号のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。この図を参照して、この形態の半導体集積回路の動作について説明する。時刻ｔ１において、入力信号Ｓｉ１はクロック信号ｃｋに同期してＤ−ＦＦ４１に取り込まれ、該Ｄ−ＦＦ４１から出力信号Ｓ４１が出力される。出力信号Ｓ４１は組合わせ回路４２に入力され、伝搬遅延時間Ｔ４２が経過した後に該組合わせ回路４２から出力信号Ｓ４２が出力される。時刻ｔ２において、出力信号Ｓ４２は、クロック信号ｃｋに同期してＤ−ＦＦ４３に取り込まれ、該Ｄ−ＦＦ４３から出力信号Ｓ４３が出力される。
【００１９】
また、時刻ｔ１から伝搬遅延時間Ｔ５４が経過した時刻ｔ３において、入力信号Ｓｉ２は遅延クロック信号Ｓ５４に同期してＤ−ＦＦ５１に取り込まれ、該Ｄ−ＦＦ５１から出力信号Ｓ５１が出力される。出力信号Ｓ５１は組合わせ回路５２に入力され、伝搬遅延時間Ｔ５２が経過した後に該組合わせ回路５２から出力信号Ｓ５２が出力される。時刻ｔ２において、出力信号Ｓ５２は、クロック信号ｃｋに同期してＤ−ＦＦ５３に取り込まれ、該Ｄ−ＦＦ５３から出力信号Ｓ５３が出力される。この場合、伝搬遅延時間Ｔ５２は、伝搬遅延時間Ｔ４２よりも短いので、遅延クロック信号Ｓ５４がクロック信号ｃｋよりも伝搬遅延時間Ｔ５４（但し、Ｔ５４≦Ｔ４２−Ｔ５２）だけ遅れても、この半導体集積回路は正常に動作する。
【００２０】
さらに、時刻ｔ１から伝搬遅延時間Ｔ６４が経過した時刻ｔ４において、入力信号Ｓｉ３は遅延クロック信号Ｓ６４に同期してＤ−ＦＦ６１に取り込まれ、該Ｄ−ＦＦ６１から出力信号Ｓ６１が出力される。出力信号Ｓ６１は組合わせ回路６２に入力され、伝搬遅延時間Ｔ６２が経過した時刻ｔ５に該組合わせ回路６２から出力信号Ｓ６２が出力される。時刻ｔ２から伝搬遅延時間Ｔ６５が経過した時刻ｔ５において、出力信号Ｓ６２は、遅延クロック信号Ｓ６５に同期してＤ−ＦＦ６３に取り込まれ、該Ｄ−ＦＦ６３から出力信号Ｓ６３が出力される。この場合、遅延クロック信号Ｓ６４がクロック信号ｃｋよりも伝搬遅延時間Ｔ６４（但し、Ｔ６４≦Ｔ４２＋Ｔ６５−Ｔ６２）だけ遅れても、この半導体集積回路は正常に動作する。
【００２１】
以上のように、この第１の実施形態では、Ｄ−ＦＦ４１，４３，５１，５３，６１，６３の動作タイミングが全て同一になることがないので、同時動作に起因する電源ノイズが低減され、半導体集積回路の誤動作が防止できる。さらに、この実施形態では、伝搬遅延時間Ｔ６５が伝搬遅延時間Ｔ６４よりも短いので、組合わせ回路６２の伝搬遅延時間Ｔ６２が極めて短い場合でも、Ｄ−ＦＦ６１とＤ−ＦＦ６３との間のレーシングによる誤動作が防止できる。
【００２２】
第２の実施形態 図３は、この発明の第２の実施形態である半導体集積回路の要部の電気的構成を示す回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。 この形態の半導体集積回路では、図３に示すように、Ｄ−ＦＦ４１のクロック入力端子Ｃに可変遅延回路４４が接続されている。可変遅延回路４４は、制御信号Ｓ７０ａに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ４４を調整し、遅延クロック信号Ｓ４４を出力する回路である。Ｄ−ＦＦ４３のクロック入力端子Ｃには、可変遅延回路４５が接続されている。可変遅延回路４５は、制御信号Ｓ７０ｂに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ４５を調整し、遅延クロック信号Ｓ４５を出力する回路である。
【００２３】
また、この半導体集積回路では、図１中の遅延回路５４に代えて、異なる構成の可変遅延回路５５が設けられている。可変遅延回路５５は、制御信号Ｓ７０ｃに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ５５を調整し、遅延クロック信号Ｓ５５を出力する回路である。Ｄ−ＦＦ５３のクロック入力端子Ｃには、可変遅延回路５６が接続されている。可変遅延回路５６は、制御信号Ｓ７０ｄに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ５６を調整し、遅延クロック信号Ｓ５６を出力する回路である。さらに、この半導体集積回路では、図１中の遅延回路６４，６５に代えて、異なる構成の可変遅延回路６６，６７が設けられている。可変遅延回路６６は、制御信号Ｓ７０ｅに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ６６を調整し、遅延クロック信号Ｓ６６を出力する回路である。可変遅延回路６７は、制御信号Ｓ７０ｆに基づいてクロック信号ｃｋの伝搬遅延時間Ｔ６７を調整し、遅延クロック信号Ｓ６７を出力する回路である。可変遅延回路４４，４５，５５，５６，６６，６７には、遅延設定回路７０が接続されている。遅延設定回路７０は、例えば、リードオンリメモリ等で構成され、与えられた設定値ｉｎに基づいて制御信号Ｓ７０ａ，Ｓ７０ｂ，Ｓ７０ｃ，Ｓ７０ｄ，Ｓ７０ｅ，Ｓ７０ｆを出力する回路である。他は、図１と同様の構成である。
【００２４】
図４は、可変遅延回路４４の一例を示す回路図である。この可変遅延回路４４は、クロック信号ｃｋを入力して出力信号Ｓ４４ａを出力するバッファ４４ａを有している。バッファ４４ａの出力側には、クロック信号ｃｋ又は出力信号Ｓ４４ａを制御信号Ｓ７０ａに基づいて選択して出力信号Ｓ４４ｂを出力するセレクタ４４ｂが接続されている。セレクタ４４ｂの出力側には、出力信号Ｓ４４ｂを入力して出力信号Ｓ４４ｃを出力するバッファ４４ｃが接続され、該バッファ４４ｃの出力側には出力信号Ｓ４４ｃを入力して出力信号Ｓ４４ｄを出力するバッファ４４ｄが接続されている。バッファ４４ｄの出力側には、出力信号Ｓ４４ｂ又は出力信号Ｓ４４ｄを制御信号Ｓ７０ａに基づいて選択して出力信号Ｓ４４ｅを出力するセレクタ４４ｅが接続されている。
【００２５】
セレクタ４４ｅの出力側には、出力信号Ｓ４４ｅを入力して出力信号Ｓ４４ｆを出力するバッファ４４ｆが接続され、該バッファ４４ｆの出力側には出力信号Ｓ４４ｆを入力して出力信号Ｓ４４ｇを出力するバッファ４４ｇが接続されている。バッファ４４ｇの出力側には、出力信号Ｓ４４ｇを入力して出力信号Ｓ４４ｈを出力するバッファ４４ｈが接続され、該バッファ４４ｈの出力側には出力信号Ｓ４４ｈを入力して出力信号Ｓ４４ｉを出力するバッファ４４ｉが接続されている。バッファ４４ｉの出力側には、出力信号Ｓ４４ｅ又は出力信号Ｓ４４ｉを制御信号Ｓ７０ａに基づいて選択して出力信号Ｓ４４を出力するセレクタ４４ｊが接続されている。可変遅延回路４５，５５，５６，６６，６７も、可変遅延回路４４と同様の構成である。
【００２６】
この形態の半導体集積回路の動作が第１の実施形態の半導体集積回路の動作と異なるところは、以下の点である。すなわち、３ビットの制御信号Ｓ７０ａは例えば“１１１”に設定され、セレクタ４４ｂでクロック信号ｃｋ、セレクタ４４ｅで出力信号Ｓ４４ｂ，及びセレクタ４４ｊで出力信号Ｓ４４ｅが選択され、伝搬遅延時間Ｔ４４が０に設定される。同様に、制御信号Ｓ７０ｂは例えば“１１１”に設定され、伝搬遅延時間Ｔ４５が０に設定される。制御信号Ｓ７０ｃは例えば“１０１”に設定され、伝搬遅延時間Ｔ５５が第１の実施形態の伝搬遅延時間Ｔ５４と同一値に設定される。制御信号Ｓ７０ｄは例えば“１１１”に設定され、伝搬遅延時間Ｔ５６が０に設定される。制御信号Ｓ７０ｅは例えば“０００”に設定され、伝搬遅延時間Ｔ６６が第１の実施形態の伝搬遅延時間Ｔ６４と同一値に設定される。制御信号Ｓ７０ｆは例えば“１０１”に設定され、伝搬遅延時間Ｔ６７が第１の実施形態の伝搬遅延時間Ｔ６５と同一値に設定される。この設定状態で第１の実施形態と同様の動作が行われる。
【００２７】
以上のように、この第２の実施形態では、半導体集積回路中の各Ｄ−ＦＦ４１，４５，５１，５３，６１，６３毎に予め可変遅延回路４４，４５，５５，５６，６６，６７をそれぞれ設け、各伝搬遅延時間の設定を遅延設定回路７０で行うようにしたので、第１の実施形態の利点に加え、各Ｄ−ＦＦ４１，４５，５１，５３，６１，６３に後で遅延回路を付加する手間が省けると共に、半導体集積回路に変更が生じた場合でも、再設定が容易になるという利点がある。
【００２８】
以上、この発明の実施形態を図面により詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、Ｄ−ＦＦ４１，４５，５１，５３，６１，６３は、クロック信号ｃｋに基づいて動作する順序回路であれば、任意の回路でよい。また、組合わせ回路４２，５２，６２の内部構成は、組合わせ回路を構成するものであれば、任意の回路でよい。但し、組合わせ回路４２は、半導体集積回路における最大の伝搬遅延時間Ｔ４２を有する。また、遅延回路５４，６４，６５及び可変遅延回路４４，４５，５５，５６，６６，６７の内部構成は、伝搬遅延時間を発生するものであれば、任意の回路でよい。
【００２９】
【発明の効果】
以上説明したように、この発明の構成によれば、各フリップフロップの動作タイミングが全て同一になることがないので、同時動作に起因する電源ノイズを低減でき、半導体集積回路の誤動作を防止できる。さらに、伝搬遅延時間Ｔ６が伝搬遅延時間Ｔ５よりも短いので、第２の組合わせ回路の伝搬遅延時間Ｔ４が極めて短い場合でも、第３のフリップフロップと第４のフリップフロップとの間のレーシングによる誤動作を防止できる。さらに、半導体集積回路中の各フリップフロップ毎に予め可変遅延回路をそれぞれ設け、各伝搬遅延時間の設定を遅延設定回路で行うようにしたので、後で各フリップフロップに遅延回路を付加する手間が省け、また、半導体集積回路に変更が生じた場合でも、再設定を容易できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態である半導体集積回路の電気的構成を示す回路図である。
【図２】同半導体集積回路の動作を説明するためのタイムチャートである。
【図３】この発明の第２の実施形態である半導体集積回路の電気的構成を示す回路図である。
【図４】可変遅延回路４４の回路図である。
【図５】従来の半導体集積回路の電気的構成を示す回路図である。
【図６】同半導体集積回路の動作を説明するためのタイムチャートである。
【符号の説明】
４１，４３，５１，５３，６１，６３ Ｄ−ＦＦ
４２，５２，６２ 組合わせ回路
４４，４５，５５，５６，６６，６７ 可変遅延回路
Claims (3)
- クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、
前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、
前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、
前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、
式（１）に従う第２の伝搬遅延時間Ｔ２を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、
前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路において、
式（２）に従う第３の伝搬遅延時間Ｔ３を有し、前記クロック信号を遅延して前記第３のフリップフロップに与える遅延回路を設けたことを特徴とする半導体集積回路。
Ｔ２≦Ｔ１ ・・・（１）
Ｔ３≦Ｔ１−Ｔ２ ・・・（２）
【請求項２】前記遅延回路は、
与えられた制御信号に基づいて前記伝搬遅延時間Ｔ３が調整される可変遅延回路で構成されていることを特徴とする請求項１記載の半導体集積回路。 - クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、
前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、
前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、
前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、
式（３）に従う第４の伝搬遅延時間Ｔ４を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、
前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路において、
式（４）に従う第５の伝搬遅延時間Ｔ５を有し、前記クロック信号を遅延して前記第３のフリップフロップに与える第１の遅延回路と、
式（４）に従う第６の伝搬遅延時間Ｔ６を有し、前記クロック信号を遅延して前記第４のフリップフロップに与える第２の遅延回路とを設けたことを特徴とする半導体集積回路。
Ｔ４≦Ｔ１ ・・・（３）
Ｔ６≧Ｔ４＋Ｔ５−Ｔ１、かつＴ６＜Ｔ５ ・・・（４）
【請求項４】前記第１の遅延回路は、与えられた第１の制御信号に基づいて前記伝搬遅延時間Ｔ５が調整される第１の可変遅延回路で構成され、
前記第２の遅延回路は、与えられた第２の制御信号に基づいて前記伝搬遅延時間Ｔ６が調整される第２の可変遅延回路で構成されていることを特徴とする請求項３記載の半導体集積回路。 - クロック信号に同期して第１の入力データを取り込んで第１の出力データを出力し、該第１の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第１のフリップフロップと、
前記クロック信号の周期の最小値に対応した第１の伝搬遅延時間Ｔ１を有し、前記第１の出力データを含む単数又は複数の第２の入力データを入力して所定の処理を行って第２の出力データを出力する第１の組合わせ回路と、
前記クロック信号に同期して前記第２の出力データを取り込んで第３の出力データを出力し、該第３の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第２のフリップフロップと、
前記クロック信号に同期して第３の入力データを取り込んで第４の出力データを出力し、該第４の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第３のフリップフロップと、
式（５）に従う第２の伝搬遅延時間Ｔ２を有し、前記第４の出力データを含む単数又は複数の第４の入力データを入力して所定の処理を行って第５の出力データを出力する第２の組合わせ回路と、
前記クロック信号に同期して前記第５の出力データを取り込んで第６の出力データを出力し、該第６の出力データを前記クロック信号の次の周期のエッジが来るまで保持する第４のフリップフロップとを含む半導体集積回路において、
与えられた第１の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第１のフリップフロップに与える第１の可変遅延回路と、
与えられた第２の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第２のフリップフロップに与える第２の可変遅延回路と、
与えられた第３の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第３のフリップフロップに与える第３の可変遅延回路と、
与えられた第４の制御信号に基づいて伝搬遅延時間が調整され、前記クロック信号を遅延して前記第４のフリップフロップに与える第４の可変遅延回路とを設けたことを特徴とする半導体集積回路。
Ｔ２≦Ｔ１ ・・・（５）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000001112A JP3501059B6 (ja) | 2000-01-06 | 半導体集積回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000001112A JP3501059B6 (ja) | 2000-01-06 | 半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001196915A JP2001196915A (ja) | 2001-07-19 |
| JP3501059B2 JP3501059B2 (ja) | 2004-02-23 |
| JP3501059B6 true JP3501059B6 (ja) | 2007-05-30 |
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