JP2000299477A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/8611—Planar PN junction diodes
Abstract
(57)【要約】
【課題】 周辺素子の誤動作が少なく特性の優れた半導
体装置を提供する。 【解決手段】 半導体基板の主表面上のｐ埋込層と、そ
のｐ埋込層の上に設けられたカソードｎ領域と、カソー
ドｎ領域の側周面と接するアノードｐ領域とを備え、ｐ
埋込層のアクセプタ濃度はアノードｐ領域のアクセプタ
濃度より高く、そのｐ埋込層は、アノード領域およびカ
ソード領域の底面と接する構成とする。
体装置を提供する。 【解決手段】 半導体基板の主表面上のｐ埋込層と、そ
のｐ埋込層の上に設けられたカソードｎ領域と、カソー
ドｎ領域の側周面と接するアノードｐ領域とを備え、ｐ
埋込層のアクセプタ濃度はアノードｐ領域のアクセプタ
濃度より高く、そのｐ埋込層は、アノード領域およびカ
ソード領域の底面と接する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に半
導体基板上の周辺素子への電子の流れ込みを抑制した、
順バイアス電流の立ち上がり勾配（ΔＩ/ΔＶ）等の優
れたダイオードに関する。
導体基板上の周辺素子への電子の流れ込みを抑制した、
順バイアス電流の立ち上がり勾配（ΔＩ/ΔＶ）等の優
れたダイオードに関する。
【０００２】
【従来の技術】図３４に従来のダイオードの断面構造を
示す。図３４を参照して、従来のダイオードにおいて
は、ｐ型半導体基板（以下、「ｐ基板」と記す）５０４
上に高濃度ｎ型半導体埋込層（以下において「ｎ+埋込
層」と記す場合がある）５０３が形成されている。その
ｎ+埋込層５０３の上にカソード領域であるｎ型半導体
領域（以下において「カソードｎ領域」と記す場合があ
る）５０１が形成され、カソードｎ領域周辺にアノード
領域であるｐ型半導体領域（以下において「アノードｐ
領域」と記す場合がある）５０２がｐ基板５０４と接し
て配置される。なお、ダイオードは、一般に、上記のダ
イオードも含めて、中心部のカソードｎ領域の側周面を
取り囲むように、側周面に接して筒状のアノードｐ領域
が形成される。したがって、図３４における左右２つの
アノードｐ領域は１つの筒状アノードの縦断面である。
示す。図３４を参照して、従来のダイオードにおいて
は、ｐ型半導体基板（以下、「ｐ基板」と記す）５０４
上に高濃度ｎ型半導体埋込層（以下において「ｎ+埋込
層」と記す場合がある）５０３が形成されている。その
ｎ+埋込層５０３の上にカソード領域であるｎ型半導体
領域（以下において「カソードｎ領域」と記す場合があ
る）５０１が形成され、カソードｎ領域周辺にアノード
領域であるｐ型半導体領域（以下において「アノードｐ
領域」と記す場合がある）５０２がｐ基板５０４と接し
て配置される。なお、ダイオードは、一般に、上記のダ
イオードも含めて、中心部のカソードｎ領域の側周面を
取り囲むように、側周面に接して筒状のアノードｐ領域
が形成される。したがって、図３４における左右２つの
アノードｐ領域は１つの筒状アノードの縦断面である。
【０００３】次に、上記ダイオードの動作原理を説明す
る。アノードｐ領域５０２とカソードｎ領域５０１の接
合部のエネルギバンド図を図３５に示す。図３５におい
て、アノードｐ領域とカソードｎ領域との境界部には電
位障壁Ｖoが生じ、この結果、エネルギ差ｅＶoが生じて
いる。上記のエネルギバンド図は電子に対するエネルギ
を示す。したがって、カソードｎ領域で生じた電子がア
ノードｐ領域に流入するためにはエネルギ差ｅＶoを越
えなければならない。
る。アノードｐ領域５０２とカソードｎ領域５０１の接
合部のエネルギバンド図を図３５に示す。図３５におい
て、アノードｐ領域とカソードｎ領域との境界部には電
位障壁Ｖoが生じ、この結果、エネルギ差ｅＶoが生じて
いる。上記のエネルギバンド図は電子に対するエネルギ
を示す。したがって、カソードｎ領域で生じた電子がア
ノードｐ領域に流入するためにはエネルギ差ｅＶoを越
えなければならない。
【０００４】なお、Ｅcは伝導帯の底のエネルギを、Ｅv
は価電子帯の頂部のエネルギを、Ｅfnはカソードｎ領域
のフェルミエネルギを、またＥfｐはアノードｐ領域の
フェルミエネルギを表す。
は価電子帯の頂部のエネルギを、Ｅfnはカソードｎ領域
のフェルミエネルギを、またＥfｐはアノードｐ領域の
フェルミエネルギを表す。
【０００５】図３５に示すエネルギ状態のダイオードに
外部から電圧を加えた場合のエネルギバンドは、図３６
または３７に示すように変化する。図３６は、カソード
ｎ領域５０１に対比して正の電圧をアノードｐ領域５０
２にかけた場合（順バイアス）を示し、空乏層の電位障
壁が図３５に比べ印加電圧ＶA分だけ下がって、ｅ(Ｖo-
Ｖa)となる。この結果、アノードｐ領域５０２からカソ
ードｎ領域５０１へのホールの移動、またカソードｎ領
域５０１からアノードｐ領域５０２への電子の移動が容
易となり、電流がアノードｐ領域５０２からカソードｎ
領域５０１へ向けて流れる。
外部から電圧を加えた場合のエネルギバンドは、図３６
または３７に示すように変化する。図３６は、カソード
ｎ領域５０１に対比して正の電圧をアノードｐ領域５０
２にかけた場合（順バイアス）を示し、空乏層の電位障
壁が図３５に比べ印加電圧ＶA分だけ下がって、ｅ(Ｖo-
Ｖa)となる。この結果、アノードｐ領域５０２からカソ
ードｎ領域５０１へのホールの移動、またカソードｎ領
域５０１からアノードｐ領域５０２への電子の移動が容
易となり、電流がアノードｐ領域５０２からカソードｎ
領域５０１へ向けて流れる。
【０００６】一方、図３７はカソードｎ領域５０１に対
比して負となる電圧をアノードｐ領域５０２にかけた場
合（逆バイアス）を示し、空乏層の電位障壁が図３５に
比べて印加電圧ＶA分だけ高くなり、ｅ(Ｖo+Ｖa)とな
る。この結果、アノードｐ領域５０２からカソードｎ領
域５０１へのホールの移動、またカソードｎ領域５０１
からアノードｐ領域５０２への電子の移動の確率が小さ
くなるため電流はごくわずかしか流れない。上記半導体
装置は、逆バイアス耐圧を実使用電圧よりも高くなるよ
うに改善され、クランプダイオードとして広く使用され
ている。すなわち、使用電圧を超える逆バイアスのサー
ジ電圧等が突発的にカソードに印加された時にそなえ
て、回路保護のためのダイオードとして用いられる。
比して負となる電圧をアノードｐ領域５０２にかけた場
合（逆バイアス）を示し、空乏層の電位障壁が図３５に
比べて印加電圧ＶA分だけ高くなり、ｅ(Ｖo+Ｖa)とな
る。この結果、アノードｐ領域５０２からカソードｎ領
域５０１へのホールの移動、またカソードｎ領域５０１
からアノードｐ領域５０２への電子の移動の確率が小さ
くなるため電流はごくわずかしか流れない。上記半導体
装置は、逆バイアス耐圧を実使用電圧よりも高くなるよ
うに改善され、クランプダイオードとして広く使用され
ている。すなわち、使用電圧を超える逆バイアスのサー
ジ電圧等が突発的にカソードに印加された時にそなえ
て、回路保護のためのダイオードとして用いられる。
【０００７】
【発明が解決しようとする課題】上記した構造の半導体
装置では、カソードｎ領域５０１に対比して正の電圧を
アノードｐ領域５０２にかけた場合に、カソードｎ領域
５０１からアノードｐ領域５０２へ電子が移動する。ま
た、カソードｎ領域５０１からｐ基板５０４へも同様に
電子が移動する。そのため、ｐ基板５０４から半導体基
板上のダイオード周辺に設けられた素子に電子が流れ込
み、周辺素子が誤動作する原因となる問題点があった。
装置では、カソードｎ領域５０１に対比して正の電圧を
アノードｐ領域５０２にかけた場合に、カソードｎ領域
５０１からアノードｐ領域５０２へ電子が移動する。ま
た、カソードｎ領域５０１からｐ基板５０４へも同様に
電子が移動する。そのため、ｐ基板５０４から半導体基
板上のダイオード周辺に設けられた素子に電子が流れ込
み、周辺素子が誤動作する原因となる問題点があった。
【０００８】これを解決しようとして、カソードｎ領域
の側周面および底面のすべてをｐ+半導体埋込層で囲む
提案がなされた（実開平２−１４６４５８号公報）。し
かしながら、本来アノードとして機能させる領域を高濃
度のアクセプタを分布させたｐ+領域とすると、用途に
よってはダイオードの性能につぎの問題が生じることが
判明した。（ａ）順バイアス電圧印加時の低電圧範囲で
の電圧変化に対する電流の立ち上がり勾配（ΔＩ/Δ
Ｖ）が小さい。すなわち、ダイオードにおける整流作用
が電圧の正負に応じて急峻に生じない。（ｂ）アノード
領域に電子が移動しにくいために、アノード電圧による
ダイオードの制御性が不足する。
の側周面および底面のすべてをｐ+半導体埋込層で囲む
提案がなされた（実開平２−１４６４５８号公報）。し
かしながら、本来アノードとして機能させる領域を高濃
度のアクセプタを分布させたｐ+領域とすると、用途に
よってはダイオードの性能につぎの問題が生じることが
判明した。（ａ）順バイアス電圧印加時の低電圧範囲で
の電圧変化に対する電流の立ち上がり勾配（ΔＩ/Δ
Ｖ）が小さい。すなわち、ダイオードにおける整流作用
が電圧の正負に応じて急峻に生じない。（ｂ）アノード
領域に電子が移動しにくいために、アノード電圧による
ダイオードの制御性が不足する。
【０００９】上記（ａ）、（ｂ）の問題を避けて、周辺
素子への電子の流入を防止する半導体装置として、次の
提案がなされた。すなわち、ｐ型半導体埋込層およびｎ
型半導体埋込層の２種類の半導体埋込層を基板とダイオ
ード形成層との間に設け、これら２種類の半導体埋込層
の各々から上方に延びる導出領域の抵抗を調整して、ｎ
型半導体埋込層とｐ型半導体埋込層とを逆バイアスの関
係または同電位の関係とする（特開平１０−７４９５８
号公報）。
素子への電子の流入を防止する半導体装置として、次の
提案がなされた。すなわち、ｐ型半導体埋込層およびｎ
型半導体埋込層の２種類の半導体埋込層を基板とダイオ
ード形成層との間に設け、これら２種類の半導体埋込層
の各々から上方に延びる導出領域の抵抗を調整して、ｎ
型半導体埋込層とｐ型半導体埋込層とを逆バイアスの関
係または同電位の関係とする（特開平１０−７４９５８
号公報）。
【００１０】しかしながら、上記の構造ではカソードか
ら導出領域を横切って半導体埋込層を迂回して半導体基
板に流れ込む電子は阻止できない。また、上記の構造を
採用すると半導体装置が微細化しにくくなる。したがっ
て、微細化や低電圧化が推進された最新の半導体装置に
おける電子の半導体基板への流入阻止の構造としては不
十分である。
ら導出領域を横切って半導体埋込層を迂回して半導体基
板に流れ込む電子は阻止できない。また、上記の構造を
採用すると半導体装置が微細化しにくくなる。したがっ
て、微細化や低電圧化が推進された最新の半導体装置に
おける電子の半導体基板への流入阻止の構造としては不
十分である。
【００１１】そこで、本発明は、ダイオードとしての各
種性能（順バイアス電圧印加時の電流の立ち上がり勾配
ΔＩ/ΔＶ、等）を確保したうえで、基板への電子の流
れ込みをさらに抑制した、微細化が容易な半導体装置を
提供することを目的とする。
種性能（順バイアス電圧印加時の電流の立ち上がり勾配
ΔＩ/ΔＶ、等）を確保したうえで、基板への電子の流
れ込みをさらに抑制した、微細化が容易な半導体装置を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置にお
いては、半導体基板の主表面に設けられたｐ型半導体埋
込層と、ｐ型半導体埋込層の上に設けられたｎ型半導体
層からなるカソード領域と、カソード領域の側周面を取
り囲んで側周面に接して形成されたｐ型半導体層からな
るアノード領域とを備え、ｐ型半導体埋込層のアクセプ
タ濃度は、アノード領域のアクセプタ濃度よりも高く、
ｐ型半導体埋込層は、カソード領域およびアノード領域
の底面と接する。
いては、半導体基板の主表面に設けられたｐ型半導体埋
込層と、ｐ型半導体埋込層の上に設けられたｎ型半導体
層からなるカソード領域と、カソード領域の側周面を取
り囲んで側周面に接して形成されたｐ型半導体層からな
るアノード領域とを備え、ｐ型半導体埋込層のアクセプ
タ濃度は、アノード領域のアクセプタ濃度よりも高く、
ｐ型半導体埋込層は、カソード領域およびアノード領域
の底面と接する。
【００１３】上記の構造により、半導体基板に直接向か
う電子を高濃度のアクセプタ濃度（ｐ+）に起因する高
い電位障壁の上に位置する半導体埋込層の導電帯のため
に阻止することができる。一方、アノードｐ領域のアク
セプタ濃度は半導体埋込層のそれより低いために、その
導電帯の電位障壁は電子の流入を無視できるほど高くは
ない。このため、順バイアス電圧のときの低電圧範囲で
の電流の立ち上り勾配（ΔＩ/ΔＶ）を高くすることが
できる。すなわち、本発明の半導体装置においては、ア
ノード領域のアクセプタ濃度を電子の流入阻止を目的と
するｐ型半導体埋込層のアクセプタ濃度よりも低く設定
する。このため、カソード領域で発生した電子のうちア
ノード領域に向かう電子の比率は高く、電子の多くはア
ノード電極に至り、回路に流れる電流に寄与する。した
がって、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）
を大きくすることができる。逆バイアスのときには、も
とより電子は逆バイアス電圧に比例して高くなる電位障
壁のためにほとんど流れないので、上記の作用によりダ
イオードの整流作用の急峻性を高めることができる。
う電子を高濃度のアクセプタ濃度（ｐ+）に起因する高
い電位障壁の上に位置する半導体埋込層の導電帯のため
に阻止することができる。一方、アノードｐ領域のアク
セプタ濃度は半導体埋込層のそれより低いために、その
導電帯の電位障壁は電子の流入を無視できるほど高くは
ない。このため、順バイアス電圧のときの低電圧範囲で
の電流の立ち上り勾配（ΔＩ/ΔＶ）を高くすることが
できる。すなわち、本発明の半導体装置においては、ア
ノード領域のアクセプタ濃度を電子の流入阻止を目的と
するｐ型半導体埋込層のアクセプタ濃度よりも低く設定
する。このため、カソード領域で発生した電子のうちア
ノード領域に向かう電子の比率は高く、電子の多くはア
ノード電極に至り、回路に流れる電流に寄与する。した
がって、順バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）
を大きくすることができる。逆バイアスのときには、も
とより電子は逆バイアス電圧に比例して高くなる電位障
壁のためにほとんど流れないので、上記の作用によりダ
イオードの整流作用の急峻性を高めることができる。
【００１４】また、上記の半導体装置において、高アク
セプタ濃度のｐ型半導体埋込層に流入する電子は、その
高い電位障壁のために微量であり、またたとえｐ型半導
体埋込層に流入したとしてもホールと再結合して消滅す
る。このため、カソードを発した電子は、アノードｐ領
域を経てアノード電極に至る電子が多数を占めるので、
アノード電極に印加する電圧により整流作用等を目的と
したダイオードの制御を容易に行うことが可能となる。
セプタ濃度のｐ型半導体埋込層に流入する電子は、その
高い電位障壁のために微量であり、またたとえｐ型半導
体埋込層に流入したとしてもホールと再結合して消滅す
る。このため、カソードを発した電子は、アノードｐ領
域を経てアノード電極に至る電子が多数を占めるので、
アノード電極に印加する電圧により整流作用等を目的と
したダイオードの制御を容易に行うことが可能となる。
【００１５】上記の半導体装置では、ｐ型半導体埋込層
のアクセプタ濃度は、カソード領域から放出された電子
の流入を実用上無視できるほど高いことが望ましい。
のアクセプタ濃度は、カソード領域から放出された電子
の流入を実用上無視できるほど高いことが望ましい。
【００１６】上記により、カソードｎ領域からの電子の
流入を確実に阻止することができ、周辺素子の誤動作を
防止することが可能となる。
流入を確実に阻止することができ、周辺素子の誤動作を
防止することが可能となる。
【００１７】また、上記の半導体装置では、アノード領
域は、カソード領域の底面を覆うようにカソード領域の
底面に接して延在し、アノード領域の全底面がｐ型半導
体埋込層に接することが望ましい。
域は、カソード領域の底面を覆うようにカソード領域の
底面に接して延在し、アノード領域の全底面がｐ型半導
体埋込層に接することが望ましい。
【００１８】カソードｎ領域とアノードｐ領域とはカソ
ードｎ領域の側周面において接するだけでなく、カソー
ドｎ領域の底面においても接するので、カソードｎ領域
と電子の流入の容易な低いアクセプタ濃度のアノードｐ
領域との界面が増える。このため、ｐ型半導体埋込層が
カソードの底面と接するタイプの半導体装置よりも、順
バイアス電圧印加時の低電圧範囲での電流の立ち上がり
勾配（ΔＩ/ΔＶ）を、一層大きくすることができる。
また、カソードｎ領域から送り出される電子はほとんど
すべてアノードｐ領域に流入するので、アノードｐ領域
に印加する電圧による整流作用等を目的としたダイオー
ドの制御性をより一層高めることが可能となる。また、
上記のようにアノードｐ領域の中にカソードｎ領域を形
成することによって、半導体装置の微細化をさらに推進
することが可能となる。
ードｎ領域の側周面において接するだけでなく、カソー
ドｎ領域の底面においても接するので、カソードｎ領域
と電子の流入の容易な低いアクセプタ濃度のアノードｐ
領域との界面が増える。このため、ｐ型半導体埋込層が
カソードの底面と接するタイプの半導体装置よりも、順
バイアス電圧印加時の低電圧範囲での電流の立ち上がり
勾配（ΔＩ/ΔＶ）を、一層大きくすることができる。
また、カソードｎ領域から送り出される電子はほとんど
すべてアノードｐ領域に流入するので、アノードｐ領域
に印加する電圧による整流作用等を目的としたダイオー
ドの制御性をより一層高めることが可能となる。また、
上記のようにアノードｐ領域の中にカソードｎ領域を形
成することによって、半導体装置の微細化をさらに推進
することが可能となる。
【００１９】上記の半導体装置では、アノード領域の外
側周面を取り囲み、外側周面と接して形成されたｎ型半
導体領域と、周方向に沿ってｎ型半導体領域と互いに相
接し、かつ同電位とされるｐ型半導体領域とをさらに備
え、ｐ型半導体埋込層は、少なくともカソード領域およ
びアノード領域のすべての底面と接する広さと配置とを
有することが望ましい。
側周面を取り囲み、外側周面と接して形成されたｎ型半
導体領域と、周方向に沿ってｎ型半導体領域と互いに相
接し、かつ同電位とされるｐ型半導体領域とをさらに備
え、ｐ型半導体埋込層は、少なくともカソード領域およ
びアノード領域のすべての底面と接する広さと配置とを
有することが望ましい。
【００２０】上記の構造によれば、カソード電極よりも
高い電圧をアノード電極に印加したとき、カソードｎ型
半導体領域から直接に半導体基板に向かう電子は、高い
電位障壁の上に位置するｐ+埋込層の導電帯に移動でき
ず阻止される。一方、ｐ+半導体埋込層を迂回しようと
する電子はアノードｐ領域に入った後、寄生バイポーラ
動作によりｎ型半導体領域に移動する。ここで、寄生バ
イポーラ動作とは、本来の目的とは異なる局面において
生じるバイポーラ動作をいい、上記の局面では、ベース
であるアノード領域に電子が入るとバイポーラ動作をし
てコレクタであるｎ型半導体領域に電子を流すことをさ
す。ｎ型半導体領域に電子が流れ込むと、結線されてい
なければｎ型半導体領域とｐ型半導体領域との間に電位
差が生じる。しかし、同電位となるようにｎ型半導体領
域とｐ型半導体領域とは結線されているので、電位差を
生じないようにｐ型半導体領域からホールがｎ型半導体
領域へと移動する。このため、アノードｐ領域からｎ型
半導体領域に流れ込んできた電子は、ｐ型半導体領域か
ら放出されたホールと再結合して消滅する。
高い電圧をアノード電極に印加したとき、カソードｎ型
半導体領域から直接に半導体基板に向かう電子は、高い
電位障壁の上に位置するｐ+埋込層の導電帯に移動でき
ず阻止される。一方、ｐ+半導体埋込層を迂回しようと
する電子はアノードｐ領域に入った後、寄生バイポーラ
動作によりｎ型半導体領域に移動する。ここで、寄生バ
イポーラ動作とは、本来の目的とは異なる局面において
生じるバイポーラ動作をいい、上記の局面では、ベース
であるアノード領域に電子が入るとバイポーラ動作をし
てコレクタであるｎ型半導体領域に電子を流すことをさ
す。ｎ型半導体領域に電子が流れ込むと、結線されてい
なければｎ型半導体領域とｐ型半導体領域との間に電位
差が生じる。しかし、同電位となるようにｎ型半導体領
域とｐ型半導体領域とは結線されているので、電位差を
生じないようにｐ型半導体領域からホールがｎ型半導体
領域へと移動する。このため、アノードｐ領域からｎ型
半導体領域に流れ込んできた電子は、ｐ型半導体領域か
ら放出されたホールと再結合して消滅する。
【００２１】この結果、カソードｎ領域から周囲に向か
った電子はいずれも半導体基板に流れ込むことはなく、
周囲の素子の誤動作を引き起こすことがなくなる。ま
た、アノードｐ領域のアクセプタ濃度は、電位障壁を高
めて電子のアノードｐ領域への流入を大きく妨げるほど
高くないので、順バイアス電圧印加時の電流における上
記の電子の寄与は小さくない。したがって、順バイアス
電圧印加時の低電圧レベルでの電流の立ち上がり勾配
（ΔＩ/ΔＶ）を大きくすることができる。さらに、電
子はその高いアクセプタ濃度に起因する高い電位障壁上
に位置するｐ+埋込層を避けて、アノードｐ領域に多数
が向かうので、アノード電圧による整流作用等を目的と
するダイオードの制御性が向上する。
った電子はいずれも半導体基板に流れ込むことはなく、
周囲の素子の誤動作を引き起こすことがなくなる。ま
た、アノードｐ領域のアクセプタ濃度は、電位障壁を高
めて電子のアノードｐ領域への流入を大きく妨げるほど
高くないので、順バイアス電圧印加時の電流における上
記の電子の寄与は小さくない。したがって、順バイアス
電圧印加時の低電圧レベルでの電流の立ち上がり勾配
（ΔＩ/ΔＶ）を大きくすることができる。さらに、電
子はその高いアクセプタ濃度に起因する高い電位障壁上
に位置するｐ+埋込層を避けて、アノードｐ領域に多数
が向かうので、アノード電圧による整流作用等を目的と
するダイオードの制御性が向上する。
【００２２】なお、「少なくともカソード領域およびア
ノード領域と接する」とは、ｐ型半導体埋込層はさらに
その外側にまで延在する場合も含まれることを意味す
る。
ノード領域と接する」とは、ｐ型半導体埋込層はさらに
その外側にまで延在する場合も含まれることを意味す
る。
【００２３】上記の半導体装置においては、アノード領
域は、カソード領域の底部を覆うように、カソード領域
の底部に接して延在することが望ましい。
域は、カソード領域の底部を覆うように、カソード領域
の底部に接して延在することが望ましい。
【００２４】カソードｎ領域とアノードｐ領域とは側周
面だけでなくカソードの底面でも互いに接合面を有する
ので、カソード領域およびアノード領域を小型化して
も、電圧-電流特性等を同じように維持することができ
る。しかも、上記したようにカソードから周囲に向かう
電子を半導体基板に流入させることはない。
面だけでなくカソードの底面でも互いに接合面を有する
ので、カソード領域およびアノード領域を小型化して
も、電圧-電流特性等を同じように維持することができ
る。しかも、上記したようにカソードから周囲に向かう
電子を半導体基板に流入させることはない。
【００２５】また、カソードｎ領域と電子の大多数を流
入させる低いアクセプタ濃度を有するアノード領域との
界面が増えるので、ｐ+埋込層がカソード底面と接する
タイプの半導体装置よりも、順バイアス電圧印加時の低
電圧範囲での電流の立ち上がり勾配（ΔＩ/ΔＶ）を、
一層大きくすることができる。また、カソードｎ領域か
ら送り出される電子はほとんどすべてアノードｐ領域に
向かうので、アノードｐ領域に印加する電圧により整流
作用等を目的とするダイオードの制御性をより一層高め
ることが可能となる。
入させる低いアクセプタ濃度を有するアノード領域との
界面が増えるので、ｐ+埋込層がカソード底面と接する
タイプの半導体装置よりも、順バイアス電圧印加時の低
電圧範囲での電流の立ち上がり勾配（ΔＩ/ΔＶ）を、
一層大きくすることができる。また、カソードｎ領域か
ら送り出される電子はほとんどすべてアノードｐ領域に
向かうので、アノードｐ領域に印加する電圧により整流
作用等を目的とするダイオードの制御性をより一層高め
ることが可能となる。
【００２６】アノードｐ領域がカソードｎ領域の底部直
下にもまわり込んだ上記の半導体装置においては、ｎ型
半導体領域は、アノード領域の底部を覆うように、アノ
ード領域の底部に接して延在することが望ましい。
下にもまわり込んだ上記の半導体装置においては、ｎ型
半導体領域は、アノード領域の底部を覆うように、アノ
ード領域の底部に接して延在することが望ましい。
【００２７】上記の構造の採用により、電子の半導体基
板への流れ込みを防止したうえで、半導体装置の小型化
をさらに推進することが可能となる。また、（ΔＩ/Δ
Ｖ）や制御性の向上も実現できる。
板への流れ込みを防止したうえで、半導体装置の小型化
をさらに推進することが可能となる。また、（ΔＩ/Δ
Ｖ）や制御性の向上も実現できる。
【００２８】さらに、ｎ型半導体領域がアノード領域の
底部と接する上記の半導体装置においては、ｐ型半導体
領域はｎ型半導体領域の底部を覆うように、ｎ型半導体
領域の底部に接して延在することが望ましい。
底部と接する上記の半導体装置においては、ｐ型半導体
領域はｎ型半導体領域の底部を覆うように、ｎ型半導体
領域の底部に接して延在することが望ましい。
【００２９】上記の構造の半導体装置においては、アノ
ード領域およびｎ型半導体領域がカソードの側周面のみ
ならずカソードの底面をも覆うように配置される半導体
装置よりもさらに小型化することが可能となる。しか
も、カソード領域から周囲に向かった電子が半導体基板
に流れ込むことはない。
ード領域およびｎ型半導体領域がカソードの側周面のみ
ならずカソードの底面をも覆うように配置される半導体
装置よりもさらに小型化することが可能となる。しか
も、カソード領域から周囲に向かった電子が半導体基板
に流れ込むことはない。
【００３０】同電位とされたｎ型半導体領域とｐ型半導
体領域とが形成される上記の半導体装置においては、ｐ
型半導体領域が、平面的に見て、ｎ型半導体領域と重複
して形成されることが望ましい。
体領域とが形成される上記の半導体装置においては、ｐ
型半導体領域が、平面的に見て、ｎ型半導体領域と重複
して形成されることが望ましい。
【００３１】ｎ型半導体領域とｐ型半導体領域とを平面
的に見て重複させて構成することにより、半導体装置の
小型化を推進することができる。さらに重複のさせ方に
よりｎ型半導体領域とｐ型半導体領域の界面の面積を広
くとり、ｐ型半導体領域におけるホール生成の感度を高
めることが可能となる。
的に見て重複させて構成することにより、半導体装置の
小型化を推進することができる。さらに重複のさせ方に
よりｎ型半導体領域とｐ型半導体領域の界面の面積を広
くとり、ｐ型半導体領域におけるホール生成の感度を高
めることが可能となる。
【００３２】さらに、同電位とされたｎ型半導体領域と
ｐ型半導体領域とが形成される上記の半導体装置におい
ては、ｐ型半導体埋込層の基板内にある側面および底面
を覆うように、その側面および底面と接して基板内に形
成されたｎ型半導体埋込層をさらに備え、そのｎ型半導
体埋込層はｎ型半導体領域の底面に接するように延在す
ることが望ましい。
ｐ型半導体領域とが形成される上記の半導体装置におい
ては、ｐ型半導体埋込層の基板内にある側面および底面
を覆うように、その側面および底面と接して基板内に形
成されたｎ型半導体埋込層をさらに備え、そのｎ型半導
体埋込層はｎ型半導体領域の底面に接するように延在す
ることが望ましい。
【００３３】上記の構造により、わずかでもｐ+型半導
体埋込層を通過する電子がある場合、ｎ型半導体埋込層
に電子が流入する。しかし、このｎ型半導体埋込層と、
ｎ型半導体領域およびｐ型半導体領域とは導通されてい
るおり、同電位となる条件が課せられている。同電位で
あることを満たすために、ｐ型半導体領域からｎ型時半
導体領域およびｎ型半導体埋込層へとホールが送り出さ
れ、そのホールと電子とが再結合して消滅する。このた
め、ｐ+埋込層を上下に通過する電子の流れはより強く
阻止される。
体埋込層を通過する電子がある場合、ｎ型半導体埋込層
に電子が流入する。しかし、このｎ型半導体埋込層と、
ｎ型半導体領域およびｐ型半導体領域とは導通されてい
るおり、同電位となる条件が課せられている。同電位で
あることを満たすために、ｐ型半導体領域からｎ型時半
導体領域およびｎ型半導体埋込層へとホールが送り出さ
れ、そのホールと電子とが再結合して消滅する。このた
め、ｐ+埋込層を上下に通過する電子の流れはより強く
阻止される。
【００３４】本発明の半導体装置の製造方法において
は、半導体基板の主表面にｐ導電型不純物を注入し、熱
処理を施して主表面にｐ型半導体埋込層を形成する工程
と、ｐ型半導体埋込層およびその周囲の半導体基板の上
にｎ型半導体層を形成する工程と、ｎ型半導体層におい
て、ｐ型半導体埋込層の中央領域に対応する第１領域に
ｎ導電型不純物を注入してカソード領域を形成する工程
と、ｎ型半導体層において、第１領域を取り囲んで隣接
する、ｐ型半導体埋込層の上に位置する第２領域に、ｐ
導電型不純物をｐ型半導体埋込層のｐ導電型不純物の濃
度よりも低くなるように注入してアノード領域を形成す
る工程とを備える。
は、半導体基板の主表面にｐ導電型不純物を注入し、熱
処理を施して主表面にｐ型半導体埋込層を形成する工程
と、ｐ型半導体埋込層およびその周囲の半導体基板の上
にｎ型半導体層を形成する工程と、ｎ型半導体層におい
て、ｐ型半導体埋込層の中央領域に対応する第１領域に
ｎ導電型不純物を注入してカソード領域を形成する工程
と、ｎ型半導体層において、第１領域を取り囲んで隣接
する、ｐ型半導体埋込層の上に位置する第２領域に、ｐ
導電型不純物をｐ型半導体埋込層のｐ導電型不純物の濃
度よりも低くなるように注入してアノード領域を形成す
る工程とを備える。
【００３５】上記の製造方法により、半導体基板への電
子の流れ込みに起因する周辺素子の誤動作を生じない半
導体装置を製造でき、しかも各種ダイオード特性におい
て優れた装置とすることが可能である。
子の流れ込みに起因する周辺素子の誤動作を生じない半
導体装置を製造でき、しかも各種ダイオード特性におい
て優れた装置とすることが可能である。
【００３６】上記の半導体装置の製造方法においては、
ｎ型半導体層において第２領域の外側周面を取り囲み隣
接する第３領域にｎ導電型不純物を注入してｎ型半導体
領域とする工程と、第３領域の周方向に沿って延在し、
第３領域に重複または隣接する第４領域にｐ導電型不純
物を注入しｐ型半導体領域とする工程と、第３領域と第
４領域とを結線する工程と、をさらに備え、ｐ型半導体
埋込層を、少なくとも第１領域および第２領域の全底面
と接するように形成することが望ましい。
ｎ型半導体層において第２領域の外側周面を取り囲み隣
接する第３領域にｎ導電型不純物を注入してｎ型半導体
領域とする工程と、第３領域の周方向に沿って延在し、
第３領域に重複または隣接する第４領域にｐ導電型不純
物を注入しｐ型半導体領域とする工程と、第３領域と第
４領域とを結線する工程と、をさらに備え、ｐ型半導体
埋込層を、少なくとも第１領域および第２領域の全底面
と接するように形成することが望ましい。
【００３７】同電位の条件を課したｎ型半導体領域とｐ
型半導体領域とをアノード領域の外周に設けることによ
り、ｐ型半導体埋込層を迂回した電子を消滅させること
ができ、周辺素子の誤動作をより一層完全に防止するこ
とが可能となる。なお、「少なくとも第１領域および第
２領域の全底面と接する」とは、さらにその外側のｎ型
半導体領域やｐ型半導体領域の底面と接する場合も含ま
れることを意味する。
型半導体領域とをアノード領域の外周に設けることによ
り、ｐ型半導体埋込層を迂回した電子を消滅させること
ができ、周辺素子の誤動作をより一層完全に防止するこ
とが可能となる。なお、「少なくとも第１領域および第
２領域の全底面と接する」とは、さらにその外側のｎ型
半導体領域やｐ型半導体領域の底面と接する場合も含ま
れることを意味する。
【００３８】上記の半導体装置の製造方法においては、
ｐ型半導体埋込層は、ｎ型半導体埋込層が後の工程で形
成されるｎ型半導体領域の底面と接するように形成され
た後に、そのｎ型半導体埋込層の上に形成されることが
望ましい。
ｐ型半導体埋込層は、ｎ型半導体埋込層が後の工程で形
成されるｎ型半導体領域の底面と接するように形成され
た後に、そのｎ型半導体埋込層の上に形成されることが
望ましい。
【００３９】上記の製造方法により、たとえｐ型半導体
埋込層を通過する電子があっても、ｎ型半導体埋込層で
消滅させることができるので、電子の流れ込みに起因す
る周辺素子の誤動作を一層確実に防止することが可能と
なる。
埋込層を通過する電子があっても、ｎ型半導体埋込層で
消滅させることができるので、電子の流れ込みに起因す
る周辺素子の誤動作を一層確実に防止することが可能と
なる。
【００４０】
【発明の実施の形態】次に、本発明の実施の形態を図を
用いて説明する。
用いて説明する。
【００４１】（実施の形態１）図１は実施の形態１にお
ける半導体装置の平面図であり、図２はその断面図であ
る。
ける半導体装置の平面図であり、図２はその断面図であ
る。
【００４２】本実施の形態の半導体装置においては、半
導体基板としてｐ型不純物が添加されたシリコン単結晶
基板（以後、「ｐ基板」と記す）を用いた。シリコン単
結晶以外に、Ｇｅ単結晶、ＧａＡｓ、ＩｎＳｂ、ＡｌＡ
ｓ等の化合物半導体等を用いることができる。また、用
途によっては単結晶でなく多結晶体や非晶質体を用いる
ことも可能である。また、半導体装置のカソードの平面
形状は円としたが、四角やだ円等であってもよい。ただ
し、四角とすると角部で電子の流れに不均一が生じるの
で、円またはだ円等が望ましい。
導体基板としてｐ型不純物が添加されたシリコン単結晶
基板（以後、「ｐ基板」と記す）を用いた。シリコン単
結晶以外に、Ｇｅ単結晶、ＧａＡｓ、ＩｎＳｂ、ＡｌＡ
ｓ等の化合物半導体等を用いることができる。また、用
途によっては単結晶でなく多結晶体や非晶質体を用いる
ことも可能である。また、半導体装置のカソードの平面
形状は円としたが、四角やだ円等であってもよい。ただ
し、四角とすると角部で電子の流れに不均一が生じるの
で、円またはだ円等が望ましい。
【００４３】ｐ基板４上に、カソードｎ領域を発した電
子の流入を阻止できるほど高いアクセプタ濃度を有する
ｐ+型半導体埋込層（ｐ+埋込層）３３があり、その上に
ｎ型エピタキシャル成長層８が形成されている。すなわ
ち、ｐ基板４とｎ型エピタキシャル成長層８の間にｐ+
埋込層３３が介在する。ｎ型エピタキシャル成長層に
は、各領域にドナー不純物またはアクセプタ不純物が注
入されて、カソードｎ領域１とアノードｐ領域２とが形
成されている。このｎ型エピタキシャル成長層は、用途
によってはエピタキシャル成長させたものでなく、結晶
配列の連続性を有することなく単にｎ型半導体層が形成
されたものに置き換えることが可能である。上記のアノ
ード領域２のアクセプタ濃度はダイオードの整流作用等
を円滑に行うことができほど低い濃度である。
子の流入を阻止できるほど高いアクセプタ濃度を有する
ｐ+型半導体埋込層（ｐ+埋込層）３３があり、その上に
ｎ型エピタキシャル成長層８が形成されている。すなわ
ち、ｐ基板４とｎ型エピタキシャル成長層８の間にｐ+
埋込層３３が介在する。ｎ型エピタキシャル成長層に
は、各領域にドナー不純物またはアクセプタ不純物が注
入されて、カソードｎ領域１とアノードｐ領域２とが形
成されている。このｎ型エピタキシャル成長層は、用途
によってはエピタキシャル成長させたものでなく、結晶
配列の連続性を有することなく単にｎ型半導体層が形成
されたものに置き換えることが可能である。上記のアノ
ード領域２のアクセプタ濃度はダイオードの整流作用等
を円滑に行うことができほど低い濃度である。
【００４４】アノードｐ領域２はカソードｎ領域１の周
囲に配置されている。本半導体装置の製造方法について
は、実施の形態２において詳細に説明する。
囲に配置されている。本半導体装置の製造方法について
は、実施の形態２において詳細に説明する。
【００４５】この半導体装置に、カソードｎ領域１に対
比して正の電圧をアノードｐ領域２にかけた場合、カソ
ードｎ領域１からアノードｐ領域２およびｐ+埋込層３
３への電子の移動が生じる。この電子の移動による拡散
電流Ｉは次の式（１）のとおりである。
比して正の電圧をアノードｐ領域２にかけた場合、カソ
ードｎ領域１からアノードｐ領域２およびｐ+埋込層３
３への電子の移動が生じる。この電子の移動による拡散
電流Ｉは次の式（１）のとおりである。
【００４６】 Ｉ＝−ｑＤｎ2/[ＮAＬn・[exp(ｑＶF/ｋＴ)−１]・ＡJ] …(１) ここでＩは電子電流、ｑは電子の電荷量、Ｄは電子の拡
散係数、ｎは真正キャリア密度、ＮAはアクセプタ不純
物の濃度、Ｌnは電子の拡散長、ＶFは順バイアス電圧、
ｋはボルツマン定数、Ｔは絶対温度、ＡJは冶金学的ｐ
ｎ接合の断面積である（Ａ.Ｓ.グローブ著 半導体デバ
イスの基礎 マグローヒルブック株式会社）。
散係数、ｎは真正キャリア密度、ＮAはアクセプタ不純
物の濃度、Ｌnは電子の拡散長、ＶFは順バイアス電圧、
ｋはボルツマン定数、Ｔは絶対温度、ＡJは冶金学的ｐ
ｎ接合の断面積である（Ａ.Ｓ.グローブ著 半導体デバ
イスの基礎 マグローヒルブック株式会社）。
【００４７】式（１）より電流Ｉまたは電子の移動数は
ＮA（アクセプタ不純物の濃度）に反比例することがわ
かる。すなわち、電子はカソードｎ領域１からＮAの低
いアノードｐ領域には移動しやすいが、カソードｎ領域
１からＮAが電子の流入を実用上無視できるほど高いｐ+
埋込層３に流入する確率は小さい。この理由は、ｎ型半
導体領域とアクセプタ濃度が高いｐ型半導体領域との接
合界面においては、高い電位障壁を生じ、ｐ型半導体領
域の電子に対するエネルギが高くなるからである。した
がって、図１および２に示す半導体装置において、カソ
ードｎ領域１に対比して正の電圧をアノードｐ領域２に
かけた場合、カソードｎ領域１からはアノードｐ領域２
にのみ電子が流れ、カソードｎ領域１からｐ基板４側へ
直接向かう電子の流れ込みを防止することができる。こ
の結果、ｐ基板４から周辺素子への電子の流れ込みを防
止することができる。
ＮA（アクセプタ不純物の濃度）に反比例することがわ
かる。すなわち、電子はカソードｎ領域１からＮAの低
いアノードｐ領域には移動しやすいが、カソードｎ領域
１からＮAが電子の流入を実用上無視できるほど高いｐ+
埋込層３に流入する確率は小さい。この理由は、ｎ型半
導体領域とアクセプタ濃度が高いｐ型半導体領域との接
合界面においては、高い電位障壁を生じ、ｐ型半導体領
域の電子に対するエネルギが高くなるからである。した
がって、図１および２に示す半導体装置において、カソ
ードｎ領域１に対比して正の電圧をアノードｐ領域２に
かけた場合、カソードｎ領域１からはアノードｐ領域２
にのみ電子が流れ、カソードｎ領域１からｐ基板４側へ
直接向かう電子の流れ込みを防止することができる。こ
の結果、ｐ基板４から周辺素子への電子の流れ込みを防
止することができる。
【００４８】また、アノードｐ領域のアクセプタ濃度
は、ｐ+埋込層の上記濃度ほど高くなく、電子の流入が
十分生じるほどの濃度なので、順バイアス電流の立ち上
り勾配（ΔＩ/ΔＶ）を高くできる。さらに、ｐ+埋込層
に向かう電子は少なく大多数がアノードｐ領域に移動す
るので、アノード電圧によるダイオードの制御性を向上
させることが可能となる。
は、ｐ+埋込層の上記濃度ほど高くなく、電子の流入が
十分生じるほどの濃度なので、順バイアス電流の立ち上
り勾配（ΔＩ/ΔＶ）を高くできる。さらに、ｐ+埋込層
に向かう電子は少なく大多数がアノードｐ領域に移動す
るので、アノード電圧によるダイオードの制御性を向上
させることが可能となる。
【００４９】（実施の形態２）図３に実施の形態２にお
ける半導体装置の断面図を示す。図１および２に示した
実施形態１と異なる点は、アノードｐ領域２の周囲にｎ
型半導体領域（以下、「ｎ領域」と記す）５が形成さ
れ、そのｎ領域５の周囲にｎ領域５と同電位のｐ領域６
が形成されている点である。本実施の形態における半導
体装置において、カソードｎ領域１に対比して正の電圧
をアノードｐ領域２にかけた場合、カソードｎ領域１か
らアノードｐ領域２へ電子が流れ込み、ｐ+埋込層３に
電子が流入する確率は小さい。
ける半導体装置の断面図を示す。図１および２に示した
実施形態１と異なる点は、アノードｐ領域２の周囲にｎ
型半導体領域（以下、「ｎ領域」と記す）５が形成さ
れ、そのｎ領域５の周囲にｎ領域５と同電位のｐ領域６
が形成されている点である。本実施の形態における半導
体装置において、カソードｎ領域１に対比して正の電圧
をアノードｐ領域２にかけた場合、カソードｎ領域１か
らアノードｐ領域２へ電子が流れ込み、ｐ+埋込層３に
電子が流入する確率は小さい。
【００５０】ここで、アノードｐ領域２に流れ込んだ電
子は寄生バイポーラ動作によりｎ領域５に移動する。こ
こで、ｎ領域５とｐ領域６とは同電位となるように配線
１０により導通されている。そこで、ｎ領域５に電子が
流れ込むと、ｎ領域５とｐ領域６との間の電位差を解消
させるためのホールがｐ領域６から送り出される。この
ため、アノードｐ領域からｎ領域５へ流れ込んできた電
子はｐ領域６から送り出されたホールと再結合し消滅す
る。したがって、アノードｐ領域２に流れ込んだ電子は
半導体基板４に流れ込むことはない。
子は寄生バイポーラ動作によりｎ領域５に移動する。こ
こで、ｎ領域５とｐ領域６とは同電位となるように配線
１０により導通されている。そこで、ｎ領域５に電子が
流れ込むと、ｎ領域５とｐ領域６との間の電位差を解消
させるためのホールがｐ領域６から送り出される。この
ため、アノードｐ領域からｎ領域５へ流れ込んできた電
子はｐ領域６から送り出されたホールと再結合し消滅す
る。したがって、アノードｐ領域２に流れ込んだ電子は
半導体基板４に流れ込むことはない。
【００５１】図３に示す半導体装置の製造方法は次の通
りである。ここで示す製造方法と実施の形態２１におけ
る半導体装置の製造方法とを応用すれば、本発明の実施
の形態における半導体装置は原則的にすべて製造するこ
とが可能である。
りである。ここで示す製造方法と実施の形態２１におけ
る半導体装置の製造方法とを応用すれば、本発明の実施
の形態における半導体装置は原則的にすべて製造するこ
とが可能である。
【００５２】まず、図４に示すように、ｐ基板４にボロ
ンを５０ｋｅＶのエネルギで、１０ 14個/ｃｍ2程度注入
する。その後、１０００℃程度でアニールを行う。
ンを５０ｋｅＶのエネルギで、１０ 14個/ｃｍ2程度注入
する。その後、１０００℃程度でアニールを行う。
【００５３】次に、図４の構成の上にｎ型シリコン層を
１０μｍ程度エピタキシャル成長させ、図５に示す構造
を形成する。
１０μｍ程度エピタキシャル成長させ、図５に示す構造
を形成する。
【００５４】次いで、図６に示すように、図５の構成の
上に不純物としてのリンを１００〜２００ｋｅＶにて１
０12個/ｃｍ2程度、カソードｎ領域１およびｎ領域５の
部分に注入し、拡散処理する。
上に不純物としてのリンを１００〜２００ｋｅＶにて１
０12個/ｃｍ2程度、カソードｎ領域１およびｎ領域５の
部分に注入し、拡散処理する。
【００５５】その後、図７に示すように、アノードｐ領
域およびｐ型半導体領域（ｐ領域）を形成するためにボ
ロンを約５０ｋｅＶにて１０13個/ｃｍ2程度注入した
後、拡散処理を行う。
域およびｐ型半導体領域（ｐ領域）を形成するためにボ
ロンを約５０ｋｅＶにて１０13個/ｃｍ2程度注入した
後、拡散処理を行う。
【００５６】次に、図８に示すように、不純物としての
砒素を５０ｋｅＶにて１０15個/ｃｍ2個程度、カソード
ｎ+領域に注入し、アニールして拡散させることによ
り、電極部のｎ+領域９を形成して、図３に示す半導体
装置を製造することができる。
砒素を５０ｋｅＶにて１０15個/ｃｍ2個程度、カソード
ｎ+領域に注入し、アニールして拡散させることによ
り、電極部のｎ+領域９を形成して、図３に示す半導体
装置を製造することができる。
【００５７】上記の半導体装置を用いることにより、カ
ソードｎ領域１に対比して正の電圧をアノードｐ領域２
にかけた順バイアスの場合でも、半導体基板４側への電
子の流れ込みを防止することができる。このため、半導
体基板４から周辺素子への電子の流れをなくすことがで
き、周辺素子の誤動作を防止した半導体装置を得ること
が可能となる。
ソードｎ領域１に対比して正の電圧をアノードｐ領域２
にかけた順バイアスの場合でも、半導体基板４側への電
子の流れ込みを防止することができる。このため、半導
体基板４から周辺素子への電子の流れをなくすことがで
き、周辺素子の誤動作を防止した半導体装置を得ること
が可能となる。
【００５８】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くないので、順バイ
アス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。
さらに、順バイアス時にアノードｐ領域以外の領域に向
かう電子はほとんどないので、アノード電圧による制御
性を向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くないので、順バイ
アス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。
さらに、順バイアス時にアノードｐ領域以外の領域に向
かう電子はほとんどないので、アノード電圧による制御
性を向上させることができる。
【００５９】（実施の形態３）図９に実施の形態３にお
ける半導体装置の断面図を示す。本実施の形態が実施の
形態２（図３）と異なる点は、ｐ+埋込層３の下面部に
ｎ+埋込層７を配置して、ｐ+埋込層３と半導体基板４と
の間にｎ+埋込層を介在させている点である。また、ｎ+
埋込層７はｎ領域５に接しており、したがってｐ領域６
と同電位になっている。
ける半導体装置の断面図を示す。本実施の形態が実施の
形態２（図３）と異なる点は、ｐ+埋込層３の下面部に
ｎ+埋込層７を配置して、ｐ+埋込層３と半導体基板４と
の間にｎ+埋込層を介在させている点である。また、ｎ+
埋込層７はｎ領域５に接しており、したがってｐ領域６
と同電位になっている。
【００６０】この半導体装置において、カソードｎ領域
１に対比して正の電圧をアノードｐ領域２にかけた場
合、カソードｎ領域１からアノードｐ領域２へ電子が流
入し、ｐ+埋込層３へは電子が流入する確率は小さい。
しかし、非常に微量の電子がｐ+埋込層３へ流入し半導
体基板へ抜けようとした場合を仮定すると、まず電子は
ｐ+埋込層３からｎ+埋込層７へ移動する。ｎ+埋込層７
に電子が流れてくればｎ+埋込層７に負のバイアス電圧
がかかりｐ領域６との間に電位差が生じる。ここで、ｎ
+埋込層７とｎ領域５とｐ領域６とは、互いに同電位で
ある条件が課されているため、ｐ領域６からホールが送
り出され、このホールと電子とは再結合して消滅する。
１に対比して正の電圧をアノードｐ領域２にかけた場
合、カソードｎ領域１からアノードｐ領域２へ電子が流
入し、ｐ+埋込層３へは電子が流入する確率は小さい。
しかし、非常に微量の電子がｐ+埋込層３へ流入し半導
体基板へ抜けようとした場合を仮定すると、まず電子は
ｐ+埋込層３からｎ+埋込層７へ移動する。ｎ+埋込層７
に電子が流れてくればｎ+埋込層７に負のバイアス電圧
がかかりｐ領域６との間に電位差が生じる。ここで、ｎ
+埋込層７とｎ領域５とｐ領域６とは、互いに同電位で
ある条件が課されているため、ｐ領域６からホールが送
り出され、このホールと電子とは再結合して消滅する。
【００６１】一方、アノードｐ領域２を経てｐ+埋込層
３を通過しｎ+埋込層７へ流れ込んできた電子について
もやはり、ｐ領域６から送り出されたホールと再結合し
消滅する。このためｎ+埋込層７を経由してｐ基板４へ
電子が流れることはない。また、埋込層を迂回する横方
向への電子の流れが、同電位の条件を課されたｎ領域５
とｐ領域６とで阻止されることは、実施の形態２で述べ
たとおりである。
３を通過しｎ+埋込層７へ流れ込んできた電子について
もやはり、ｐ領域６から送り出されたホールと再結合し
消滅する。このためｎ+埋込層７を経由してｐ基板４へ
電子が流れることはない。また、埋込層を迂回する横方
向への電子の流れが、同電位の条件を課されたｎ領域５
とｐ領域６とで阻止されることは、実施の形態２で述べ
たとおりである。
【００６２】したがって、半導体基板４側への電子の流
れ込みを防止することができるので、ｐ基板４から周辺
素子への電子の流れがなくなり、周辺素子の誤動作をな
くすことが可能となる。
れ込みを防止することができるので、ｐ基板４から周辺
素子への電子の流れがなくなり、周辺素子の誤動作をな
くすことが可能となる。
【００６３】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くないので、順バイ
アス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。
さらに、順バイアス時にアノードｐ領域以外の領域に向
かう電子はほとんどないので、アノード電圧による制御
性を向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くないので、順バイ
アス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。
さらに、順バイアス時にアノードｐ領域以外の領域に向
かう電子はほとんどないので、アノード電圧による制御
性を向上させることができる。
【００６４】なお、図９において、ｐ+埋込層３の底面
直下に設けたｎ+埋込層７のドナー濃度はｎ領域５のそ
れより高くした。しかし、ｎ+埋込層７のドナー濃度
は、ｎ領域５のそれより低くてもよく、また同じでもよ
い。後記する実施の形態６（図１２）、実施の形態１１
（図１７）、実施の形態１４（図２０）および実施の形
態１８（図２４）の各半導体装置の埋込層についても同
様なことが言える。
直下に設けたｎ+埋込層７のドナー濃度はｎ領域５のそ
れより高くした。しかし、ｎ+埋込層７のドナー濃度
は、ｎ領域５のそれより低くてもよく、また同じでもよ
い。後記する実施の形態６（図１２）、実施の形態１１
（図１７）、実施の形態１４（図２０）および実施の形
態１８（図２４）の各半導体装置の埋込層についても同
様なことが言える。
【００６５】（実施の形態４）実施の形態４における半
導体装置の断面図を図１０に示す。本実施の形態が実施
の形態２（図３）と異なる点は、ｎ領域５とｐ領域６と
が共に、ｐ+埋込層１３の上に形成されている点であ
る。実施の形態１ではｐ領域６の表面から深い位置の部
分（半導体基板４に接している部分）のアクセプタ濃度
は高くない。そのため、アノードｐ領域２からｎ領域５
に移動した電子は、ｐ領域６の深い位置の部分へは移動
しやすくｐ基板４へ電子が抜けてしまう可能性がある。
しかし、実施の形態４の場合には、ｐ領域６の深い位置
の部分はｐ+埋込層１３と接しているため、アクセプタ
濃度が低いことはなく、式（1）に示すようにｎ領域５
に移動した電子がｐ領域６へ移動し、半導体基板４へ抜
けることはない。したがって、半導体基板４を経由した
電子の流入による周辺素子の誤動作をなくすことができ
る。
導体装置の断面図を図１０に示す。本実施の形態が実施
の形態２（図３）と異なる点は、ｎ領域５とｐ領域６と
が共に、ｐ+埋込層１３の上に形成されている点であ
る。実施の形態１ではｐ領域６の表面から深い位置の部
分（半導体基板４に接している部分）のアクセプタ濃度
は高くない。そのため、アノードｐ領域２からｎ領域５
に移動した電子は、ｐ領域６の深い位置の部分へは移動
しやすくｐ基板４へ電子が抜けてしまう可能性がある。
しかし、実施の形態４の場合には、ｐ領域６の深い位置
の部分はｐ+埋込層１３と接しているため、アクセプタ
濃度が低いことはなく、式（1）に示すようにｎ領域５
に移動した電子がｐ領域６へ移動し、半導体基板４へ抜
けることはない。したがって、半導体基板４を経由した
電子の流入による周辺素子の誤動作をなくすことができ
る。
【００６６】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くないので、順バイ
アス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。
さらに、順バイアス時にアノードｐ領域以外の領域に向
かう電子はほとんどないので、アノード電圧による制御
性を向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くないので、順バイ
アス電流の立ち上り勾配（ΔＩ/ΔＶ）を高くできる。
さらに、順バイアス時にアノードｐ領域以外の領域に向
かう電子はほとんどないので、アノード電圧による制御
性を向上させることができる。
【００６７】（実施の形態５）実施の形態５における半
導体装置の断面図を図１１に示す。本実施の形態が実施
の形態２（図３）と異なる点は、ｎ領域１５内にｐ領域
１６が形成されている点である。このような構造を採用
することによって、実施の形態２よりも半導体装置を小
さくすることが可能であり、しかも半導体基板４を経由
した電子の流入による周辺素子の誤動作をなくすことが
できる。
導体装置の断面図を図１１に示す。本実施の形態が実施
の形態２（図３）と異なる点は、ｎ領域１５内にｐ領域
１６が形成されている点である。このような構造を採用
することによって、実施の形態２よりも半導体装置を小
さくすることが可能であり、しかも半導体基板４を経由
した電子の流入による周辺素子の誤動作をなくすことが
できる。
【００６８】また、順バイアス電流の立ち上り勾配（Δ
Ｉ/ΔＶ）を高くでき、さらに、アノード電圧による制
御性を向上させることができる。
Ｉ/ΔＶ）を高くでき、さらに、アノード電圧による制
御性を向上させることができる。
【００６９】（実施の形態６）実施の形態６における半
導体装置の断面図を図１２に示す。本実施の形態が実施
の形態３（図９）と異なる点は、ｎ領域１５内にｐ領域
１６が重複して形成されている点である。このような構
造を採用することによって半導体装置を小さくすること
ができ、しかも半導体基板４への電子の流れ込みを阻止
することが可能となる。
導体装置の断面図を図１２に示す。本実施の形態が実施
の形態３（図９）と異なる点は、ｎ領域１５内にｐ領域
１６が重複して形成されている点である。このような構
造を採用することによって半導体装置を小さくすること
ができ、しかも半導体基板４への電子の流れ込みを阻止
することが可能となる。
【００７０】（実施の形態７）実施の形態７における半
導体装置の断面図を図１３に示す。本実施の形態が実施
の形態４（図１０）と異なる点はｎ領域１５内にｐ領域
１６が形成されている点である。この構造により実施の
形態４より半導体装置を小さくすることが可能となり、
また同時に半導体基板への電子の流れ込みを防止し周辺
素子の誤動作をなくすことが可能となる。
導体装置の断面図を図１３に示す。本実施の形態が実施
の形態４（図１０）と異なる点はｎ領域１５内にｐ領域
１６が形成されている点である。この構造により実施の
形態４より半導体装置を小さくすることが可能となり、
また同時に半導体基板への電子の流れ込みを防止し周辺
素子の誤動作をなくすことが可能となる。
【００７１】（実施の形態８）実施の形態８における半
導体装置の断面図を図１４に示す。実施の形態７が実施
の形態４（図１０）と異なる点は、ｐ領域６の全領域が
ｐ+埋込層２３の上に形成されていない点である。実施
の形態４のようにｐ+埋込層１３の上にｎ領域５および
ｐ領域６の両方を形成できなくても、本実施の形態８の
ような構造にすれば実施の形態４（図１０）と実質的に
同じ効果を持ち、半導体基板４からの電子の流れ込みに
よる周辺素子の誤動作をなくすことができる。
導体装置の断面図を図１４に示す。実施の形態７が実施
の形態４（図１０）と異なる点は、ｐ領域６の全領域が
ｐ+埋込層２３の上に形成されていない点である。実施
の形態４のようにｐ+埋込層１３の上にｎ領域５および
ｐ領域６の両方を形成できなくても、本実施の形態８の
ような構造にすれば実施の形態４（図１０）と実質的に
同じ効果を持ち、半導体基板４からの電子の流れ込みに
よる周辺素子の誤動作をなくすことができる。
【００７２】（実施の形態９）実施の形態９における半
導体装置の断面図を図１５に示す。本実施の形態が実施
の形態１（図１および２）と相違する点は、アノードｐ
領域１２の中にカソードｎ領域１が形成されていること
である。この構造の採用により半導体装置を微細化する
ことが可能となり、同時に半導体基板４からの電子の流
れ込みによる周辺素子の誤動作をなくすことが可能とな
る。
導体装置の断面図を図１５に示す。本実施の形態が実施
の形態１（図１および２）と相違する点は、アノードｐ
領域１２の中にカソードｎ領域１が形成されていること
である。この構造の採用により半導体装置を微細化する
ことが可能となり、同時に半導体基板４からの電子の流
れ込みによる周辺素子の誤動作をなくすことが可能とな
る。
【００７３】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００７４】図１５に示すようなカソードｎ領域の底面
直下にアノードｐ領域、ｎ領域またはｐ領域が回り込む
構造を有する半導体装置の製造方法は、前もってカソー
ドｎ領域の下部に不純物領域を形成しておく必要があ
る。詳細な製造方法については、実施の形態２１におい
て説明する。 （実施の形態１０）実施の形態１０における半導体装置
の断面図を図１６に示す。本実施の形態が実施の形態２
(図３)と異なる点は、アノードｐ領域１２の中にカソー
ドｎ領域１が形成されている点である。このような構成
により半導体装置を微細化することが可能となり、同時
に半導体基板４への電子の流れ込みを抑制し周辺素子の
誤動作をなくすことが可能となる。
直下にアノードｐ領域、ｎ領域またはｐ領域が回り込む
構造を有する半導体装置の製造方法は、前もってカソー
ドｎ領域の下部に不純物領域を形成しておく必要があ
る。詳細な製造方法については、実施の形態２１におい
て説明する。 （実施の形態１０）実施の形態１０における半導体装置
の断面図を図１６に示す。本実施の形態が実施の形態２
(図３)と異なる点は、アノードｐ領域１２の中にカソー
ドｎ領域１が形成されている点である。このような構成
により半導体装置を微細化することが可能となり、同時
に半導体基板４への電子の流れ込みを抑制し周辺素子の
誤動作をなくすことが可能となる。
【００７５】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００７６】（実施の形態１１）実施の形態１１におけ
る半導体装置の断面図を図１７に示す。本実施の形態が
実施の形態３（図９）と異なる点は、アノードｐ領域１
２の中にカソードｎ領域１が形成されている点である。
このような構成により半導体装置を微細化することが可
能となり、同時に半導体基板への電子の流れ込みによる
周辺素子の誤動作をなくすことが可能となる。
る半導体装置の断面図を図１７に示す。本実施の形態が
実施の形態３（図９）と異なる点は、アノードｐ領域１
２の中にカソードｎ領域１が形成されている点である。
このような構成により半導体装置を微細化することが可
能となり、同時に半導体基板への電子の流れ込みによる
周辺素子の誤動作をなくすことが可能となる。
【００７７】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の下部とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の下部とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００７８】（実施の形態１２）実施の形態１２におけ
る半導体装置の断面図を図１８に示す。本実施の形態が
実施の形態４(図１０)と異なる点は、アノードｐ領域１
２内にカソードｎ領域１が形成されている点である。こ
のような構成により実施の形態４よりも半導体装置を小
さくすることが可能となり、同時に半導体基板４への電
子の流れ込みを防止し周辺素子の誤動作をなくすことが
可能となる。
る半導体装置の断面図を図１８に示す。本実施の形態が
実施の形態４(図１０)と異なる点は、アノードｐ領域１
２内にカソードｎ領域１が形成されている点である。こ
のような構成により実施の形態４よりも半導体装置を小
さくすることが可能となり、同時に半導体基板４への電
子の流れ込みを防止し周辺素子の誤動作をなくすことが
可能となる。
【００７９】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００８０】（実施の形態１３）実施の形態１３におけ
る半導体装置の断面図を図１９に示す。本実施の形態が
実施の形態５（図１１）と異なる点は、アノードｐ領域
１２内にカソードｎ領域１が形成され、さらにｎ領域１
５の中にｐ領域１６が形成されている点である。このよ
うな構成により実施の形態５（図１１）よりもさらに半
導体装置を微細化することが可能となり、しかも半導体
基板４への電子の流れ込みを防止し周辺素子の誤動作を
なくすことが可能となる。
る半導体装置の断面図を図１９に示す。本実施の形態が
実施の形態５（図１１）と異なる点は、アノードｐ領域
１２内にカソードｎ領域１が形成され、さらにｎ領域１
５の中にｐ領域１６が形成されている点である。このよ
うな構成により実施の形態５（図１１）よりもさらに半
導体装置を微細化することが可能となり、しかも半導体
基板４への電子の流れ込みを防止し周辺素子の誤動作を
なくすことが可能となる。
【００８１】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００８２】（実施の形態１４）実施の形態１４におけ
る半導体装置の断面図を図２０に示す。本実施の形態が
実施の形態６（図１２）と異なる点は、アノードｐ領域
１２内にカソードｎ領域１が形成されている点である。
ｎ領域１５のうちにｐ領域１６が形成されている点は両
者に共通する。このような構成により実施の形態５より
も半導体装置を微細化することが可能となり、しかも半
導体基板４への電子の流れ込みを防止し周辺素子の誤動
作をなくすことが可能となる。
る半導体装置の断面図を図２０に示す。本実施の形態が
実施の形態６（図１２）と異なる点は、アノードｐ領域
１２内にカソードｎ領域１が形成されている点である。
ｎ領域１５のうちにｐ領域１６が形成されている点は両
者に共通する。このような構成により実施の形態５より
も半導体装置を微細化することが可能となり、しかも半
導体基板４への電子の流れ込みを防止し周辺素子の誤動
作をなくすことが可能となる。
【００８３】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はないので、アノード電圧による
制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はないので、アノード電圧による
制御性を、より一層向上させることができる。
【００８４】（実施の形態１５）実施の形態１５におけ
る半導体装置の断面図を図２１に示す。本実施の形態が
実施の形態７（図１３）と異なる点は、アノードｐ領域
１２内にカソードｎ領域１が形成されている点である。
ｎ領域１５のうちにｐ領域１６が形成されている点で、
両者は共通する。このような構成により実施の形態７よ
りも半導体装置を小さくすることが可能となり、しかも
半導体基板４への電子の流れ込みを防止し、周辺素子の
誤動作をなくすことが可能となる。
る半導体装置の断面図を図２１に示す。本実施の形態が
実施の形態７（図１３）と異なる点は、アノードｐ領域
１２内にカソードｎ領域１が形成されている点である。
ｎ領域１５のうちにｐ領域１６が形成されている点で、
両者は共通する。このような構成により実施の形態７よ
りも半導体装置を小さくすることが可能となり、しかも
半導体基板４への電子の流れ込みを防止し、周辺素子の
誤動作をなくすことが可能となる。
【００８５】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００８６】（実施の形態１６）実施の形態１６におい
て用いた半導体装置の断面図を図２２に示す。本実施の
形態が実施の形態８（図１４）と異なる点は、アノード
ｐ領域１２内にカソードｎ領域１が形成されている点で
ある。このような構成により実施の形態８よりも半導体
装置を微細化することが可能となり、同時に半導体基板
４への電子の流れ込みを防止し、周辺素子の誤動作をな
くすことが可能となる。
て用いた半導体装置の断面図を図２２に示す。本実施の
形態が実施の形態８（図１４）と異なる点は、アノード
ｐ領域１２内にカソードｎ領域１が形成されている点で
ある。このような構成により実施の形態８よりも半導体
装置を微細化することが可能となり、同時に半導体基板
４への電子の流れ込みを防止し、周辺素子の誤動作をな
くすことが可能となる。
【００８７】また、アノードｐ領域のアクセプタ濃度は
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
ｐ+埋込層のアクセプタ濃度ほど高くなく、このアノー
ドｐ領域がカソードｎ領域の底面とも接するので、順バ
イアス電流の立ち上り勾配（ΔＩ/ΔＶ）を、より一層
高くできる。さらに、順バイアス時にアノードｐ領域以
外の領域に向かう電子はほとんどないので、アノード電
圧による制御性を、より一層向上させることができる。
【００８８】（実施の形態１７）実施の形態１７におけ
る半導体装置の断面図を図２３に示す。本実施の形態が
実施の形態１０（図１６）と異なる点は、アノードｐ領
域２２がｎ領域２５内に形成されている点である。この
ような構成により実施の形態１０よりもさらに半導体装
置を微細化することが可能となり、しかも半導体基板４
への電子の流れ込みを防止し、周辺素子の誤動作をなく
すことが可能となる。
る半導体装置の断面図を図２３に示す。本実施の形態が
実施の形態１０（図１６）と異なる点は、アノードｐ領
域２２がｎ領域２５内に形成されている点である。この
ような構成により実施の形態１０よりもさらに半導体装
置を微細化することが可能となり、しかも半導体基板４
への電子の流れ込みを防止し、周辺素子の誤動作をなく
すことが可能となる。
【００８９】（実施の形態１８）実施の形態１８におけ
る半導体装置の断面図を図２４に示す。本実施の形態が
実施の形態１１（図１７）と異なる点は、アノードｐ領
域２２がｎ領域２５内に形成されている点である。この
ような構成により、実施の形態１１よりもさらに半導体
装置を小さくすることが可能となり、同時に半導体基板
４への電子の流れ込みを防止し、周辺素子の誤動作をな
くすことが可能となる。
る半導体装置の断面図を図２４に示す。本実施の形態が
実施の形態１１（図１７）と異なる点は、アノードｐ領
域２２がｎ領域２５内に形成されている点である。この
ような構成により、実施の形態１１よりもさらに半導体
装置を小さくすることが可能となり、同時に半導体基板
４への電子の流れ込みを防止し、周辺素子の誤動作をな
くすことが可能となる。
【００９０】（実施の形態１９）実施の形態１９におけ
る半導体装置の断面図を図２５に示す。本実施の形態が
実施の形態１６(図２２)と異なる点は、アノードｐ領域
２２がｎ領域２５内に形成されている点である。このよ
うな構造により実施の形態１６よりも半導体装置をさら
に小さくすることが可能となり、しかも半導体基板４へ
の電子の流れ込みによる周辺素子の誤動作をなくすこと
が可能となる。
る半導体装置の断面図を図２５に示す。本実施の形態が
実施の形態１６(図２２)と異なる点は、アノードｐ領域
２２がｎ領域２５内に形成されている点である。このよ
うな構造により実施の形態１６よりも半導体装置をさら
に小さくすることが可能となり、しかも半導体基板４へ
の電子の流れ込みによる周辺素子の誤動作をなくすこと
が可能となる。
【００９１】（実施の形態２０）実施の形態２０におけ
る半導体装置の断面図を図２６に示す。本実施の形態が
実施の形態１２（図１８）と異なる点は、アノードｐ領
域２２がｎ領域２５内に形成されている点である。この
結果、実施の形態１２よりも半導体装置を微細化するこ
とが可能となり、同時に半導体基板４への電子の流れ込
みを防止し、周辺素子の誤動作をなくすことが可能とな
る。
る半導体装置の断面図を図２６に示す。本実施の形態が
実施の形態１２（図１８）と異なる点は、アノードｐ領
域２２がｎ領域２５内に形成されている点である。この
結果、実施の形態１２よりも半導体装置を微細化するこ
とが可能となり、同時に半導体基板４への電子の流れ込
みを防止し、周辺素子の誤動作をなくすことが可能とな
る。
【００９２】（実施の形態２１）実施の形態２１におけ
る半導体装置の断面図を図２７に示す。本実施の形態が
実施の形態２０（図２６）と異なる点は、ｎ領域３５が
ｐ領域１６内に形成されている点である。
る半導体装置の断面図を図２７に示す。本実施の形態が
実施の形態２０（図２６）と異なる点は、ｎ領域３５が
ｐ領域１６内に形成されている点である。
【００９３】ここで、本実施の形態２１における半導体
装置の製造方法について説明する。実施の形態２で説明
した製造方法において、ｎ型エピタキシャル層を形成し
た段階の構成（図５）までは共通する。
装置の製造方法について説明する。実施の形態２で説明
した製造方法において、ｎ型エピタキシャル層を形成し
た段階の構成（図５）までは共通する。
【００９４】次に、図２８に示すように、図５に示した
構造の上に、ｐ領域を形成するためにボロンを十分な径
をとって注入しｐ基板の境界部まで拡散させる。
構造の上に、ｐ領域を形成するためにボロンを十分な径
をとって注入しｐ基板の境界部まで拡散させる。
【００９５】次に、ｎ領域を形成するために、上記のｐ
領域よりも小さい径でリンを注入しｐ+埋込層から一定
高さだけ高い位置まで拡散させる（図２９）。
領域よりも小さい径でリンを注入しｐ+埋込層から一定
高さだけ高い位置まで拡散させる（図２９）。
【００９６】次いで、図４０に示すように、アノードｐ
領域を形成するために、図２９に示したｎ領域の径より
も小さい径でボロンを注入し、上記のｎ領域の底から一
定高さだけ高い位置まで拡散させる。
領域を形成するために、図２９に示したｎ領域の径より
も小さい径でボロンを注入し、上記のｎ領域の底から一
定高さだけ高い位置まで拡散させる。
【００９７】次に、カソードｎ領域を形成するために、
図３０に示したアノードｐ領域の径よりも小さい径でリ
ンを注入し、上記のアノードｐ領域の底から一定高さだ
け高い位置まで拡散させる（図３１）。
図３０に示したアノードｐ領域の径よりも小さい径でリ
ンを注入し、上記のアノードｐ領域の底から一定高さだ
け高い位置まで拡散させる（図３１）。
【００９８】この後、カソードｎ+領域を形成するため
に、砒素を注入し拡散させる（図３２）。
に、砒素を注入し拡散させる（図３２）。
【００９９】このような構造を採用することにより実施
の形態１９よりも半導体装置を微細化することが可能と
なり、同時に半導体基板４への電子の流れ込みを防止し
周辺素子の誤動作をなくすことが可能となる。
の形態１９よりも半導体装置を微細化することが可能と
なり、同時に半導体基板４への電子の流れ込みを防止し
周辺素子の誤動作をなくすことが可能となる。
【０１００】（実施の形態２２）実施の形態２２におけ
る半導体装置の断面図を図３３に示す。実施の形態２２
が実施の形態１９（図２５）と異なる点は、ｎ領域３５
がｐ領域１６内に形成されている点である。このような
構造により実施の形態１９よりも半導体装置を微細化す
ることが可能となり、しかも半導体基板４への電子の流
れ込みを防止し、周辺素子の誤動作をなくすことが可能
となる。
る半導体装置の断面図を図３３に示す。実施の形態２２
が実施の形態１９（図２５）と異なる点は、ｎ領域３５
がｐ領域１６内に形成されている点である。このような
構造により実施の形態１９よりも半導体装置を微細化す
ることが可能となり、しかも半導体基板４への電子の流
れ込みを防止し、周辺素子の誤動作をなくすことが可能
となる。
【０１０１】なお、上記の全ての実施の形態において、
半導体基板は、ｐ型半導体基板を用いたが、これに限定
されるものではなく、用途に応じて、ｎ型半導体基板、
または真性半導体基板を用いることができる。また、上
記の半導体装置において、カソード領域はアノード領域
に取り囲まれており、平面的に見て、図１に示したよう
に円状の形状を採用した。しかし、カソード領域は円状
に限定されるものではなく、用途に応じて、角状、だ円
状等であってよく、したがって、アノード領域、ｎ領
域、ｐ領域は、順次内側の領域を取り囲んで、角筒状、
だ円筒状等であってよい。
半導体基板は、ｐ型半導体基板を用いたが、これに限定
されるものではなく、用途に応じて、ｎ型半導体基板、
または真性半導体基板を用いることができる。また、上
記の半導体装置において、カソード領域はアノード領域
に取り囲まれており、平面的に見て、図１に示したよう
に円状の形状を採用した。しかし、カソード領域は円状
に限定されるものではなく、用途に応じて、角状、だ円
状等であってよく、したがって、アノード領域、ｎ領
域、ｐ領域は、順次内側の領域を取り囲んで、角筒状、
だ円筒状等であってよい。
【０１０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０３】
【発明の効果】本発明の半導体装置により、カソードＮ
領域を発した電子のＰ基板への流れ込みを防止すること
により周辺素子の誤動作をなくし、微細化の容易な、順
バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）が高く、制
御性の良好なダイオードを得ることが可能となる。
領域を発した電子のＰ基板への流れ込みを防止すること
により周辺素子の誤動作をなくし、微細化の容易な、順
バイアス電流の立ち上り勾配（ΔＩ/ΔＶ）が高く、制
御性の良好なダイオードを得ることが可能となる。
【図１】 本発明の実施の形態１における半導体装置の
平面図である。
平面図である。
【図２】 本発明の実施の形態１における半導体装置の
断面図である。
断面図である。
【図３】 本発明の実施の形態２における半導体装置の
断面図である。
断面図である。
【図４】 図３の半導体装置の埋込層を形成した段階の
断面図である。
断面図である。
【図５】 Ｎ型エピタキシャル層を形成した段階の断面
図である。
図である。
【図６】 カソードＮ領域とＮ領域とを形成した段階の
断面図である。
断面図である。
【図７】 アノードＰ領域とＰ領域とを形成した段階の
断面図である。
断面図である。
【図８】 カソード電極のＮ+領域を形成した段階の断
面図である。
面図である。
【図９】 本発明の実施の形態３における半導体装置の
断面図である。
断面図である。
【図１０】 本発明の実施の形態４における半導体装置
の断面図である。
の断面図である。
【図１１】 本発明の実施の形態５における半導体装置
の断面図である。
の断面図である。
【図１２】 本発明の実施の形態６における半導体装置
の断面図である。
の断面図である。
【図１３】 本発明の実施の形態７における半導体装置
の断面図である。
の断面図である。
【図１４】 本発明の実施の形態８における半導体装置
の断面図である。
の断面図である。
【図１５】 本発明の実施の形態９における半導体装置
の断面図である。
の断面図である。
【図１６】 本発明の実施の形態１０における半導体装
置の断面図である。
置の断面図である。
【図１７】 本発明の実施の形態１１における半導体装
置の断面図である。
置の断面図である。
【図１８】 本発明の実施の形態１２における半導体装
置の断面図である。
置の断面図である。
【図１９】 本発明の実施の形態１３における半導体装
置の断面図である。
置の断面図である。
【図２０】 本発明の実施の形態１４における半導体装
置の断面図である。
置の断面図である。
【図２１】 本発明の実施の形態１５における半導体装
置の断面図である。
置の断面図である。
【図２２】 本発明の実施の形態１６における半導体装
置の断面図である。
置の断面図である。
【図２３】 本発明の実施の形態１７における半導体装
置の断面図である。
置の断面図である。
【図２４】 本発明の実施の形態１８における半導体装
置の断面図である。
置の断面図である。
【図２５】 本発明の実施の形態１９における半導体装
置の断面図である。
置の断面図である。
【図２６】 本発明の実施の形態２０における半導体装
置の断面図である。
置の断面図である。
【図２７】 本発明の実施の形態２１における半導体装
置の断面図である。
置の断面図である。
【図２８】 図２７の半導体装置のｐ領域の範囲を形成
した段階の断面図である。
した段階の断面図である。
【図２９】 ｐ領域の中のｎ領域の範囲を形成した段階
の断面図である。
の断面図である。
【図３０】 ｎ領域の中のアノードｐ領域の範囲を形成
した段階の断面図である。
した段階の断面図である。
【図３１】 アノードｐ領域の中のカソードｎ領域を形
成した段階の断面図である。
成した段階の断面図である。
【図３２】 カソードｎ+領域を形成した段階の断面図
である。
である。
【図３３】 本発明の実施の形態２２における半導体装
置の断面図である。
置の断面図である。
【図３４】 従来の半導体装置を示す断面図である。
【図３５】 従来の半導体装置のエネルギバンド図であ
る。
る。
【図３６】 従来の半導体装置における順方向バイアス
をかけた場合のエネルギバンド図である。
をかけた場合のエネルギバンド図である。
【図３７】 従来の半導体装置における逆方向バイアス
をかけた場合のエネルギバンド図である。
をかけた場合のエネルギバンド図である。
１ カソードｎ領域、２，１２，２２ アノードｐ領
域、３，１３，２３，３３ ｐ+埋込層、４ 半導体基
板、５，１５，２５，３５ ｎ型半導体領域、６，１６
ｐ型半導体領域、７ ｎ+埋込層、８ ｎ型エピタキ
シャル層 ９ ｎ+型半導体領域、１０ 配線、Ｋ カ
ソード電極、Ａ アノード電極。
域、３，１３，２３，３３ ｐ+埋込層、４ 半導体基
板、５，１５，２５，３５ ｎ型半導体領域、６，１６
ｐ型半導体領域、７ ｎ+埋込層、８ ｎ型エピタキ
シャル層 ９ ｎ+型半導体領域、１０ 配線、Ｋ カ
ソード電極、Ａ アノード電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 文寿 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AB01 AB05 CA01 CA03 CA05 CA06 CA07 CA15 DA12 DA43 DA74
Claims (12)
- 【請求項１】 半導体基板の主表面に設けられたｐ型半
導体埋込層と、 前記ｐ型半導体埋込層の上に設けられたｎ型半導体層か
らなるカソード領域と、 前記カソード領域の側周面を取り囲んで前記側周面に接
して形成されたｐ型半導体層からなるアノード領域とを
備え、 前記ｐ型半導体埋込層のアクセプタ濃度は、前記アノー
ド領域のアクセプタ濃度よりも高く、 前記ｐ型半導体埋込層は、前記カソード領域およびアノ
ード領域の底面と接する、半導体装置。 - 【請求項２】 前記ｐ型半導体埋込層のアクセプタ濃度
は、カソード領域から放出された電子の流入を実用上無
視できるほど高いものである、請求項１に記載の半導体
装置。 - 【請求項３】 前記アノード領域は、前記カソード領域
の底面を覆うように前記カソード領域の底面に接して延
在し、前記アノード領域の全底面が前記ｐ型半導体埋込
層に接している、請求項１または２に記載の半導体装
置。 - 【請求項４】 前記アノード領域の外側周面を取り囲
み、前記外側周面と接するｎ型半導体領域と、 周方向に沿って前記ｎ型半導体領域と互いに相接し、か
つ同電位とされるｐ型半導体領域と、をさらに備え、 前記ｐ型半導体埋込層は、少なくとも前記カソード領域
およびアノード領域のすべての底面と接する広さと配置
とを有する、請求項１または２に記載の半導体装置。 - 【請求項５】 前記アノード領域は、前記カソード領域
の底面をさらに覆うように前記カソード領域の底面に接
して延在する、請求項４に記載の半導体装置。 - 【請求項６】 前記ｎ型半導体領域は、前記アノード領
域の底面を覆うように前記アノード領域の底面に接して
延在する、請求項５に記載の半導体装置。 - 【請求項７】 前記ｐ型半導体領域は、前記ｎ型半導体
領域の底面を覆うように前記ｎ型半導体領域の底面に接
して延在する、請求項６に記載の半導体装置。 - 【請求項８】 前記ｐ型半導体領域が、平面的に見て、
前記ｎ型半導体領域と重複して形成されている、請求項
４〜６のいずれかに記載の半導体装置。 - 【請求項９】 前記ｐ型半導体埋込層の前記基板内にあ
る側面および底面を取り囲むように、前記側面および底
面と接して前記基板内に形成されたｎ型半導体埋込層を
さらに備え、前記ｎ型半導体埋込層は前記ｎ型半導体領
域の底面に接するように延在している、請求項４、５、
６、8のいずれかに記載の半導体装置。 - 【請求項１０】 半導体基板の主表面にｐ導電型不純物
を注入し、熱処理を施して前記主表面にｐ型半導体埋込
層を形成する工程と、 前記ｐ型半導体埋込層およびその周囲の半導体基板の上
にｎ型半導体層を形成する工程と、 前記ｎ型半導体層において、前記ｐ型半導体埋込層の中
央領域に対応する第１領域にｎ導電型不純物を注入して
カソード領域を形成する工程と、 前記ｎ型半導体層において、前記第１領域を取り囲んで
隣接する、前記ｐ型半導体埋込層の上に位置する第２領
域に、ｐ導電型不純物を前記ｐ型半導体埋込層のｐ導電
型不純物の濃度よりも低くなるように注入してアノード
領域を形成する工程と、を備える、半導体装置の製造方
法。 - 【請求項１１】 前記ｎ型半導体層において前記第２領
域の外側周面を取り囲み隣接する第３領域にｎ導電型不
純物を注入してｎ型半導体領域とする工程と、 前記第３領域の周方向に沿って延在し、前記第３領域に
重複または隣接する第４領域にｐ導電型不純物を注入し
ｐ型半導体領域とする工程と、 前記第３領域と第４領域とを結線する工程と、をさらに
備え、 前記ｐ型半導体埋込層を、少なくとも前記第１領域およ
び第２領域の全底面と接するように形成する、請求項１
０に記載の半導体装置の製造方法。 - 【請求項１２】 前記ｐ型半導体埋込層は、ｎ型半導体
埋込層が後の工程で形成される前記ｎ型半導体領域の底
面と接するように形成された後に、そのｎ型半導体埋込
層の上に形成される、請求項１１に記載の半導体装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10429999A JP4597284B2 (ja) | 1999-04-12 | 1999-04-12 | 半導体装置およびその製造方法 |
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| DE19960234A DE19960234A1 (de) | 1999-04-12 | 1999-12-14 | Halbleitervorrichtung und zugehöriges Herstellungsverfahren |
| KR1019990058959A KR100316040B1 (ko) | 1999-04-12 | 1999-12-18 | 반도체 장치 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10429999A JP4597284B2 (ja) | 1999-04-12 | 1999-04-12 | 半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000299477A true JP2000299477A (ja) | 2000-10-24 |
| JP2000299477A5 JP2000299477A5 (ja) | 2006-03-30 |
| JP4597284B2 JP4597284B2 (ja) | 2010-12-15 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6191466B1 (ja) |
| JP (1) | JP4597284B2 (ja) |
| KR (1) | KR100316040B1 (ja) |
| DE (1) | DE19960234A1 (ja) |
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| CN103165603A (zh) * | 2011-12-16 | 2013-06-19 | 英飞凌科技股份有限公司 | 包括二极管的半导体器件 |
| JP2018160626A (ja) * | 2017-03-23 | 2018-10-11 | 株式会社東芝 | 半導体装置 |
| WO2023090277A1 (ja) * | 2021-11-22 | 2023-05-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び光検出装置 |
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|---|---|---|---|---|
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| US20050155680A1 (en) * | 2004-01-16 | 2005-07-21 | Gyorgy Nagy | High ductility, high hot tensile strength tungsten wire and method of manufacture |
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