WO2023090277A1 - 半導体装置及び光検出装置 - Google Patents

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WO2023090277A1
WO2023090277A1 PCT/JP2022/042166 JP2022042166W WO2023090277A1 WO 2023090277 A1 WO2023090277 A1 WO 2023090277A1 JP 2022042166 W JP2022042166 W JP 2022042166W WO 2023090277 A1 WO2023090277 A1 WO 2023090277A1
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semiconductor
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voltage
electrode
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洋征龍 大理
浩之 服部
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors

Definitions

  • the present disclosure relates to semiconductor devices and photodetectors.
  • Patent Document 1 A semiconductor device in which a PN junction diode is connected to a switching element is commonly used (see Patent Document 1).
  • Patent Document 1 provides a lifetime killer around the PN junction diode to recombine minority carriers and reduce the reverse current.
  • a lifetime killer can be realized, for example, by intentionally providing a crystal defect layer in a semiconductor substrate.
  • the present disclosure provides a semiconductor device and a photodetector capable of shortening the reverse recovery time of a PN junction diode without adversely affecting other semiconductor elements to be mounted together.
  • a PN junction diode having an N-type first semiconductor region and a P-type second semiconductor region arranged so as to be in contact with each other at a PN junction surface; a depletion layer arranged apart from the first semiconductor region and the second semiconductor region and arranged around the PN junction surface when a reverse bias voltage is applied to the PN junction diode; a third semiconductor region; a first electrode connected to the first semiconductor region; a second electrode connected to the second semiconductor region; and a third electrode connected to the third semiconductor region.
  • the third semiconductor region may be arranged at the same layer height as the first semiconductor region and the second semiconductor region, and may be arranged closer to the second semiconductor region than the first semiconductor region.
  • the third semiconductor region may be arranged at the same layer height as the first semiconductor region and the second semiconductor region, and may be arranged so as to surround the first semiconductor region and the second semiconductor region.
  • the first semiconductor region and the second semiconductor region are arranged on a first main surface side of a semiconductor substrate;
  • the third semiconductor region may be arranged on a second main surface side opposite to the first main surface of the semiconductor substrate.
  • the first semiconductor region and the second semiconductor region are arranged on a first main surface side of a semiconductor substrate;
  • the third semiconductor region is arranged on a second main surface side opposite to the first main surface of the semiconductor substrate, and the first semiconductor region and the first semiconductor region extend from the second main surface side to the first main surface side. It may be arranged to surround the second semiconductor region.
  • the first semiconductor region, the second semiconductor region, and the third semiconductor region are arranged at the same layer height, the second semiconductor region is arranged to surround the first semiconductor region;
  • the third semiconductor region may be arranged to surround the second semiconductor region.
  • the element isolation region may have a depth equal to or greater than the depths of the first semiconductor region and the second semiconductor region.
  • the element isolation region may have a depth equal to or greater than the depth of the well region.
  • the element isolation region may be arranged so as to penetrate the semiconductor substrate on which the well region is arranged.
  • the third semiconductor region is N-type
  • the third electrode may discharge electrons in the depletion layer through the third semiconductor region when a reverse bias voltage is applied to the PN junction diode.
  • the first electrode is a cathode electrode
  • the third electrode may be set to a voltage higher than that of the cathode electrode when a reverse bias voltage is applied to the PN junction diode.
  • the third electrode is set to the same voltage as the cathode electrode when applying a forward bias voltage to the PN junction diode, and is set to a higher voltage than the cathode electrode when applying a reverse bias voltage to the PN junction diode. voltage.
  • the third semiconductor region is P-type
  • the third electrode may discharge holes in the depletion layer through the third semiconductor region when a reverse bias voltage is applied to the PN junction diode.
  • the second electrode is an anode electrode;
  • the third electrode may be set to a voltage lower than that of the anode electrode when a reverse bias voltage is applied to the PN junction diode.
  • the third electrode is set to the same voltage as the anode electrode when a forward bias voltage is applied to the PN junction diode, and is set to a voltage lower than the anode electrode when a reverse bias voltage is applied to the PN junction diode. voltage.
  • a light receiving element that receives an incident optical signal; a voltage generator that generates a reverse bias voltage to be applied to the light receiving element,
  • the photodetector is provided, wherein the voltage generation section includes a charge pump for generating the reverse bias voltage by cascade-connecting the PN junction diodes in the above-described semiconductor device in a plurality of stages.
  • the first substrate has a light-receiving section in which a plurality of the light-receiving elements are arranged one-dimensionally or two-dimensionally, and at least part of the charge pump,
  • the second substrate may have a logic circuit driven at a voltage level smaller than the absolute value of the reverse bias voltage.
  • the charge pump is a plurality of capacitors respectively connected between stages of the PN junction diodes in a plurality of stages; and a plurality of switches for switching the voltage on one end side of the plurality of capacitors, the plurality of capacitors disposed on the first substrate;
  • the plurality of switches may be arranged on the second substrate.
  • the first substrate may have a separation layer arranged between at least some stages of the PN junction diodes in a plurality of stages and extending in the depth direction of the first substrate.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment
  • FIG. FIG. 2 is a voltage waveform diagram of each terminal of the semiconductor device according to the first embodiment
  • FIG. 4 is a diagram showing changes in cathode current when a forward bias voltage or a reverse bias voltage is applied to a PN junction diode
  • FIG. 4 is a diagram showing charge states inside a P layer and an N layer when a forward bias voltage is applied
  • FIG. 10 is a diagram showing charge states inside a P layer and an N layer when a reverse bias voltage is applied
  • FIG. 4 is a diagram showing a charge state when a recombination level formed by crystal defects or the like is formed in a P-layer or an N-layer; FIG. 4 is a diagram showing temporal changes in anode voltage and cathode current; Sectional drawing of the semiconductor device which concerns on 2nd Embodiment. The top view of the semiconductor device which concerns on 2nd Embodiment. Sectional drawing of the semiconductor device which concerns on 3rd Embodiment. Sectional drawing of the semiconductor device which concerns on 4th Embodiment. Sectional drawing of the semiconductor device which concerns on 5th Embodiment. The top view of the semiconductor device which concerns on 5th Embodiment. Sectional drawing of the semiconductor device which concerns on 6th Embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration of a charge pump having multiple PN junction diodes
  • FIG. FIG. 11B is a cross-sectional view of the portion indicated by the dashed line in the charge pump of FIG. 11A;
  • FIG. 12 is a voltage waveform diagram of each terminal of the semiconductor device according to the eleventh embodiment
  • FIG. 20 is a timing chart of the semiconductor device according to the twelfth embodiment;
  • FIG. 21 is a cross-sectional view of a semiconductor device according to a thirteenth embodiment
  • FIG. 21 is a plan view of a semiconductor device according to a thirteenth embodiment
  • FIG. 20 is a voltage waveform diagram of each terminal of the semiconductor device according to the thirteenth embodiment
  • 1 is a block diagram showing a schematic configuration of a photodetector
  • FIG. 2 is a perspective view schematically showing a laminated structure of a semiconductor chip
  • FIG. 4 is a diagram showing an example of a specific configuration of a plurality of switches within the charge pump
  • FIG. 21 is a cross-sectional view of the first substrate of the photodetector of FIG. 20;
  • FIG. 4 is a cross-sectional view showing a cross-sectional structure of one PN junction diode in the charge pump and a corresponding capacitor;
  • FIG. 2 is an explanatory diagram showing an example of installation positions of an information detection unit outside the vehicle and an imaging unit;
  • Embodiments of a semiconductor device and a photodetector will be described below with reference to the drawings. Although the main components of the semiconductor device and the photodetector will be mainly described below, the semiconductor device and the photodetector may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1A is a cross-sectional view of the semiconductor device 1 according to the first embodiment
  • FIG. 1B is a plan view of the semiconductor device 1 according to the first embodiment
  • FIG. 2 is a voltage waveform diagram of each terminal of the semiconductor device 1 according to the first embodiment.
  • the semiconductor device 1 includes a PN junction diode 2.
  • the PN junction diode 2 has an N-type first semiconductor region 4 and a P-type second semiconductor region 5 arranged so as to be in contact with each other at the PN junction surface 3 .
  • the semiconductor device 1 includes an N-type third semiconductor region 6 , a first electrode 7 connected to the first semiconductor region 4 , and a second electrode 7 connected to the second semiconductor region 5 . It has two electrodes 8 and a third electrode 9 connected to the third semiconductor region 6 .
  • the third semiconductor region 6 is arranged apart from the first semiconductor region 4 and the second semiconductor region 5, and is a depletion region formed around the PN junction surface 3 when a reverse bias voltage is applied to the PN junction diode 2. It is provided to drain the charge in the layer. Surfaces of the first to third semiconductor regions 4 to 6 are covered with a protective layer 49 .
  • the third semiconductor region 6 is arranged at the same layer height as the first semiconductor region 4 and the second semiconductor region 5, and is arranged on the side closer to the second semiconductor region 5.
  • FIG. 1B shows an example in which the first to third semiconductor regions 4 to 6 are rectangular, but the shapes and sizes of the first to third semiconductor regions 4 to 6 are not limited to those shown in FIGS. 1A and 1B. .
  • Each of the first to third semiconductor regions 4 to 6 is, for example, a diffusion layer arranged within the N-type well region 11 on the semiconductor substrate 10.
  • FIG. The semiconductor substrate 10 may be either N-type or P-type.
  • the first electrode 7 may be called the cathode electrode 7
  • the second electrode 8 may be called the anode electrode 8
  • the third electrode 9 may be called the discharge terminal 9.
  • the first semiconductor region 4 may be called an N layer
  • the second semiconductor region 5 may be called a P layer
  • the third semiconductor region 6 may be called an N layer.
  • the cathode electrode 7 is fixed at a reference voltage (eg ground voltage).
  • the anode electrode 8 is set to a voltage higher than the ground voltage when a forward bias voltage is applied to the PN junction diode 2, and is set to a voltage lower than the ground voltage when a reverse bias voltage is applied to the PN junction diode 2. set.
  • the discharge terminal 9 is set to a voltage higher than the cathode voltage. In the example of FIG. 2, the voltage of the discharge terminal 9 is fixed.
  • the reverse current is a current generated by electrons flowing into the first semiconductor region 4 connected to the cathode electrode 7 and holes flowing into the second semiconductor region 5 connected to the anode electrode 8 .
  • FIG. 3 is a diagram showing changes in cathode current when a forward bias voltage or a reverse bias voltage is applied to the PN junction diode 2.
  • FIG. The horizontal axis in FIG. 3 is time, and the vertical axis is cathode current.
  • a period from time t1 to t2 in FIG. 3 indicates the forward bias voltage application period, and time t2 to t3 indicates the reverse bias voltage application period.
  • a waveform w1 shows the characteristics of the PN junction diode 2 according to the first embodiment, and a waveform w2 shows the characteristics of a PN junction diode according to a comparative example that does not have the third semiconductor region 6 and the discharge terminal 9.
  • FIG. 1 shows the characteristics of the PN junction diode 2 according to the first embodiment
  • a waveform w2 shows the characteristics of a PN junction diode according to a comparative example that does not have the third semiconductor region 6 and the discharge terminal 9.
  • no reverse current occurs at time t2 when the forward bias voltage is switched to the reverse bias voltage.
  • an overshoot-like reverse current is generated at time t2. If a reverse current is generated, for example, electrons flow into the cathode electrode 7 , which may adversely affect the operation of subsequent circuits connected to the cathode electrode 7 .
  • 4A, 4B and 4C are diagrams for explaining the charge state of the PN junction diode 2 according to a comparative example.
  • 4A shows the charge state inside the P layer 5 and N layer 4 when a forward bias voltage is applied
  • FIG. 4B shows the charge state inside the P layer 5 and N layer 4 when a reverse bias voltage is applied.
  • a depletion layer 12 is formed near the PN junction surface 3, and charges inside the depletion layer 12 move to the cathode electrode 7 and the anode electrode 8, resulting in complete depletion.
  • Reverse current flows until the
  • the semiconductor device 1 In order to suppress the reverse current, it is conceivable to form a recombination level 13 composed of crystal defects or the like in the P layer 5 or the N layer 4, as shown in FIG. 4C, for example. Since the recombination level 13 traps holes or electrons in the depletion layer 12, the reverse current can be reduced. However, in order to form crystal defects in the P layer 5 or the N layer 4, heavy metal or the like must be implanted and diffused into the semiconductor substrate 10, and the semiconductor substrate 10 is damaged. Therefore, the electrical characteristics of the semiconductor elements other than the PN junction diode 2 on the same semiconductor substrate 10 may deteriorate. Therefore, the semiconductor device 1 according to the present disclosure suppresses the reverse current by means other than forming the recombination level 13 .
  • FIG. 5 is a diagram showing temporal changes in anode voltage and cathode current.
  • the dashed line waveform w3 in FIG. 5 is the anode voltage waveform
  • the solid line waveform w4 is the cathode current waveform.
  • Time t1 to t2 in FIG. 5 is the application period of the forward bias voltage
  • time t2 to t3 is the application period of the reverse bias voltage.
  • the period during which the reverse current flows during the period from time t2 to t3 is also called a reverse recovery period.
  • a reverse current that flows during the period from time t2 to t3 occurs until the electrons and holes in the depletion layer 12 return to the original N layer or P layer and are discharged from the cathode electrode 7 and the anode electrode 8.
  • the discharge terminal 9 when the reverse bias voltage is applied, the discharge terminal 9 is set to a voltage higher than the cathode voltage, so electrons in the depletion layer 12 do not flow into the first semiconductor region 4. flow into the third semiconductor region 6.
  • the reverse current flowing through the cathode electrode 7 can be suppressed when the reverse bias voltage is applied, and the reverse recovery time can be shortened.
  • the reverse current flowing to the cathode electrode 7 it is possible to suppress the reverse current flowing to the latter circuit (not shown) connected to the cathode electrode 7 of the PN junction diode 2 in FIG. 1, thereby preventing adverse effects on the latter circuit.
  • the post-stage circuit includes a capacitor, charge loss due to electrons flowing into the capacitor can be suppressed.
  • the third semiconductor region 6 is provided separately from the first semiconductor region 4 and the second semiconductor region 5 forming the PN junction diode 2, and the reverse bias voltage
  • a voltage higher than the cathode voltage is applied to the discharge terminal 9 connected to the third semiconductor region 6 , so electrons in the depletion layer 12 do not flow from the first semiconductor region 4 to the cathode electrode 7 and the electrons in the third It comes to flow from the semiconductor region 6 to the discharge terminal 9 .
  • the reverse current to the cathode electrode 7 can be suppressed, the reverse recovery time can be shortened, and the operation of the circuit subsequent to the PN junction diode 2 can be prevented from being adversely affected.
  • FIG. 6A is a cross-sectional view of a semiconductor device 1a according to the second embodiment
  • FIG. 6B is a plan view of the semiconductor device 1a according to the second embodiment.
  • the semiconductor device 1a according to the second embodiment as in the semiconductor device 1 according to the first embodiment, the first semiconductor region 4, the second semiconductor region 5, and the third semiconductor are arranged at the same layer height. A region 6 is provided.
  • the semiconductor device 1a according to the second embodiment has the third semiconductor region 6 arranged so as to surround the first semiconductor region 4 and the second semiconductor region 5. is different from the semiconductor device 1 according to the embodiment.
  • the discharge terminal 9 connected to the third semiconductor region 6 is connected to the discharge terminal 9 of the first embodiment.
  • a voltage higher than the cathode voltage is applied.
  • the third semiconductor region 6 is arranged not only around the second semiconductor region 5 but also around the first semiconductor region 4, electrons in the depletion layer 12 of the PN junction diode 2 are transferred to the third semiconductor region when a reverse bias voltage is applied. It becomes easier to flow from the region 6 to the discharge terminal 9, and the reverse current to the cathode electrode 7 can be further suppressed.
  • a reverse bias voltage is applied to the PN junction diode 2 by surrounding the first semiconductor region 4 and the second semiconductor region 5 with the third semiconductor region 6. It is possible to further improve the ability to discharge the reverse current when
  • FIG. 7 is a cross-sectional view of a semiconductor device 1b according to the third embodiment.
  • the semiconductor device 1b of FIG. 7 differs from the semiconductor devices 1 and 1a according to the first and second embodiments in the arrangement location of the third semiconductor region 6.
  • the third semiconductor region 6 in FIG. 7 is arranged on the second main surface side opposite to the first main surface side on which the first semiconductor region 4 and the second semiconductor region 5 are arranged.
  • a first electrode 7 (cathode electrode 7) connected to the first semiconductor region 4 and a second electrode 8 (anode electrode 8) connected to the second semiconductor region 5 are arranged on the first main surface side.
  • the third electrode 9 exhaust terminal 9) connected to the third semiconductor region 6 is arranged on the second main surface side.
  • the area of the semiconductor device 1b can be made smaller than the semiconductor devices 1 and 1a. , miniaturization can be achieved.
  • the third semiconductor region 6 can be arranged so as to face the PN junction surface 3 of the PN junction diode 2, by applying a voltage higher than the cathode voltage to the discharge terminal 9 when applying the reverse bias voltage, the PN Electrons in the depletion layer 12 of the junction diode 2 are more efficiently discharged to the discharge terminal 9 via the third semiconductor region 6 . Therefore, the reverse current to the cathode electrode 7 can be suppressed, and the reverse recovery time can be shortened.
  • FIG. 8 is a cross-sectional view of a semiconductor device 1c according to the fourth embodiment.
  • the first semiconductor region 4 and the second semiconductor region 5 are arranged on the first main surface side of the semiconductor substrate 10 .
  • the third semiconductor region 6 is arranged on the side of the second main surface opposite to the first main surface of the semiconductor substrate 10, and the first semiconductor region 4 and the second semiconductor region 4 are arranged from the second main surface side to the first main surface side. It is arranged three-dimensionally so as to surround the semiconductor region 5 .
  • the first semiconductor region 4 and the second semiconductor region 5 are arranged in the N-type well region 11, and the third semiconductor region 6 is arranged so as to cover the bottom and side surfaces of the N-type well region 11. It is
  • the third semiconductor region 6 is arranged three-dimensionally and surrounds the first semiconductor region 4 and the second semiconductor region 5 on the first main surface side. Therefore, the third semiconductor region 6 is arranged on the side surface side and the bottom surface side of the first semiconductor region 4 connected to the cathode electrode 7, and a voltage higher than the cathode voltage is applied to the discharge terminal 9 when a reverse bias voltage is applied.
  • a voltage By applying a voltage, electrons in the depletion layer 12 of the PN junction diode 2 more easily flow into the third semiconductor region 6 . Therefore, the semiconductor device 1c according to the fourth embodiment can improve the electron discharge capability of the discharge terminal 9 more than the semiconductor devices 1, 1a, and 1b according to the first to third embodiments, and the cathode electrode 7 can further suppress the reverse current to
  • a semiconductor device 1d according to the fifth embodiment is obtained by partially changing the structure of the semiconductor device 1a according to the second embodiment.
  • FIG. 9A is a cross-sectional view of a semiconductor device 1d according to the fifth embodiment
  • FIG. 9B is a plan view of the semiconductor device 1d according to the fifth embodiment.
  • a semiconductor device 1d according to the fifth embodiment includes a second semiconductor region 5 arranged to surround the first semiconductor region 4, as shown in FIGS. 9A and 9B. As a result, the PN junction surface 3 between the first semiconductor region 4 and the second semiconductor region 5 is arranged so as to surround the first semiconductor region 4 .
  • a first electrode 7 (cathode electrode 7 ) is connected to the first semiconductor region 4
  • a second electrode 8 (anode electrode 8 ) is connected to the second semiconductor region 5 .
  • the semiconductor device 1d according to the fifth embodiment also includes a third semiconductor region 6 arranged to surround the second semiconductor region 5, as shown in FIGS. 9A and 9B. That is, the third semiconductor region 6 is arranged so as to surround the PN junction surface 3 . A third electrode 9 (exhaust terminal 9 ) is connected to the third semiconductor region 6 .
  • the PN junction surface 3 is Electrons in the depletion layer 12 formed in the surroundings can easily move to the third semiconductor region 6 .
  • the area of the PN junction surface 3 of the PN junction diode 2 in the semiconductor device 1d is increased, so the forward current can be increased when the forward bias voltage is applied. Therefore, the charging time of the succeeding circuit that is charged by the forward current from the semiconductor device 1d according to the fifth embodiment is shortened, and the succeeding circuit can operate at high speed.
  • an isolation region is provided around the semiconductor device 1e according to any one of the first to fifth embodiments.
  • FIG. 10 is a cross-sectional view of a semiconductor device 1e according to the sixth embodiment.
  • the cross-sectional structure of the semiconductor device 1e of FIG. 10 is the same as that of FIG. 1A.
  • the cross-sectional structure of the semiconductor device 1e according to the sixth embodiment can be the same as that shown in FIG. 6A, FIG. 7, FIG. 8, or FIG.
  • the semiconductor device 1e according to the sixth embodiment is arranged so as to face the side surface of the well region 11 in which the first semiconductor region 4, the second semiconductor region 5, and the third semiconductor region 6 are arranged. and an element isolation region 14 arranged in the . That is, the element isolation region 14 is arranged so as to surround the semiconductor device 1e according to the sixth embodiment.
  • the element isolation region 14 in FIG. 10 is also called STI (Shallow Trench Isolation).
  • the depth of the element isolation region 14 is thinner than the depth of the well region 11, and is approximately the same as the depths of the first to third semiconductor regions 4-6, for example.
  • the element isolation region 14 is formed by forming a trench in the depth direction from the surface of the semiconductor substrate 10 by etching or the like and filling the trench with an insulating material such as SiO 2 .
  • the element isolation region 14 may have a multi-layer structure by filling the trenches with an insulating material and a conductive material.
  • the region in which forward carriers spread can be restricted, and when a reverse bias voltage is applied, the region in the depletion layer 12 can be reduced. is easily discharged to the discharge terminal 9 through the third semiconductor region 6. As shown in FIG. 10, when a forward bias voltage is applied to the PN junction diode 2 in the semiconductor device 1e, the region in which forward carriers spread can be restricted, and when a reverse bias voltage is applied, the region in the depletion layer 12 can be reduced. is easily discharged to the discharge terminal 9 through the third semiconductor region 6. As shown in FIG.
  • the semiconductor device 1 f may include a plurality of PN junction diodes 2 . If the semiconductor device 1f includes a plurality of PN junction diodes 2, it is desirable to isolate each PN junction diode 2 by an element isolation region 14. FIG.
  • FIG. 11A is a block diagram showing a schematic configuration of a charge pump 15 having a plurality of PN junction diodes 2.
  • FIG. The charge pump 15 of FIG. 11A includes multiple stages of PN junction diodes 2 connected in cascade, multiple capacitors 16 connected between each stage of the multiple stages of PN junction diodes 2, and multiple capacitors 16 connected in series. It has a plurality of drive circuits 17 connected thereto.
  • each capacitor 16 is connected to a connection node of two corresponding PN junction diodes 2 .
  • the other end of each capacitor 16 is connected to the corresponding drive circuit 17 .
  • Each drive circuit 17 switches, for example, between applying a predetermined voltage and applying a ground voltage to the other end of the corresponding capacitor 16 .
  • FIG. 11B is a cross-sectional view of the portion indicated by the dashed line inside the charge pump 15 of FIG. 11A.
  • the PN junction diode 2 in the charge pump 15 of FIG. 11B has, for example, the same cross-sectional structure as that of FIG. 1A. Note that the PN junction diode 2 of FIG. 11A may have a cross-sectional structure similar to that of FIG. 6A, FIG. 7, FIG. 8, or FIG. 9A.
  • FIG. 11B multiple stages of PN junction diodes 2 and multiple capacitors 16 in charge pump 15 are alternately arranged in the surface direction of semiconductor substrate 10 .
  • the PN junction diode 2 at each stage in the charge pump 15 is surrounded by an isolation region 14 extending in the depth direction from the surface of the semiconductor substrate 10 .
  • the element isolation region 14 can suppress the spread of the forward current. Therefore, charges in the depletion layer 12 formed when a reverse bias voltage is applied to each PN junction diode 2 can be quickly discharged to the discharge terminal 9 via the third semiconductor region 6 .
  • the element isolation regions 14 may be formed deeper than the element isolation regions 14 in the sixth and seventh embodiments.
  • FIG. 12 is a cross-sectional view of a semiconductor device 1g according to the eighth embodiment.
  • a semiconductor device 1g of FIG. 12 includes an element isolation region 14a arranged to a deeper position than the element isolation region 14 in the semiconductor device 1e of FIG.
  • the element isolation region 14a of FIG. 12 is formed by forming a trench in the depth direction from the surface of the semiconductor substrate 10 and filling the trench with an insulating material such as SiO 2 .
  • the element isolation region 14a of FIG. 12 is arranged to surround the well region 11 in which the first to third semiconductor regions 4 to 6 are formed.
  • the element isolation region 14a is arranged to a position deeper than the well region 11, and is also called DTI (Deep Trench Isolation). However, the element isolation region 14 a does not have a depth that penetrates the semiconductor substrate 10 .
  • the element isolation region 14a By arranging the element isolation region 14a to a deeper position, the spread of charges of the forward current can be suppressed in the element isolation region 14a when the forward bias voltage is applied to the PN junction diode 2, and the depletion region 14a can be suppressed when the reverse bias voltage is applied. Electric charges in the layer 12 are easily discharged by the discharge terminal 9 through the third semiconductor region 6 .
  • the element isolation region 14b is provided so as to penetrate the semiconductor substrate 10.
  • the element isolation regions 14d arranged to surround the semiconductor devices 1 to 1d according to the first to fifth embodiments may be arranged to penetrate the semiconductor substrate 10.
  • FIG. 13 is a cross-sectional view of a semiconductor device 1h according to the ninth embodiment.
  • the element isolation region 14d shown in FIG. 13 is formed by filling a trench penetrating through the semiconductor substrate 10 with an insulating material such as SiO 2 .
  • the element isolation region 14d of FIG. 13 is also called FTI (Full Trench Isolation).
  • the semiconductor device 1h can be physically isolated from other semiconductor elements, and when a forward bias voltage is applied to the PN junction diode 2 in the semiconductor device 1h, the forward bias voltage The spread of current charge can be completely restricted by the isolation region 14d. Therefore, the charges in the depletion layer 12 when a reverse bias voltage is applied to the PN junction diode 2 can be rapidly discharged to the discharge terminal 9 via the third semiconductor region 6 .
  • FIG. 14 is a waveform diagram of the anode voltage, the cathode voltage, and the voltage of the discharge terminal 9.
  • FIG. A period from time t1 to t2 and a period from time t3 to t4 are periods in which a forward bias voltage is applied to the PN junction diode 2 .
  • a period from time t2 to t3 is a period in which a reverse bias voltage is applied to the PN junction diode 2 .
  • the discharge terminal 9 is set to, for example, the ground voltage.
  • the reverse bias voltage is applied to the PN junction diode 2
  • a negative voltage is applied to the anode electrode 8
  • a positive voltage higher than the cathode voltage is applied to the discharge terminal 9.
  • FIG. The cathode electrode 7 is set to the ground voltage regardless of whether a forward bias voltage or a reverse bias voltage is applied to the PN junction diode 2 .
  • a voltage higher than the cathode voltage is applied to the discharge terminal 9 only when a reverse bias voltage is applied to the PN junction diodes 2 according to the first to ninth embodiments.
  • the discharge terminal 9 is set to the ground voltage.
  • the period during which the positive voltage is applied to the discharge terminal 9 can be shortened. More specifically, when the forward bias voltage is applied to the PN junction diode 2, the current flowing from the discharge terminal 9 to the second semiconductor region 5 via the third semiconductor region 6 can be reduced, and the forward bias voltage of the PN junction diode 2 can be reduced. Current consumption during application can be reduced.
  • FIG. 15 is a cross-sectional view of a semiconductor device 1i according to the eleventh embodiment
  • FIG. 16 is a voltage waveform diagram of each terminal of the semiconductor device 1i according to the eleventh embodiment.
  • a semiconductor device 1i of FIG. 15 includes a well region 11 in which a first semiconductor region 4, a second semiconductor region 5, and a third semiconductor region 6a are arranged.
  • the first semiconductor region 4 to which the first electrode 7 (cathode electrode 7) is connected is N-type
  • Region 5 is P-type.
  • the third semiconductor region 6a to which the third electrode 9 (exhaust terminal 9) is connected is P-type
  • the well region 11a is also P-type.
  • the discharge terminal 9 is set to a voltage lower than the anode voltage when the reverse bias voltage is applied.
  • the reverse bias voltage is applied to the PN junction diode 2
  • the holes in the depletion layer 12 flow through the third semiconductor region 6a instead of flowing to the anode electrode 8. It is discharged to the terminal 9 for discharge through. Thereby, the reverse current flowing through the anode electrode 8 can be reduced, and the reverse recovery time can be shortened.
  • the semiconductor device 1i of FIG. 15 is effective when the circuit after the PN junction diode 2 has a circuit configuration in which charge loss occurs due to holes output from the anode electrode 8, for example.
  • the semiconductor devices 1 to 1h according to any one of the first to tenth embodiments are used. It is valid.
  • FIG. 16 shows an example in which a constant voltage is applied to the discharge terminal 9, the voltage of the discharge terminal 9 may be changed in synchronization with the anode voltage.
  • a semiconductor device 1j according to the twelfth embodiment has a cross-sectional structure similar to that of FIG.
  • FIG. 17 is a timing chart of the semiconductor device 1j according to the twelfth embodiment.
  • a period from time t2 to t3 is a period in which a reverse bias voltage is applied to the PN junction diode 2.
  • the discharge terminal 9 is set to the ground voltage.
  • a voltage lower than the anode voltage is applied to the discharge terminal 9 .
  • the discharge terminal 9 is applied with a voltage lower than the anode voltage only during the period of applying the reverse bias voltage to the PN junction diode 2, and is grounded during the period of applying the forward bias voltage to the PN junction diode 2. set to voltage.
  • the current flowing from the third semiconductor region 6 to the second semiconductor region 5 can be reduced during the period in which the forward bias voltage is applied to the PN junction diode 2, and the current consumption can be reduced.
  • the third semiconductor region 6 in FIG. 15 may be arranged to surround the first semiconductor region 4 and the second semiconductor region 5 .
  • the third semiconductor region 6 in FIG. 15 is arranged on the second main surface side opposite to the first main surface on which the first semiconductor region 4 and the second semiconductor region 5 are arranged. good too.
  • the third semiconductor region 6 of FIG. 4 and the second semiconductor region 5 may be arranged so as to surround them three-dimensionally.
  • element isolation regions 14 may be arranged so as to surround the semiconductor device 1j according to the twelfth embodiment.
  • FIG. 18A is a cross-sectional view of a semiconductor device 1k according to the thirteenth embodiment
  • FIG. 18B is a plan view of the semiconductor device 1k according to the thirteenth embodiment
  • FIG. 19 is a voltage waveform diagram of each terminal of the semiconductor device 1k according to the thirteenth embodiment.
  • a semiconductor device 1k according to the thirteenth embodiment includes, in addition to the first semiconductor region 4 and the second semiconductor region 5 constituting the PN junction diode 2, a third semiconductor region 6 and a fourth semiconductor region 18, and a third semiconductor A third electrode 9 connected to the region 6 and a fourth electrode 19 connected to the fourth semiconductor region 18 are provided.
  • the third semiconductor region 6 is N-type, and is a region for discharging electrons in the depletion layer 12 when applying a reverse bias voltage to the PN junction diode 2 .
  • the third electrode 9 connected to the third semiconductor region 6 is sometimes referred to as the first discharge terminal 9 .
  • the fourth semiconductor region 18 is of P-type, and is a region for discharging holes in the depletion layer 12 when a reverse bias voltage is applied to the PN junction diode 2 .
  • the fourth electrode 19 connected to the fourth semiconductor region 18 may be called a second discharge terminal 19 .
  • the first to fourth semiconductor regions 18 are arranged within the N-type well region 11 .
  • the third semiconductor region 6 is arranged closer to the second semiconductor region 5 than to the first semiconductor region 4 .
  • the fourth semiconductor region 18 is arranged closer to the first semiconductor region 4 than to the second semiconductor region 5 .
  • FIG. 19 is a voltage waveform diagram of each terminal of the semiconductor device 1k according to the thirteenth embodiment.
  • the first discharge terminal 9 is set to a voltage higher than the cathode voltage.
  • the second discharge terminal 19 is set to a voltage lower than the anode voltage.
  • the semiconductor substrate 10 in the semiconductor devices 1 to 1k according to the first to thirteenth embodiments described above may be silicon or other semiconductor materials.
  • Semiconductor materials other than silicon may be SiGe, Ge, SiC, etc., or Group III-V semiconductor materials such as InGaAs, GaAsSb, etc. may be used.
  • FIG. 20 is a block diagram showing a schematic configuration of the photodetector 21.
  • a photodetector 21 in FIG. 20 includes a pixel array section (light receiving section) 22 and a negative voltage generation circuit (voltage generation section) 23 .
  • the pixel array section 22 has a plurality of pixels 24 arranged one-dimensionally or two-dimensionally, and each pixel 24 has a SPAD (Single Photon Avalanche Diode) 25 .
  • the SPAD 25 is operable in Geiger mode, capable of detecting light on a photon-by-photon basis. To operate the SPAD 25 in Geiger mode, it is necessary to apply a predetermined reverse bias voltage to the SPAD 25 .
  • a negative voltage generation circuit 23 generates a reverse bias voltage applied to each SPAD 25 .
  • the photodetector device 21 in FIG. 20 can be realized with a semiconductor chip 26 having a laminated structure.
  • FIG. 21 is a perspective view schematically showing the laminated structure of the semiconductor chip 26.
  • a semiconductor chip 26 in FIG. 21 includes a first substrate 27 and a second substrate 28 that are laminated together.
  • the first substrate 27 is arranged on the light incident surface side.
  • the first substrate 27 and the second substrate 28 are bonded and signal-transmitted by vias, bumps, or the like.
  • the pixel array section 22 and at least part of the negative voltage generation circuit 23 are arranged on the first substrate 27 .
  • a plurality of pads 20p for external wiring are arranged on the peripheral portion of the first substrate 27 .
  • a logic circuit 29 is arranged on the second substrate 28 to perform AD conversion of the received light signal output from each pixel 24 in the pixel array section 22 and to perform various signal processing on AD-converted pixel data. be.
  • the power supply voltage level of logic circuit 29 is much smaller than the absolute value of the negative voltage generated by negative voltage generating circuit 23 .
  • a portion of the negative voltage generating circuit 23 may be arranged on the first substrate 27 and the remaining portion may be arranged on the second substrate 28 .
  • 22A and 22B are circuit diagrams showing an example of the negative voltage generating circuit 23.
  • FIG. The negative voltage generation circuit 23 has a charge pump 15 .
  • 22A is a circuit diagram of the charge pump 15.
  • FIG. The charge pump 15 of FIG. 22A is connected in series with the cascaded PN junction diodes 2 in multiple stages, the capacitors 16 connected between the stages of the PN junction diodes 2 in multiple stages, and the capacitors 16 in series. and a plurality of switches 30 .
  • the charge pump 15 of FIG. 11A has a plurality of drive circuits 17 instead of the plurality of switches 30, but since the drive circuit 17 can be configured with the switches 30, the charge pump 15 of FIG. 22A can be replaced with the charge pump of FIG. 15 and substantially the same circuit.
  • the cathode electrode 7 of the first stage PN junction diode 2 is set to the ground voltage, and the load resistor R1 and An output capacitor C1 is connected in parallel.
  • the output capacitor C1 may be externally attached on the first substrate 27 .
  • Each of the plurality of switches 30 switches between applying a predetermined voltage or applying a ground voltage to the other end of the corresponding capacitor 16 .
  • a negative voltage corresponding to the number of stages of the PN junction diodes 2 can be output from the anode of the diode 2 in the final stage.
  • the voltage level of the negative voltage can be adjusted by changing the number of stages of PN junction diodes 2 connected or by controlling the voltage level of the predetermined voltage applied to the other end of each switch 30 .
  • each switch 30 has a PMOS transistor 28a and an NMOS transistor 28b cascode-connected between a node supplying a predetermined voltage and a ground node.
  • Corresponding switching control signals SC1 to SCn are input to the gates of the PMOS transistor 28a and the NMOS transistor 28b in each switch 30, respectively.
  • the switching control signals SC1 to SCn become high level, the corresponding PMOS transistor 28a is turned off, the NMOS transistor 28b is turned on, and the other end of the corresponding capacitor 16 becomes the ground voltage.
  • the switching control signals SC1 to SCn become low level, the corresponding PMOS transistor 28a is turned on, the NMOS transistor 28b is turned off, and the other end of the corresponding capacitor 16 becomes the predetermined voltage V1.
  • the multiple stages of PN junction diodes 2 and multiple capacitors 16 in the charge pump 15 are arranged on the first substrate 27, and the multiple switches 30 are arranged on the second substrate .
  • the predetermined voltage V1 or the ground voltage Vss switched by the switch 30 is transmitted to the first substrate 27 side through a joint portion 48 composed of vias, bumps, or the like.
  • a plurality of switches 30 may be arranged on the first substrate 27 .
  • FIG. 23 is a cross-sectional view of the first substrate 27 of the photodetector 21 of FIG.
  • an element formation region 31, an oxide layer 32, and a wiring region 33 are arranged in this order in the depth direction from the light incident surface.
  • a first region hereinafter also referred to as a SPAD pixel region
  • a first region 34 in which the pixel array section 22 is arranged and a first region 34 in which peripheral circuits such as the negative voltage generation circuit 23 are arranged.
  • 2 regions (hereinafter also referred to as pixel peripheral regions) 35 are provided.
  • the SPAD pixel region 34 is provided with a pixel array section 22 in which a plurality of SPADs 25 are arranged one-dimensionally or two-dimensionally, and an element isolation region 14 extending in the depth direction is provided between two adjacent SPADs 25. It is
  • the element isolation region 14 in the SPAD pixel region 34 may have a laminated structure in which a polysilicon layer 36 is arranged on the inner peripheral side and an insulating layer 37 such as SiO 2 is arranged on the outer peripheral side. Polysilicon layer 36 is connected to contact 40 in second substrate 28 through contact 38 and via 39 .
  • the polysilicon layer 36 is set to, for example, ground voltage.
  • the PN junction diodes 2 at each stage in the charge pump 15 and the corresponding capacitors 16 are alternately arranged along the planar direction.
  • An element isolation region 14 extending in the depth direction is arranged between each PN junction diode 2 and the corresponding capacitor 16 .
  • the element isolation region 14 has a depth similar to that of the element formation region 31 .
  • the PN junction diode 2 at each stage in the charge pump 15 has the same or similar cross-sectional structure as the PN junction diode 2 according to any one of the first to thirteenth embodiments described above.
  • FIG. 23 shows an example in which the PN junction diode 2 has the same cross-sectional structure as in FIG. 9A.
  • the capacitor 16 connected between the stages of the PN junction diode 2 has two electrode layers 41 and 42 arranged vertically with the oxide layer 32 interposed therebetween. These electrode layers 41 and 42 are made of, for example, polysilicon or a conductive material. A semiconductor region 43 set to a ground potential is arranged near the electrode layer 41 .
  • the anode of the PN junction diode 2 and the electrode layer 41 on the one end side of the corresponding capacitor 16 are electrically connected to each other at the junction 45 with the second substrate 28 via contacts 44a and 44b extending in the depth direction.
  • the joint portion 45 is made of a highly conductive material such as Cu.
  • each capacitor 16 is joined to a contact 47 on the second substrate 28 side at a joining portion 48 via a contact 46 .
  • the contact 47 on the second substrate 28 side is connected to the switch 30 on the second substrate 28 side.
  • the detailed cross-sectional structure of the switch 30 is omitted.
  • FIG. 23 is an example of the cross-sectional structure of the photodetector 21 on the side of the first substrate 27, and various modifications are conceivable. Therefore, the cross-sectional structure on the side of the first substrate 27 is not limited to that shown in FIG.
  • FIG. 24 is a cross-sectional view showing the cross-sectional structure of one PN junction diode 2 in the charge pump 15 and the corresponding capacitor 16.
  • FIG. The PN junction diode 2 of FIG. 24 has the same cross-sectional structure as the PN junction diode 2 of FIG. 9A.
  • the first semiconductor region 4 connected to the cathode electrode 7 in the PN junction diode 2 is N-type
  • the second semiconductor region 5 connected to the anode electrode 8 is P-type
  • the discharge terminal 9 The connected third semiconductor region 6 is of N type.
  • a voltage higher than that of the cathode electrode 7 is applied to the discharge terminal 9 as in the first to tenth embodiments described above.
  • a reverse bias voltage is applied to the PN junction diode 2 , electrons in the depletion layer 12 are quickly discharged to the discharge terminal 9 via the third semiconductor region 6 .
  • FIG. 25 is a block diagram showing a schematic configuration of the distance measuring device 50. As shown in FIG.
  • the distance measuring device 50 includes a light emitting portion 51, a light receiving portion 52, a light receiving side optical system (condensing lens) 53, a driving portion 54, a power supply circuit 55, a light emitting side optical system 56, a signal processing portion 57, a control portion 58, and a temperature sensor.
  • a detection unit 59 is provided.
  • the light emitting unit 51 emits light from a plurality of light sources.
  • the light emitting unit 51 has, for example, a plurality of light emitting elements by VCSEL (Vertical Cavity Surface Emitting LASER) as each light source, and these light emitting elements are arranged in a predetermined manner such as a matrix. configured as follows.
  • the light emitting unit 51 corresponds to the photodetector 21 in FIG.
  • the driving section 54 has a power supply circuit 55 for driving the light emitting section 51 .
  • the power supply circuit 55 generates a power supply voltage for the driving section 54 based on an input voltage from a battery (not shown) provided in the distance measuring device 50, for example.
  • the driving section 54 drives the light emitting section 51 based on this power supply voltage.
  • the light emitted from the light emitting unit 51 is irradiated to the subject S as the distance measurement target via the light emitting side optical system 56 .
  • Reflected light of the irradiated light from the subject S enters the light receiving surface of the light receiving section 52 via the light receiving side optical system 53 .
  • the light receiving unit 52 can be composed of the photodetector 21 described above.
  • the imaging pixels to which the reflected light is incident receive the reflected light from the object S incident via the light receiving side optical system 53, convert it into an electrical signal, and output it.
  • the light-receiving unit 52 converts a voltage change caused by, for example, breakdown into an electric signal obtained by photoelectrically converting the received light into a digital signal, and outputs the digital signal to the signal processing unit 57 in the subsequent stage.
  • the light receiving section 52 outputs a frame synchronization signal to the driving section 54 .
  • the driving section 54 can cause the light emitting element in the light emitting section 51 to emit light at a timing according to the frame period of the light receiving section 52 .
  • the signal processing unit 57 is configured as a signal processing processor such as a DSP (Digital Signal Processor).
  • the signal processing section 57 performs various signal processing on the digital signal input from the light receiving section 52 .
  • the control unit 58 includes, for example, a microcomputer having a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), or an information processing device such as a DSP. It controls the drive unit 54 for controlling the operation and controls the light receiving operation of the light receiving unit 52 .
  • a microcomputer having a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), or an information processing device such as a DSP.
  • the control unit 58 has a function as a distance measurement unit 60.
  • the distance measuring section 60 measures the distance to the subject S based on a signal input via the signal processing section 57 (that is, a signal obtained by receiving reflected light from the subject S).
  • the distance measuring unit 60 according to the present embodiment measures the distance of each part of the subject S in order to specify the three-dimensional shape of the subject S.
  • the temperature detection section 59 detects the temperature of the light emitting section 51 .
  • the temperature detection unit 59 for example, a configuration that detects the temperature using the diode 2 can be adopted.
  • Information about the temperature detected by the temperature detection unit 59 is supplied to the driving unit 54, so that the driving unit 54 can drive the light emitting unit 51 based on the temperature information.
  • the light emitting unit 51 is pulse-driven.
  • the distance measurement unit 60 calculates the time difference from light emission to light reception based on the light emitted from the light emitting unit 51 and received by the light receiving unit 52 based on the signal input via the signal processing unit 57. Then, the distance of each part of the subject S is calculated based on the time difference and the speed of light.
  • the distance is detected from the phase difference of the signal received by the light receiving unit 52 .
  • iTOF indirect ToF
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 26 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (Interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 27 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 27 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • the photodetector 21 of the present disclosure can be applied to the imaging unit 12031 .
  • this technique can take the following structures.
  • a PN junction diode having an N-type first semiconductor region and a P-type second semiconductor region arranged so as to be in contact with each other at a PN junction surface; a depletion layer arranged apart from the first semiconductor region and the second semiconductor region and arranged around the PN junction surface when a reverse bias voltage is applied to the PN junction diode; a third semiconductor region; a first electrode connected to the first semiconductor region; a second electrode connected to the second semiconductor region; and a third electrode connected to the third semiconductor region.
  • the third semiconductor region is arranged at the same layer height as the first semiconductor region and the second semiconductor region, and is arranged closer to the second semiconductor region than the first semiconductor region. , (1).
  • the third semiconductor region is arranged at the same layer height as the first semiconductor region and the second semiconductor region, and is arranged so as to surround the first semiconductor region and the second semiconductor region;
  • the first semiconductor region and the second semiconductor region are arranged on the first main surface side of the semiconductor substrate;
  • the first semiconductor region and the second semiconductor region are arranged on the first main surface side of the semiconductor substrate;
  • the third semiconductor region is arranged on a second main surface side opposite to the first main surface of the semiconductor substrate, and the first semiconductor region and the first semiconductor region extend from the second main surface side to the first main surface side.
  • the semiconductor device according to (1) arranged to surround the second semiconductor region. (6) the first semiconductor region, the second semiconductor region, and the third semiconductor region are arranged at the same layer height; the second semiconductor region is arranged to surround the first semiconductor region; The semiconductor device according to any one of (1) to (5), wherein the third semiconductor region is arranged to surround the second semiconductor region. (7) a well region in which the first semiconductor region, the second semiconductor region, and the third semiconductor region are arranged; The semiconductor device according to any one of (1) to (6), further comprising an isolation region arranged to surround the well region. (8) The semiconductor device according to (7), wherein the isolation region has a depth equal to or greater than the depths of the first semiconductor region and the second semiconductor region.
  • the isolation region has a depth equal to or greater than the depth of the well region.
  • the element isolation region is arranged to penetrate a semiconductor substrate in which the well region is arranged.
  • the third semiconductor region is N-type; The third electrode according to any one of (1) to (10), wherein the third electrode discharges electrons in the depletion layer through the third semiconductor region when a reverse bias voltage is applied to the PN junction diode.
  • the first electrode is a cathode electrode; The semiconductor device according to (11), wherein the third electrode is set to a voltage higher than that of the cathode electrode when applying a reverse bias voltage to the PN junction diode.
  • the third electrode is set to the same voltage as the cathode electrode when a forward bias voltage is applied to the PN junction diode, and the cathode electrode is set to the same voltage as the cathode electrode when a reverse bias voltage is applied to the PN junction diode.
  • the third semiconductor region is P-type; Any one of (1) to (10), wherein the third electrode discharges holes in the depletion layer through the third semiconductor region when a reverse bias voltage is applied to the PN junction diode.
  • the second electrode is an anode electrode;
  • the third electrode is set to the same voltage as the anode electrode when a forward bias voltage is applied to the PN junction diode, and the anode electrode is set to the same voltage as the anode electrode when a reverse bias voltage is applied to the PN junction diode.
  • a light receiving element that receives an incident optical signal; a voltage generator that generates a reverse bias voltage to be applied to the light receiving element, The voltage generator includes a charge pump that generates the reverse bias voltage by cascade-connecting a plurality of the PN junction diodes in the semiconductor device according to any one of (1) to (16).
  • Device. (18) a first substrate; a second substrate laminated on the first substrate; The first substrate has a light-receiving section in which a plurality of the light-receiving elements are arranged one-dimensionally or two-dimensionally, and at least part of the charge pump, The photodetector according to (17), wherein the second substrate has a logic circuit driven at a voltage level smaller than the absolute value of the reverse bias voltage.
  • the charge pump a plurality of capacitors respectively connected between stages of the PN junction diodes in a plurality of stages; and a plurality of switches for switching the voltage on one end side of the plurality of capacitors, the plurality of capacitors disposed on the first substrate;
  • the first substrate has an isolation layer disposed between at least some stages of the plurality of stages of the PN junction diodes and extending in the depth direction of the first substrate. A photodetector as described.
  • a PN junction diode having an N-type first semiconductor region and a P-type second semiconductor region arranged so as to be in contact with each other at a PN junction surface;
  • a method of driving a semiconductor device comprising a third semiconductor region spaced apart from the first semiconductor region and the second semiconductor region, applying a potential difference between a first electrode connected to the first semiconductor region and a second electrode connected to the second semiconductor region so that a reverse bias voltage is applied to the PN junction diode;
  • a method of driving a semiconductor device wherein a predetermined voltage is applied to a third electrode connected to the third semiconductor region so that charges in a depletion layer arranged around a PN junction surface move to the third semiconductor region.

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Abstract

［課題］ＰＮ接合ダイオードの逆回復時間を短縮する。 ［解決手段］半導体装置は、ＰＮ接合面で接するように配置されるＮ型の第１半導体領域及びＰ型の第２半導体領域を有するＰＮ接合ダイオードと、前記第１半導体領域及び前記第２半導体領域とは離隔して配置され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加した際に前記ＰＮ接合面の周囲に配置される空乏層内の電荷を排出する第３半導体領域と、前記第１半導体領域に接続される第１電極と、前記第２半導体領域に接続される第２電極と、前記第３半導体領域に接続される第３電極と、を備える。

Description

半導体装置及び光検出装置
　本開示は、半導体装置及び光検出装置に関する。
　スイッチング素子にＰＮ接合ダイオードが接続された半導体装置が汎用的に用いられている（特許文献１参照）。
　しかしながら、ＰＮ接合ダイオードは、逆バイアス電圧が印加されると、ＰＮ接合面の周囲に形成される空乏層内の電荷を排出するための逆電流が生じ、後段の回路素子（例えばキャパシタ）の充電損失の要因になりうる。この逆電流は、順バイアス電圧状態のときに順方向に流れていた電荷が向きを変えて逆方向に流れることにより生じる。
特開２０１９－１６１１２５号公報
　上述した逆電流を抑制するために、特許文献１では、ＰＮ接合ダイオードの周囲にライフタイムキラーを設けて、少数キャリアを再結合させて逆電流を低減している。ライフタイムキラーは、例えば半導体基板内に意図的に結晶欠陥層を設けることで実現可能である。しかしながら、結晶欠陥層を形成するには、半導体基板に金属などを注入する必要があり、半導体基板上に、ＰＮ接合ダイオード以外の半導体素子を混載する場合には、混載された他の半導体素子の電気特性に悪影響を与えるおそれがある。
　そこで、本開示では、混載される他の半導体素子に悪影響を与えることなく、ＰＮ接合ダイオードの逆回復時間を短縮可能な半導体装置及び光検出装置を提供するものである。
　上記の課題を解決するために、本開示によれば、ＰＮ接合面で接するように配置されるＮ型の第１半導体領域及びＰ型の第２半導体領域を有するＰＮ接合ダイオードと、
　前記第１半導体領域及び前記第２半導体領域とは離隔して配置され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加した際に前記ＰＮ接合面の周囲に配置される空乏層内の電荷を排出する第３半導体領域と、
　前記第１半導体領域に接続される第１電極と、
　前記第２半導体領域に接続される第２電極と、
　前記第３半導体領域に接続される第３電極と、を備える半導体装置が提供される。
　前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域と同じ層高さに配置され、かつ前記第１半導体領域よりも前記第２半導体領域に近い側に配置されてもよい。
　前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域と同じ層高さに配置され、かつ前記第１半導体領域及び前記第２半導体領域を取り囲むように配置されてもよい。
　前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側に配置され、
　前記第３半導体領域は、前記半導体基板の前記第１主面とは反対の第２主面側に配置されてもよい。
　前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側に配置され、
　前記第３半導体領域は、前記半導体基板の前記第１主面とは反対の第２主面側に配置されるとともに前記第２主面側から前記第１主面側にかけて前記第１半導体領域及び前記第２半導体領域を取り囲むように配置されてもよい。
　前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域は、同じ層高さに配置され、
　前記第２半導体領域は、前記第１半導体領域を取り囲むように配置され、
　前記第３半導体領域は、前記第２半導体領域を取り囲むように配置されてもよい。
　前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域が配置されるウェル領域と、
　前記ウェル領域の周囲を取り囲むように配置される素子分離領域と、を備えてもよい。
　前記素子分離領域は、前記第１半導体領域及び前記第２半導体領域の深さ以上の深さを有してもよい。
　前記素子分離領域は、前記ウェル領域の深さ以上の深さを有してもよい。
　前記素子分離領域は、前記ウェル領域が配置される半導体基板を貫通するように配置されてもよい。
　前記第３半導体領域はＮ型であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際の前記空乏層内の電子を前記第３半導体領域を介して排出してもよい。
　前記第１電極はカソード電極であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には、前記カソード電極より高い電圧に設定されてもよい。
　前記第３電極は、前記ＰＮ接合ダイオードに順バイアス電圧を印加する際には前記カソード電極と同じ電圧に設定され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には前記カソード電極よりも高い電圧に設定されてもよい。
　前記第３半導体領域はＰ型であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際の前記空乏層内の正孔を前記第３半導体領域を介して排出してもよい。
　前記第２電極はアノード電極であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には、前記アノード電極よりも低い電圧に設定されてもよい。
　前記第３電極は、前記ＰＮ接合ダイオードに順バイアス電圧を印加する際には前記アノード電極と同じ電圧に設定され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には前記アノード電極よりも低い電圧に設定されてもよい。
　本開示によれば、入射された光信号を受光する受光素子と、
　前記受光素子に印加される逆バイアス電圧を生成する電圧生成部と、を備え、
　前記電圧生成部は、上述の半導体装置内の前記ＰＮ接合ダイオードを複数段縦続接続して前記逆バイアス電圧を生成するチャージポンプを有する、光検出装置が提供される。
　第１基板と、
　前記第１基板に積層される第２基板と、を備え、
　前記第１基板は、複数の前記受光素子が一次元又は二次元方向に配置された受光部と、前記チャージポンプの少なくとも一部とを有し、
　前記第２基板は、前記逆バイアス電圧の絶対値よりも小さい電圧レベルで駆動されるロジック回路を有してもよい。
　前記チャージポンプは、
　複数段の前記ＰＮ接合ダイオードの段間にそれぞれ接続される複数のキャパシタと、
　前記複数のキャパシタの一端側の電圧を切り替える複数のスイッチと、を有し、
　前記複数のキャパシタは前記第１基板に配置され、
　前記複数のスイッチは前記第２基板に配置されてもよい。
　前記第１基板は、複数段の前記ＰＮ接合ダイオードの少なくとも一部の段間に配置されて前記第１基板の深さ方向に延びる分離層を有してもよい。
第１の実施形態に係る半導体装置の断面図。 第１の実施形態に係る半導体装置の平面図。 第１の実施形態に係る半導体装置の各端子の電圧波形図。 ＰＮ接合ダイオードに順バイアス電圧又は逆バイアス電圧を印加したときのカソード電流の変化を示す図。 順バイアス電圧印加時のＰ層とＮ層の内部の電荷状態を示す図。 逆バイアス電圧印加時のＰ層とＮ層の内部の電荷状態を示す図。 Ｐ層又はＮ層内に結晶欠陥等からなる再結合準位を形成する場合の電荷状態を示す図。 アノード電圧及びカソード電流の時間変化を示す図。 第２の実施形態に係る半導体装置の断面図。 第２の実施形態に係る半導体装置の平面図。 第３の実施形態に係る半導体装置の断面図。 第４の実施形態に係る半導体装置の断面図。 第５の実施形態に係る半導体装置の断面図。 第５の実施形態に係る半導体装置の平面図。 第６の実施形態に係る半導体装置の断面図。 複数のＰＮ接合ダイオードを有するチャージポンプの概略構成を示すブロック図。 図１１Ａのチャージポンプ内の破線で示した部分の断面図。 第８の実施形態に係る半導体装置の断面図。 第９の実施形態に係る半導体装置の断面図。 アノード電圧、カソード電圧、及び排出用端子の電圧の波形図。 第１１の実施形態に係る半導体装置の断面図。 第１１の実施形態に係る半導体装置の各端子の電圧波形図。 第１２の実施形態に係る半導体装置のタイミング図。 第１３の実施形態に係る半導体装置の断面図。 第１３の実施形態に係る半導体装置の平面図。 第１３の実施形態に係る半導体装置の各端子の電圧波形図。 光検出装置の概略構成を示すブロック図。 半導体チップの積層構造を模式的に示す斜視図。 チャージポンプの回路図。 チャージポンプ内の複数のスイッチの具体的構成の一例を示す図。 図２０の光検出装置の第１基板の断面図。 チャージポンプ内の１個のＰＮ接合ダイオードと対応するキャパシタの断面構造を示す断面図。 測距装置の概略構成を示すブロック図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、半導体装置及び光検出装置の実施形態について説明する。以下では、半導体装置及び光検出装置の主要な構成部分を中心に説明するが、半導体装置及び光検出装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１Ａは第１の実施形態に係る半導体装置１の断面図、図１Ｂは第１の実施形態に係る半導体装置１の平面図である。図２は第１の実施形態に係る半導体装置１の各端子の電圧波形図である。
　図１Ａに示すように、第１の実施形態に係る半導体装置１は、ＰＮ接合ダイオード２を備えている。ＰＮ接合ダイオード２は、ＰＮ接合面３で接するように配置されるＮ型の第１半導体領域４と、Ｐ型の第２半導体領域５とを有する。
　この他、第１の実施形態に係る半導体装置１は、Ｎ型の第３半導体領域６と、第１半導体領域４に接続される第１電極７と、第２半導体領域５に接続される第２電極８と、第３半導体領域６に接続される第３電極９とを備えている。
　第３半導体領域６は、第１半導体領域４及び第２半導体領域５とは離隔して配置され、ＰＮ接合ダイオード２に逆バイアス電圧を印加した際にＰＮ接合面３の周囲に形成される空乏層内の電荷を排出するために設けられている。第１～第３半導体領域４～６の表面は保護層４９で覆われている。
　図１Ａ及び図１Ｂに示すように、第３半導体領域６は、第１半導体領域４及び第２半導体領域５と同じ層高さに配置され、かつ第２半導体領域５に近い側に配置されている。図１Ｂでは、第１～第３半導体領域４～６が矩形状の例を示すが、第１～第３半導体領域４～６の形状やサイズは図１Ａと図１Ｂに図示したものに限定されない。
　第１～第３半導体領域４～６のそれぞれは、例えば、半導体基板１０上のＮ型ウェル領域１１内に配置される拡散層である。半導体基板１０は、Ｎ型でもＰ型でもよい。
　以下では、第１電極７をカソード電極７、第２電極８をアノード電極８、第３電極９を排出用端子９と呼ぶことがある。また、第１半導体領域４をＮ層、第２半導体領域５をＰ層、第３半導体領域６をＮ層と呼ぶことがある。
　図２に示すように、カソード電極７は基準電圧（例えば、接地電圧）に固定されている。アノード電極８は、ＰＮ接合ダイオード２に順バイアス電圧を印加する場合には接地電圧よりも高い電圧に設定され、ＰＮ接合ダイオード２に逆バイアス電圧を印加する場合には接地電圧よりも低い電圧に設定される。排出用端子９は、カソード電圧よりも高い電圧に設定される。図２の例では、排出用端子９の電圧を固定にしている。
　ＰＮ接合ダイオード２に逆バイアス電圧を印加する場合、ＰＮ接合面３の付近に空乏層が形成され、空乏層内の正孔と電子がなくなるまで、逆電流が流れる。逆電流は、カソード電極７が接続された第１半導体領域４に電子が流れ込み、アノード電極８が接続された第２半導体領域５に正孔が流れ込むことにより生じる電流である。
　ＰＮ接合ダイオード２に逆バイアス電圧を印加したときに排出用端子９にカソード電圧よりも高い電圧を印加すると、空乏層内の電子は第１半導体領域４に流れ込まずに、第３半導体領域６に流れ込む。これにより、カソード電極７への電子の逆流を抑制できる。
　図３はＰＮ接合ダイオード２に順バイアス電圧又は逆バイアス電圧を印加したときのカソード電流の変化を示す図である。図３の横軸は時間、縦軸はカソード電流である。図３の時刻ｔ１～ｔ２の期間は順バイアス電圧印加期間を示し、時刻ｔ２～ｔ３は逆バイアス電圧印加期間を示す。波形ｗ１は第１の実施形態によるＰＮ接合ダイオード２の特性を示し、波形ｗ２は第３半導体領域６と排出用端子９を持たない一比較例によるＰＮ接合ダイオードの特性を示す。
　本実施形態によるＰＮ接合ダイオード２では、波形ｗ１に示すように、順バイアス電圧から逆バイアス電圧に切り替わる時刻ｔ２で逆電流が生じないのに対し、一比較例によるＰＮ接合ダイオード２では、波形ｗ２に示すように、時刻ｔ２でオーバーシュート状の逆電流が生じる。逆電流が生じると、例えばカソード電極７に電子が流れ込むため、カソード電極７に接続された後段回路の動作に悪影響を与えるおそれがある。
　図４Ａ、図４Ｂ及び図４Ｃは一比較例によるＰＮ接合ダイオード２の電荷状態を説明する図である。図４Ａは順バイアス電圧印加時のＰ層５とＮ層４の内部の電荷状態を示し、図４Ｂは逆バイアス電圧印加時のＰ層５とＮ層４の内部の電荷状態を示している。図４Ｂに示すように、逆バイアス電圧印加時には、ＰＮ接合面３の付近に空乏層１２が形成され、空乏層１２の内部の電荷がカソード電極７及びアノード電極８まで移動して、完全空乏化状態になるまで逆電流が流れる。
　逆電流を抑制するには、例えば図４Ｃのように、Ｐ層５又はＮ層４内に結晶欠陥等からなる再結合準位１３を形成することが考えられる。再結合準位１３は、空乏層１２内の正孔又は電子をトラップするため、逆電流を低減することができる。しかしながら、Ｐ層５又はＮ層４内に結晶欠陥を形成するには、半導体基板１０に重金属等を注入して拡散させなければならず、半導体基板１０がダメージを受ける。このため、同一の半導体基板１０上のＰＮ接合ダイオード２以外の半導体素子の電気的特性が劣化するおそれがある。そこで、本開示による半導体装置１は、再結合準位１３を形成する以外の手法で、逆電流を抑制する。
　図５はアノード電圧及びカソード電流の時間変化を示す図である。図５の破線波形ｗ３はアノード電圧波形、実線波形ｗ４はカソード電流波形である。図５の時刻ｔ１～ｔ２は順バイアス電圧の印加期間、時刻ｔ２～ｔ３は逆バイアス電圧の印加期間である。時刻ｔ２～ｔ３の期間内の逆電流が流れている期間は、逆方向回復期間とも呼ばれる。時刻ｔ２～ｔ３の期間内に流れる逆電流は、空乏層１２内の電子及び正孔が元のＮ層又はＰ層に戻って、カソード電極７及びアノード電極８から排出されるまで生じる。
　本実施形態では、図１に示すように、逆バイアス電圧の印加時に、排出用端子９をカソード電圧よりも高い電圧に設定するため、空乏層１２内の電子は第１半導体領域４に流れ込まずに第３半導体領域６に流れ込むようになる。これにより、逆バイアス電圧印加時にカソード電極７に流れる逆電流を抑制でき、逆回復時間を短縮できる。カソード電極７への逆電流を抑制することで、図１のＰＮ接合ダイオード２のカソード電極７に接続される不図示の後段回路に流れる逆電流を抑制でき、後段回路への悪影響を防止できる。例えば、後段回路がキャパシタを含む場合、キャパシタに電子が流れ込むことによる充電損失を抑制できる。
　このように、第１の実施形態に係る半導体装置１では、ＰＮ接合ダイオード２を構成する第１半導体領域４及び第２半導体領域５とは別個に、第３半導体領域６を設け、逆バイアス電圧印加時には、第３半導体領域６に接続される排出用端子９にカソード電圧より高い電圧を印加するため、空乏層１２内の電子が第１半導体領域４からカソード電極７に流れ込まずに、第３半導体領域６から排出用端子９に流れ込むようになる。これにより、カソード電極７への逆電流を抑制でき、逆回復時間を短縮できるとともに、ＰＮ接合ダイオード２の後段回路の動作に悪影響を及ぼさなくなる。
　（第２の実施形態）
　図６Ａは第２の実施形態に係る半導体装置１ａの断面図、図６Ｂは第２の実施形態に係る半導体装置１ａの平面図である。第２の実施形態に係る半導体装置１ａは、第１の実施形態に係る半導体装置１と同様に、同じ層高さに配置される第１半導体領域４、第２半導体領域５、及び第３半導体領域６を備えている。
　図６Ａ及び図６Ｂに示すように、第２の実施形態に係る半導体装置１ａは、第１半導体領域４及び第２半導体領域５を取り囲むように第３半導体領域６を配置する点で、第１の実施形態に係る半導体装置１とは異なっている。
　第２の実施形態に係る半導体装置１ａでは、半導体装置１ａ内のＰＮ接合ダイオード２に逆バイアス電圧を印加する際、第３半導体領域６に接続される排出用端子９に、第１の実施形態と同様に、カソード電圧より高い電圧を印加する。
　第３半導体領域６は、第２半導体領域５だけでなく、第１半導体領域４の周囲にも配置されるため、逆バイアス電圧印加時にＰＮ接合ダイオード２の空乏層１２内の電子が第３半導体領域６から排出用端子９により流れ込みやすくなり、カソード電極７への逆電流をより抑制できる。
　このように、第２の実施形態に係る半導体装置１ａは、第１半導体領域４及び第２半導体領域５の周囲を第３半導体領域６で取り囲むことで、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際の逆電流の排出能力をより向上できる。
　（第３の実施形態）
　図７は第３の実施形態に係る半導体装置１ｂの断面図である。図７の半導体装置１ｂは、第３半導体領域６の配置場所が第１及び第２の実施形態に係る半導体装置１、１ａとは異なっている。図７の第３半導体領域６は、第１半導体領域４及び第２半導体領域５が配置される第１主面側とは反対の第２主面側に配置されている。また、第１半導体領域４に接続される第１電極７（カソード電極７）と、第２半導体領域５に接続される第２電極８（アノード電極８）は第１主面側に配置されるのに対し、第３半導体領域６に接続される第３電極９（排出用端子９）は第２主面側に配置されている。
　第３の実施形態に係る半導体装置１ｂでは、第１～第３電極７～９を同一の面に沿って配置しなくて済むため、半導体装置１ｂの面積を半導体装置１、１ａよりも縮小でき、小型化を実現できる。また、ＰＮ接合ダイオード２のＰＮ接合面３に対向するように第３半導体領域６を配置できるため、逆バイアス電圧の印加時に排出用端子９にカソード電圧よりも高い電圧を印加することで、ＰＮ接合ダイオード２の空乏層１２内の電子をより効率よく、第３半導体領域６を介して排出用端子９に排出させやすくなる。よって、カソード電極７への逆電流を抑制でき、逆回復時間を短縮できる。
　（第４の実施形態）
　図８は第４の実施形態に係る半導体装置１ｃの断面図である。図８の半導体装置１ｃでは、第１半導体領域４及び第２半導体領域５は、半導体基板１０の第１主面側に配置されている。第３半導体領域６は、半導体基板１０の第１主面とは反対の第２主面側に配置されるとともに、第２主面側から第１主面側にかけて第１半導体領域４及び第２半導体領域５を取り囲むように立体的に配置されている。
　より詳細には、第１半導体領域４及び第２半導体領域５は、Ｎ型ウェル領域１１内に配置されており、Ｎ型ウェル領域１１の底面及び側面を覆うように第３半導体領域６が配置されている。
　このように、図８の半導体装置１ｃでは、第３半導体領域６が立体的に配置されて、第１主面側の第１半導体領域４及び第２半導体領域５を取り囲んでいる。このため、カソード電極７に接続される第１半導体領域４の側面側と底面側に第３半導体領域６が配置されることになり、逆バイアス電圧の印加時に排出用端子９にカソード電圧より高い電圧を印加することで、ＰＮ接合ダイオード２の空乏層１２内の電子がより第３半導体領域６に流れ込みやすくなる。よって、第４の実施形態に係る半導体装置１ｃは、第１～第３の実施形態に係る半導体装置１、１ａ、１ｂよりも、排出用端子９による電子排出能力をより向上でき、カソード電極７への逆電流をより抑制できる。
　（第５の実施形態）
　第５の実施形態に係る半導体装置１ｄは、第２の実施形態に係る半導体装置１ａの構造を一部変更したものである。
　図９Ａは第５の実施形態に係る半導体装置１ｄの断面図、図９Ｂは第５の実施形態に係る半導体装置１ｄの平面図である。
　第５の実施形態に係る半導体装置１ｄは、図９Ａ及び図９Ｂに示すように、第１半導体領域４を取り囲むように配置される第２半導体領域５を備えている。これにより、第１半導体領域４と第２半導体領域５のＰＮ接合面３が第１半導体領域４を取り囲むように配置されることになる。第１半導体領域４には第１電極７（カソード電極７）が接続され、第２半導体領域５には第２電極８（アノード電極８）が接続されている。
　また、第５の実施形態に係る半導体装置１ｄは、図９Ａ及び図９Ｂに示すように、第２半導体領域５を取り囲むように配置される第３半導体領域６を備えている。すなわち、第３半導体領域６は、ＰＮ接合面３を取り囲むように配置されている。第３半導体領域６には、第３電極９（排出用端子９）が接続されている。
　よって、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際、ＰＮ接合面３の周囲に形成される空乏層１２内の電子を、より効率よく第３半導体領域６から排出用端子９に排出できるようになる。
　すなわち、第５の実施形態に係る半導体装置１ｄでは、ＰＮ接合面３の面積を広げるとともに、ＰＮ接合面３の全域に対向するように第３半導体領域６を配置するため、ＰＮ接合面３の周囲に形成される空乏層１２内の電子が第３半導体領域６に移動しやすくなる。また、第５の実施形態に係る半導体装置１ｄでは、半導体装置１ｄ内のＰＮ接合ダイオード２のＰＮ接合面３の面積が大きくなるため、順バイアス電圧印加時の順方向電流を増やすことができる。このため、第５の実施形態に係る半導体装置１ｄからの順方向電流によって充電される後続回路の充電時間が短くなり、後続回路の高速動作が可能になる。
　（第６の実施形態）
　第６の実施形態では、第１～第５の実施形態のいずれかに係る半導体装置１ｅの周囲に素子分離領域を設けるものである。
　図１０は第６の実施形態に係る半導体装置１ｅの断面図である。図１０の半導体装置１ｅの断面構造は、図１Ａと同様である。なお、第６の実施形態に係る半導体装置１ｅの断面構造は、図６Ａ、図７、図８又は図９と同様にすることも可能である。
　第６の実施形態に係る半導体装置１ｅは、図１０に示すように、第１半導体領域４、第２半導体領域５、及び第３半導体領域６が配置されるウェル領域１１の側面に対向するように配置される素子分離領域１４を備えている。すなわち、素子分離領域１４は、第６の実施形態に係る半導体装置１ｅの周囲を取り囲むように配置されている。図１０の素子分離領域１４は、ＳＴＩ（Shallow Trench Isolation）とも呼ばれる。
　素子分離領域１４の深さは、ウェル領域１１の深さよりも薄く、例えば第１～第３半導体領域４～６の深さと同程度である。素子分離領域１４は、エッチング等により半導体基板１０の表面から深さ方向にトレンチを形成して、そのトレンチ内にＳｉＯ２等の絶縁材料を充填することにより形成される。なお、素子分離領域１４は、トレンチ内に絶縁材料と導電材料を充填して多層構造にしてもよい。
　図１０のような素子分離領域１４を設けることで、半導体装置１ｅ内のＰＮ接合ダイオード２に順バイアス電圧を印加時に順方向のキャリアが広がる領域を制限でき、逆バイアス電圧印加時に空乏層１２内の電荷を、第３半導体領域６を介して排出用端子９に排出しやすくなる。
　（第７の実施形態）
　半導体装置１ｆは、複数のＰＮ接合ダイオード２を備えていてもよい。半導体装置１ｆが複数のＰＮ接合ダイオード２を備えている場合には、各ＰＮ接合ダイオード２を素子分離領域１４で分離させるのが望ましい。
　図１１Ａは複数のＰＮ接合ダイオード２を有するチャージポンプ１５の概略構成を示すブロック図である。図１１Ａのチャージポンプ１５は、縦続接続された複数段のＰＮ接合ダイオード２と、これら複数段のＰＮ接合ダイオード２の各段間に接続される複数のキャパシタ１６と、複数のキャパシタ１６に直列に接続される複数の駆動回路１７とを有する。
　各キャパシタ１６の一端は、対応する２つのＰＮ接合ダイオード２の接続ノードに接続されている。各キャパシタ１６の他端は、対応する駆動回路１７に接続されている。各駆動回路１７は、例えば、対応するキャパシタ１６の他端に、所定の電圧を印加するか、接地電圧を印加するかを切り替える。
　図１１Ｂは図１１Ａのチャージポンプ１５内の破線で示した部分の断面図である。図１１Ｂのチャージポンプ１５内のＰＮ接合ダイオード２は、例えば図１Ａと同様の断面構造を有する。なお、図１１ＡのＰＮ接合ダイオード２は、図６Ａ、図７、図８、又は図９Ａと同様の断面構造を有していてもよい。図１１Ｂに示すように、チャージポンプ１５内の複数段のＰＮ接合ダイオード２と複数のキャパシタ１６は、半導体基板１０の面方向に交互に配置されている。
　図１１Ｂに示すように、チャージポンプ１５内の各段のＰＮ接合ダイオード２の周囲は、半導体基板１０の表面から深さ方向に延びる素子分離領域１４で囲まれている。これにより、各ＰＮ接合ダイオード２に順バイアス電圧を印加する際に、順方向電流の広がりを素子分離領域１４で抑制できる。よって、各ＰＮ接合ダイオード２に逆バイアス電圧を印加する際に形成される空乏層１２内の電荷を第３半導体領域６を介して排出用端子９に迅速に排出できる。
　（第８の実施形態）
　素子分離領域１４を第６及び第７の実施形態における素子分離領域１４よりも深く形成してもよい。
　図１２は第８の実施形態に係る半導体装置１ｇの断面図である。図１２の半導体装置１ｇは、図１０の半導体装置１ｅ内の素子分離領域１４よりも深い位置まで配置される素子分離領域１４ａを備えている。図１２の素子分離領域１４ａは、半導体基板１０の表面から深さ方向にトレンチを形成して、トレンチ内にＳｉＯ２等の絶縁材料を埋め込んで形成される。図１２の素子分離領域１４ａは、図１０の素子分離領域１４と同様に、第１～第３半導体領域４～６が形成されるウェル領域１１を取り囲むように配置される。
　素子分離領域１４ａは、ウェル領域１１よりも深い位置まで配置されており、ＤＴＩ（Deep Trench Isolation）とも呼ばれる。ただし、素子分離領域１４ａは、半導体基板１０を貫通するまでの深さはない。
　このように、素子分離領域１４ａをより深い位置まで配置することで、ＰＮ接合ダイオード２の順バイアス電圧印加時に順方向電流の電荷の広がりを素子分離領域１４ａで抑制でき、逆バイアス電圧印加時に空乏層１２内の電荷を、第３半導体領域６を介して排出用端子９により排出しやすくなる。
　（第９の実施形態）
　第９の実施形態では、半導体基板１０を貫通するように素子分離領域１４ｂを設けるものである。すなわち、第１～第５の実施形態に係る半導体装置１～１ｄの周囲を取り囲むように配置される素子分離領域１４ｄは、半導体基板１０を貫通するように配置されていてもよい。
　図１３は第９の実施形態に係る半導体装置１ｈの断面図である。図１３の半導体装置１ｈの周囲は、半導体基板１０を貫通する素子分離領域１４ｄで囲まれている。図１３の素子分離領域１４ｄは、半導体基板１０を貫通するように形成されるトレンチ内にＳｉＯ２等の絶縁材料を充填することにより形成される。図１３の素子分離領域１４ｄは、ＦＴＩ（Full Trench Isolation）とも呼ばれる。
　図１３の素子分離領域１４ｄを設けることで、半導体装置１ｈを他の半導体素子と物理的に分離することができ、半導体装置１ｈ内のＰＮ接合ダイオード２に順バイアス電圧を印加する際、順方向電流の電荷の広がりを素子分離領域１４ｄで完全に制限できる。よって、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際の空乏層１２内の電荷を迅速に第３半導体領域６を介して排出用端子９に排出することができる。
　（第１０の実施形態）
　第１～第９の実施形態では、排出用端子９にカソード電圧より高い一定電圧を印加する例を示したが、排出用端子９にアノード電圧に同期した電圧を印加してもよい。
　図１４は、アノード電圧、カソード電圧、及び排出用端子９の電圧の波形図である。時刻ｔ１～ｔ２の期間と時刻ｔ３～ｔ４の期間は、ＰＮ接合ダイオード２の順バイアス電圧の印加期間である。時刻ｔ２～ｔ３の期間は、ＰＮ接合ダイオード２の逆バイアス電圧の印加期間である。
　ＰＮ接合ダイオード２に順バイアス電圧を印加する期間内は、アノード電極８には正電圧が印加され、排出用端子９は例えば接地電圧に設定される。ＰＮ接合ダイオード２に逆バイアス電圧を印加する期間内は、アノード電極８には負電圧が印加され、排出用端子９にはカソード電圧よりも高い正電圧が印加される。カソード電極７は、ＰＮ接合ダイオード２に順バイアス電圧と逆バイアス電圧のいずれを印加する場合も、接地電圧に設定される。
　このように、第１０の実施形態では、第１～第９の実施形態に係るＰＮ接合ダイオード２に逆バイアス電圧が印加される場合のみ、排出用端子９にはカソード電圧よりも高い電圧が印加され、ＰＮ接合ダイオード２に順バイアス電圧が印加される場合には、排出用端子９は接地電圧に設定される。これにより、排出用端子９に正電圧が印加される期間を短縮できる。より具体的には、ＰＮ接合ダイオード２の順バイアス電圧印加時に、排出用端子９から第３半導体領域６を介して第２半導体領域５に流れる電流を低減でき、ＰＮ接合ダイオード２の順バイアス電圧印加時の消費電流を削減できる。
　（第１１の実施形態）
　第１～第１０の実施形態では、第３半導体領域６がＮ型の例を説明したが、Ｐ型の第３半導体領域６ａを設けてもよい。
　図１５は第１１の実施形態に係る半導体装置１ｉの断面図、図１６は第１１の実施形態に係る半導体装置１ｉの各端子の電圧波形図である。図１５の半導体装置１ｉは、第１半導体領域４、第２半導体領域５、及び第３半導体領域６ａが配置されるウェル領域１１を備えている。第１～第１０の実施形態と同様に、第１電極７（カソード電極７）が接続される第１半導体領域４はＮ型、第２電極８（アノード電極８）が接続される第２半導体領域５はＰ型である。一方、第１～第１０の実施形態とは異なり、第３電極９（排出用端子９）が接続される第３半導体領域６ａはＰ型、ウェル領域１１ａもＰ型である。
　図１６に示すように、排出用端子９は、逆バイアス電圧印加時のアノード電圧よりも低い電圧に設定される。ＰＮ接合ダイオード２の逆バイアス電圧印加時に、排出用端子９をアノード電圧よりも低い電圧に設定することで、空乏層１２内の正孔はアノード電極８に流れる代わりに、第３半導体領域６ａを介して排出用端子９に排出される。これにより、アノード電極８に流れる逆電流を低減でき、逆回復時間を短縮できる。
　図１５の半導体装置１ｉは、ＰＮ接合ダイオード２の後段回路が、例えば、アノード電極８から出力される正孔による充電損失が起きる回路構成の場合に有効である。一方、ＰＮ接合ダイオード２の後段回路が、カソード電極７から出力される電子による充電損失が起きる回路構成の場合には、第１～第１０の実施形態のいずれかに係る半導体装置１～１ｈが有効である。
　（第１２の実施形態）
　図１６では、排出用端子９に一定電圧を印加する例を示したが、アノード電圧に同期させて排出用端子９の電圧を変化させてもよい。
　第１２の実施形態に係る半導体装置１ｊは、図１５と同様の断面構造を備えている。図１７は第１２の実施形態に係る半導体装置１ｊのタイミング図である。図１７の時刻ｔ１～ｔ２の期間と、時刻ｔ３～ｔ４の期間は、ＰＮ接合ダイオード２に順バイアス電圧を印加する期間である。時刻ｔ２～ｔ３の期間は、ＰＮ接合ダイオード２に逆バイアス電圧を印加する期間である。
　ＰＮ接合ダイオード２に順バイアス電圧を印加する期間には、排出用端子９は接地電圧に設定される。ＰＮ接合ダイオード２に逆バイアス電圧を印加する期間には、排出用端子９にはアノード電圧より低い電圧が印加される。
　このように、排出用端子９には、ＰＮ接合ダイオード２に逆バイアス電圧を印加する期間だけ、アノード電圧よりも低い電圧が印加され、ＰＮ接合ダイオード２に順バイアス電圧を印加する期間内は接地電圧に設定される。これにより、ＰＮ接合ダイオード２に順バイアス電圧を印加する期間に、第３半導体領域６から第２半導体領域５に流れる電流を低減でき、消費電流の削減が図れる。
　第１１及び第１２の実施形態に係る半導体装置１ｉ、１ｊの構造には種々の変形例が考えられる。例えば、図６Ａと同様に、図１５の第３半導体領域６が、第１半導体領域４及び第２半導体領域５の周囲を取り囲むように配置されてもよい。あるいは、図７と同様に、図１５の第３半導体領域６が、第１半導体領域４及び第２半導体領域５が配置される第１主面とは反対の第２主面側に配置されてもよい。あるいは、図８と同様に、図１５の第３半導体領域６が第２主面側に配置されるとともに、第２主面側から第１主面側に掛けて配置されて、第１半導体領域４及び第２半導体領域５を立体的に取り囲むように配置されてもよい。あるいは、図９Ａのように、図１５の第１半導体領域４が第２半導体領域５を取り囲むように配置され、かつ図１５の第３半導体領域６が第１半導体領域４を取り囲むように配置されてもよい。あるいは、図１０～図１３に示すように、第１２の実施形態に係る半導体装置１ｊを取り囲むように素子分離領域１４が配置されてもよい。
　（第１３の実施形態）
　第１～第１２の実施形態に係る半導体装置１～１ｊでは、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際、空乏層１２内の電子と正孔の一方のみを、第３半導体領域６を介して排出用端子９に排出する。これに対して、以下に説明する第１３の実施形態に係る半導体装置１ｋは、空乏層１２内の電子と正孔を両方とも排出用端子９に排出するものである。
　図１８Ａは第１３の実施形態に係る半導体装置１ｋの断面図、図１８Ｂは第１３の実施形態に係る半導体装置１ｋの平面図である。また、図１９は第１３の実施形態に係る半導体装置１ｋの各端子の電圧波形図である。
　第１３の実施形態に係る半導体装置１ｋは、ＰＮ接合ダイオード２を構成する第１半導体領域４及び第２半導体領域５の他に、第３半導体領域６及び第４半導体領域１８と、第３半導体領域６に接続される第３電極９と、第４半導体領域１８に接続される第４電極１９とを備えている。
　第３半導体領域６はＮ型であり、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際に空乏層１２内の電子を排出するための領域である。本明細書では、第３半導体領域６に接続される第３電極９を第１排出用端子９と呼ぶことがある。
　第４半導体領域１８はＰ型であり、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際に空乏層１２内の正孔を排出するための領域である。本明細書では、第４半導体領域１８に接続される第４電極１９を第２排出用端子１９と呼ぶことがある。
　図１８Ａに示すように、第１～第４半導体領域１８は、Ｎ型ウェル領域１１内に配置されている。第３半導体領域６は、第１半導体領域４よりも第２半導体領域５に近い場所に配置されている。第４半導体領域１８は、第２半導体領域５よりも第１半導体領域４に近い場所に配置されている。
　図１９は第１３の実施形態に係る半導体装置１ｋの各端子の電圧波形図である。第１排出用端子９は、カソード電圧よりも高い電圧に設定される。第２排出用端子１９は、アノード電圧よりも低い電圧に設定される。
　これにより、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際には、空乏層１２内の電子は第３半導体領域６を介して第１排出用端子９に排出されるとともに、空乏層１２内の正孔は第４半導体領域１８を介して第２排出用端子１９に排出される。よって、空乏層１２内の電子によりカソード電極７に流れる逆電流と、空乏層１２内の正孔によりアノード電極８に流れる逆電流の両方とも、低減できる。
　上述した第１～第１３の実施形態に係る半導体装置１～１ｋにおける半導体基板１０は、シリコンでもよいし、他の半導体材料でもよい。シリコン以外の半導体材料としては、ＳｉＧｅ、Ｇｅ、ＳｉＣなどでもよいし、III－Ｖ族半導体材料、例えば、ＩｎＧａＡｓ、ＧａＡｓＳｂなどでもよい。
　（第１４の実施形態）
　第１～第１３の実施形態に係る半導体装置１は、例えば光検出装置に適用することができる。図２０は光検出装置２１の概略構成を示すブロック図である。図２０の光検出装置２１は、画素アレイ部（受光部）２２と、負電圧生成回路（電圧生成部）２３とを備えている。
　画素アレイ部２２は、一次元又は二次元方向に配置された複数の画素２４を有し、各画素２４はＳＰＡＤ（Single Photon Avalanche Diode）２５を有する。ＳＰＡＤ２５は、光子単位で光を検出可能なガイガーモードで動作可能である。ＳＰＡＤ２５をガイガーモードで動作させるには、ＳＰＡＤ２５に所定の逆バイアス電圧を印加する必要がある。負電圧生成回路２３は、各ＳＰＡＤ２５に印加される逆バイアス電圧を生成する。
　図２０の光検出装置２１は、積層構造の半導体チップ２６で実現可能である。図２１は半導体チップ２６の積層構造を模式的に示す斜視図である。図２１の半導体チップ２６は、互いに積層される第１基板２７及び第２基板２８を備えている。第１基板２７は光入射面側に配置される。第１基板２７と第２基板２８は、ビアやバンプなどで接合及び信号伝送を行う。
　第１基板２７には、画素アレイ部２２と、負電圧生成回路２３の少なくとも一部とが配置される。第１基板２７の周縁部には、外部配線用の複数のパッド２０ｐが配置されている。第２基板２８には、画素アレイ部２２内の各画素２４から出力された受光信号をＡＤ変換する処理や、ＡＤ変換された画素データに対して各種の信号処理を行うロジック回路２９が配置される。ロジック回路２９の電源電圧レベルは、負電圧生成回路２３で生成される負電圧の絶対値よりもはるかに小さい。負電圧生成回路２３の一部は第１基板２７に配置され、残りの部分は第２基板２８に配置されてもよい。
　本実施形態のように、電圧レベルの異なる回路を第１基板２７と第２基板２８に分けて配置することで、ノイズ耐性が向上する。
　図２２Ａ及び図２２Ｂは負電圧生成回路２３の一例を示す回路図である。負電圧生成回路２３は、チャージポンプ１５を有する。図２２Ａはチャージポンプ１５の回路図である。図２２Ａのチャージポンプ１５は、縦続接続される複数段のＰＮ接合ダイオード２と、複数段のＰＮ接合ダイオード２の段間に接続される複数のキャパシタ１６と、複数のキャパシタ１６に直列接続される複数のスイッチ３０とを有する。図１１Ａのチャージポンプ１５は、複数のスイッチ３０の代わりに複数の駆動回路１７を有していたが、駆動回路１７はスイッチ３０で構成できることから、図２２Ａのチャージポンプ１５は図１１Ａのチャージポンプ１５と実質的に同様の回路で構成されている。
　複数段のＰＮ接合ダイオード２のうち、初段のＰＮ接合ダイオード２のカソード電極７は接地電圧に設定され、最終段のＰＮ接合ダイオード２のアノード電極８と接地ノードの間には、負荷抵抗Ｒ１及び出力容量Ｃ１が並列接続される。出力容量Ｃ１は、第１基板２７上に外付けされてもよい。
　複数のスイッチ３０のそれぞれは、対応するキャパシタ１６の他端側に所定電圧を印加するか、接地電圧を印加するかを切り替える。複数のスイッチ３０を順繰りにオンさせることで、最終段のダイオード２のアノードから、ＰＮ接合ダイオード２の段数に応じた負電圧を出力することができる。負電圧の電圧レベルは、ＰＮ接合ダイオード２の接続段数を変更したり、各スイッチ３０の他端側に印加される所定電圧の電圧レベルを制御することで調整可能である。
　図２２Ｂはチャージポンプ１５内の複数のスイッチ３０の具体的構成の一例を示す図である。図２２Ｂに示すように、各スイッチ３０は、所定電圧を供給するノードと接地ノードの間にカスコード接続されたＰＭＯＳトランジスタ２８ａ及びＮＭＯＳトランジスタ２８ｂを有する。各スイッチ３０内のＰＭＯＳトランジスタ２８ａ及びＮＭＯＳトランジスタ２８ｂのゲートには、対応する切替制御信号ＳＣ１～ＳＣｎが入力される。切替制御信号ＳＣ１～ＳＣｎがハイレベルになると、対応するＰＭＯＳトランジスタ２８ａがオフして、ＮＭＯＳトランジスタ２８ｂがオンし、対応するキャパシタ１６の他端が接地電圧になる。一方、切替制御信号ＳＣ１～ＳＣｎがローレベルになると、対応するＰＭＯＳトランジスタ２８ａがオンして、ＮＭＯＳトランジスタ２８ｂがオフし、対応するキャパシタ１６の他端が所定電圧Ｖ１になる。
　図２２Ｂに示すように、チャージポンプ１５内の複数段のＰＮ接合ダイオード２と複数のキャパシタ１６は第１基板２７に配置され、複数のスイッチ３０は第２基板２８に配置される。スイッチ３０で切り替えた所定電圧Ｖ１又は接地電圧Ｖssは、ビアやバンプ等からなる接合部４８を介して、第１基板２７側に伝送される。なお、複数のスイッチ３０を第１基板２７に配置してもよい。
　図２３は図２０の光検出装置２１の第１基板２７の断面図である。図２３に示すように、第１基板２７には、光入射面から深さ方向に、素子形成領域３１、酸化層３２、及び配線領域３３の順に配置されている。素子形成領域３１には、面方向に沿って、画素アレイ部２２が配置される第１領域（以下、ＳＰＡＤ画素領域とも呼ばれる）３４と、負電圧生成回路２３等の周辺回路が配置される第２領域（以下、画素周辺領域とも呼ばれる）３５とが設けられている。
　ＳＰＡＤ画素領域３４には、複数のＳＰＡＤ２５が一次元又は二次元方向に配置された画素アレイ部２２が設けられ、隣接する２つのＳＰＡＤ２５の間には、深さ方向に延びる素子分離領域１４が設けられている。ＳＰＡＤ画素領域３４内の素子分離領域１４は、内周側にポリシリコン層３６、外周側にＳｉＯ２等の絶縁層３７を配置した積層構造であってもよい。ポリシリコン層３６は、コンタクト３８とビア３９を介して第２基板２８内のコンタクト４０に接続されている。ポリシリコン層３６は、例えば接地電圧に設定される。
　画素周辺領域３５には、チャージポンプ１５内の各段のＰＮ接合ダイオード２と対応するキャパシタ１６とが面方向に沿って交互に配置されている。各ＰＮ接合ダイオード２と、対応するキャパシタ１６との間には、深さ方向に延びる素子分離領域１４が配置されている。素子分離領域１４は、素子形成領域３１の深さと同程度の深さを有する。
　チャージポンプ１５内の各段のＰＮ接合ダイオード２は、上述した第１～第１３の実施形態のいずれかに係るＰＮ接合ダイオード２と同一又は類似する断面構造を有する。図２３では、一例として、ＰＮ接合ダイオード２が図９Ａと同様の断面構造を有する例を示している。
　ＰＮ接合ダイオード２の段間に接続されるキャパシタ１６は、酸化層３２を挟んで上下に配置される２つの電極層４１、４２を有する。これら電極層４１、４２は例えばポリシリコンや導電材料で形成される。また、電極層４１の近くには接地電位に設定される半導体領域４３が配置されている。
　ＰＮ接合ダイオード２のアノードと、対応するキャパシタ１６の一端側の電極層４１とは、深さ方向に延びるコンタクト４４ａ、４４ｂを介して、第２基板２８との接合部４５で互いに導通している。接合部４５は、例えばＣｕなどの導電性に優れた材料で形成されている。
　各キャパシタ１６の他端側の電極層４２は、コンタクト４６を介して、第２基板２８側のコンタクト４７と接合部４８で接合されている。第２基板２８側のコンタクト４７は、第２基板２８側のスイッチ３０に接続されている。図２３では、スイッチ３０の詳細な断面構造は割愛している。
　図２３は、光検出装置２１の第１基板２７側の断面構造の一例であり、種々の変形例が考えられる。よって、第１基板２７側の断面構造は図２３に限定されるものではない。
　図２４はチャージポンプ１５内の１個のＰＮ接合ダイオード２と対応するキャパシタ１６の断面構造を示す断面図である。図２４のＰＮ接合ダイオード２は図９ＡのＰＮ接合ダイオード２と同様の断面構造を有する。
　図２４に示すように、ＰＮ接合ダイオード２内のカソード電極７に接続される第１半導体領域４はＮ型、アノード電極８に接続される第２半導体領域５はＰ型、排出用端子９に接続される第３半導体領域６はＮ型である。排出用端子９には、上述した第１～第１０の実施形態と同様に、カソード電極７よりも高い電圧が印加される。これにより、ＰＮ接合ダイオード２に逆バイアス電圧を印加する際に空乏層１２内の電子は、第３半導体領域６を介して排出用端子９に迅速に排出される。
　図２１の光検出装置２１と、光信号を発光する発光装置とを組み合わせることで、ＴｏＦ（Time of Flight）センサを有する測距装置５０を構築できる。図２５は測距装置５０の概略構成を示すブロック図である。
　測距装置５０は、発光部５１、受光部５２、受光側光学系（集光レンズ）５３、駆動部５４、電源回路５５、発光側光学系５６、信号処理部５７、制御部５８、及び温度検出部５９を備えている。
　発光部５１は、複数の光源により光を発する。発光部５１は、例えば、各光源としてＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER：垂直共振器面発光レーザ）による複数の発光素子を有しており、これら発光素子が例えばマトリクス状等の所定態様により配列されて構成されている。発光部５１は図１の光検出装置２１に該当する。
　駆動部５４は、発光部５１を駆動するための電源回路５５を有する。電源回路５５は、例えば測距装置５０に設けられた不図示のバッテリ等からの入力電圧に基づき、駆動部５４の電源電圧を生成する。駆動部５４は、この電源電圧に基づいて発光部５１を駆動する。
　発光部５１より発光された光は、発光側光学系５６を介して測距対象としての被写体Ｓに照射される。照射された光の被写体Ｓからの反射光は、受光側光学系５３を介して受光部５２の受光面に入射する。
　受光部５２は、上述した光検出装置２１で構成可能である。反射光が入射されたイメージング画素は、受光側光学系５３を介して入射する被写体Ｓからの反射光を受光し、電気信号に変換して出力する。
　受光部５２は、受光した光を光電変換して得た電気信号について、例えばブレークダウンによって生じる電圧変化をデジタル信号に変換して、後段の信号処理部５７に出力する。
　また、本実施形態による受光部５２は、フレーム同期信号を駆動部５４に出力する。これにより駆動部５４は、発光部５１における発光素子を受光部５２のフレーム周期に応じたタイミングで発光させることができる。
　信号処理部５７は、例えばＤＳＰ（Digital Signal Processor）等により信号処理プロセッサとして構成される。信号処理部５７は、受光部５２から入力されるデジタル信号に対して、各種の信号処理を施す。
　制御部５８は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を有するマイクロコンピュータ、或いはＤＳＰ等の情報処理装置を備えて構成され、発光部５１による発光動作を制御するための駆動部５４の制御や、受光部５２による受光動作に係る制御を行う。
　制御部５８は、測距部６０としての機能を有する。測距部６０は、信号処理部５７を介して入力される信号（つまり被写体Ｓからの反射光を受光して得られる信号）に基づき、被写体Ｓまでの距離を測定する。本実施形態による測距部６０は、被写体Ｓの三次元形状の特定を可能とするために、被写体Ｓの各部について距離の測定を行う
　温度検出部５９は、発光部５１の温度を検出する。温度検出部５９としては、例えばダイオード２を用いて温度検出を行う構成を採ることができる。
　温度検出部５９により検出された温度の情報は駆動部５４に供給され、これにより、駆動部５４は該温度の情報に基づいて発光部５１を駆動することができる。
　ＴｏＦ方式として、いわゆるダイレクトＴｏＦ（ｄＴＯＦ）方式を採用する場合、発光部５１はパルス駆動する。この場合、測距部６０は、信号処理部５７を介して入力される信号に基づき、発光部５１より発せられて受光部５２により受光される光に基づいて、発光から受光までの時間差を計算し、該時間差と光の速度とに基づいて被写体Ｓの各部の距離を計算する。
　なお、ＴｏＦ方式として、いわゆるインダイレクトＴｏＦ（ｉＴＯＦ）方式（位相差法）を採用する場合、受光部５２で受光した信号の位相差により距離を検出する。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２７は、撮像部１２０３１の設置位置の例を示す図である。
　図２７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。具体的には、本開示の光検出装置２１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、より鮮明な撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）ＰＮ接合面で接するように配置されるＮ型の第１半導体領域及びＰ型の第２半導体領域を有するＰＮ接合ダイオードと、
　前記第１半導体領域及び前記第２半導体領域とは離隔して配置され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加した際に前記ＰＮ接合面の周囲に配置される空乏層内の電荷を排出する第３半導体領域と、
　前記第１半導体領域に接続される第１電極と、
　前記第２半導体領域に接続される第２電極と、
　前記第３半導体領域に接続される第３電極と、を備える半導体装置。
　（２）前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域と同じ層高さに配置され、かつ前記第１半導体領域よりも前記第２半導体領域に近い側に配置される、（１）に記載の半導体装置。
　（３）前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域と同じ層高さに配置され、かつ前記第１半導体領域及び前記第２半導体領域を取り囲むように配置される、（１）に記載の半導体装置。
　（４）前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側に配置され、
　前記第３半導体領域は、前記半導体基板の前記第１主面とは反対の第２主面側に配置される、（１）に記載の半導体装置。
　（５）前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側に配置され、
　前記第３半導体領域は、前記半導体基板の前記第１主面とは反対の第２主面側に配置されるとともに前記第２主面側から前記第１主面側にかけて前記第１半導体領域及び前記第２半導体領域を取り囲むように配置される、（１）に記載の半導体装置。
　（６）前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域は、同じ層高さに配置され、
　前記第２半導体領域は、前記第１半導体領域を取り囲むように配置され、
　前記第３半導体領域は、前記第２半導体領域を取り囲むように配置される、（１）乃至（５）のいずれか一項に記載の半導体装置。
　（７）前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域が配置されるウェル領域と、
　前記ウェル領域の周囲を取り囲むように配置される素子分離領域と、を備える、（１）乃至（６）のいずれか一項に記載の半導体装置。
　（８）前記素子分離領域は、前記第１半導体領域及び前記第２半導体領域の深さ以上の深さを有する、（７）に記載の半導体装置。
　（９）前記素子分離領域は、前記ウェル領域の深さ以上の深さを有する、（７）に記載の半導体装置。
　（１０）前記素子分離領域は、前記ウェル領域が配置される半導体基板を貫通するように配置される、（７）に記載の半導体装置。
　（１１）前記第３半導体領域はＮ型であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際の前記空乏層内の電子を前記第３半導体領域を介して排出する、（１）乃至（１０）のいずれか一項に記載の半導体装置。
　（１２）前記第１電極はカソード電極であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には、前記カソード電極より高い電圧に設定される、（１１）に記載の半導体装置。
　（１３）前記第３電極は、前記ＰＮ接合ダイオードに順バイアス電圧を印加する際には前記カソード電極と同じ電圧に設定され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には前記カソード電極よりも高い電圧に設定される、（１２）に記載の半導体装置。
　（１４）前記第３半導体領域はＰ型であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際の前記空乏層内の正孔を前記第３半導体領域を介して排出する、（１）乃至（１０）のいずれか一項に記載の半導体装置。
　（１５）前記第２電極はアノード電極であり、
　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には、前記アノード電極よりも低い電圧に設定される、（１４）に記載の半導体装置。
　（１６）前記第３電極は、前記ＰＮ接合ダイオードに順バイアス電圧を印加する際には前記アノード電極と同じ電圧に設定され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には前記アノード電極よりも低い電圧に設定される、（１５）に記載の半導体装置。
　（１７）入射された光信号を受光する受光素子と、
　前記受光素子に印加される逆バイアス電圧を生成する電圧生成部と、を備え、
　前記電圧生成部は、（１）乃至（１６）のいずれか一項に記載の半導体装置内の前記ＰＮ接合ダイオードを複数段縦続接続して前記逆バイアス電圧を生成するチャージポンプを有する、光検出装置。
　（１８）第１基板と、
　前記第１基板に積層される第２基板と、を備え、
　前記第１基板は、複数の前記受光素子が一次元又は二次元方向に配置された受光部と、前記チャージポンプの少なくとも一部とを有し、
　前記第２基板は、前記逆バイアス電圧の絶対値よりも小さい電圧レベルで駆動されるロジック回路を有する、（１７）に記載の光検出装置。
　（１９）前記チャージポンプは、
　複数段の前記ＰＮ接合ダイオードの段間にそれぞれ接続される複数のキャパシタと、
　前記複数のキャパシタの一端側の電圧を切り替える複数のスイッチと、を有し、
　前記複数のキャパシタは前記第１基板に配置され、
　前記複数のスイッチは前記第２基板に配置される、（１８）に記載の光検出装置。
　（２０）前記第１基板は、複数段の前記ＰＮ接合ダイオードの少なくとも一部の段間に配置されて前記第１基板の深さ方向に延びる分離層を有する、（１８）又は（１９）に記載の光検出装置。
　（２１）ＰＮ接合面で接するように配置されるＮ型の第１半導体領域及びＰ型の第２半導体領域を有するＰＮ接合ダイオードと、
　前記第１半導体領域及び前記第２半導体領域とは離隔して配置される第３半導体領域と、を備える半導体装置の駆動方法であって、
　前記ＰＮ接合ダイオードに逆バイアス電圧が印加されるように前記第１半導体領域に接続される第１電極と、前記第２半導体領域に接続される第２電極との間に電位差を与えるとともに、前記ＰＮ接合面の周囲に配置される空乏層内の電荷が前記第３半導体領域に移動するように前記第３半導体領域に接続される第３電極に所定の電圧を印加する、半導体装置の駆動方法。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ、１ｉ、１ｊ、１ｋ　半導体装置、２　ＰＮ接合ダイオード、３　ＰＮ接合面、４　第１半導体領域、５　第２半導体領域、６、６ａ　第３半導体領域、７　第１電極（カソード電極）、８　第２電極（アノード電極）、９　第３電極（排出用端子、第１排出用端子）、１０　半導体基板、１１　Ｎ型ウェル領域、１１ａ　Ｐ型ウェル領域、１２　空乏層、１３　再結合準位、１４、１４ａ、１４ｂ、１４ｄ　素子分離領域、１５　チャージポンプ、１６　キャパシタ、１７　駆動回路、１８　第４半導体領域、１９　第４電極（第２排出用端子）、２０ｐ　パッド、２１　光検出装置、２２　画素アレイ部、２３　負電圧生成回路、２４　画素、２６　半導体チップ、２７　第１基板、２８　第２基板、２８ａ　ＰＭＯＳトランジスタ、２８ｂ　ＮＭＯＳトランジスタ、２９　ロジック回路、３０　スイッチ、３１　素子形成領域、３２　酸化層、３３　配線領域、３４　第１領域（ＳＰＡＤ画素領域）、３５　第２領域（画素周辺領域）、３６　ポリシリコン層、３７　絶縁層、３８　コンタクト、３９　ビア、４０　コンタクト、４１　電極層、４２　電極層、４３　半導体領域、４４ａ　コンタクト、４４ｂ　コンタクト、４５　接合部、４６　コンタクト、４７　コンタクト、４８　接合部、５０　測距装置、５１　発光部、５２　受光部、５３　受光側光学系（集光レンズ）、５３　受光側光学系、５４　駆動部、５５　電源回路、５６　発光側光学系、５７　信号処理部、５８　制御部、５９　温度検出部、６０　測距部

Claims (20)

  1. 　ＰＮ接合面で接するように配置されるＮ型の第１半導体領域及びＰ型の第２半導体領域を有するＰＮ接合ダイオードと、
    　前記第１半導体領域及び前記第２半導体領域とは離隔して配置され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加した際に前記ＰＮ接合面の周囲に配置される空乏層内の電荷を排出する第３半導体領域と、
    　前記第１半導体領域に接続される第１電極と、
    　前記第２半導体領域に接続される第２電極と、
    　前記第３半導体領域に接続される第３電極と、を備える半導体装置。
  2. 　前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域と同じ層高さに配置され、かつ前記第１半導体領域よりも前記第２半導体領域に近い側に配置される、請求項１に記載の半導体装置。
  3. 　前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域と同じ層高さに配置され、かつ前記第１半導体領域及び前記第２半導体領域を取り囲むように配置される、請求項１に記載の半導体装置。
  4. 　前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側に配置され、
    　前記第３半導体領域は、前記半導体基板の前記第１主面とは反対の第２主面側に配置される、請求項１に記載の半導体装置。
  5. 　前記第１半導体領域及び前記第２半導体領域は、半導体基板の第１主面側に配置され、
    　前記第３半導体領域は、前記半導体基板の前記第１主面とは反対の第２主面側に配置されるとともに前記第２主面側から前記第１主面側にかけて前記第１半導体領域及び前記第２半導体領域を取り囲むように配置される、請求項１に記載の半導体装置。
  6. 　前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域は、同じ層高さに配置され、
    　前記第２半導体領域は、前記第１半導体領域を取り囲むように配置され、
    　前記第３半導体領域は、前記第２半導体領域を取り囲むように配置される、請求項１に記載の半導体装置。
  7. 　前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域が配置されるウェル領域と、
    　前記ウェル領域の周囲を取り囲むように配置される素子分離領域と、を備える、請求項１に記載の半導体装置。
  8. 　前記素子分離領域は、前記第１半導体領域及び前記第２半導体領域の深さ以上の深さを有する、請求項７に記載の半導体装置。
  9. 　前記素子分離領域は、前記ウェル領域の深さ以上の深さを有する、請求項７に記載の半導体装置。
  10. 　前記素子分離領域は、前記ウェル領域が配置される半導体基板を貫通するように配置される、請求項７に記載の半導体装置。
  11. 　前記第３半導体領域はＮ型であり、
    　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際の前記空乏層内の電子を前記第３半導体領域を介して排出する、請求項１に記載の半導体装置。
  12. 　前記第１電極はカソード電極であり、
    　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には、前記カソード電極より高い電圧に設定される、請求項１１に記載の半導体装置。
  13. 　前記第３電極は、前記ＰＮ接合ダイオードに順バイアス電圧を印加する際には前記カソード電極と同じ電圧に設定され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には前記カソード電極よりも高い電圧に設定される、請求項１２に記載の半導体装置。
  14. 　前記第３半導体領域はＰ型であり、
    　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際の前記空乏層内の正孔を前記第３半導体領域を介して排出する、請求項１に記載の半導体装置。
  15. 　前記第２電極はアノード電極であり、
    　前記第３電極は、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には、前記アノード電極よりも低い電圧に設定される、請求項１４に記載の半導体装置。
  16. 　前記第３電極は、前記ＰＮ接合ダイオードに順バイアス電圧を印加する際には前記アノード電極と同じ電圧に設定され、前記ＰＮ接合ダイオードに逆バイアス電圧を印加する際には前記アノード電極よりも低い電圧に設定される、請求項１５に記載の半導体装置。
  17. 　入射された光信号を受光する受光素子と、
    　前記受光素子に印加される逆バイアス電圧を生成する電圧生成部と、を備え、
    　前記電圧生成部は、請求項１に記載の半導体装置内の前記ＰＮ接合ダイオードを複数段縦続接続して前記逆バイアス電圧を生成するチャージポンプを有する、光検出装置。
  18. 　第１基板と、
    　前記第１基板に積層される第２基板と、を備え、
    　前記第１基板は、複数の前記受光素子が一次元又は二次元方向に配置された受光部と、前記チャージポンプの少なくとも一部とを有し、
    　前記第２基板は、前記逆バイアス電圧の絶対値よりも小さい電圧レベルで駆動されるロジック回路を有する、請求項１７に記載の光検出装置。
  19. 　前記チャージポンプは、
    　複数段の前記ＰＮ接合ダイオードの段間にそれぞれ接続される複数のキャパシタと、
    　前記複数のキャパシタの一端側の電圧を切り替える複数のスイッチと、を有し、
    　前記複数のキャパシタは前記第１基板に配置され、
    　前記複数のスイッチは前記第２基板に配置される、請求項１８に記載の光検出装置。
  20. 　前記第１基板は、複数段の前記ＰＮ接合ダイオードの少なくとも一部の段間に配置されて前記第１基板の深さ方向に延びる分離層を有する、請求項１８に記載の光検出装置。
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