JP2000299461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 シリコン面にダメージを与えないようにして
ゲート電極の側壁にシリコン化合物を残存させるエッチ
ング処理を行なう。 【解決手段】 ＭＯＳＦＥＴ１１を形成するためのシリ
コン基板１２に、ＬＯＣＯＳ１３，ゲート酸化膜１４，
ゲート電極１５およびシリコン化合物１６を形成する。
このシリコン化合物を、第１のエッチング処理工程で、
高速でサイドウォール１７の形成に適した条件でエッチ
ング処理し、シリコン面が露出する直前で、あらかじめ
測定したエッチング時間が経過すると第２のエッチング
処理工程に切り換える。第２のエッチング処理工程は、
エッチング用のガスの流量比を変えるだけで連続して行
なえ、安定した条件で、シリコン面にダメージを与えな
い条件でエッチング処理を行なえるようになる。
ゲート電極の側壁にシリコン化合物を残存させるエッチ
ング処理を行なう。 【解決手段】 ＭＯＳＦＥＴ１１を形成するためのシリ
コン基板１２に、ＬＯＣＯＳ１３，ゲート酸化膜１４，
ゲート電極１５およびシリコン化合物１６を形成する。
このシリコン化合物を、第１のエッチング処理工程で、
高速でサイドウォール１７の形成に適した条件でエッチ
ング処理し、シリコン面が露出する直前で、あらかじめ
測定したエッチング時間が経過すると第２のエッチング
処理工程に切り換える。第２のエッチング処理工程は、
エッチング用のガスの流量比を変えるだけで連続して行
なえ、安定した条件で、シリコン面にダメージを与えな
い条件でエッチング処理を行なえるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート酸化膜上に
形成したゲート電極の側壁にシリコン化合物を残存させ
る場合のエッチング処理を行なう半導体装置の製造方法
に関する。
形成したゲート電極の側壁にシリコン化合物を残存させ
る場合のエッチング処理を行なう半導体装置の製造方法
に関する。
【０００２】
【発明が解決しようとする課題】従来技術として、フッ
化炭素系ガスを主成分とする平行平板形マグネトロンＲ
ＩＥエッチング装置で、ゲート側壁のみにシリコン化合
物を残してエッチングするようにしたエッチング方法が
ある。図３はそのエッチング工程を模式的な断面図で示
すもので、エッチング前の状態は同図（ａ）に示すよう
な積層構造を成している。
化炭素系ガスを主成分とする平行平板形マグネトロンＲ
ＩＥエッチング装置で、ゲート側壁のみにシリコン化合
物を残してエッチングするようにしたエッチング方法が
ある。図３はそのエッチング工程を模式的な断面図で示
すもので、エッチング前の状態は同図（ａ）に示すよう
な積層構造を成している。
【０００３】シリコン基板１上に、素子形成領域の周囲
に選択酸化法などで形成されたＬＯＣＯＳ２が形成さ
れ、シリコン面にはゲート酸化膜３が形成されると共
に、その中央部に所定のストライプ幅を有するゲート電
極４がポリシリコンなどにより形成されている。この上
に全体を覆うようにＳｉＯ２膜あるいはＳｉＮ膜などの
シリコン化合物５が形成されている。このシリコン化合
物５は、ゲート電極４の両側面部にサイドウォール６と
して形成するためのもので、次のエッチング処理を行な
うことで形成する。
に選択酸化法などで形成されたＬＯＣＯＳ２が形成さ
れ、シリコン面にはゲート酸化膜３が形成されると共
に、その中央部に所定のストライプ幅を有するゲート電
極４がポリシリコンなどにより形成されている。この上
に全体を覆うようにＳｉＯ２膜あるいはＳｉＮ膜などの
シリコン化合物５が形成されている。このシリコン化合
物５は、ゲート電極４の両側面部にサイドウォール６と
して形成するためのもので、次のエッチング処理を行な
うことで形成する。
【０００４】このエッチング処理では、スループットを
上げるためエッチング速度を高くし且つゲート側壁のシ
リコン化合物を裾引きのない良い形状とするため、エッ
チング時のエネルギーを大きくしたり、また、反応性を
高くする条件を採用して行なうことが多い。しかし、こ
のような反応性の高いエッチング条件を採用すること
で、シリコン化合物５のシリコンに対するエッチング選
択比が低くなり、ゲート電極４の側壁にシリコン化合物
５を残す（サイドウォール６）と同時にトランジスタ特
性を大きく左右するシリコン基板１の表面もエッチング
してしまうことになり、同図（ｂ）に示すように、シリ
コン基板１の表面部分にダメージ領域７が発生してしま
うという問題が生じている。
上げるためエッチング速度を高くし且つゲート側壁のシ
リコン化合物を裾引きのない良い形状とするため、エッ
チング時のエネルギーを大きくしたり、また、反応性を
高くする条件を採用して行なうことが多い。しかし、こ
のような反応性の高いエッチング条件を採用すること
で、シリコン化合物５のシリコンに対するエッチング選
択比が低くなり、ゲート電極４の側壁にシリコン化合物
５を残す（サイドウォール６）と同時にトランジスタ特
性を大きく左右するシリコン基板１の表面もエッチング
してしまうことになり、同図（ｂ）に示すように、シリ
コン基板１の表面部分にダメージ領域７が発生してしま
うという問題が生じている。
【０００５】この問題を解決すべく、特開平３−１５９
２３５号公報に示されるものでは、Ｃ３Ｆ８，Ｃ２Ｆ６
などの水素Ｈを含まないフロンガスで下地直前までエッ
チングを行ない、次に水素Ｈを含むＣＨＦ３などで下地
ダメージを抑制するという方法を採用している。しかし
ながら、このような方法では、途中で異なるガスに切り
換える工程が含まれているため、エッチングチャンバー
内の雰囲気を安定させることが困難となり、エッチング
均一性が悪化したり、ウエハ間でエッチングばらつきが
生じてしまうという新たな問題が生じてしまう。
２３５号公報に示されるものでは、Ｃ３Ｆ８，Ｃ２Ｆ６
などの水素Ｈを含まないフロンガスで下地直前までエッ
チングを行ない、次に水素Ｈを含むＣＨＦ３などで下地
ダメージを抑制するという方法を採用している。しかし
ながら、このような方法では、途中で異なるガスに切り
換える工程が含まれているため、エッチングチャンバー
内の雰囲気を安定させることが困難となり、エッチング
均一性が悪化したり、ウエハ間でエッチングばらつきが
生じてしまうという新たな問題が生じてしまう。
【０００６】本発明は、上記事情に鑑みてなされたもの
で、その目的は、シリコン化合物とシリコンとの間で、
エッチング選択比を高くしてエッチングを行なうことが
でき、これによってシリコン基板へのダメージの発生を
極力抑制でき、しかもゲート側壁に対するシリコン化合
物の裾引きのないエッチング条件でエッチングすること
ができるようにした半導体装置の製造方法を提供するこ
とにある。
で、その目的は、シリコン化合物とシリコンとの間で、
エッチング選択比を高くしてエッチングを行なうことが
でき、これによってシリコン基板へのダメージの発生を
極力抑制でき、しかもゲート側壁に対するシリコン化合
物の裾引きのないエッチング条件でエッチングすること
ができるようにした半導体装置の製造方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】請求項１の発明によれ
ば、表面にゲート酸化膜が形成されたシリコン基板上に
所定形状のゲート電極を形成し、この上にシリコン化合
物による絶縁膜を形成した状態で、まず、第１のエッチ
ング処理工程により所定の混合ガスで高反応性エッチン
グ条件にて絶縁膜およびゲート酸化膜をエッチングし、
シリコン基板の表面が露出する直前で第２のエッチング
処理工程に切り換え、混合ガスの流量比を変えることに
よりシリコン化合物のエッチング選択比が高くなるよう
にして行なう。これにより、シリコン基板のシリコン面
が露出した後も、シリコン面がダメージを受けることな
くエッチング継続され、ゲート電極の側壁部にのみ絶縁
膜が残存した状態となるようにエッチングすることがで
きるようになり、この後形成する半導体素子の電気的特
性に悪影響を及ぼすのを極力抑制することができるよう
になる。
ば、表面にゲート酸化膜が形成されたシリコン基板上に
所定形状のゲート電極を形成し、この上にシリコン化合
物による絶縁膜を形成した状態で、まず、第１のエッチ
ング処理工程により所定の混合ガスで高反応性エッチン
グ条件にて絶縁膜およびゲート酸化膜をエッチングし、
シリコン基板の表面が露出する直前で第２のエッチング
処理工程に切り換え、混合ガスの流量比を変えることに
よりシリコン化合物のエッチング選択比が高くなるよう
にして行なう。これにより、シリコン基板のシリコン面
が露出した後も、シリコン面がダメージを受けることな
くエッチング継続され、ゲート電極の側壁部にのみ絶縁
膜が残存した状態となるようにエッチングすることがで
きるようになり、この後形成する半導体素子の電気的特
性に悪影響を及ぼすのを極力抑制することができるよう
になる。
【０００８】請求項２の発明によれば、ドライエッチン
グ処理を行なう工程で、第１のエッチング処理工程から
第２のエッチング処理工程への切り換えは、あらかじめ
測定したシリコン面が露出する直前までの時間に基づい
て行なうので、実際のエッチング処理時には、時間管理
でエッチング進行の制御を行なうことができるようにな
り、エッチング制御が簡単に行なえるようになる。
グ処理を行なう工程で、第１のエッチング処理工程から
第２のエッチング処理工程への切り換えは、あらかじめ
測定したシリコン面が露出する直前までの時間に基づい
て行なうので、実際のエッチング処理時には、時間管理
でエッチング進行の制御を行なうことができるようにな
り、エッチング制御が簡単に行なえるようになる。
【０００９】請求項３の発明によれば、シリコン基板に
アナログ素子を含んだ回路を設ける構成とした場合に、
上記した条件でエッチング処理を行なうことで、露出す
るシリコン面を高反応性エッチング条件でエッチングす
ることがないので、シリコン面に与えるダメージを極力
防止することができ、これによって、シリコン表面の状
態により受けやすい特性の変動や劣化を防止することが
できるようになる。
アナログ素子を含んだ回路を設ける構成とした場合に、
上記した条件でエッチング処理を行なうことで、露出す
るシリコン面を高反応性エッチング条件でエッチングす
ることがないので、シリコン面に与えるダメージを極力
防止することができ、これによって、シリコン表面の状
態により受けやすい特性の変動や劣化を防止することが
できるようになる。
【００１０】請求項４の発明によれば、表面にゲート酸
化膜が形成されたシリコン基板上に所定形状のゲート電
極を形成し、この上にシリコン化合物による絶縁膜を形
成した状態で、まず、第１のエッチング処理工程により
所定の混合ガスで高反応性エッチング条件にて絶縁膜お
よびゲート酸化膜をエッチングし、シリコン基板の表面
が露出した時点で第２のエッチング処理工程に切り換
え、混合ガスの流量比を変えることによりシリコン化合
物のエッチング選択比が高くなるようにして行なう。こ
れにより、シリコン基板のシリコン面が露出した後も、
シリコン面受けるダメージを極力低減してエッチングを
継続することができ、ゲート電極の側壁部にのみ絶縁膜
が残存した状態となるようにエッチングすることができ
るようになる。
化膜が形成されたシリコン基板上に所定形状のゲート電
極を形成し、この上にシリコン化合物による絶縁膜を形
成した状態で、まず、第１のエッチング処理工程により
所定の混合ガスで高反応性エッチング条件にて絶縁膜お
よびゲート酸化膜をエッチングし、シリコン基板の表面
が露出した時点で第２のエッチング処理工程に切り換
え、混合ガスの流量比を変えることによりシリコン化合
物のエッチング選択比が高くなるようにして行なう。こ
れにより、シリコン基板のシリコン面が露出した後も、
シリコン面受けるダメージを極力低減してエッチングを
継続することができ、ゲート電極の側壁部にのみ絶縁膜
が残存した状態となるようにエッチングすることができ
るようになる。
【００１１】請求項５の発明によれば、ドライエッチン
グ処理を行なう工程では、第１のエッチング処理工程か
ら前記第２のエッチング処理工程への切り換えを、一酸
化炭素（ＣＯ）の発光ピークをモニタすることにより判
定して行なうので、ドライエッチング技術において特殊
な手段や方法を用いることなく切り換えの判定を行なう
ことができるようになる。
グ処理を行なう工程では、第１のエッチング処理工程か
ら前記第２のエッチング処理工程への切り換えを、一酸
化炭素（ＣＯ）の発光ピークをモニタすることにより判
定して行なうので、ドライエッチング技術において特殊
な手段や方法を用いることなく切り換えの判定を行なう
ことができるようになる。
【００１２】請求項６の発明によれば、シリコン基板に
デジタル素子からなる回路を設ける構成とした場合に、
上記した条件でエッチング処理を行なうことで、第１の
エッチング処理工程が終了した直後にのみシリコン面が
高反応性エッチング条件でエッチングされるだけである
から、シリコン面に与えるダメージを従来方式のものに
比べて大幅に低減することができ、電気的特性上でアナ
ログ素子に比べてダメージに対する余裕が比較的あるデ
ジタル素子に適用してその効果を十分に得ることができ
るようになる。
デジタル素子からなる回路を設ける構成とした場合に、
上記した条件でエッチング処理を行なうことで、第１の
エッチング処理工程が終了した直後にのみシリコン面が
高反応性エッチング条件でエッチングされるだけである
から、シリコン面に与えるダメージを従来方式のものに
比べて大幅に低減することができ、電気的特性上でアナ
ログ素子に比べてダメージに対する余裕が比較的あるデ
ジタル素子に適用してその効果を十分に得ることができ
るようになる。
【００１３】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１および図２を参照しなが
ら説明する。図１は本発明にかかる半導体装置としての
ＭＯＳＦＥＴ１１を製造する過程の一部を模式的断面で
示すものである。同図（ａ）において、シリコン基板１
２には、ＭＯＳＦＥＴ１１の形成領域の周辺部に対応し
て選択酸化法によりＬＯＣＯＳ１３が形成されている。
シリコン基板１２のシリコン面には、全面にゲート酸化
膜１４が熱酸化法などの方法により所定膜厚で形成され
ている。このゲート酸化膜１４上には、所定幅寸法を有
するゲート電極１５が形成されている。ゲート電極１５
は、ポリシリコンなどの膜を全面に形成し、これをフォ
トリソグラフィ処理などによりパターニングし、ドライ
エッチング処理などを利用して所定幅寸法となるように
形成したものである。
の第１の実施形態について図１および図２を参照しなが
ら説明する。図１は本発明にかかる半導体装置としての
ＭＯＳＦＥＴ１１を製造する過程の一部を模式的断面で
示すものである。同図（ａ）において、シリコン基板１
２には、ＭＯＳＦＥＴ１１の形成領域の周辺部に対応し
て選択酸化法によりＬＯＣＯＳ１３が形成されている。
シリコン基板１２のシリコン面には、全面にゲート酸化
膜１４が熱酸化法などの方法により所定膜厚で形成され
ている。このゲート酸化膜１４上には、所定幅寸法を有
するゲート電極１５が形成されている。ゲート電極１５
は、ポリシリコンなどの膜を全面に形成し、これをフォ
トリソグラフィ処理などによりパターニングし、ドライ
エッチング処理などを利用して所定幅寸法となるように
形成したものである。
【００１４】次に、絶縁膜を形成する工程として、これ
ら全体を覆うように、全面にＳｉＯ２（二酸化シリコ
ン），ＳｉＮ（窒化シリコン）あるいはＳｉＯＮ（酸化
窒化シリコン）などの絶縁性を有するシリコン化合物１
６が所定膜厚で形成されている。シリコン化合物１６の
形成は、例えばＣＶＤ法などを用いて行なっており、そ
の膜厚は、ゲート電極１５の側壁部にサイドウォール１
７（同図（ｃ）参照）を形成するのに必要な膜厚に設定
されている。
ら全体を覆うように、全面にＳｉＯ２（二酸化シリコ
ン），ＳｉＮ（窒化シリコン）あるいはＳｉＯＮ（酸化
窒化シリコン）などの絶縁性を有するシリコン化合物１
６が所定膜厚で形成されている。シリコン化合物１６の
形成は、例えばＣＶＤ法などを用いて行なっており、そ
の膜厚は、ゲート電極１５の側壁部にサイドウォール１
７（同図（ｃ）参照）を形成するのに必要な膜厚に設定
されている。
【００１５】さて、ドライエッチング処理を行なう工程
では、上述の工程を経て得られたシリコン基板１２を平
行平板形マグネトロンＲＩＥ（Reactive Ion Etching）
装置でエッチング処理を行なう。この場合、エッチング
処理工程は、第１のエッチング処理工程と第２のエッチ
ング処理工程とからなる。この場合、第１および第２の
エッチング処理工程のそれぞれは、エッチング条件とし
て混合ガスの流量比が異なるように設定されている。
では、上述の工程を経て得られたシリコン基板１２を平
行平板形マグネトロンＲＩＥ（Reactive Ion Etching）
装置でエッチング処理を行なう。この場合、エッチング
処理工程は、第１のエッチング処理工程と第２のエッチ
ング処理工程とからなる。この場合、第１および第２の
エッチング処理工程のそれぞれは、エッチング条件とし
て混合ガスの流量比が異なるように設定されている。
【００１６】まず、第１のエッチング処理工程では、次
のようなエッチング条件でエッチング処理を行なう。 ＃第１のエッチング処理工程のエッチング条件 ◇使用ガスとその流量 ＣＦ４ ： ６ｓｃｃｍ ＣＨＦ３ ：４０ｓｃｃｍ Ａｒ（アルゴン）：６０ｓｃｃｍ （ｓｃｃｍ；standard cubic centimeter per minute） ◇真空度 ６０ｍＴｏｒｒ ◇ＲＦパワー ４００Ｗ ◇印加磁場 ５０Ｇａｕｓｓ
のようなエッチング条件でエッチング処理を行なう。 ＃第１のエッチング処理工程のエッチング条件 ◇使用ガスとその流量 ＣＦ４ ： ６ｓｃｃｍ ＣＨＦ３ ：４０ｓｃｃｍ Ａｒ（アルゴン）：６０ｓｃｃｍ （ｓｃｃｍ；standard cubic centimeter per minute） ◇真空度 ６０ｍＴｏｒｒ ◇ＲＦパワー ４００Ｗ ◇印加磁場 ５０Ｇａｕｓｓ
【００１７】このエッチング条件にて第１のエッチング
処理工程を実行し、シリコン基板１２の表面に形成され
ているシリコン化合物１６をエッチングしていく。な
お、この場合のエッチング条件は、高速で且つゲート電
極１５の側壁に加工精度良くシリコン化合物１６を残存
させてサイドウォール１７を形成するための条件であ
り、加工精度は３％以内である。同図（ｂ）はこの第１
のエッチング処理工程の進行中の状態を示しており、シ
リコン化合物１６の膜が全体的にエッチングされて薄く
なり、ゲート電極１５の側壁部分はあまり薄くならずに
残存している状態となっている。
処理工程を実行し、シリコン基板１２の表面に形成され
ているシリコン化合物１６をエッチングしていく。な
お、この場合のエッチング条件は、高速で且つゲート電
極１５の側壁に加工精度良くシリコン化合物１６を残存
させてサイドウォール１７を形成するための条件であ
り、加工精度は３％以内である。同図（ｂ）はこの第１
のエッチング処理工程の進行中の状態を示しており、シ
リコン化合物１６の膜が全体的にエッチングされて薄く
なり、ゲート電極１５の側壁部分はあまり薄くならずに
残存している状態となっている。
【００１８】そして、上述の第１のエッチング処理工程
は、所定時間が経過した時点で停止され、次に示す第２
のエッチング処理工程に移行する。なお、第１のエッチ
ング処理工程のエッチング時間は、あらかじめ別途にエ
ッチング時間の条件を測定して設定しているもので、エ
ッチング処理を開始してからシリコン化合物１６および
ゲート酸化膜１４がエッチング除去されてシリコン基板
１２のシリコン面が露出する直前までの時間とされてい
る。
は、所定時間が経過した時点で停止され、次に示す第２
のエッチング処理工程に移行する。なお、第１のエッチ
ング処理工程のエッチング時間は、あらかじめ別途にエ
ッチング時間の条件を測定して設定しているもので、エ
ッチング処理を開始してからシリコン化合物１６および
ゲート酸化膜１４がエッチング除去されてシリコン基板
１２のシリコン面が露出する直前までの時間とされてい
る。
【００１９】したがって、第１のエッチング処理工程が
終了した時点では、シリコン基板１２の表面はまだシリ
コン化合物１６あるいはゲート酸化膜１４がわずかに残
存している状態であり、この状態で第２のエッチング処
理工程に移行される。第２のエッチング処理工程では、
上述したエッチング条件に対して、使用ガスのうちのＣ
ＨＦ３およびＡｒガスの流量のみを変更することで、シ
リコン化合物のシリコンに対するエッチング選択比を高
めた条件としている。
終了した時点では、シリコン基板１２の表面はまだシリ
コン化合物１６あるいはゲート酸化膜１４がわずかに残
存している状態であり、この状態で第２のエッチング処
理工程に移行される。第２のエッチング処理工程では、
上述したエッチング条件に対して、使用ガスのうちのＣ
ＨＦ３およびＡｒガスの流量のみを変更することで、シ
リコン化合物のシリコンに対するエッチング選択比を高
めた条件としている。
【００２０】すなわち、第２のエッチング処理工程で
は、次のようなエッチング条件でエッチング処理を行な
う。 ＃第２のエッチング処理工程のエッチング条件 ◇使用ガスとその流量 ＣＦ４ ： ６ｓｃｃｍ ＣＨＦ３ ：８０ｓｃｃｍ Ａｒ（アルゴン）：２０ｓｃｃｍ （ｓｃｃｍ；standard cubic centimeter per minute） ◇真空度 ６０ｍＴｏｒｒ ◇ＲＦパワー ４００Ｗ ◇印加磁場 ５０Ｇａｕｓｓ
は、次のようなエッチング条件でエッチング処理を行な
う。 ＃第２のエッチング処理工程のエッチング条件 ◇使用ガスとその流量 ＣＦ４ ： ６ｓｃｃｍ ＣＨＦ３ ：８０ｓｃｃｍ Ａｒ（アルゴン）：２０ｓｃｃｍ （ｓｃｃｍ；standard cubic centimeter per minute） ◇真空度 ６０ｍＴｏｒｒ ◇ＲＦパワー ４００Ｗ ◇印加磁場 ５０Ｇａｕｓｓ
【００２１】上記した第２のエッチング処理工程のエッ
チング条件は、シリコン化合物のシリコンに対するエッ
チング選択比を例えば１０以上に高めることで、シリコ
ン基板１２のシリコン面が露出した状態までエッチング
が進行しても、シリコン面に対するダメージを与えるこ
とを抑制することができる条件である。そして、この場
合におけるエッチング選択比を高めるための使用ガスの
流量の変更条件は、例えば、ＣＦＨ３ガス流量／Ａｒガ
ス流量で示す流量比の値が０．７以上程度が条件であ
り、図２に示すように、この条件ではエッチング選択比
は５程度である。また、好ましくは、流量比が２以上程
度としてエッチング選択比を１０以上とすることがで
き、さらに好ましくは、流量比をこの実施形態のように
４程度に設定してエッチング選択比を１８程度以上にす
ることができる。
チング条件は、シリコン化合物のシリコンに対するエッ
チング選択比を例えば１０以上に高めることで、シリコ
ン基板１２のシリコン面が露出した状態までエッチング
が進行しても、シリコン面に対するダメージを与えるこ
とを抑制することができる条件である。そして、この場
合におけるエッチング選択比を高めるための使用ガスの
流量の変更条件は、例えば、ＣＦＨ３ガス流量／Ａｒガ
ス流量で示す流量比の値が０．７以上程度が条件であ
り、図２に示すように、この条件ではエッチング選択比
は５程度である。また、好ましくは、流量比が２以上程
度としてエッチング選択比を１０以上とすることがで
き、さらに好ましくは、流量比をこの実施形態のように
４程度に設定してエッチング選択比を１８程度以上にす
ることができる。
【００２２】これにより、エッチングばらつきなどに起
因してシリコン基板１２上の不要な部分に残存している
シリコン化合物１６およびゲート酸化膜１４をエッチン
グで確実に除去することができ、しかも、ゲート電極１
５の側壁部分にはシリコン化合物１６を加工精度良く残
存させてサイドウォール１７を形成することができるよ
うになる。また、上述したように、シリコン基板１２の
シリコン面に対するダメージが発生するのを極力抑制し
てドライエッチング処理を行なうことができるので、こ
の後の工程を経てＭＯＳＦＥＴ１１を形成した場合に、
その電気的特性がシリコン面のダメージに起因して劣化
するのを防止することができるようになる。
因してシリコン基板１２上の不要な部分に残存している
シリコン化合物１６およびゲート酸化膜１４をエッチン
グで確実に除去することができ、しかも、ゲート電極１
５の側壁部分にはシリコン化合物１６を加工精度良く残
存させてサイドウォール１７を形成することができるよ
うになる。また、上述したように、シリコン基板１２の
シリコン面に対するダメージが発生するのを極力抑制し
てドライエッチング処理を行なうことができるので、こ
の後の工程を経てＭＯＳＦＥＴ１１を形成した場合に、
その電気的特性がシリコン面のダメージに起因して劣化
するのを防止することができるようになる。
【００２３】このような第１の実施形態によれば、ドラ
イエッチング工程を第１および第２のエッチング処理工
程に分けて実施し、あらかじめ測定したエッチング時間
により第２のエッチング処理工程に移行すると共に、そ
れらの各エッチング処理工程間ではエッチングに使用す
るガスの流量比を切り換えるだけの簡単な条件変更で行
なうようにしたので、高速で且つゲート電極１５の側壁
にシリコン化合物１６を良好に残存させるエッチング処
理を行ないながら、シリコン面へのダメージを極力抑制
してドライエッチング処理を行なうことができ、その場
合においても、エッチング条件の安定性を図って再現性
の良好なエッチング工程とすることができるようにな
る。
イエッチング工程を第１および第２のエッチング処理工
程に分けて実施し、あらかじめ測定したエッチング時間
により第２のエッチング処理工程に移行すると共に、そ
れらの各エッチング処理工程間ではエッチングに使用す
るガスの流量比を切り換えるだけの簡単な条件変更で行
なうようにしたので、高速で且つゲート電極１５の側壁
にシリコン化合物１６を良好に残存させるエッチング処
理を行ないながら、シリコン面へのダメージを極力抑制
してドライエッチング処理を行なうことができ、その場
合においても、エッチング条件の安定性を図って再現性
の良好なエッチング工程とすることができるようにな
る。
【００２４】これによって、シリコン表面のダメージに
よる悪影響に対して特性上で余裕のあるデジタル素子は
もちろん、ダメージにより電気的特性上で悪影響を受け
やすいアナログ素子などにも、上述のエッチング処理を
行なうことで特性の良好な素子を得ることができるよう
になる。
よる悪影響に対して特性上で余裕のあるデジタル素子は
もちろん、ダメージにより電気的特性上で悪影響を受け
やすいアナログ素子などにも、上述のエッチング処理を
行なうことで特性の良好な素子を得ることができるよう
になる。
【００２５】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。これは、ドライエッチング
工程を、第１の実施形態で示した第１および第２のエッ
チング処理工程と同様のエッチング条件でエッチング処
理を行なうが、第１のエッチング処理工程から第２のエ
ッチング処理工程への切り換えるタイミングが異なる点
で第１の実施形態と相違する。
実施形態について説明する。これは、ドライエッチング
工程を、第１の実施形態で示した第１および第２のエッ
チング処理工程と同様のエッチング条件でエッチング処
理を行なうが、第１のエッチング処理工程から第２のエ
ッチング処理工程への切り換えるタイミングが異なる点
で第１の実施形態と相違する。
【００２６】すなわち、第１の実施形態においては、第
１のエッチング処理工程から第２のエッチング処理工程
への切り換えを、あらかじめ測定したエッチング時間で
行なうようにしたのに対して、エッチングのタイミング
をエッチング状態を測定しながら行なうようにしてい
る。
１のエッチング処理工程から第２のエッチング処理工程
への切り換えを、あらかじめ測定したエッチング時間で
行なうようにしたのに対して、エッチングのタイミング
をエッチング状態を測定しながら行なうようにしてい
る。
【００２７】一般に、このようなドライエッチング処理
においては、シリコン化合物１６中に含まれるＯ（酸
素）とエッチングに用いるガスの成分であるＣ（炭素）
とがエッチング進行中に反応してＣＯ（一酸化炭素）の
形となってチャンバー内に発生することがわかってい
る。そこで、ＣＯの発光強度を測定してその変化を観測
することにより、シリコン化合物がエッチングされてい
る期間中においてはＣＯが発光するが、シリコン基板１
２のシリコン面に達するとＯが発生しなくなることでＣ
Ｏ反応もなくなり、発光強度が低下することになる。
においては、シリコン化合物１６中に含まれるＯ（酸
素）とエッチングに用いるガスの成分であるＣ（炭素）
とがエッチング進行中に反応してＣＯ（一酸化炭素）の
形となってチャンバー内に発生することがわかってい
る。そこで、ＣＯの発光強度を測定してその変化を観測
することにより、シリコン化合物がエッチングされてい
る期間中においてはＣＯが発光するが、シリコン基板１
２のシリコン面に達するとＯが発生しなくなることでＣ
Ｏ反応もなくなり、発光強度が低下することになる。
【００２８】したがって、ＣＯの発光強度が低下した時
点でシリコン面が露出した時点であることを認識するこ
とができるので、この時点を検出して第２のエッチング
処理工程に移行するように制御するのである。なお、こ
の場合においては、シリコン基板１２のシリコン面が露
出する状態を検知してから第２のエッチング処理工程に
移行することになるので、第１の実施形態の場合に比べ
ると若干のダメージが入る可能性はあるが、シリコン面
が露出した状態で第１のエッチング処理工程が行なわれ
るのは、ほんの僅かな時間だけであるから、従来の方法
に比べると大幅にダメージの発生量を改善することがで
きる。
点でシリコン面が露出した時点であることを認識するこ
とができるので、この時点を検出して第２のエッチング
処理工程に移行するように制御するのである。なお、こ
の場合においては、シリコン基板１２のシリコン面が露
出する状態を検知してから第２のエッチング処理工程に
移行することになるので、第１の実施形態の場合に比べ
ると若干のダメージが入る可能性はあるが、シリコン面
が露出した状態で第１のエッチング処理工程が行なわれ
るのは、ほんの僅かな時間だけであるから、従来の方法
に比べると大幅にダメージの発生量を改善することがで
きる。
【００２９】このような第２の実施形態によれば、第１
の実施形態とほぼ同様の効果を得ることができると共
に、通常のエッチング装置に付随したＣＯ発光強度の測
定機能を利用してエッチング処理工程の切り換えタイミ
ングを的確に設定することができるので、特別な装置や
方法を用いることなく簡単に実施することができる。
の実施形態とほぼ同様の効果を得ることができると共
に、通常のエッチング装置に付随したＣＯ発光強度の測
定機能を利用してエッチング処理工程の切り換えタイミ
ングを的確に設定することができるので、特別な装置や
方法を用いることなく簡単に実施することができる。
【００３０】これによって、シリコン表面のダメージに
よる悪影響に対して特性上で余裕のあるデジタル素子は
もちろん、ダメージにより電気的特性上で悪影響を受け
やすいアナログ素子などにも、上述のエッチング処理を
行なうことで特性の良好な素子を得ることができるよう
になる。
よる悪影響に対して特性上で余裕のあるデジタル素子は
もちろん、ダメージにより電気的特性上で悪影響を受け
やすいアナログ素子などにも、上述のエッチング処理を
行なうことで特性の良好な素子を得ることができるよう
になる。
【００３１】本発明は、上記実施形態にのみ限定される
ものではなく、次のように変形また拡張できる。半導体
装置としては、ＭＯＳＦＥＴ以外にもＩＧＢＴなどゲー
トを備えた種々のものに適用することができる。ドライ
エッチング処理に際して、エッチング条件として設定し
た流量の値は、適宜変更することができ、その場合に、
流量比を変えないようにすることで同様の効果を得るこ
とができるものである。
ものではなく、次のように変形また拡張できる。半導体
装置としては、ＭＯＳＦＥＴ以外にもＩＧＢＴなどゲー
トを備えた種々のものに適用することができる。ドライ
エッチング処理に際して、エッチング条件として設定し
た流量の値は、適宜変更することができ、その場合に、
流量比を変えないようにすることで同様の効果を得るこ
とができるものである。
【図１】本発明の第１および第２の実施形態を示すエッ
チング工程の各段階での模式的断面図
チング工程の各段階での模式的断面図
【図２】使用ガスの流量比とシリコン化合物のシリコン
に対する選択比との関係を示す測定データ
に対する選択比との関係を示す測定データ
【図３】従来例を示す図１相当図
１１はＭＯＳＦＥＴ（半導体装置）、１２はシリコン基
板、１３はＬＯＣＯＳ、１４はゲート酸化膜、１５はゲ
ート電極、１６はシリコン化合物（絶縁膜）、１７はサ
イドウォールである。
板、１３はＬＯＣＯＳ、１４はゲート酸化膜、１５はゲ
ート電極、１６はシリコン化合物（絶縁膜）、１７はサ
イドウォールである。
フロントページの続き Ｆターム(参考） 4K057 DA02 DA13 DB06 DB11 DB15 DB20 DD05 DE06 DE08 DE14 DG07 5F004 AA02 AA05 AA06 BD03 CA02 DA01 DA16 DA23 DB03 EB03 5F040 DA00 DC01 EB14 EC07 EK01 FA03 FA04 FA05 FA07 FC00
Claims (11)
- 【請求項１】 表面にゲート酸化膜が形成されたシリコ
ン基板上に所定形状のゲート電極を形成する工程と、 このシリコン基板上にシリコン化合物による絶縁膜を形
成する工程と、 この絶縁膜および前記ゲート酸化膜をドライエッチング
処理して除去しながら前記ゲート電極の側壁部分には前
記絶縁膜を残存させる工程とを備え、 前記ドライエッチング処理を行なう工程においては、 前記絶縁膜およびゲート酸化膜のエッチングに伴い前記
シリコン基板のシリコン面が露出する直前まで行なう所
定の混合ガスによる高反応性エッチング条件での第１の
エッチング処理工程と、 この高反応エッチング条件でのエッチング処理に続いて
行ない、前記混合ガスの流量比を変えてシリコン化合物
のシリコンに対するエッチング選択比が高くなるように
して行なう第２のエッチング処理工程とを行なうことを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記ドライエッチング処理を行なう工程においては、前
記第１のエッチング処理工程から前記第２のエッチング
処理工程への切り換えは、あらかじめ測定したシリコン
面が露出する直前までの時間に基づいて行なうことを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、 前記シリコン基板は、アナログ素子を含んだ回路が形成
されるものであることを特徴とする半導体装置の製造方
法。 - 【請求項４】 表面にゲート酸化膜が形成されたシリコ
ン基板上に所定形状のゲート電極を形成する工程と、 このシリコン基板上にシリコン化合物による絶縁膜を形
成する工程と、 この絶縁膜および前記ゲート酸化膜をドライエッチング
処理して除去しながら前記ゲート電極の側壁部分には前
記絶縁膜を残存させる工程とを備え、 前記ドライエッチング処理を行なう工程においては、 前記絶縁膜およびゲート酸化膜のエッチングに伴い前記
シリコン基板のシリコン面が露出するまで行なう所定の
混合ガスによる高反応性エッチング条件での第１のエッ
チング処理工程と、 この高反応エッチング条件でのエッチング処理に続いて
行ない、前記混合ガスの流量比を変えてシリコン化合物
のシリコンに対するエッチング選択比が高くなるように
して行なう第２のエッチング処理工程とを行なうことを
特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、 前記ドライエッチング処理を行なう工程においては、前
記第１のエッチング処理工程から前記第２のエッチング
処理工程への切り換えは、一酸化炭素（ＣＯ）の発光ピ
ークをモニタすることにより判定して行なうことを特徴
とする半導体装置の製造方法。 - 【請求項６】 請求項４または５に記載の半導体装置の
製造方法において、 前記シリコン基板は、デジタル素子から構成される回路
が形成されるものであることを特徴とする半導体装置の
製造方法。 - 【請求項７】 請求項１ないし６のいずれかに記載の半
導体装置の製造方法において、 前記ドライエッチング処理においては、混合ガスとして
ＣＨＦ３ガスとＣＦ４ガスとを主成分としてこれにＡｒ
ガスを混合したエッチングガスを用いることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、 前記第２のエッチング処理工程は、前記混合ガスのＣＨ
Ｆ３ガス／Ａｒガス流量比を０．７以上となるように切
り換えて行なうことを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項１ないし８のいずれかに記載の半
導体装置の製造方法において、 前記シリコン化合物は、酸化シリコン（ＳｉＯ２）であ
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項１ないし８のいずれかに記載の
半導体装置の製造方法において、 前記シリコン化合物は、窒化シリコン（ＳｉＮ）である
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項１ないし８のいずれかに記載の
半導体装置の製造方法において、 前記シリコン化合物は、酸化窒化シリコン（ＳｉＯＮ）
であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107995A JP2000299461A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107995A JP2000299461A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299461A true JP2000299461A (ja) | 2000-10-24 |
Family
ID=14473326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11107995A Pending JP2000299461A (ja) | 1999-04-15 | 1999-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009526398A (ja) * | 2006-02-10 | 2009-07-16 | 東京エレクトロン株式会社 | シリコンに対する誘電材料の選択エッチング方法及びシステム |
| JP2018142711A (ja) * | 2011-11-15 | 2018-09-13 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | プラズマ処理システムにおける不活性物優勢パルス化 |
-
1999
- 1999-04-15 JP JP11107995A patent/JP2000299461A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009526398A (ja) * | 2006-02-10 | 2009-07-16 | 東京エレクトロン株式会社 | シリコンに対する誘電材料の選択エッチング方法及びシステム |
| KR101274822B1 (ko) * | 2006-02-10 | 2013-06-13 | 도쿄엘렉트론가부시키가이샤 | 유전체 재료를 실리콘에 대하여 선택적으로 에칭하기 위한 에칭 방법, 리세스 저감 방법, 컴퓨터 판독 가능한 매체, 및 건식 플라즈마 에칭 시스템 |
| JP2018142711A (ja) * | 2011-11-15 | 2018-09-13 | ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ | プラズマ処理システムにおける不活性物優勢パルス化 |
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