JP2000269707A - コプレーナ線路 - Google Patents
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Abstract
(57)【要約】
【課題】 伝送損失を低減することができると共に、高
い誘電体基板の強度及び熱ストレス耐性を得ることがで
きるコプレーナ線路を提供する。 【解決手段】 誘電体基板１上に選択的に信号導体層２
が形成されている。また、誘電体基板１上で信号導体層
２を挟むように２本のグランド導体層３が形成されてい
る。更に、誘電体基板１の裏面には、裏面接地導体層４
が形成されている。この接地導体層４により、外部筐体
上への金錫等を使用した実装が容易なものとなる。更に
また、グランド導体層３に接続された複数個の導体ピン
７ａが誘電体基板１の所定の深さまで埋め込まれてい
る。なお、複数個の導体ピン７ａは、信号の伝搬方向、
即ち、信号導体層２が延びる方向に沿って形成されてお
り、裏面接地導体層４には接続されていない。また、隣
接する導体ピン７ａの間隔は誘電体基板１内における信
号周波数の波長の１／２より小さいものである。
い誘電体基板の強度及び熱ストレス耐性を得ることがで
きるコプレーナ線路を提供する。 【解決手段】 誘電体基板１上に選択的に信号導体層２
が形成されている。また、誘電体基板１上で信号導体層
２を挟むように２本のグランド導体層３が形成されてい
る。更に、誘電体基板１の裏面には、裏面接地導体層４
が形成されている。この接地導体層４により、外部筐体
上への金錫等を使用した実装が容易なものとなる。更に
また、グランド導体層３に接続された複数個の導体ピン
７ａが誘電体基板１の所定の深さまで埋め込まれてい
る。なお、複数個の導体ピン７ａは、信号の伝搬方向、
即ち、信号導体層２が延びる方向に沿って形成されてお
り、裏面接地導体層４には接続されていない。また、隣
接する導体ピン７ａの間隔は誘電体基板１内における信
号周波数の波長の１／２より小さいものである。
Description
【０００１】
【発明の属する技術分野】本発明は高周波回路等で使用
されるコプレーナ線路に関し、特に、機械的強度を維持
したまま伝送損失を低減することができるコプレーナ線
路に関する。
されるコプレーナ線路に関し、特に、機械的強度を維持
したまま伝送損失を低減することができるコプレーナ線
路に関する。
【０００２】
【従来の技術】従来、高周波回路においてコプレーナ線
路が使用されている。従来のコプレーナ線路において
は、誘電体基板の表面に信号が伝搬する信号導体層が形
成され、その両側にグランド導体層が形成されており、
誘電体基板の裏面に、通常、外部筐体上への金錫等を使
用した実装を容易にするために裏面接地導体層が形成さ
れている。しかし、このような従来のコプレーナ線路に
おいては、基板表面に形成されたグランド導体層と基板
裏面に形成された裏面接地導体層とから形成される平行
平板において、誘電体基板内を信号の伝搬方向と直交す
る方向に平行平板モードの信号が漏洩モードの信号とし
て伝搬する。そして、コプレーナ線路を伝搬する信号の
周波数が高くなってくると、そのモードが平行平板モー
ドと結合するため、伝送損失が増加していた。また、平
行平板モードとの結合のため隣り合う線路間を大きくし
ても、線路間の結合を避けることはできなかった。
路が使用されている。従来のコプレーナ線路において
は、誘電体基板の表面に信号が伝搬する信号導体層が形
成され、その両側にグランド導体層が形成されており、
誘電体基板の裏面に、通常、外部筐体上への金錫等を使
用した実装を容易にするために裏面接地導体層が形成さ
れている。しかし、このような従来のコプレーナ線路に
おいては、基板表面に形成されたグランド導体層と基板
裏面に形成された裏面接地導体層とから形成される平行
平板において、誘電体基板内を信号の伝搬方向と直交す
る方向に平行平板モードの信号が漏洩モードの信号とし
て伝搬する。そして、コプレーナ線路を伝搬する信号の
周波数が高くなってくると、そのモードが平行平板モー
ドと結合するため、伝送損失が増加していた。また、平
行平板モードとの結合のため隣り合う線路間を大きくし
ても、線路間の結合を避けることはできなかった。
【０００３】そこで、これらの問題を解決するために、
例えば、Nirod K. Dasの文献「IEEETransactions on Mi
crowave Theory and Techniques, Vol.44, pp.169-181,
1996」には、グランド導体層と裏面接地導体層とを接
続する金属ビアが設けられたコプレーナ線路が記載され
ている。図１０はNirod K. Dasの文献に記載された従来
のコプレーナ線路を示す断面図である。なお、図１０に
示す断面は、信号の伝搬方法に対して直交する断面であ
る。
例えば、Nirod K. Dasの文献「IEEETransactions on Mi
crowave Theory and Techniques, Vol.44, pp.169-181,
1996」には、グランド導体層と裏面接地導体層とを接
続する金属ビアが設けられたコプレーナ線路が記載され
ている。図１０はNirod K. Dasの文献に記載された従来
のコプレーナ線路を示す断面図である。なお、図１０に
示す断面は、信号の伝搬方法に対して直交する断面であ
る。
【０００４】Nirod K. Dasの文献に記載された従来のコ
プレーナ線路においては、セラミック等の誘電体基板２
１上に信号導体層２２が形成されている。また、誘電体
基板２１上で信号導体層２２を挟むように２本のグラン
ド導体層２３が形成されている。また、誘電体基板２１
の裏面には裏面接地導体層２４が形成されている。そし
て、グランド導体層２３及び裏面接地導体層２４に接続
された金属ビア２５が誘電体基板２１に埋め込まれてい
る。
プレーナ線路においては、セラミック等の誘電体基板２
１上に信号導体層２２が形成されている。また、誘電体
基板２１上で信号導体層２２を挟むように２本のグラン
ド導体層２３が形成されている。また、誘電体基板２１
の裏面には裏面接地導体層２４が形成されている。そし
て、グランド導体層２３及び裏面接地導体層２４に接続
された金属ビア２５が誘電体基板２１に埋め込まれてい
る。
【０００５】このように構成された従来のコプレーナ線
路においては、金属ビア２５により、平行平板モードへ
の漏洩が抑制されている。
路においては、金属ビア２５により、平行平板モードへ
の漏洩が抑制されている。
【０００６】また、例えば、M. Hotta等の文献「Asia P
acific Microwave Conference 1998Proceedings, pp.40
9-412」には、誘電体基板の裏面の信号導体層の直下領
域に溝が形成されたコプレーナ線路が記載されている。
図１１はM. Hotta等の文献に記載された従来のコプレー
ナ線路を示す断面図である。
acific Microwave Conference 1998Proceedings, pp.40
9-412」には、誘電体基板の裏面の信号導体層の直下領
域に溝が形成されたコプレーナ線路が記載されている。
図１１はM. Hotta等の文献に記載された従来のコプレー
ナ線路を示す断面図である。
【０００７】M. Hotta等の文献に記載された従来のコプ
レーナ線路においては、セラミック等の誘電体基板３１
上に信号導体層３２が形成されている。また、誘電体基
板３１上で信号導体層３２を挟むように２本のグランド
導体層３３が形成されている。また、誘電体基板３１の
裏面には裏面接地導体層３４が形成されている。そし
て、誘電体基板３１の裏面の信号導体層３２に整合する
領域に溝３６が形成されている。
レーナ線路においては、セラミック等の誘電体基板３１
上に信号導体層３２が形成されている。また、誘電体基
板３１上で信号導体層３２を挟むように２本のグランド
導体層３３が形成されている。また、誘電体基板３１の
裏面には裏面接地導体層３４が形成されている。そし
て、誘電体基板３１の裏面の信号導体層３２に整合する
領域に溝３６が形成されている。
【０００８】このように構成された従来のコプレーナ線
路においては、溝３６により、コプレーナ線路の信号導
体３２直下における誘電体基板３１の厚さを他の領域の
それよりも薄くすることで、漏洩モードを遮断してい
る。
路においては、溝３６により、コプレーナ線路の信号導
体３２直下における誘電体基板３１の厚さを他の領域の
それよりも薄くすることで、漏洩モードを遮断してい
る。
【０００９】更に、特開平９−２３１０６号公報には、
基板端部における高周波性能の向上を図ったコプレーナ
線路が開示されており、特開平９−２３１０７号公報に
は、外部の同軸コネクタとの接続部分における特性イン
ピーダンスの整合性の向上を図ったコプレーナ線路が開
示されている。
基板端部における高周波性能の向上を図ったコプレーナ
線路が開示されており、特開平９−２３１０７号公報に
は、外部の同軸コネクタとの接続部分における特性イン
ピーダンスの整合性の向上を図ったコプレーナ線路が開
示されている。
【００１０】
【発明が解決しようとする課題】しかしながら、図１０
に示す従来のコプレーナ線路では、平行平板モードへの
漏洩を防ぐための金属ビア２５を多数設ける必要がある
ため、誘電体基板の強度及び熱ストレス耐性が不足する
という問題点がある。
に示す従来のコプレーナ線路では、平行平板モードへの
漏洩を防ぐための金属ビア２５を多数設ける必要がある
ため、誘電体基板の強度及び熱ストレス耐性が不足する
という問題点がある。
【００１１】また、例えば、多層セラミック基板を使用
して基板を貫通するビアが形成された気密パッケージを
構成した場合には、基板裏面から空気漏れが生じる虞が
ある。図１２は気密パッケージに適用された従来のコプ
レーナ線路を示す模式図である。
して基板を貫通するビアが形成された気密パッケージを
構成した場合には、基板裏面から空気漏れが生じる虞が
ある。図１２は気密パッケージに適用された従来のコプ
レーナ線路を示す模式図である。
【００１２】従来のコプレーナ線路を気密パッケージに
適用する場合、多層セラミック基板２１ａには、それを
貫通するビア２５ａ、信号導体層２２ａ及びグランド接
地層２３ａが形成されており、その上に多層セラミック
基板２１ｂ及び半導体素子２７が載置される。そして、
多層セラミック基板２１ｂ上に上蓋２６が被せられる。
このように、基板を貫通するビアが設けられたコプレー
ナ線路が気密パッケージに適用された場合には、前述の
ように、基板の裏面から空気漏れが起こりうる。このた
め、所定の規格を満たす気密を維持することが困難であ
る。
適用する場合、多層セラミック基板２１ａには、それを
貫通するビア２５ａ、信号導体層２２ａ及びグランド接
地層２３ａが形成されており、その上に多層セラミック
基板２１ｂ及び半導体素子２７が載置される。そして、
多層セラミック基板２１ｂ上に上蓋２６が被せられる。
このように、基板を貫通するビアが設けられたコプレー
ナ線路が気密パッケージに適用された場合には、前述の
ように、基板の裏面から空気漏れが起こりうる。このた
め、所定の規格を満たす気密を維持することが困難であ
る。
【００１３】一方、図１１に示す従来のコプレーナ線路
においては、溝３６が形成されることにより、信号導体
層３２の直下の誘電体基板３１の厚さが薄くなっている
ため、基板３１の強度が低いという問題点がある。
においては、溝３６が形成されることにより、信号導体
層３２の直下の誘電体基板３１の厚さが薄くなっている
ため、基板３１の強度が低いという問題点がある。
【００１４】更に、特開平９−２３１０６号公報又は特
開平９−２３１０７号公報に開示されたコプレーナ線路
においても、図１０に示す従来のコプレーナ線路と同様
に、誘電体基板の強度及び熱ストレス耐性が不足すると
いう問題点がある。
開平９−２３１０７号公報に開示されたコプレーナ線路
においても、図１０に示す従来のコプレーナ線路と同様
に、誘電体基板の強度及び熱ストレス耐性が不足すると
いう問題点がある。
【００１５】本発明はかかる問題点に鑑みてなされたも
のであって、伝送損失を低減することができると共に、
高い誘電体基板の強度及び熱ストレス耐性を得ることが
できるコプレーナ線路を提供することを目的とする。
のであって、伝送損失を低減することができると共に、
高い誘電体基板の強度及び熱ストレス耐性を得ることが
できるコプレーナ線路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明に係る第１のコプ
レーナ線路は、誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の接地
導体層と、前記接地導体層に接続され前記信号線路が延
びる方向に沿って前記誘電体基板の所定の深さまで埋め
込まれた複数個の導体ピンと、を有することを特徴とす
る。
レーナ線路は、誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の接地
導体層と、前記接地導体層に接続され前記信号線路が延
びる方向に沿って前記誘電体基板の所定の深さまで埋め
込まれた複数個の導体ピンと、を有することを特徴とす
る。
【００１７】本発明に係る第２のコプレーナ線路は、誘
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の第１の接地導体層と、
前記誘電体基板の裏面上に形成され接地された第２の接
地導体層と、前記第２の接地導体層に接続され前記信号
線路が延びる方向に沿って前記誘電体基板の所定の深さ
まで埋め込まれた複数個の導体ピンと、を有することを
特徴とする。
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の第１の接地導体層と、
前記誘電体基板の裏面上に形成され接地された第２の接
地導体層と、前記第２の接地導体層に接続され前記信号
線路が延びる方向に沿って前記誘電体基板の所定の深さ
まで埋め込まれた複数個の導体ピンと、を有することを
特徴とする。
【００１８】本発明に係る第１又は第２のコプレーナ線
路においては、導体ピンにより導波モードと平行平板モ
ードとの結合が抑制される。また、導体ピンは誘電体基
板の所定の深さまで形成されており、誘電体基板を貫通
してはいないので、高い強度及び熱ストレス耐性が得ら
れる。
路においては、導体ピンにより導波モードと平行平板モ
ードとの結合が抑制される。また、導体ピンは誘電体基
板の所定の深さまで形成されており、誘電体基板を貫通
してはいないので、高い強度及び熱ストレス耐性が得ら
れる。
【００１９】本発明に係る第３のコプレーナ線路は、誘
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の第１の接地導体層と、
前記誘電体基板の裏面上に形成され接地された第２の接
地導体層と、前記誘電体基板の厚さ方向の中間領域で前
記信号線路の直下を除く位置に形成され接地された第３
の接地導体層と、前記信号線路が延びる方向に沿って前
記誘電体基板に埋め込まれ前記第１及び第３の接地導体
層に接続された複数個の第１の導体ビアと、前記信号線
路が延びる方向に沿って前記誘電体基板の前記第１の導
体ビアからずれた位置に埋め込まれ前記第２及び第３の
接地導体層に接続された複数個の第２の導体ビアと、を
有することを特徴とする。
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の第１の接地導体層と、
前記誘電体基板の裏面上に形成され接地された第２の接
地導体層と、前記誘電体基板の厚さ方向の中間領域で前
記信号線路の直下を除く位置に形成され接地された第３
の接地導体層と、前記信号線路が延びる方向に沿って前
記誘電体基板に埋め込まれ前記第１及び第３の接地導体
層に接続された複数個の第１の導体ビアと、前記信号線
路が延びる方向に沿って前記誘電体基板の前記第１の導
体ビアからずれた位置に埋め込まれ前記第２及び第３の
接地導体層に接続された複数個の第２の導体ビアと、を
有することを特徴とする。
【００２０】本発明に係る第３のコプレーナ線路におい
ては、第１及び第２の導体ビア並びに第３の接地導体層
により導波モードと平行平板モードとの結合が抑制され
る。また、第１及び第２の導体ビアは相互にずれた位置
に形成されているので、高い強度及び熱ストレス耐性が
得られる。
ては、第１及び第２の導体ビア並びに第３の接地導体層
により導波モードと平行平板モードとの結合が抑制され
る。また、第１及び第２の導体ビアは相互にずれた位置
に形成されているので、高い強度及び熱ストレス耐性が
得られる。
【００２１】本発明に係る第４のコプレーナ線路は、誘
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の接地導体層と、前記誘
電体基板の裏面側に形成され前記接地導体層の直下で前
記信号線路が延びる方向に沿って延びる溝と、を有し、
前記誘電体基板の比誘電率をεr、前記信号線路を伝搬
する信号の周波数をｆ、光速をｃとしたとき、前記溝の
底部と前記接地導体層とに挟まれた領域における前記誘
電体基板の厚さは、数式ｃ／（４ｆ（εr−１）1/2）で
求められる値未満であることを特徴とする。
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の接地導体層と、前記誘
電体基板の裏面側に形成され前記接地導体層の直下で前
記信号線路が延びる方向に沿って延びる溝と、を有し、
前記誘電体基板の比誘電率をεr、前記信号線路を伝搬
する信号の周波数をｆ、光速をｃとしたとき、前記溝の
底部と前記接地導体層とに挟まれた領域における前記誘
電体基板の厚さは、数式ｃ／（４ｆ（εr−１）1/2）で
求められる値未満であることを特徴とする。
【００２２】本発明に係る第５のコプレーナ線路は、誘
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の接地導体層と、前記誘
電体基板の裏面側に形成され前記接地導体層の直下で前
記信号線路が延びる方向に沿って延びる複数個の溝と、
を有し、前記誘電体基板の比誘電率をεr、前記信号線
路を伝搬する信号の周波数をｆ、光速をｃとしたとき、
前記溝の底部と前記接地導体層とに挟まれた領域におけ
る前記誘電体基板の厚さは、数式ｃ／（４ｆ（εr−
１）1/2）で求められる値未満であり、隣り合う前記溝
同士の間隔は、前記信号線路を伝搬する信号の波長の１
／２未満であることを特徴とする。
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の接地導体層と、前記誘
電体基板の裏面側に形成され前記接地導体層の直下で前
記信号線路が延びる方向に沿って延びる複数個の溝と、
を有し、前記誘電体基板の比誘電率をεr、前記信号線
路を伝搬する信号の周波数をｆ、光速をｃとしたとき、
前記溝の底部と前記接地導体層とに挟まれた領域におけ
る前記誘電体基板の厚さは、数式ｃ／（４ｆ（εr−
１）1/2）で求められる値未満であり、隣り合う前記溝
同士の間隔は、前記信号線路を伝搬する信号の波長の１
／２未満であることを特徴とする。
【００２３】前記溝内に充填され比誘電率が前記誘電体
基板のそれよりも低い低誘電率材を有することができ
る。
基板のそれよりも低い低誘電率材を有することができ
る。
【００２４】本発明に係る第６のコプレーナ線路は、誘
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の接地導体層と、前記誘
電体基板の裏面側に前記信号線路が延びる方向に沿って
形成された複数個の穴と、を有し、前記誘電体基板の比
誘電率をεr、前記信号線路を伝搬する信号の周波数を
ｆ、光速をｃとしたとき、前記穴の底部と前記接地導体
層とに挟まれた領域における前記誘電体基板の厚さは、
数式ｃ／（４ｆ（εr−１）1/2）で求められる値未満で
あることを特徴とする。
電体基板と、この誘電体基板の表面上に形成された信号
線路と、前記誘電体基板の表面上で前記信号線路を挟む
ように形成され接地された２個の接地導体層と、前記誘
電体基板の裏面側に前記信号線路が延びる方向に沿って
形成された複数個の穴と、を有し、前記誘電体基板の比
誘電率をεr、前記信号線路を伝搬する信号の周波数を
ｆ、光速をｃとしたとき、前記穴の底部と前記接地導体
層とに挟まれた領域における前記誘電体基板の厚さは、
数式ｃ／（４ｆ（εr−１）1/2）で求められる値未満で
あることを特徴とする。
【００２５】本発明に係る第４乃至第６のコプレーナ線
路においては、溝又は穴により導波モードと平行平板モ
ードとの結合が抑制される。また、信号線路直下におけ
る誘電体基板の厚さは十分に確保することができるの
で、高い強度及び熱ストレス耐性が得られる。
路においては、溝又は穴により導波モードと平行平板モ
ードとの結合が抑制される。また、信号線路直下におけ
る誘電体基板の厚さは十分に確保することができるの
で、高い強度及び熱ストレス耐性が得られる。
【００２６】なお、前記誘電体基板の裏面上に形成され
接地された第２の接地導体層を有することができる。
接地された第２の接地導体層を有することができる。
【００２７】
【発明の実施の形態】以下、本発明の実施例に係るコプ
レーナ線路について、添付の図面を参照して具体的に説
明する。図１（ａ）は本発明の第１の実施例に係るコプ
レーナ線路を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ
線による断面図である。
レーナ線路について、添付の図面を参照して具体的に説
明する。図１（ａ）は本発明の第１の実施例に係るコプ
レーナ線路を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ
線による断面図である。
【００２８】第１の実施例に係るコプレーナ線路におい
ては、セラミック等の誘電体基板１上に選択的に信号導
体層（信号線路）２が形成されている。また、誘電体基
板１上で信号導体層２を挟むように２本のグランド導体
層（第１の接地導体層）３が形成されている。更に、誘
電体基板１の裏面には、裏面接地導体層（第２の接地導
体層）４が形成されている。この接地導体層４により、
外部筐体上への金錫等を使用した実装が容易なものとな
る。更にまた、本実施例においては、グランド導体層３
に接続された複数個の導体ピン７ａが誘電体基板１の所
定の深さまで埋め込まれている。なお、複数個の導体ピ
ン７ａは、信号の伝搬方向、即ち、信号導体層２が延び
る方向に沿って形成されており、裏面接地導体層４には
接続されていない。また、隣接する導体ピン７ａの間隔
は誘電体基板１内における信号周波数の波長の１／２よ
り小さいものである。更に、グランド導体層３及び裏面
接地導体層４は接地されている。
ては、セラミック等の誘電体基板１上に選択的に信号導
体層（信号線路）２が形成されている。また、誘電体基
板１上で信号導体層２を挟むように２本のグランド導体
層（第１の接地導体層）３が形成されている。更に、誘
電体基板１の裏面には、裏面接地導体層（第２の接地導
体層）４が形成されている。この接地導体層４により、
外部筐体上への金錫等を使用した実装が容易なものとな
る。更にまた、本実施例においては、グランド導体層３
に接続された複数個の導体ピン７ａが誘電体基板１の所
定の深さまで埋め込まれている。なお、複数個の導体ピ
ン７ａは、信号の伝搬方向、即ち、信号導体層２が延び
る方向に沿って形成されており、裏面接地導体層４には
接続されていない。また、隣接する導体ピン７ａの間隔
は誘電体基板１内における信号周波数の波長の１／２よ
り小さいものである。更に、グランド導体層３及び裏面
接地導体層４は接地されている。
【００２９】このように構成された本実施例において
は、導体ピン７ａにより、高周波における導波モードと
平行平板モードとの結合が抑制される。
は、導体ピン７ａにより、高周波における導波モードと
平行平板モードとの結合が抑制される。
【００３０】図８は横軸に導体ピンの深さをとり、縦軸
に伝送損失をとって両者の関係を示したグラフ図であ
る。なお、誘電体基板の厚さは０．５ｍｍであり、信号
の周波数は６０ＧＨｚである。図８に示すように、導体
ピンの深さが基板の１／３程度までは、損失低減の効果
は大きく変化しており、導体ピンの深さがそれ以上とな
ると、その変化は緩やかなものとなっている。例えば、
導体ピンの深さが０．２５ｍｍ（基板の厚さの１／２）
の場合には、伝送損失は０．１０（ｄＢ／ｍｍ）であ
り、導体ピンが形成されていない場合の伝送損失０．２
１（ｄＢ／ｍｍ）と比して約１／２まで低減されてい
る。
に伝送損失をとって両者の関係を示したグラフ図であ
る。なお、誘電体基板の厚さは０．５ｍｍであり、信号
の周波数は６０ＧＨｚである。図８に示すように、導体
ピンの深さが基板の１／３程度までは、損失低減の効果
は大きく変化しており、導体ピンの深さがそれ以上とな
ると、その変化は緩やかなものとなっている。例えば、
導体ピンの深さが０．２５ｍｍ（基板の厚さの１／２）
の場合には、伝送損失は０．１０（ｄＢ／ｍｍ）であ
り、導体ピンが形成されていない場合の伝送損失０．２
１（ｄＢ／ｍｍ）と比して約１／２まで低減されてい
る。
【００３１】また、基板を貫通する導体ピンが形成され
ている場合の伝送損失は約０．０６（ｄＢ／ｍｍ）とな
るが、この値と比しても伝送損失の低減の効果は十分で
ある。
ている場合の伝送損失は約０．０６（ｄＢ／ｍｍ）とな
るが、この値と比しても伝送損失の低減の効果は十分で
ある。
【００３２】このように、本実施例によれば、十分な損
失低減の効果が得られる。また、導体ピン７ａが誘電体
基板１を貫通していないので、強度劣化及び熱ストレス
耐性の低下が抑制されていると共に、多層基板によるパ
ッケージを構成した場合の気密を保つことが容易であ
る。
失低減の効果が得られる。また、導体ピン７ａが誘電体
基板１を貫通していないので、強度劣化及び熱ストレス
耐性の低下が抑制されていると共に、多層基板によるパ
ッケージを構成した場合の気密を保つことが容易であ
る。
【００３３】次に、本発明の第２の実施例について説明
する。図２（ａ）は本発明の第２の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図２（ａ）のＢ−Ｂ線
による断面図である。なお、図２に示す第２の実施例に
おいて、図１に示す第１の実施例と同一の構成要素に
は、同一符号を付してその詳細な説明は省略する。
する。図２（ａ）は本発明の第２の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図２（ａ）のＢ−Ｂ線
による断面図である。なお、図２に示す第２の実施例に
おいて、図１に示す第１の実施例と同一の構成要素に
は、同一符号を付してその詳細な説明は省略する。
【００３４】本実施例においては、裏面接地導体層４に
接続された複数個の導体ピン７ｂが誘電体基板１の所定
の深さまで埋め込まれている。なお、複数個の導体ピン
７ｂは、信号の伝搬方向、即ち、信号導体層２が延びる
方向に沿って形成されており、グランド導体層３には接
続されていない。また、隣接する導体ピン７ｂの間隔は
誘電体基板１内における信号周波数の波長の１／２より
小さいものである。
接続された複数個の導体ピン７ｂが誘電体基板１の所定
の深さまで埋め込まれている。なお、複数個の導体ピン
７ｂは、信号の伝搬方向、即ち、信号導体層２が延びる
方向に沿って形成されており、グランド導体層３には接
続されていない。また、隣接する導体ピン７ｂの間隔は
誘電体基板１内における信号周波数の波長の１／２より
小さいものである。
【００３５】このように構成された第２の実施例におい
ても、第１実施例と同様の効果が得られる。
ても、第１実施例と同様の効果が得られる。
【００３６】次に、本発明の第３の実施例について説明
する。図３（ａ）は本発明の第３の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図３（ａ）のＣ−Ｃ線
による断面図、（ｃ）は図３（ａ）のＤ−Ｄ線による断
面図である。なお、図３に示す第３の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
する。図３（ａ）は本発明の第３の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図３（ａ）のＣ−Ｃ線
による断面図、（ｃ）は図３（ａ）のＤ−Ｄ線による断
面図である。なお、図３に示す第３の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
【００３７】本実施例においては、グランド導体層３に
接続された複数個の第１金属ビア８ａ及び裏面接地導体
層４に接続された複数個の第２金属ビア８ｂが誘電体基
板１の所定の深さまで埋め込まれている。なお、複数個
の金属ビア８ａ及び８ｂは、信号の伝搬方向、即ち、信
号導体層２が延びる方向に沿って交互に形成されてお
り、夫々グランド導体層３又は裏面接地導体層４には接
続されていない。また、隣接する第１金属ビア８ａ同士
の間隔及び第２金属ビア８ｂ同士の間隔は誘電体基板１
内における信号周波数の波長の１／２より小さいもので
ある。更に、本実施例には、一列に並んだ複数個の金属
ビア８ａ及び８ｂに接続された中層接地導体層（第３の
接地導体層）９が誘電体基板１の厚さ方向の中央部に設
けられている。
接続された複数個の第１金属ビア８ａ及び裏面接地導体
層４に接続された複数個の第２金属ビア８ｂが誘電体基
板１の所定の深さまで埋め込まれている。なお、複数個
の金属ビア８ａ及び８ｂは、信号の伝搬方向、即ち、信
号導体層２が延びる方向に沿って交互に形成されてお
り、夫々グランド導体層３又は裏面接地導体層４には接
続されていない。また、隣接する第１金属ビア８ａ同士
の間隔及び第２金属ビア８ｂ同士の間隔は誘電体基板１
内における信号周波数の波長の１／２より小さいもので
ある。更に、本実施例には、一列に並んだ複数個の金属
ビア８ａ及び８ｂに接続された中層接地導体層（第３の
接地導体層）９が誘電体基板１の厚さ方向の中央部に設
けられている。
【００３８】このように構成された第３の実施例におい
ては、第１及び第２の実施例における導体ピンよりも多
数の金属ビアが形成されているので、高周波でのコプレ
ーナ線路の導波モードと平行平板モードとの結合がより
一層抑制される。
ては、第１及び第２の実施例における導体ピンよりも多
数の金属ビアが形成されているので、高周波でのコプレ
ーナ線路の導波モードと平行平板モードとの結合がより
一層抑制される。
【００３９】また、第１金属ビア８ａと第２金属ビア８
ｂとは、誘電体基板１の厚さ方向において物理的にずれ
た位置に設けられているで、誘電体基板１の強度劣化及
び熱ストレス耐性の低下が抑制されている。また、多層
基板によるパッケージを構成した場合の気密を保つこと
も容易である。
ｂとは、誘電体基板１の厚さ方向において物理的にずれ
た位置に設けられているで、誘電体基板１の強度劣化及
び熱ストレス耐性の低下が抑制されている。また、多層
基板によるパッケージを構成した場合の気密を保つこと
も容易である。
【００４０】次に、本発明の第４の実施例について説明
する。図４（ａ）は本発明の第４の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図４（ａ）のＥ−Ｅ線
による断面図、（ｃ）は図４（ａ）のＦ−Ｆ線による断
面図である。なお、図４に示す第４の実施例において、
図３に示す第３の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
する。図４（ａ）は本発明の第４の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図４（ａ）のＥ−Ｅ線
による断面図、（ｃ）は図４（ａ）のＦ−Ｆ線による断
面図である。なお、図４に示す第４の実施例において、
図３に示す第３の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
【００４１】本実施例においては、第３の実施例におい
て設けられている金属ビア８ａ及び８ｂの外側に、更に
もう１列の複数の金属ビアの列が設けられている。この
とき、第１金属ビア８ａの外側には、裏面接地導体層４
に接続された第４金属ビア８ｄが形成されており、第２
金属ビア８ｂの外側には、グランド導体層３に接続され
た第３金属ビア８ｃが形成されている。
て設けられている金属ビア８ａ及び８ｂの外側に、更に
もう１列の複数の金属ビアの列が設けられている。この
とき、第１金属ビア８ａの外側には、裏面接地導体層４
に接続された第４金属ビア８ｄが形成されており、第２
金属ビア８ｂの外側には、グランド導体層３に接続され
た第３金属ビア８ｃが形成されている。
【００４２】このように構成された本実施例において
も、第３の実施例と同様の効果が得られる。
も、第３の実施例と同様の効果が得られる。
【００４３】次に、本発明の第５の実施例について説明
する。図５（ａ）は本発明の第５の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図５（ａ）のＧ−Ｇ線
による断面図、（ｃ）は図５（ａ）のＨ−Ｈ線による断
面図である。なお、図５に示す第５の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
する。図５（ａ）は本発明の第５の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図５（ａ）のＧ−Ｇ線
による断面図、（ｃ）は図５（ａ）のＨ−Ｈ線による断
面図である。なお、図５に示す第５の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
【００４４】本実施例においては、誘電体基板１の裏面
側でグランド導体層３に整合する領域に信号の伝搬方
向、即ち、信号導体層２が延びる方向に平行な溝１０ａ
が形成されている。なお、溝１０ａ底部及びグランド導
体層３に挟まれた誘電体基板１の領域の厚さｔ1は、下
記数式１を満たしている。
側でグランド導体層３に整合する領域に信号の伝搬方
向、即ち、信号導体層２が延びる方向に平行な溝１０ａ
が形成されている。なお、溝１０ａ底部及びグランド導
体層３に挟まれた誘電体基板１の領域の厚さｔ1は、下
記数式１を満たしている。
【００４５】
【数１】ｔ1＜ｃ／（４ｆ（εr−１）1/2）
【００４６】但し、εrは誘電体基板１の誘電率、ｆは
信号導体層２を伝搬する信号の周波数、ｃは光速であ
る。また、溝１０ａ内には、誘電体基板１のそれよりも
誘電率が低い材料が充填されている。
信号導体層２を伝搬する信号の周波数、ｃは光速であ
る。また、溝１０ａ内には、誘電体基板１のそれよりも
誘電率が低い材料が充填されている。
【００４７】このように構成された第５の実施例におい
ては、低誘電率材が充填された溝１０ａにより、コプレ
ーナ線路の導波モードと平行平板モードとの結合が十分
に抑制される。
ては、低誘電率材が充填された溝１０ａにより、コプレ
ーナ線路の導波モードと平行平板モードとの結合が十分
に抑制される。
【００４８】図９は横軸に溝に充填される材料の比誘電
率をとり、縦軸に伝送損失をとって両者の関係を示した
グラフ図である。なお、誘電体基板の誘電率は７．１で
あり、信号の周波数は６０ＧＨｚである。図９に示すよ
うに、溝１０に誘電率が４．０の材料が充填されている
場合、伝送損失は０．１３（ｄＢ／ｍｍ）であり、溝１
０ａが形成されていない場合の伝送損失０．２１（ｄＢ
／ｍｍ）と比して十分な伝送損失の低減効果がある。
率をとり、縦軸に伝送損失をとって両者の関係を示した
グラフ図である。なお、誘電体基板の誘電率は７．１で
あり、信号の周波数は６０ＧＨｚである。図９に示すよ
うに、溝１０に誘電率が４．０の材料が充填されている
場合、伝送損失は０．１３（ｄＢ／ｍｍ）であり、溝１
０ａが形成されていない場合の伝送損失０．２１（ｄＢ
／ｍｍ）と比して十分な伝送損失の低減効果がある。
【００４９】このように、本実施例によれば、十分な損
失低減の効果が得られる。また、溝１０ａには、低誘電
体材が充填されているため、誘電体基板１の強度劣化が
抑制されている。
失低減の効果が得られる。また、溝１０ａには、低誘電
体材が充填されているため、誘電体基板１の強度劣化が
抑制されている。
【００５０】次に、本発明の第６の実施例について説明
する。図６（ａ）は本発明の第６の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図６（ａ）のＩ−Ｉ線
による断面図、（ｃ）は図６（ａ）のＪ−Ｊ線による断
面図である。なお、図６に示す第６の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
する。図６（ａ）は本発明の第６の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図６（ａ）のＩ−Ｉ線
による断面図、（ｃ）は図６（ａ）のＪ−Ｊ線による断
面図である。なお、図６に示す第６の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
【００５１】本実施例においては、誘電体基板１の裏面
側でグランド導体層３に整合する領域に信号の伝搬方
向、即ち、信号導体層２が延びる方向に平行な複数個の
溝１０ｂが形成されている。なお、隣接する溝１０ｂの
間隔は誘電体基板１内における信号周波数の波長の１／
２より小さいものである。また、溝１０ａ底部及びグラ
ンド導体層３に挟まれた誘電体基板１の領域の厚さｔ1
は、数式１を満たしている。更に、各溝１０ｂ内には、
誘電体基板１のそれよりも誘電率が低い材料が充填され
ている。
側でグランド導体層３に整合する領域に信号の伝搬方
向、即ち、信号導体層２が延びる方向に平行な複数個の
溝１０ｂが形成されている。なお、隣接する溝１０ｂの
間隔は誘電体基板１内における信号周波数の波長の１／
２より小さいものである。また、溝１０ａ底部及びグラ
ンド導体層３に挟まれた誘電体基板１の領域の厚さｔ1
は、数式１を満たしている。更に、各溝１０ｂ内には、
誘電体基板１のそれよりも誘電率が低い材料が充填され
ている。
【００５２】このように構成された第６の実施例におい
ても、第５の実施例と同様の効果が得られる。
ても、第５の実施例と同様の効果が得られる。
【００５３】次に、本発明の第７の実施例について説明
する。図７（ａ）は本発明の第７の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図７（ａ）のＫ−Ｋ線
による断面図、（ｃ）は図７（ａ）のＬ−Ｌ線による断
面図である。なお、図７に示す第７の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
する。図７（ａ）は本発明の第７の実施例に係るコプレ
ーナ線路を示す平面図、（ｂ）は図７（ａ）のＫ−Ｋ線
による断面図、（ｃ）は図７（ａ）のＬ−Ｌ線による断
面図である。なお、図７に示す第７の実施例において、
図１に示す第１の実施例と同一の構成要素には、同一符
号を付してその詳細な説明は省略する。
【００５４】本実施例においては、誘電体基板１の裏面
側に複数個の穴１１が形成されている。なお、穴１１底
部及びグランド導体層３に挟まれた誘電体基板１の領域
の厚さｔ1は、数式１を満たしている。
側に複数個の穴１１が形成されている。なお、穴１１底
部及びグランド導体層３に挟まれた誘電体基板１の領域
の厚さｔ1は、数式１を満たしている。
【００５５】このように構成された第７の実施例におい
ては、穴１１によりコプレーナ線路直下での漏洩モード
が遮断され、伝送損失の劣化が抑制される。更に、誘電
体基板１の強度劣化及び熱ストレス耐性の低下が抑制さ
れる。
ては、穴１１によりコプレーナ線路直下での漏洩モード
が遮断され、伝送損失の劣化が抑制される。更に、誘電
体基板１の強度劣化及び熱ストレス耐性の低下が抑制さ
れる。
【００５６】
【発明の効果】以上詳述したように、本発明によれば、
信号の導波モードと平行平板モードとの結合を抑制する
ことができ、高周波での伝送損失を低減することができ
る。また、従来のものと比して誘電体基板の強度劣化及
び熱ストレス耐性の劣化並びに多層基板パッケージの気
密性の劣化を低減することができる。
信号の導波モードと平行平板モードとの結合を抑制する
ことができ、高周波での伝送損失を低減することができ
る。また、従来のものと比して誘電体基板の強度劣化及
び熱ストレス耐性の劣化並びに多層基板パッケージの気
密性の劣化を低減することができる。
【図１】（ａ）は本発明の第１の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ線に
よる断面図である。
ナ線路を示す平面図、（ｂ）は図１（ａ）のＡ−Ａ線に
よる断面図である。
【図２】（ａ）は本発明の第２の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図２（ａ）のＢ−Ｂ線に
よる断面図である。
ナ線路を示す平面図、（ｂ）は図２（ａ）のＢ−Ｂ線に
よる断面図である。
【図３】（ａ）は本発明の第３の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図３（ａ）のＣ−Ｃ線に
よる断面図、（ｃ）は図３（ａ）のＤ−Ｄ線による断面
図である。
ナ線路を示す平面図、（ｂ）は図３（ａ）のＣ−Ｃ線に
よる断面図、（ｃ）は図３（ａ）のＤ−Ｄ線による断面
図である。
【図４】（ａ）は本発明の第４の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図４（ａ）のＥ−Ｅ線に
よる断面図、（ｃ）は図４（ａ）のＦ−Ｆ線による断面
図である。
ナ線路を示す平面図、（ｂ）は図４（ａ）のＥ−Ｅ線に
よる断面図、（ｃ）は図４（ａ）のＦ−Ｆ線による断面
図である。
【図５】（ａ）は本発明の第５の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図５（ａ）のＧ−Ｇ線に
よる断面図、（ｃ）は図５（ａ）のＨ−Ｈ線による断面
図である。
ナ線路を示す平面図、（ｂ）は図５（ａ）のＧ−Ｇ線に
よる断面図、（ｃ）は図５（ａ）のＨ−Ｈ線による断面
図である。
【図６】（ａ）は本発明の第６の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図６（ａ）のＩ−Ｉ線に
よる断面図、（ｃ）は図６（ａ）のＪ−Ｊ線による断面
図である。
ナ線路を示す平面図、（ｂ）は図６（ａ）のＩ−Ｉ線に
よる断面図、（ｃ）は図６（ａ）のＪ−Ｊ線による断面
図である。
【図７】（ａ）は本発明の第７の実施例に係るコプレー
ナ線路を示す平面図、（ｂ）は図７（ａ）のＫ−Ｋ線に
よる断面図、（ｃ）は図７（ａ）のＬ−Ｌ線による断面
図である。
ナ線路を示す平面図、（ｂ）は図７（ａ）のＫ−Ｋ線に
よる断面図、（ｃ）は図７（ａ）のＬ−Ｌ線による断面
図である。
【図８】導体ピンの深さと伝送損失との関係を示すグラ
フ図である。
フ図である。
【図９】溝に充填される材料の比誘電率と伝送損失との
関係を示すグラフ図である。
関係を示すグラフ図である。
【図１０】Nirod K. Dasの文献に記載された従来のコプ
レーナ線路を示す断面図である。
レーナ線路を示す断面図である。
【図１１】M. Hotta等の文献に記載された従来のコプレ
ーナ線路を示す断面図である。
ーナ線路を示す断面図である。
【図１２】気密パッケージに適用された従来のコプレー
ナ線路を示す模式図である。
ナ線路を示す模式図である。
１、２１、３１；誘電体基板 ２、２２、２２ａ、３２；信号導体層 ３、２３、２３ａ、３３；グランド導体層 ４、２４、３４；裏面接地導体層 ７ａ、７ｂ；導体ピン ８ａ、８ｂ、８ｃ、８ｄ、２５、２５ａ；ビア ９；中層接地導体層 １０ａ、１０ｂ、３６；溝 １１；穴 ２１ａ、２１ｂ；多層セラミック基板 ２６；上蓋 ２７；半導体素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大畑 恵一 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5E338 AA02 AA03 BB02 BB19 BB63 BB75 CC02 CC06 CD01 CD03 CD13 CD22 EE01 EE11 EE21 5E346 AA13 AA15 AA23 AA43 AA60 BB02 BB04 BB07 BB11 BB20 CC17 FF01 HH01
Claims (8)
- 【請求項１】 誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の接地
導体層と、前記接地導体層に接続され前記信号線路が延
びる方向に沿って前記誘電体基板の所定の深さまで埋め
込まれた複数個の導体ピンと、を有することを特徴とす
るコプレーナ線路。 - 【請求項２】 誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の第１
の接地導体層と、前記誘電体基板の裏面上に形成され接
地された第２の接地導体層と、前記第２の接地導体層に
接続され前記信号線路が延びる方向に沿って前記誘電体
基板の所定の深さまで埋め込まれた複数個の導体ピン
と、を有することを特徴とするコプレーナ線路。 - 【請求項３】 誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の第１
の接地導体層と、前記誘電体基板の裏面上に形成され接
地された第２の接地導体層と、前記誘電体基板の厚さ方
向の中間領域で前記信号線路の直下を除く位置に形成さ
れ接地された第３の接地導体層と、前記信号線路が延び
る方向に沿って前記誘電体基板に埋め込まれ前記第１及
び第３の接地導体層に接続された複数個の第１の導体ビ
アと、前記信号線路が延びる方向に沿って前記誘電体基
板の前記第１の導体ビアからずれた位置に埋め込まれ前
記第２及び第３の接地導体層に接続された複数個の第２
の導体ビアと、を有することを特徴とするコプレーナ線
路。 - 【請求項４】 誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の接地
導体層と、前記誘電体基板の裏面側に形成され前記接地
導体層の直下で前記信号線路が延びる方向に沿って延び
る溝と、を有し、前記誘電体基板の比誘電率をεr、前
記信号線路を伝搬する信号の周波数をｆ、光速をｃとし
たとき、前記溝の底部と前記接地導体層とに挟まれた領
域における前記誘電体基板の厚さは、数式ｃ／（４ｆ
（εr−１）1/2）で求められる値未満であることを特徴
とするコプレーナ線路。 - 【請求項５】 誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の接地
導体層と、前記誘電体基板の裏面側に形成され前記接地
導体層の直下で前記信号線路が延びる方向に沿って延び
る複数個の溝と、を有し、前記誘電体基板の比誘電率を
εr、前記信号線路を伝搬する信号の周波数をｆ、光速
をｃとしたとき、前記溝の底部と前記接地導体層とに挟
まれた領域における前記誘電体基板の厚さは、数式ｃ／
（４ｆ（εr−１）1/2）で求められる値未満であり、隣
り合う前記溝同士の間隔は、前記信号線路を伝搬する信
号の波長の１／２未満であることを特徴とするコプレー
ナ線路。 - 【請求項６】 前記溝内に充填され比誘電率が前記誘電
体基板のそれよりも低い低誘電率材を有することを特徴
とする請求項４又は５に記載のコプレーナ線路。 - 【請求項７】 誘電体基板と、この誘電体基板の表面上
に形成された信号線路と、前記誘電体基板の表面上で前
記信号線路を挟むように形成され接地された２個の接地
導体層と、前記誘電体基板の裏面側に前記信号線路が延
びる方向に沿って形成された複数個の穴と、を有し、前
記誘電体基板の比誘電率をεr、前記信号線路を伝搬す
る信号の周波数をｆ、光速をｃとしたとき、前記穴の底
部と前記接地導体層とに挟まれた領域における前記誘電
体基板の厚さは、数式ｃ／（４ｆ（εr−１）1/2）で求
められる値未満であることを特徴とするコプレーナ線
路。 - 【請求項８】 前記誘電体基板の裏面上に形成され接地
された第２の接地導体層を有することを特徴とする請求
項１、４、５、６又は７に記載のコプレーナ線路。
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096003A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 回路装置 |
| JP2007305756A (ja) * | 2006-05-11 | 2007-11-22 | Sumitomo Bakelite Co Ltd | 回路基板 |
| JP2010062516A (ja) * | 2008-09-04 | 2010-03-18 | Samsung Electro-Mechanics Co Ltd | マイクロストリップラインを備えた印刷回路基板、ストリップラインを備えた印刷回路基板、及びそれらの製造方法 |
| JP2010124217A (ja) * | 2008-11-19 | 2010-06-03 | Nec Corp | 高周波機能素子構造及び高周波機能部品 |
| JP2012094639A (ja) * | 2010-10-26 | 2012-05-17 | Kyocera Corp | 回路基板、電子部品収納用パッケージおよび電子装置 |
| JP2014165211A (ja) * | 2013-02-21 | 2014-09-08 | Fujitsu Ltd | 被測定用基板及び測定方法 |
| WO2015005028A1 (ja) * | 2013-07-09 | 2015-01-15 | 株式会社村田製作所 | 高周波伝送線路 |
| JP2017041790A (ja) * | 2015-08-20 | 2017-02-23 | 株式会社東芝 | 平面型アンテナ装置 |
| WO2017086100A1 (ja) * | 2015-11-20 | 2017-05-26 | 古野電気株式会社 | 多層基板及びレーダ装置 |
| CN112563237A (zh) * | 2020-12-07 | 2021-03-26 | 中国电子科技集团公司第四十三研究所 | 射频SiP陶瓷封装外壳及其制作方法 |
| WO2022186597A1 (ko) * | 2021-03-04 | 2022-09-09 | 삼성전자 주식회사 | 연성회로기판 및 이를 포함하는 전자 장치 |
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Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1331688A1 (en) * | 2002-01-29 | 2003-07-30 | Era Patents Limited | Waveguide |
| DE10206160A1 (de) * | 2002-02-14 | 2003-08-28 | Schleifring Und Appbau Gmbh | Vorrichtung zur Signalübertragung zwischen beweglichen Einheiten |
| US7372144B2 (en) * | 2003-03-05 | 2008-05-13 | Banpil Photonics, Inc. | High speed electronics interconnect and method of manufacture |
| KR20030074582A (ko) * | 2003-09-03 | 2003-09-19 | 학교법인 한국정보통신학원 | 초고주파 다층회로 구조 및 제작 방법 |
| US7026886B2 (en) * | 2003-10-09 | 2006-04-11 | National Chiao Tung University | Miniaturized microwave integrated circuit using complementary conducting surfaces |
| US7298234B2 (en) * | 2003-11-25 | 2007-11-20 | Banpil Photonics, Inc. | High speed electrical interconnects and method of manufacturing |
| JP2006073555A (ja) * | 2004-08-31 | 2006-03-16 | Hirose Electric Co Ltd | 伝送回路基板構造及び伝送回路基板そしてこれを有するコネクタ |
| US7663064B2 (en) * | 2004-09-25 | 2010-02-16 | Banpil Photonics, Inc. | High-speed flex printed circuit and method of manufacturing |
| US7889031B2 (en) * | 2004-11-24 | 2011-02-15 | Banpil Photonics, Inc. | High-speed electrical interconnects and method of manufacturing |
| KR100731544B1 (ko) * | 2006-04-13 | 2007-06-22 | 한국전자통신연구원 | 다층배선 코플래너 웨이브가이드 |
| JP4829028B2 (ja) * | 2006-07-31 | 2011-11-30 | 富士通株式会社 | 回路基板及び回路基板の製造方法 |
| KR100802358B1 (ko) * | 2006-08-22 | 2008-02-13 | 주식회사 이엠따블유안테나 | 전송선로 |
| KR100828948B1 (ko) * | 2006-10-30 | 2008-05-13 | 주식회사 이엠따블유안테나 | 인터디지털 커패시터, 인덕터, 및 이들을 이용한 전송 선로및 결합기 |
| KR100980678B1 (ko) * | 2008-10-15 | 2010-09-07 | 한국과학기술원 | 위상 천이기 |
| FR2951321B1 (fr) * | 2009-10-08 | 2012-03-16 | St Microelectronics Sa | Dispositif semi-conducteur comprenant un guide d'ondes electro-magnetiques |
| CN102378501B (zh) * | 2010-07-13 | 2013-06-26 | 富葵精密组件(深圳)有限公司 | 电路板制作方法 |
| RU2011140310A (ru) * | 2011-09-16 | 2013-04-10 | Конинклейке Филипс Электроникс Н.В. | Высокочастотная волоноводная структура |
| CN103733736B (zh) * | 2012-01-31 | 2016-01-20 | 株式会社村田制作所 | 高频信号传输线路及电子设备 |
| US9362606B2 (en) | 2013-08-23 | 2016-06-07 | International Business Machines Corporation | On-chip vertical three dimensional microstrip line with characteristic impedance tuning technique and design structures |
| TWI477209B (zh) * | 2014-04-08 | 2015-03-11 | Azotek Co Ltd | 複合基板 |
| JP6313124B2 (ja) * | 2014-05-30 | 2018-04-18 | 京セラ株式会社 | 配線基板 |
| US9537197B2 (en) * | 2014-12-03 | 2017-01-03 | Qualcomm Incorporated | Transmission line implementation in wafer-level packaging |
| EP3147994B1 (en) * | 2015-09-24 | 2019-04-03 | Gapwaves AB | Waveguides and transmission lines in gaps between parallel conducting surfaces |
| US10256550B2 (en) * | 2017-08-30 | 2019-04-09 | Ossia Inc. | Dynamic activation and deactivation of switches to close and open slots in a waveguide device |
| EP3888178A4 (en) * | 2018-11-30 | 2022-01-05 | Teleste Oyj | RF COMPONENT |
| CN114069182B (zh) * | 2021-12-13 | 2022-07-26 | 西安电子科技大学 | 多层介质集成槽波导传输线 |
| WO2023199658A1 (ja) * | 2022-04-11 | 2023-10-19 | 株式会社村田製作所 | 多層基板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703617B1 (en) * | 1994-09-22 | 2002-12-04 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
| JP3298604B2 (ja) | 1995-07-10 | 2002-07-02 | 日本電信電話株式会社 | コプレーナガイド伝送線路 |
| US5923234A (en) * | 1997-10-27 | 1999-07-13 | Lockheed Martin Corp. | Hermetic feedthrough using three-via transmission lines |
| US6178311B1 (en) * | 1998-03-02 | 2001-01-23 | Western Multiplex Corporation | Method and apparatus for isolating high frequency signals in a printed circuit board |
-
1999
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-
2000
- 2000-03-15 US US09/525,986 patent/US6518864B1/en not_active Expired - Lifetime
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096003A (ja) * | 2005-09-29 | 2007-04-12 | Sanyo Electric Co Ltd | 回路装置 |
| JP2007305756A (ja) * | 2006-05-11 | 2007-11-22 | Sumitomo Bakelite Co Ltd | 回路基板 |
| JP2010062516A (ja) * | 2008-09-04 | 2010-03-18 | Samsung Electro-Mechanics Co Ltd | マイクロストリップラインを備えた印刷回路基板、ストリップラインを備えた印刷回路基板、及びそれらの製造方法 |
| JP2010124217A (ja) * | 2008-11-19 | 2010-06-03 | Nec Corp | 高周波機能素子構造及び高周波機能部品 |
| JP2012094639A (ja) * | 2010-10-26 | 2012-05-17 | Kyocera Corp | 回路基板、電子部品収納用パッケージおよび電子装置 |
| JP2014165211A (ja) * | 2013-02-21 | 2014-09-08 | Fujitsu Ltd | 被測定用基板及び測定方法 |
| WO2015005028A1 (ja) * | 2013-07-09 | 2015-01-15 | 株式会社村田製作所 | 高周波伝送線路 |
| US9570786B2 (en) | 2013-07-09 | 2017-02-14 | Murata Manufacturing Co., Ltd. | High-frequency transmission line |
| JP2017041790A (ja) * | 2015-08-20 | 2017-02-23 | 株式会社東芝 | 平面型アンテナ装置 |
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| JPWO2017086100A1 (ja) * | 2015-11-20 | 2018-09-06 | 古野電気株式会社 | 多層基板及びレーダ装置 |
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| CN112563237A (zh) * | 2020-12-07 | 2021-03-26 | 中国电子科技集团公司第四十三研究所 | 射频SiP陶瓷封装外壳及其制作方法 |
| WO2022186597A1 (ko) * | 2021-03-04 | 2022-09-09 | 삼성전자 주식회사 | 연성회로기판 및 이를 포함하는 전자 장치 |
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