JP2000252440A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Abstract

(57)【要約】 【課題】 冒頭に言及した形式の半導体メモリ装置を改
善し、最小の必要面積で最大の電気的対称性およびジオ
メトリ的対称性を達成し、これにより縁部の素子（特に
ワード線）の不均一性の影響をビット線のクロスオーバ
領域またはツイスト領域で回避することである。 【解決手段】 ビット線ツイスト部を有さないビット線
には別の平面に通じるダミーコンタクトが設けられてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ワード線と、メモ
リセルフィールドの上方に接続されたビット線とを有し
ており、ビット線ツイスト部を有するビット線はビット
線ツイスト部を有さないビット線に並んで延在してお
り、ビット線ツイスト部を有するそれぞれのビット線対
は、ビット線対の一方のビット線を他方のビット線を介
してクロスオーバするためのコンタクトをビット線平面
とは異なる別の平面に有している、半導体メモリ装置に
関する。
【０００２】
【従来の技術】ビット線は周知のようにメモリセルフィ
ールドの上方で、ビット線ツイスト領域を有する部分と
ビット線ツイスト領域を有さない部分とを有するように
接続されている。ビット線ツイスト領域は、ツイスト部
を介して相互にクロスオーバしている２つのビット線が
容量的に対称に結合されて生じうる障害信号が相互に排
除される利点を有する。さらに折り返し形（“folde
d”）ビット線の場合には近接する線路の入力結合も排
除される。
【０００３】２つのビット線のツイスト領域におけるク
ロスオーバは、一方のビット線が間隔を置いて電気的に
絶縁された状態で他方のビット線の上方に接続されるこ
とを前提としている。これは例えば次のように行われ
る。すなわち一方のビット線が他方のビット線に対する
クロスオーバ領域でコンタクトによりワード線平面へ持
ち上げられており、そのためにこのクロスオーバ領域で
は前者のビット線がワード線平面に延在し、後者のビッ
ト線がビット線平面にとどまっている。
【０００４】隣接するビット線は相互にできる限り影響
がないようにしなければならない。すなわちこのような
隣接するビット線間の電気的な結合をできる限り低減し
なければならない。これは基本的には、ビット線を相互
に大きな間隔を置いてツイストおよびクロスオーバなし
に接続することによって行われる。ただしこの種の比較
的大きな間隔は不可避的にメモリセルフィールドに対す
る必要面積を著しく上昇させてしまう。
【０００５】大きな間隔を回避するために上述のツイス
ト領域が導入される。すなわちビット線を密に近接して
延在させ、その際に不可避的に容量結合に起因して生じ
る障害を相互にツイスト領域によって排除する。有利に
はその際に、対になったビット線の一方にツイスト部が
なく、他方にツイスト部を設けた半導体メモリ装置が使
用される。すなわち２本のビット線にツイスト領域が設
けられ、別の２本のビット線にはツイスト領域は設けら
れない。このようなビット線の構成により、１つ置きの
ビット線対にツイスト領域があるために容量結合の作用
が低減される点と、１つ置きのビット線対にクロスオー
バが必須となるために必要面積を低減したうえで回路構
造が簡単になる点との最適化が達成されることが判って
いる。
【０００６】このように構成された半導体メモリ装置の
欠点は、ワード線平面において個々のワード線が種々の
位置で異なる近接効果に遭遇することである。なぜなら
ツイスト領域を有するビット線対の領域でしかビット線
をコンタクトによってワード線平面内へ接続できないか
らである。この場合望ましくないことに、ワード線の種
々の不均一な影響がビット線のクロスオーバ領域で発生
する。
【０００７】
【発明が解決しようとする課題】したがって本発明の課
題は、冒頭に言及した形式の半導体メモリ装置を改善
し、最小の必要面積で最大の電気的対称性およびジオメ
トリ的対称性を達成し、これにより縁部の素子（特にワ
ード線）の不均一性の影響をビット線のクロスオーバ領
域またはツイスト領域で回避することである。
【０００８】
【課題を解決するための手段】この課題は、ビット線ツ
イスト部を有さないビット線には別の平面に通じるダミ
ーコンタクトが設けられている構成により解決される。
【０００９】
【発明の実施の形態】ここで前述の別の平面は有利には
ワード線平面である。ビット線はツイスト部のない領域
では約１５０ｎｍ〜２５０ｎｍ、有利には２００ｎｍ〜
２２５ｎｍの幅を有しており、ツイスト領域では薬２５
０ｎｍ〜３００ｎｍ、有利には３３０ｎｍの幅を有して
いる。ビット線またはビット線のコンタクトとビット線
との間隔は約１５０ｎｍ〜２００ｎｍである。
【００１０】ダミーコンタクトにより縁部素子は、ツイ
スト領域でビット線のコンタクトに接する別の平面にお
いて同じ電気的“条件”を有しており、これにより種々
の近接効果が回避される。
【００１１】このビット線は面積効率が高い場合にきわ
めて均一であり、かつ電気的およびジオメトリ的に一貫
して対称に接続することができる。これによりクロスオ
ーバ領域の縁部素子による問題が生じない。
【００１２】ビット線の下方に存在するメモリセルフィ
ールドはクロスオーバまたはツイストの領域で完全に均
一であり、この場合にも付加的な縁部領域は生じず、特
別な縁部素子は必要ない。ビット線を相互に密に接続す
ることによりさらに必要面積は所望に応じて小さく維持
される。
【００１３】
【実施例】以下に本発明を図に即して詳細に説明する。
【００１４】図１にはビット線ＢＬ１〜ＢＬ１０が示さ
れており、これらのビット線のうちビット線ＢＬ１、Ｂ
Ｌ２；ＢＬ５、ＢＬ６；ＢＬ９、ＢＬ１０はビット線ツ
イスト部を有するビット線であり、ビット線ＢＬ３、Ｂ
Ｌ４、ＢＬ７およびＢＬ８はビット線ツイスト部を有さ
ないビット線である。換言すれば、それぞれより高いレ
ベルに位置する図示のビット線平面とは異なる平面で、
ビット線ＢＬ２はビット線ＢＬ１にクロスオーバし、ビ
ット線ＢＬ５はビット線ＢＬ６にクロスオーバし、ビッ
ト線ＢＬ９はビット線ＢＬ１０にクロスオーバしてい
る。ビット線ＢＬ１、ＢＬ６、ＢＬ１０はツイスト領域
ないしクロスオーバ領域１でずれて接続されており、こ
れに対してビット線ＢＬ２（図１にはこのビット線の上
方の１／２の部分は示されていない）はコンタクト２に
より上方に位置する平面へ持ち上げられており、ビット
線ＢＬ５はコンタクト３、４により持ち上げられてお
り、ビット線ＢＬ９はコンタクト４、５により持ち上げ
られている。このためより高いレベルの平面のツイスト
領域１でビット線ＢＬ１、ＢＬ６、ＢＬ１０はクロスオ
ーバされている。
【００１５】より高いレベルの平面が拡大されて図２に
示されており、ここではワード線ＷＬ１〜ＷＬ５を有す
るワード線平面が示されている。ワード線ＷＬ１〜ＷＬ
５とビット線ＢＬ〜ＢＬ１０の交点の下方のメモリセル
フィールド７に例えばトランジスタとキャパシタとから
成るメモリセルフィールドが配置されているが、このこ
とは詳細には図示されていない。
【００１６】図２にはビット線ＢＬ２、ＢＬ５、ＢＬ９
がワード線平面に延在している様子が示されている。ビ
ット線ＢＬ５は例えば、高いレベルにあるワード線平面
で間隔を置いて斜めにビット線ＢＬ６の上方のツイスト
領域１内にコンタクト３により延在し、コンタクト４を
介して再び図１のビット線平面へ戻っている。同じこと
が例えばコンタクト５、６を有するビット線ＢＬ２、Ｂ
Ｌ９にも相当する。
【００１７】ワード線ＷＬ２はこのように不均一な“近
接性”を有する。すなわちこのワード線は図２の上方の
ビット線ＢＬ２のコンタクト、ビット線ＢＬ５のコンタ
クト３、およびビット線ＢＬ９のコンタクト５に接して
いる。これに対してこれらのコンタクトの中間スペース
には金属化部のないスペースが存在する。同じことがコ
ンタクト２、４、６の間にコンタクトのないゾーンを有
するワード線ＷＬ３にも相当する。
【００１８】ワード線ＷＬ２、ＷＬ３の近接領域におけ
る不均一性は不都合なことに半導体メモリ装置の電気特
性に影響を与える。同様にこの不均一な構成は製造に対
しても金属化部が不連続性を有するので不利である。
【００１９】このような不連続性ないし不均一性に起因
する近接効果を回避するために、本発明によれば、クロ
スオーバないしツイスト部を有さない直線形のビット線
ＢＬ３、ＢＬ４、ＢＬ７、ＢＬ８にもダミーコンタクト
８〜１１が設けられている。これらのダミーコンタクト
は、図１のビット線平面から図２の“上方へ”向かって
ワード線平面へ接続され、そこで終端しているコンタク
トである。このようにすればワード線ＷＬ２、ＷＬ３が
連続的で均一な近接性を示すことが保証され、上述の不
連続性が回避される。
【００２０】本発明によれば、ビット線の密度が高くて
必要面積が最小である場合にも、最大の電気的対称性お
よびジオメトリ的対称性が得られ、ビット線の下方に存
在するメモリセルフィールドがツイスト領域１において
完全に規則性を有する。このため付加的な縁部領域が発
生せず、特別な縁部素子を導入する必要もない。
【００２１】ワード線ＷＬ２、ＷＬ３の代わりに他の構
造体を設けることもできる点に留意されたい。この場合
にもこの構造体はコンタクト２、９、４、１１；８、
３、１０、５の均一性により最適に作用し、これにより
最大可能な対称性がもたらされる。
【００２２】ワード線、ビット線、およびコンタクトに
対して例えばアルミニウムまたは銅を材料として使用す
ることができる。ただしもちろん他の材料を使用するこ
ともできる。
【００２３】ビット線ＢＬ１〜ＢＬ１０はツイストのな
い領域では約１５０ｎｍ〜２５０ｎｍ、有利には約２０
０ｎｍ〜２２５ｎｍの幅を有しており、ツイスト領域１
では約２５０ｎｍ〜３５０ｎｍ、特に約３３０ｎｍの幅
を有している。コンタクト自体は約４００ｎｍの直径を
有しており、ビット線間の間隔は１５０ｎｍ〜２００ｎ
ｍの値である。
【図面の簡単な説明】
【図１】ビット線平面のツイスト部を有するビット線お
よびツイストを有さないビット線の平面図である。
【図２】ワード線平面のツイスト部を拡大した平面図で
ある。
【符号の説明】
ＢＬ１〜ＢＬ１０ ビット線 １ ツイスト部 ２〜６ コンタクト ７ メモリセルフィールド ８〜１１ ダミーコンタクト ＷＬ１〜ＷＬ５ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドミニク サヴィニャック ドイツ連邦共和国 イスマニング バーン ホーフシュトラーセ ２ (72)発明者 ヘルムート シュナイダー ドイツ連邦共和国 ミュンヘン ジークム ント−シャッキー−シュトラーセ 20

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ワード線（ＷＬ１〜ＷＬ５）と、メモリ
    セルフィールド（７）の上方に接続されたビット線（Ｂ
    Ｌ１〜ＢＬ１０）とを有しており、 ビット線ツイスト部を有するビット線（ＢＬ１、ＢＬ
    ５、ＢＬ６、ＢＬ９、ＢＬ１０）はビット線ツイスト部
    を有さないビット線（ＢＬ３、ＢＬ４、ＢＬ７、ＢＬ
    ８）に並んで延在しており、 ビット線ツイスト部を有するそれぞれのビット線対（Ｂ
    Ｌ１、ＢＬ２；ＢＬ５、ＢＬ６；ＢＬ９、ＢＬ１０）
    は、ビット線対の一方のビット線（ＢＬ１、ＢＬ６、Ｂ
    Ｌ１０）を他方のビット線（ＢＬ２、ＢＬ５、ＢＬ９）
    を介してクロスオーバするためのコンタクト（２、３、
    ４、５、６）をビット線平面（図１）とは異なる別の平
    面（図２）に有している、半導体メモリ装置において、 ビット線ツイスト部を有さないビット線（ＢＬ３、ＢＬ
    ４、ＢＬ７、ＢＬ８）には別の平面に通じるダミーコン
    タクト（８、９、１０、１１）が設けられている、こと
    を特徴とする半導体メモリ装置。
  2. 【請求項２】 前記別の平面はワード線平面である、請
    求項１記載の装置。
  3. 【請求項３】 ビット線（ＢＬ１〜ＢＬ１０）の幅はツ
    イスト部のない領域で約１５０ｎｍ〜約２５０ｎｍであ
    る、請求項１または２記載の装置。
  4. 【請求項４】 ビット線（ＢＬ１〜ＢＬ１０）の幅はツ
    イスト部のない領域で約２００ｍである、請求項３記載
    の装置。
  5. 【請求項５】 ビット線（ＢＬ１〜ＢＬ１０）の幅はツ
    イスト部の領域で約２５０ｎｍ〜約３５０ｎｍである、
    請求項１から４までのいずれか１項記載の装置。
  6. 【請求項６】 ビット線（ＢＬ１〜ＢＬ１０）の幅はツ
    イスト部の領域で約３３０ｎｍである、請求項５記載の
    装置。
  7. 【請求項７】 ビット線間の間隔は約１５０ｎｍ〜約１
    ８０ｎｍである、請求項１から６までのいずれか１項記
    載の装置。
  8. 【請求項８】 ビット線（ＢＬ１〜ＢＬ１０）、ワード
    線（ＷＬ１〜ＷＬ５）、およびコンタクト（２〜６、８
    〜１１）はアルミニウムまたは銅から成る、請求項１か
    ら７までのいずれか１項記載の装置。
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