JP2000244299A - スイッチ装置 - Google Patents
スイッチ装置Info
- Publication number
- JP2000244299A JP2000244299A JP11039854A JP3985499A JP2000244299A JP 2000244299 A JP2000244299 A JP 2000244299A JP 11039854 A JP11039854 A JP 11039854A JP 3985499 A JP3985499 A JP 3985499A JP 2000244299 A JP2000244299 A JP 2000244299A
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- mos transistor
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Abstract
(57)【要約】
【課題】 トンネル電流の発生を防止する。
【解決手段】 入力端子１に入力電圧が供給されると
き、第２の制御端子５にローレベルが供給され、ＭＯＳ
トランジスタＭ１とＭ２はオンし、コンデンサＣに入力
電圧の電荷を蓄積する。このとき、帰還回路３１は不動
作状態となっている。入力端子１に入力電圧が供給され
なくなった時、第２の制御端子５にハイレベルが供給さ
れ、ＭＯＳトランジスタＭ１とＭ２はオフし、帰還回路
３１は動作状態になる。この結果、 ＭＯＳトランジス
タＭ１およびＭ２のゲート、ソース、ドレイン電圧は、
帰還回路３１を介してほぼ同電位となり、トンネル電流
は発生しない。
き、第２の制御端子５にローレベルが供給され、ＭＯＳ
トランジスタＭ１とＭ２はオンし、コンデンサＣに入力
電圧の電荷を蓄積する。このとき、帰還回路３１は不動
作状態となっている。入力端子１に入力電圧が供給され
なくなった時、第２の制御端子５にハイレベルが供給さ
れ、ＭＯＳトランジスタＭ１とＭ２はオフし、帰還回路
３１は動作状態になる。この結果、 ＭＯＳトランジス
タＭ１およびＭ２のゲート、ソース、ドレイン電圧は、
帰還回路３１を介してほぼ同電位となり、トンネル電流
は発生しない。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に用いら
れるスイッチ装置、特にサンプルホールド回路などのス
イッチ装置に関する。
れるスイッチ装置、特にサンプルホールド回路などのス
イッチ装置に関する。
【０００２】
【従来の技術】図４に、従来のスイッチ装置の構成を示
す。
す。
【０００３】制御端子１０３にハイレベルの信号が供給
されると、ＭＯＳトランジスタＭ１およびＭ２はオン
し、コンデンサＣに入力端子１０１に供給される入力電
圧の電荷を蓄積する。
されると、ＭＯＳトランジスタＭ１およびＭ２はオン
し、コンデンサＣに入力端子１０１に供給される入力電
圧の電荷を蓄積する。
【０００４】制御端子１０３にローレベルの信号が供給
されると、ＭＯＳトランジスタＭ１およびＭ２はオフす
る。このとき入力端子１０１には、入力電圧は供給され
ない。そしてコンデンサＣは、蓄積した電荷を保持する
ことになっている。
されると、ＭＯＳトランジスタＭ１およびＭ２はオフす
る。このとき入力端子１０１には、入力電圧は供給され
ない。そしてコンデンサＣは、蓄積した電荷を保持する
ことになっている。
【０００５】
【発明が解決しようとする課題】ＭＯＳトランジスタＭ
１およびＭ２がオンからオフに変化すると、図５に示す
如く、ＰチャンネルのＭＯＳトランジスタＭ２のゲート
とソース間に逆バイアスがかかり、空乏層にかかる電界
が強くなって、ソースＳからバックゲートにトンネル電
流（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｌｅａｋ）が流れる。
このため、コンデンサＣに貯えられている電荷が減少す
るという欠点があった。
１およびＭ２がオンからオフに変化すると、図５に示す
如く、ＰチャンネルのＭＯＳトランジスタＭ２のゲート
とソース間に逆バイアスがかかり、空乏層にかかる電界
が強くなって、ソースＳからバックゲートにトンネル電
流（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｌｅａｋ）が流れる。
このため、コンデンサＣに貯えられている電荷が減少す
るという欠点があった。
【０００６】そこで本発明は、トンネル電流（Ｂａｎｄ
Ｔｏ Ｂａｎｄ Ｌｅａｋ）の発生を防止可能なスイ
ッチ装置を提供することを目的とする。
Ｔｏ Ｂａｎｄ Ｌｅａｋ）の発生を防止可能なスイ
ッチ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のスイッチ装置
は、第１の電極が入力端子に接続され、第２の電極が出
力端子に接続された第１のＭＯＳトランジスタと、第１
の電極が前記入力端子に接続され、第２の電極が前記出
力端子に接続された前記第１のＭＯＳトランジスタと異
なるチャンネルの第２のＭＯＳトランジスタと、前記第
１および第２のＭＯＳトランジスタの動作を制御するた
めに前記入力端子に接続された制御端子と、一方の端子
が前記第１のＭＯＳトランジスタのゲートに接続され、
他方の端子が第１の電圧源に接続された第１のスイッチ
回路と、一方の端子が前記第１のＭＯＳトランジスタの
ゲートに接続され、他方の端子が前記制御端子に接続さ
れた第２のスイッチ回路と、一方の端子が前記第２のＭ
ＯＳトランジスタのゲートに接続され、他方の端子が第
２の電圧源に接続された第３のスイッチ回路と、一方の
端子が前記第２のＭＯＳトランジスタのゲートに接続さ
れ、他方の端子が前記制御端子に接続された第４のスイ
ッチ回路と、前記出力端子に接続されたコンデンサと、
前記出力端子に接続され、前記第１および第２のＭＯＳ
トランジスタがオフの場合に動作する帰還回路を具備し
たことを特徴とする。
は、第１の電極が入力端子に接続され、第２の電極が出
力端子に接続された第１のＭＯＳトランジスタと、第１
の電極が前記入力端子に接続され、第２の電極が前記出
力端子に接続された前記第１のＭＯＳトランジスタと異
なるチャンネルの第２のＭＯＳトランジスタと、前記第
１および第２のＭＯＳトランジスタの動作を制御するた
めに前記入力端子に接続された制御端子と、一方の端子
が前記第１のＭＯＳトランジスタのゲートに接続され、
他方の端子が第１の電圧源に接続された第１のスイッチ
回路と、一方の端子が前記第１のＭＯＳトランジスタの
ゲートに接続され、他方の端子が前記制御端子に接続さ
れた第２のスイッチ回路と、一方の端子が前記第２のＭ
ＯＳトランジスタのゲートに接続され、他方の端子が第
２の電圧源に接続された第３のスイッチ回路と、一方の
端子が前記第２のＭＯＳトランジスタのゲートに接続さ
れ、他方の端子が前記制御端子に接続された第４のスイ
ッチ回路と、前記出力端子に接続されたコンデンサと、
前記出力端子に接続され、前記第１および第２のＭＯＳ
トランジスタがオフの場合に動作する帰還回路を具備し
たことを特徴とする。
【０００８】
【発明の実施の形態】図１に、本発明のスイッチ装置の
一実施の形態の構成を示す。
一実施の形態の構成を示す。
【０００９】ＮチャンネルのＭＯＳトランジスタＭ１の
例えばソースとＰチャンネルのＭＯＳトランジスタＭ２
の例えばソースが、入力端子１に接続されている。ＭＯ
ＳトランジスタＭ１およびＭ２のドレインが、出力端子
７に接続されている。このＭＯＳトランジスタＭ１およ
びＭ２で、入出力間スイッチ回路９を構成する。
例えばソースとＰチャンネルのＭＯＳトランジスタＭ２
の例えばソースが、入力端子１に接続されている。ＭＯ
ＳトランジスタＭ１およびＭ２のドレインが、出力端子
７に接続されている。このＭＯＳトランジスタＭ１およ
びＭ２で、入出力間スイッチ回路９を構成する。
【００１０】第１のスイッチ回路１１の一方の端子は、
ＭＯＳトランジスタＭ１のゲートに接続され、他方の端
子は、電圧源ＶＣＣ（第１の電圧源）に接続されてい
る。
ＭＯＳトランジスタＭ１のゲートに接続され、他方の端
子は、電圧源ＶＣＣ（第１の電圧源）に接続されてい
る。
【００１１】第２のスイッチ回路１３の一方の端子は、
ＭＯＳトランジスタＭ１のゲートに接続され、他方の端
子は、第１の制御端子３に接続されている。
ＭＯＳトランジスタＭ１のゲートに接続され、他方の端
子は、第１の制御端子３に接続されている。
【００１２】第３のスイッチ回路１５の一方の端子は、
ＭＯＳトランジスタＭ２のゲートに接続され、他方の端
子は、グランド（第２の電圧源）に接地されている。
ＭＯＳトランジスタＭ２のゲートに接続され、他方の端
子は、グランド（第２の電圧源）に接地されている。
【００１３】第４のスイッチ回路１７の一方の端子は、
ＭＯＳトランジスタＭ２のゲートに接続され、他方の端
子は、第１の接続端子に接続されている。
ＭＯＳトランジスタＭ２のゲートに接続され、他方の端
子は、第１の接続端子に接続されている。
【００１４】第１の制御端子３は、入力端子１に接続さ
れ、ＭＯＳトランジスタＭ１およびＭ２のオン、オフ動
作を制御するためのものである。
れ、ＭＯＳトランジスタＭ１およびＭ２のオン、オフ動
作を制御するためのものである。
【００１５】第２の制御端子５は、インバータ１９を介
して、第１および第３のスイッチ回路１１、１５の制御
端子に接続されている。更に第２の制御端子５は、直列
接続されたインバータ１９および２１を介して、第２お
よび第４のスイッチ回路１３、１７の制御端子に接続さ
れている。
して、第１および第３のスイッチ回路１１、１５の制御
端子に接続されている。更に第２の制御端子５は、直列
接続されたインバータ１９および２１を介して、第２お
よび第４のスイッチ回路１３、１７の制御端子に接続さ
れている。
【００１６】出力端子７とグランドの間には、コンデン
サＣが接続されている。出力端子７に、帰還回路３１が
接続されている。帰還回路３１は、ＭＯＳトランジスタ
Ｍ１およびＭ２がオフのとき、動作状態になり、コンデ
ンサＣと入力端子１を接続する。帰還回路３１の出力
が、スイッチ装置の出力となる。
サＣが接続されている。出力端子７に、帰還回路３１が
接続されている。帰還回路３１は、ＭＯＳトランジスタ
Ｍ１およびＭ２がオフのとき、動作状態になり、コンデ
ンサＣと入力端子１を接続する。帰還回路３１の出力
が、スイッチ装置の出力となる。
【００１７】なお第１乃至第４のスイッチ回路１１乃至
１７の一回路図を、図２（ａ）乃至図２（ｄ）に示す。
また帰還回路３１の一回路図を、図３に示す。
１７の一回路図を、図２（ａ）乃至図２（ｄ）に示す。
また帰還回路３１の一回路図を、図３に示す。
【００１８】次に、スイッチ装置の動作を説明する。
【００１９】入力端子１に入力電圧が供給されるとき、
第２の制御端子５に、ローレベルの信号が供給される。
このとき、第１と第３のスイッチ回路１１、１５がオン
となり、第２と第４のスイッチ回路１３、１７がオフと
なる。
第２の制御端子５に、ローレベルの信号が供給される。
このとき、第１と第３のスイッチ回路１１、１５がオン
となり、第２と第４のスイッチ回路１３、１７がオフと
なる。
【００２０】この結果、ＭＯＳトランジスタＭ１のゲー
ト電圧は、電源電圧ＶＣＣとなり、ＭＯＳトランジスタ
Ｍ２のゲート電圧は、グランド電圧となり、ＭＯＳトラ
ンジスタＭ１およびＭ２は、オンする。これにより、コ
ンデンサＣに入力端子１に供給される入力電圧の電荷を
蓄積する。このとき、帰還回路３１は、不動作状態であ
る（図３のスイッチ回路はオフ）。
ト電圧は、電源電圧ＶＣＣとなり、ＭＯＳトランジスタ
Ｍ２のゲート電圧は、グランド電圧となり、ＭＯＳトラ
ンジスタＭ１およびＭ２は、オンする。これにより、コ
ンデンサＣに入力端子１に供給される入力電圧の電荷を
蓄積する。このとき、帰還回路３１は、不動作状態であ
る（図３のスイッチ回路はオフ）。
【００２１】入力端子１に入力電圧が供給されなくなっ
たとき、第２の制御端子５に、ハイレベルの信号が供給
される。このとき、第１と第３のスイッチ回路１１、１
５がオフとなり、第２と第４のスイッチ回路１３、１７
がオンとなる。このとき、帰還回路３１は、動作状態と
なっている（図３のスイッチ回路はオン）。
たとき、第２の制御端子５に、ハイレベルの信号が供給
される。このとき、第１と第３のスイッチ回路１１、１
５がオフとなり、第２と第４のスイッチ回路１３、１７
がオンとなる。このとき、帰還回路３１は、動作状態と
なっている（図３のスイッチ回路はオン）。
【００２２】この結果、ＭＯＳトランジスタＭ１および
Ｍ２のゲート、ソース、ドレイン電圧は、帰還回路３１
を介してほぼ同電位となり、トンネル電流は発生しな
い。
Ｍ２のゲート、ソース、ドレイン電圧は、帰還回路３１
を介してほぼ同電位となり、トンネル電流は発生しな
い。
【００２３】
【発明の効果】以上本発明のスイッチ装置によれば、ト
ンネル電流（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｌｅａｋ）を
発生しない。
ンネル電流（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｌｅａｋ）を
発生しない。
【図１】本発明のスイッチ装置の一実施の形態を構成を
示す図である。
示す図である。
【図２】図１の第１乃至第４のスイッチ回路１１乃至１
７の一回路図である。
７の一回路図である。
【図３】図１の帰還回路３１の一回路図である。
【図４】従来のスイッチ装置の構成を示す図である。
【図５】図４のＰチャンネルのＭＯＳトランジスタＭ２
に、トンネル電流が流れる状態を示す図である。
に、トンネル電流が流れる状態を示す図である。
Ｍ１・・・ＮチャンネルのＭＯＳトランジスタ、Ｍ２・
・・ＰチャンネルのＭＯＳトランジスタ、９・・・入出
力間スイッチ回路、１１・・・第１のスイッチ回路、１
３・・・第２のスイッチ回路、１５・・・第３のスイッ
チ回路、１７・・・第４のスイッチ回路、Ｃ・・・コン
デンサ、３１・・・帰還回路。
・・ＰチャンネルのＭＯＳトランジスタ、９・・・入出
力間スイッチ回路、１１・・・第１のスイッチ回路、１
３・・・第２のスイッチ回路、１５・・・第３のスイッ
チ回路、１７・・・第４のスイッチ回路、Ｃ・・・コン
デンサ、３１・・・帰還回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八馬 雅之 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5J055 AX28 AX56 BX17 DX13 DX14 DX22 DX42 DX55 DX73 DX83 EY10 EY21 EZ07 EZ09 EZ12 FX01 FX07 GX01
Claims (2)
- 【請求項１】 第１の電極が入力端子に接続され、第２
の電極が出力端子に接続された第１のＭＯＳトランジス
タと、 第１の電極が前記入力端子に接続され、第２の電極が前
記出力端子に接続された前記第１のＭＯＳトランジスタ
と異なるチャンネルの第２のＭＯＳトランジスタと、 前記第１および第２のＭＯＳトランジスタの動作を制御
するために前記入力端子に接続された制御端子と、 一方の端子が前記第１のＭＯＳトランジスタのゲートに
接続され、他方の端子が第１の電圧源に接続された第１
のスイッチ回路と、 一方の端子が前記第１のＭＯＳトランジスタのゲートに
接続され、他方の端子が前記制御端子に接続された第２
のスイッチ回路と、 一方の端子が前記第２のＭＯＳトランジスタのゲートに
接続され、他方の端子が第２の電圧源に接続された第３
のスイッチ回路と、 一方の端子が前記第２のＭＯＳトランジスタのゲートに
接続され、他方の端子が前記制御端子に接続された第４
のスイッチ回路と、 前記出力端子に接続されたコンデンサと、 前記出力端子に接続され、前記第１および第２のＭＯＳ
トランジスタがオフの場合に動作する帰還回路を具備し
たことを特徴とするスイッチ装置。 - 【請求項２】 前記第１および第３のスイッチ回路が同
時にオンしたとき、前記第２および第４のスイッチ回路
が同時にオフし、前記第１および第３のスイッチ回路が
同時にオフしたとき、前記第２および第４のスイッチ回
路が同時にオンすることを特徴とする請求項１に記載の
スイッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03985499A JP3764597B2 (ja) | 1999-02-18 | 1999-02-18 | スイッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03985499A JP3764597B2 (ja) | 1999-02-18 | 1999-02-18 | スイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000244299A true JP2000244299A (ja) | 2000-09-08 |
| JP3764597B2 JP3764597B2 (ja) | 2006-04-12 |
Family
ID=12564566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03985499A Expired - Fee Related JP3764597B2 (ja) | 1999-02-18 | 1999-02-18 | スイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3764597B2 (ja) |
-
1999
- 1999-02-18 JP JP03985499A patent/JP3764597B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3764597B2 (ja) | 2006-04-12 |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
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