JP2000236455A - 信号処理回路および信号処理システム - Google Patents
信号処理回路および信号処理システムInfo
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- JP2000236455A JP2000236455A JP11037327A JP3732799A JP2000236455A JP 2000236455 A JP2000236455 A JP 2000236455A JP 11037327 A JP11037327 A JP 11037327A JP 3732799 A JP3732799 A JP 3732799A JP 2000236455 A JP2000236455 A JP 2000236455A
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Abstract
に、安定した動作を行うことができる信号処理装置を提
供する。 【解決手段】 垂直同期信号VSync1 にパルスが発
生したタイミングを検出し、前記検出されたタイミング
を基準として、ピクセルクロック信号S234を用いて
感応期間を特定し、前記検出されたタイミングを基準と
してリセット信号S233を出力し、垂直同期信号VS
ync2 にパルスを発生させた後に、前記検出されたタ
イミングが前記感応期間内にあるか否かを判断し、前記
感応期間内にあると判断した場合に、リセット信号S2
33を出力して前記検出されたタイミングを基準として
垂直同期信号VSync2 にパルスを発生し、前記感応
期間内にないと判断した場合に、ピクセルクロック信号
S234に基づいて決定されたタイミングでリセット信
号S233を出力して垂直同期信号VSync2 にパル
スを発生させる感応期間識別回路233を有する。
Description
と同期して動作する際に、安定した動作を行うことがで
きる信号処理装置および信号処理システムに関する。
用した種々のゲーム機の開発が活発に行われている。こ
のようなゲーム機では、例えば、ユーザによる入力手段
の操作を反映させてグラフィック処理を行って表示デー
タを生成し、当該表示データに応じた画像をディスプレ
イに表示する。ところで、複数のゲーム機を相互に接続
した状態で、複数のユーザがこれら複数のゲーム機をそ
れぞれ操作して対戦型のゲームを行うことがある。この
場合には、一のユーザによる一のゲーム機の操作内容を
他のゲーム機に与えて、当該操作内容を反映した同期し
た画像を各ゲーム機のディスプレイに表示する必要があ
る。
におけるゲーム機相互間で入出力される信号を説明する
ための図である。図10に示すように、ゲーム機である
マスタシステム1001 は、第1のユーザの操作に応じ
た操作信号S1011 と、PLL(Phase Locked Loop)
回路1031 を用いて生成した水平同期信号HSync
1 および垂直同期信号VSync1 と、第2のユーザに
よる操作を反映して生成されたモニタ表示信号S102
2とを用いてモニタ表示信号S1021 を生成し、モニ
タ表示信号S1021 を第1のディスプレイに出力す
る。また、マスタシステム1001 は、水平同期信号H
Sync1 および垂直同期信号VSync1 をスレーブ
システム1002 に出力する。
ム1002 は、マスタシステム1001 から入力した水
平同期信号HSync1 および垂直同期信号VSync
1 をPLL回路1032 で位相同期させて水平同期信号
HSync2 および垂直同期信号VSync2 を生成す
る。また、スレーブシステム1002 は、当該生成した
水平同期信号HSync2および垂直同期信号VSyn
c2 と、第2のユーザによる操作に応じた操作信号S1
012 と、第1のユーザによる操作を反映して生成され
たモニタ表示信号S1021 とを用いてモニタ表示信号
S1022 を生成し、これを第2のディスプレイおよび
マスタシステム1001 に出力する。これにより、マス
タシステム1001 から出力されたモニタ表示信号S1
021 に応じた第1のディスプレイの画像と、スレーブ
システム1002 から出力されたモニタ表示信号S10
22 に応じた第2のディスプレイの画像とを同期させる
ことができる。
た図10に示すシステムでは、スレーブシステム100
2 において、マスタシステム1001 から入力した水平
同期信号HSync1 および垂直同期信号VSync1
をPLL回路1032 で位相同期させてピクセルクロッ
ク信号、水平同期信号HSync2 および垂直同期信号
VSync2 を生成するため、例えばノイズなどの影響
で、マスタシステム1001 が暴走すると、スレーブシ
ステム1002 も暴走してしまい、正常な動作に復帰す
ることが困難になる。
れ、他の信号処理装置と同期して動作する場合に、安定
した動作を行うことができる信号処理装置と、当該信号
処理装置を用いた信号処理システムを提供することを目
的とする。
決し、上述した目的を達成するために、本発明の第1の
観点の信号処理装置は、クロック信号を生成するクロッ
ク信号生成回路と、第1の同期信号が第1のレベルから
第2のレベルに切り換わったタイミングを検出する検出
回路と、前記検出回路で前記検出されたタイミングを基
準として、前記第1の同期信号が前記第1のレベルから
前記第2のレベルに切り換わるタイミングが正常である
と認められる期間を規定する感応期間を特定する感応期
間特定回路と、前記検出回路で前記検出されたタイミン
グが前記感応期間内にあるか否かを判断し、前記感応期
間内にあると判断した場合に、前記前記検出回路で前記
検出されたタイミングを基準として前記第2の同期信号
のレベルを切り換え、前記感応期間内にないと判断した
場合に、前記クロック信号に基づいて決定されたタイミ
ングで前記第2の同期信号のレベルを切り換える同期信
号生成回路とを有する。
第1の同期信号のレベルが正常に切り換わっている場合
に、同期信号生成回路において、検出回路で検出された
前記第1の同期信号の切り換わりのタイミングが感応期
間内にあると判断され、前記検出されたタイミングを基
準として前記第2の同期信号のレベルが切り換えられ
る。すなわち、第1の同期信号と第2の同期信号とが正
確に同期する。また、第1の同期信号のレベルが正常に
切り換わっていない場合(第1の同期信号を生成する装
置が暴走している場合など)には、同期信号生成回路に
おいて、検出回路で検出された前記第1の同期信号のレ
ベルの切り換わりのタイミングが感応期間内にないと判
断され、当該信号処理装置のクロック信号生成回路で生
成されたクロック信号に基づいて決定されたタイミング
で前記第2の同期信号のレベルが切り換えられる。すな
わち、第2の同期信号は、第1の同期信号には同期せ
ず、信号処理装置の内部でレベルが切り換えられる。
は、表示信号に含まれる垂直同期信号を生成する際に用
いられる信号処理装置であって、クロック信号を生成す
るクロック信号生成回路と、第1の垂直同期信号が第1
のレベルから第2のレベルに切り換わったタイミングを
検出する検出回路と、前記検出回路で前記検出されたタ
イミングを基準として、前記第1の垂直同期信号が前記
第1のレベルから前記第2のレベルに切り換わるタイミ
ングが正常であると認められる期間を規定する感応期間
を特定する感応期間特定回路と、前記検出回路で前記検
出されたタイミングが前記感応期間内にあるか否かを判
断し、前記感応期間内にあると判断した場合に、前記前
記検出回路で前記検出されたタイミングを基準として前
記第2の垂直同期信号のレベルを切り換え、前記感応期
間内にないと判断した場合に、前記クロック信号に基づ
いて決定されたタイミングで前記第2の垂直同期信号の
レベルを切り換える同期信号生成回路とを有する。
テムは、第1の同期信号を生成し、リセット動作指示信
号によってリセット動作が指示された場合にリセット動
作を行う第1の信号処理装置と、前記第1の信号処理装
置と同期して動作する第2の信号処理装置とを有し、前
記第2の信号処理装置は、クロック信号を生成するクロ
ック信号生成回路と、第1の同期信号が第1のレベルか
ら第2のレベルに切り換わったタイミングを検出する検
出回路と、前記検出回路で前記検出されたタイミングを
基準として、前記第1の同期信号が前記第1のレベルか
ら前記第2のレベルに切り換わるタイミングが正常であ
ると認められる期間を規定する感応期間を特定する感応
期間特定回路と、前記検出回路で前記検出されたタイミ
ングが前記感応期間内にあるか否かを判断し、前記感応
期間内にあると判断した場合に、前記前記検出回路で前
記検出されたタイミングを基準として前記第2の同期信
号のレベルを切り換え、前記感応期間内にないと判断し
た場合に、前記クロック信号に基づいて決定されたタイ
ミングで前記第2の同期信号のレベルを切り換え、前記
リセット動作指示信号を前記第1の信号処理装置に出力
する同期信号生成回路とを有する。
テムは、第1の垂直同期信号を生成し、リセット動作指
示信号によってリセット動作が指示された場合にリセッ
ト動作を行う第1の信号処理装置と、前記第1の信号処
理装置と同期して動作する第2の信号処理装置とを有
し、前記第2の信号処理装置は、クロック信号を生成す
るクロック信号生成回路と、第1の垂直同期信号が第1
のレベルから第2のレベルに切り換わったタイミングを
検出する検出回路と、前記検出回路で前記検出されたタ
イミングを基準として、前記第1の垂直同期信号が前記
第1のレベルから前記第2のレベルに切り換わるタイミ
ングが正常であると認められる期間を規定する感応期間
を特定する感応期間特定回路と、前記検出回路で前記検
出されたタイミングが前記感応期間内にあるか否かを判
断し、前記感応期間内にあると判断した場合に、前記前
記検出回路で前記検出されたタイミングを基準として前
記第2の垂直同期信号のレベルを切り換え、前記感応期
間内にないと判断した場合に、前記クロック信号に基づ
いて決定されたタイミングで前記第2の垂直同期信号の
レベルを切り換え、前記リセット動作指示信号を前記第
1の信号処理装置に出力する同期信号生成回路とを有す
る。
説明する。第1実施形態 図1は、本実施形態の対戦型のゲームシステム201の
構成図である。図1に示すように、ゲームシステム20
1は、マスタシステム210(本発明の第1の信号処理
装置)とスレーブシステム220(本発明の第2の信号
処理装置)とを接続した構成をしている。すなわち、マ
スタシステム210が生成した垂直同期信号VSync
1 (本発明の第1の同期信号および第1の垂直同期信
号)およびフィールド信号Field1 がスレーブシス
テム220に出力され、スレーブシステム220におい
て、外部同期自走モードおよび感応窓同期モードのうち
選択されたモードに基づいて、所定の条件の下、垂直同
期信号VSync1 およびフィールド信号Field1
を用いてコンポジット同期信号CSync2 、垂直同期
信号VSync2 (本発明の第2の同期信号および第2
の垂直同期信号)、水平同期信号HSync2およびフ
ィールド信号Field2 が生成される。このとき、ス
レーブシステム220は、感応窓同期モードでは、感応
期間内に垂直同期信号VSync1 にパルスが発生しな
い場合には、内部のピクセルクロック信号に基づいて垂
直同期信号VSync2 にパルスを発生させる。
ブシステム220の構成について詳細に説明する。 〔マスタシステム210〕図2は、マスタシステム21
0の構成図である。図2に示すように、マスタシステム
210は、画像処理回路250、同期信号生成回路25
1およびピクセルクロック信号生成回路252を有す
る。画像処理回路250は、ピクセルクロック信号生成
回路252からのピクセルクロック信号S252を基準
として動作する。画像処理回路250は、第1のユーザ
による図示しない第1の操作手段の操作内容に応じた操
作信号S2111 と、スレーブシステム220から入力
したモニタ表示信号S2122 と、同期信号生成回路2
51からのコンポジット同期信号CSync1 、垂直同
期信号VSync1 、水平同期信号HSync1 および
フィールド信号Field1 とに基づいて、第1のユー
ザによる第1の操作手段の操作内容および第2のユーザ
による第2の操作手段の操作内容の双方を反映したモニ
タ表示信号S2121 を生成する。また、画像処理回路
250は、図1に示すスレーブシステム220から入力
したエラーフラグ信号S240がローレベルからハイレ
ベンルに切り換わると、リセット動作を行う。
ック信号生成回路252から入力したピクセルクロック
信号S252を用いて、コンポジット同期信号CSyn
c1、垂直同期信号VSync1 、水平同期信号HSy
nc1 およびフィールド信号Field1 を生成する。
また、同期信号生成回路251は、図1に示すスレーブ
システム220から入力したエラーフラグ信号S240
がローレベルからハイレベンルに切り換わると、リセッ
ト動作を行う。
例えば、発振回路およびPLL回路を有し、発振回路で
生成した原発振信号をPLL回路で所定の位相に位相同
期させてピクセルクロック信号S252を生成する。
ーブシステム220の構成図である。図3に示すよう
に、スレーブシステム220は、画像処理回路230、
同期信号生成回路231、外部信号識別回路232、感
応期間識別回路233およびピクセルクロック信号生成
回路234(本発明のクロック信号生成回路)を有す
る。ここで、本発明の検出回路および感応期間特定回路
は感応期間識別回路233によって実現されている。ま
た、本発明の同期信号生成回路は、感応期間識別回路2
33および同期信号生成回路231によって実現されて
いる。画像処理回路230は、ピクセルクロック信号生
成回路234からのピクセルクロック信号S234を基
準として動作する。また、画像処理回路230は、第2
のユーザによる図示しない第2の操作手段の操作内容に
応じた操作信号S2121 と、マスタシステム210か
ら入力したモニタ表示信号S2121 と、同期信号生成
回路231からのコンポジット同期信号CSync2 、
垂直同期信号VSync2 、水平同期信号HSync2
およびフィールド信号Field2 とに基づいて、第1
のユーザによる第1の操作手段の操作内容および第2の
ユーザによる第2の操作手段の操作内容の双方を反映し
たモニタ表示信号S2122 を生成する。
ック信号生成回路234から入力したピクセルクロック
信号S234を用いて、コンポジット同期信号CSyn
c2、垂直同期信号VSync2 、水平同期信号HSy
nc2 およびフィールド信号Field2 を生成する。
同期信号生成回路231は、感応期間識別回路233か
ら、リセット信号S233を入力すると、当該リセット
信号S233に応じて、垂直同期信号VSync1 に含
まれるパルスに追従して一定期間ローレベルとなるパル
スを垂直同期信号VSync2 に発生させる。
例えば、発振回路およびPLL回路を有し、発振回路で
生成した原発振信号をPLL回路で所定の位相に位相同
期させてピクセルクロック信号S234を生成する。
ム210から入力したフィールド信号Feild1 に基
づいて、マスタシステム210から入力した垂直同期信
号VSync1 に含まれるローレベルのパルスが奇数フ
ィールドおよび偶数フィールドのいずれのフィールドに
対応するものであるかを判断し、当該判断結果を示すフ
ィールド識別信号S232と、マスタシステム210か
ら入力した垂直同期信号VSync1 とを感応期間識別
回路233に出力する。
信号S213がローレベルからハイレベルになると、感
応窓同期モードおよび外部同期自走モードのうち外部同
期モード信号S214で特定されたモードで、ピクセル
クロック信号S234を基準として動作して、リセット
信号S233およびエラーフラグ信号S240を生成す
る。先ず、感応期間識別回路233の感応窓同期モード
における動作について説明する。図4は感応期間識別回
路233の感応窓同期モードにおける動作のフローチャ
ート、図5は感応期間内にVSync1 にパルスが存在
する場合における図3に示す一部の信号の波形図、図6
は感応期間内にVSync1 にパルスが存在しない場合
における図3に示す一部の信号の波形図である。 ステップS1:感応期間識別回路233は、図5(A)
および図6(A)に示すように、タイミングt1 で、外
部同期指示信号S213がローレベルからハイレベルに
切り換わったことを検出するとステップS2の処理を実
行する。
は、図5(D)および図6(D)に示すように、外部同
期指示信号S213がローレベルからハイレベルに切り
換わったタイミングt1 で、エラーフラグ信号S240
をローレベルからハイレベルに切り換える。これによ
り、図2に示す画像処理回路250および同期信号生成
回路251がリセット動作を行う。
233は、タイミングt2 で、図5(B)および図6
(B)に示す垂直同期信号VSync1 が最初にハイレ
ベルからローレベルに切り換わったことを検出すると、
リセット信号S233を同期信号生成回路231に出力
する。
は、リセット信号S233に基づいて、図5(C)およ
び図6(C)に示すように、垂直同期信号VSync2
をタイミングt3 でローレベルにした後に、タイミング
t5 でハイレベルに切り換える。
は、図5(D)および図6(D)に示すように、エラー
フラグ信号S240を、タイミングt3 で、ハイレベル
からローレベルに切り換える。
は、ピクセルクロック信号生成回路234からのピクセ
ルクロック信号S234に基づいて、垂直同期信号VS
ync1 のパルスを前回検出したタイミングを基準とし
て、次に垂直同期信号VSync2 にパルスが発生すべ
き期間である感応期間を特定する。このとき、垂直同期
信号VSync2 にパルスが発生するタイミングは当該
パルスに続くフィールドが偶数フィールドおよび奇数フ
ィールドの何れであるかによって水平同期期間の1/2
だけずれるため、外部信号識別回路232からのフィー
ルド識別信号S232に基づいて、次に発生するパルス
に続くフィールドが偶数フィールドおよび奇数フィール
ドの何れであるかを判断し、当該判断結果に基づいて、
同期信号生成回路231からの水平同期信号HSync
2 を用いて感応期間の中心を特定する。また、感応期間
の長さは、図1に示すマスタシステム210とスレーブ
システム220との間で許容される同期ずれの時間に応
じて決定される。なお、本実施形態では、例えば、図5
および図6に示すように、例えば、タイミングt6 〜t
9 の間が感応期間とされる。
は、外部信号識別回路232から入力した垂直同期信号
VSync1 のパルスが感応期間内に存在するか否かを
判断し、図5(C)に示すように感応期間内にパルスが
存在する場合にはステップS8の処理を実行し、図6
(C)に示すように感応期間内にパルスが存在しない場
合にはステップS9の処理を実行する。ここで、ステッ
プS9が実行されるのは、例えばマスタシステム210
が暴走し、垂直同期信号VSync1 に適切なタイミン
グでパルスが発生していない場合である。
は、例えば図5(B)に示す垂直同期信号VSync1
の立ち下がりのタイミングt7 で、リセット信号S23
3を同期信号生成回路231に出力する。これにより、
同期信号生成回路231において、図5(C)に示すよ
うに、タイミングt8 で、垂直同期信号VSync2 に
パルスを発生する。感応期間識別回路233は、次に、
ステップS6の処理を繰り返す。
は、ピクセルクロック信号生成回路234からのピクセ
ルクロック信号S234に基づいて、垂直同期信号VS
ync2 (あるいは垂直同期信号VSync1 )に前回
パルスが発生したタイミングを基準として、図6(C)
に示すように、次に垂直同期信号VSync2 にパルス
が発生すべきタイミングt10にパルスを発生させるよう
に、リセット信号S233を同期信号生成回路231に
出力する。これにより、同期信号生成回路231におい
て、図6(C)に示すように、タイミングt10で、垂直
同期信号VSync2 にパルスを発生する。
は、図6(D)に示すように、感応期間が終了するタイ
ミングt9 で、エラーフラグ信号S240をローレベル
からハイレベルに切り換える。これにより、図2に示す
マスタシステム210の画像処理回路250は、リセッ
ト動作を行う。感応期間識別回路233は、次に、ステ
ップS6の処理を繰り返す。
自走モードにおける動作について説明する。図7は感応
期間識別回路233の外部同期自走モードにおける動作
のフローチャート、図8は外部同期自走モードにおける
図3に示す一部の信号の波形図である。感応期間識別回
路233は、外部同期自走モードにおいて、垂直同期信
号VSync1 が最初にハイレベルからローレベルに切
り換わったタイミングを基準として、同期信号生成回路
231から出力される垂直同期信号VSync2 にパル
スを発生させ、以後、ピクセルクロック信号234を基
準としてカウントを行って垂直同期信号VSync2 に
パルスを発生させる。
は、図8(A)に示すように、タイミングt1 で、外部
同期指示信号S213がローレベルからハイレベルに切
り換わったことを検出するとステップS22の処理を実
行する。
は、図8(A)に示すように、外部同期指示信号S21
3がローレベルからハイレベルに切り換わったタイミン
グt1 で、エラーフラグ信号S240をローレベルから
ハイレベルに切り換える。
路233は、タイミングt2 で、図8(B)に示す垂直
同期信号VSync1 が最初にハイレベルからローレベ
ルに切り換わったことを検出すると、リセット信号S2
33を同期信号生成回路231に出力する。
は、リセット信号S233に基づいて、図8(C)に示
すように、垂直同期信号VSync2 をタイミングt3
でローレベルにした後に、タイミングt5 でハイレベル
に切り換える。
は、図8(D)に示すように、エラーフラグ信号S24
0を、タイミングt3 で、ハイレベルからローレベルに
切り換える。
は、以後、ピクセルクロック信号生成回路234からの
ピクセルクロック信号S234に基づいて、図8(C)
に示すように、次に垂直同期信号VSync2 にパルス
が発生すべき例えばタイミングt11でパルスを発生する
ように、リセット信号S233を同期信号生成回路23
1に出力する。
動作について説明する。先ず、スレーブシステム220
の電源が投入されると、スレーブシステム220内で外
部同期信号S213および外部同期モード信号S214
が自動的に生成され、これらが図3に示す感応期間識別
回路233に供給される。また、第1のユーザによる第
1の操作手段の操作に応じた操作信号S2111がマス
タシステム210に供給されると共に、第2のユーザに
よる第2の操作手段の操作に応じた操作信号S2112
がスレーブシステム220に供給される。
画像処理回路250がピクセルクロック信号S252に
基づいて動作し、画像処理回路250において、操作信
号S2111 と、スレーブシステム220からのモニタ
表示信号S2122 と、同期信号生成回路251からの
コンポジット同期信号CSync1 、垂直同期信号VS
ync1 、水平同期信号HSync1 およびフィールド
信号Field1 とに基づいて、モニタ表示信号S21
21 が生成される。モニタ表示信号S2121は第1の
ディスプレイに出力され、モニタ表示信号S2121 に
応じた画像が第1のディスプレイに表示される。
行して、スレーブシステム220の図3に示す画像処理
回路230がピクセルクロック信号S234に基づいて
動作し、画像処理回路230において、操作信号S21
12 と、マスタシステム210からのモニタ表示信号S
2121 と、同期信号生成回路231からのコンポジッ
ト同期信号CSync2 、垂直同期信号VSync2 、
水平同期信号HSync2 およびフィールド信号Fie
ld2 とに基づいて、モニタ表示信号S2122 が生成
される。モニタ表示信号S2122 は第2のディスプレ
イに出力され、モニタ表示信号S2122 に応じた画像
が第2のディスプレイに表示される。
垂直同期信号VSync2 は、感応期間識別回路233
によって、前述した図4に示した処理に基づいて生成さ
れたリセット信号S233を用いて生成される。そのた
め、マスタシステム210の動作が何らかの理由で暴走
した場合には、図6(B)に示すように、感応期間識別
回路233において、感応期間内に、垂直同期信号VS
ync1 のパルスが検出されないため、感応期間識別回
路233から同期信号生成回路231にリセット信号S
233は出力されず、同期信号生成回路231におい
て、ピクセルクロック信号S234に基づいて、図6
(C)に示すように、垂直同期信号VSync2 にパル
スが発生する。これにより、スレーブシステム220に
おける動作が暴走してしまうことを回避できる。また、
図6(D)に示すように、タイミングt9 で、エラーフ
ラグ信号S240がローレベルからハイレベルに立ち上
がる。これにより、暴走している図2に示す画像処理回
路250および同期信号生成回路251の動作をリセッ
トできる。
しているときには、図5(B)に示すように、感応期間
識別回路233において、感応期間内に、垂直同期信号
VSync1 のパルスが検出されるため、感応期間識別
回路233から同期信号生成回路231にリセット信号
S233が出力され、同期信号生成回路231におい
て、図5(C)に示すように、垂直同期信号VSync
1 のパルスに同期したタイミングのパルスが垂直同期信
号VSync2 に発生する。これにより、モニタ表示信
号S2121 に応じた第1のディスプレイの画像と、モ
ニタ表示信号S2122 に応じた第2のディスプレイの
画像とを同期させることができる。
1では、感応期間識別回路233が感応窓同期モードで
動作しているときに、垂直同期信号VSync1 に正常
なタイミングでパルスが発生している場合(マスタシス
テム210が正常に動作している場合)には、当該パル
スに同期したパルスを垂直同期信号VSync2 に発生
させ、垂直同期信号VSync1 に正常なタイミングで
パルスが発生していない場合(マスタシステム210が
例えば暴走している場合)には、スレーブシステム22
0の内部のピクセルクロック信号S234に基づいて適
切なタイミングで垂直同期信号VSync2 にパルスを
発生させると共に、エラーフラグ信号S240のレベル
を切り換える。そのため、ゲームシステム201によれ
ば、マスタシステム210が正常に動作している場合に
は、モニタ表示信号S2121 とS2122 とを高精度
に同期させ、マスタシステム210が暴走した場合に
は、スレーブシステム220の暴走を回避すると共に、
スレーブシステム220によってマスタシステム210
にリセットをかけてマスタシステム210を正常な動作
に復帰させることができる。
に対する所望の3次元画像をCRT(Cathode Ray Tube)
などのディスプレイ上に高速に表示する3次元コンピュ
ータグラフィックシステムに、本発明を適用した場合に
ついて説明する。図9は、本実施形態の3次元コンピュ
ータグラフィックシステム1のシステム構成図である。
3次元コンピュータグラフィックシステム1は、立体モ
デルを単位図形である三角形(ポリゴン)の組み合わせ
として表現し、このポリゴンを描画することで表示画面
の各画素の色を決定し、CRT31に表示するポリゴン
レンダリング処理を行うシステムである。また、3次元
コンピュータグラフィックシステム1では、平面上の位
置を表現する(x,y)座標の他に、奥行きを表すz座
標を用いて3次元物体を表し、この(x,y,z)の3
つの座標で3次元空間の任意の一点を特定する。3次元
コンピュータグラフィックシステム1は、例えば、図1
に示すスレーブシステム220に対応し、図1に示すマ
スタシステム210に対応する他の3次元コンピュータ
グラフィックシステムと接続された状態で相互に同期し
ながら動作する。
1では、メインメモリ2、I/Oインタフェース回路
3、メインプロセッサ4およびレンダリング回路5が、
メインバス6を介して接続されている。3次元コンピュ
ータグラフィックシステム1は、第2のユーザによる図
示しない第2の操作手段の操作に応じた操作信号S21
12 と、図1に示すマスタシステム210に対応する他
の3次元コンピュータグラフィックシステムから入力し
たモニタ表示信号S2121 、垂直同期信号VSync
1 およびフィールド信号Field1 とを用いて動作す
る。なお、モニタ表示信号S2121 、垂直同期信号V
Sync1 およびフィールド信号Field1 は、第1
実施形態で前述した同一符号の信号と同じ意味を持つ。
例えば、モニタ表示信号S2121 は、第1のユーザに
よる図示しない第1の操作手段の操作に応じて、図1に
示すマスタシステム210に対応する他の3次元コンピ
ュータグラフィックシステムで生成された信号である。
る。 〔メインプロセッサ4〕メインプロセッサ4は、例え
ば、所定のプログラムに応じて、第2の操作手段から入
力した操作信号S2112 と、マスタとなる他の3次元
コンピュータグラフィックシステムから入力したモニタ
表示信号S2121 とを用いて、メインメモリ2から必
要なグラフィックデータを読み出し、このグラフィック
データに対してクリッピング(Clipping)処理、ライティ
ング(Lighting)処理およびジオメトリ(Geometry)処理な
どを行い、ポリゴンレンダリングデータS4を生成す
る。メインプロセッサ4は、ポリゴンレンダリングデー
タS4を、メインバス6を介してレンダリング回路5に
出力する。また、メインプロセッサ4は、レンダリング
回路5の各構成要素を統一的に制御する。
ポリゴンの各3頂点の(x,y,z,R,G,B,α,
s,t,q,F)のデータを含んでいる。ここで、
(x,y,z)データは、ポリンゴの頂点の3次元座標
を示し、(R,G,B)データは、それそれ当該3次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
メモリ21に既に記憶されている画素とのR,G,Bデ
ータのブレンド(混合)係数を示している。(s,t,
q)データのうち、(s,t)は、対応するテクスチャ
の同次座標を示しており、qは同次項を示している。こ
こで、「s/q」および「t/q」に、それぞれテクス
チャサイズUSIZEおよびVSIZEを乗じてテクス
チャ座標データ(u,v)が得られる。テクスチャバッ
ファメモリ20に記憶されたテクスチャデータへのアク
セスは、テクスチャ座標データ(u,v)を用いて行わ
れる。ここで、テクスチャデータとは、3次元グラフィ
ックス表示する物体の表面の模様を表すデータである。
Fデータは、フォグのα値を示している。すなわち、ポ
リゴンレンダリングデータは、三角形(単位図形)の各
頂点の物理座標値と、それぞれの頂点の色とテクスチャ
およびフォグの値のデータを示している。
ンタフェース回路3は、必要に応じて、外部からポリゴ
ンレンダリングデータを入力し、これをメインバス6を
介してレンダリング回路5に出力する。
グ回路5について詳細に説明する。図9に示すように、
レンダリング回路5は、DDA(Digital Differential
Anarizer) セットアップ回路10、トライアングルDD
A回路11、テクスチャエンジン回路12、メモリI/
F回路13、CRTコントローラ回路14、RAMDA
C回路15、DRAM16、SRAM17およびピクセ
ルクロック信号生成回路234を有し、これらがメイン
プロセッサ4からの制御信号に基づいて動作する。DR
AM16は、テクスチャバッファメモリ20、ディスプ
レイバッファメモリ21、zバッファメモリ22および
テクスチャCLUTバッファメモリ23として機能す
る。また、レンダリング回路5の各構成要素は、ピクセ
ルクロック信号生成回路234が発生したピクセルクロ
ック信号S234に基づいて動作する。
ットアップ回路10は、後段のトライアングルDDA回
路11において物理座標系上の三角形の各頂点の値を線
形補間して、三角形の内部の各画素の色と深さ情報を求
めるに先立ち、ポリゴンレンダリングデータS4が示す
(z,R,G,B,α,s,t,q,F)データについ
て、三角形の辺と水平方向の差分などを求めるセットア
ップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。DDAセットアップ回路1
0は、算出した差分を、変分データS10としてトライ
アングルDDA回路11に出力する。
アングルDDA回路11は、DDAセットアップ回路1
0から入力した変分データS10を用いて、三角形内部
の各画素における線形補間された(z,R,G,B,
α,s,t,q,F)データを算出する。トライアング
ルDDA回路11は、各画素の(x,y)データと、当
該(x,y)座標における(z,R,G,B,α,s,
t,q,F)データとを、DDAデータ(補間データ)
S11としてテクスチャエンジン回路12に出力する。
本実施形態では、トライアングルDDA回路11は、並
行して処理を行う矩形内に位置する8(=2×4)画素
分のDDAデータS11をテクスチャエンジン回路12
に出力する。
ャエンジン回路12は、「s/q」および「t/q」の
算出処理、テクスチャ座標データ(u,v)の算出処
理、テクスチャバッファメモリ20からの(R,G,
B,α)データの読み出し処理、および、混合処理(テ
クスチャαブレンディング処理)を順にパイプライン方
式で行う。なお、テクスチャエンジン回路12は、所定
の矩形内に位置する8画素についての処理を同時に並行
して行う。
DAデータS11が示す(s,t,q)データについ
て、sデータをqデータで除算する演算と、tデータを
qデータで除算する演算とを行う。
算結果である「s/q」および「t/q」に、それぞれ
テクスチャサイズUSIZEおよびVSIZEを乗じ
て、テクスチャ座標データ(u,v)を生成する。ま
た、テクスチャエンジン回路12は、メモリI/F回路
13を介して、SRAM17に、前記生成したテクスチ
ャ座標データ(u,v)を含む読み出し要求を出力し、
メモリI/F回路13を介して、テクスチャ座標データ
(u,v)によって特定されるSRAM17上のアドレ
スから読み出されたテクスチャデータである(R,G,
B,α)データS17を得る。ここで、テクスチャバッ
ファメモリ20には、MIPMAP(複数解像度テクス
チャ)などの複数の縮小率に対応したテクスチャデータ
が記憶されており、SRAM17には、テクスチャバッ
ファメモリ20に記憶されているテクスチャデータのコ
ピーが記憶されている。本実施形態では、上述したよう
にテクスチャ座標(u,v)を生成することで、単位図
形である三角形を単位として、所望の縮小率のテクスチ
ャデータをSRAM17から読み出すことができる。
17から読み出した(R,G,B,α)データS17の
(R,G,B)データと、前段のトライアングルDDA
回路11からのDDAデータS11に含まれる(R,
G,B)データとを、(R,G,B,α)データS17
に含まれるαデータ(テクスチャα)が示す割合で混合
し(テクスチャαブレンディング処理を行い)、画素デ
ータS12を生成する。テクスチャエンジン回路12
は、この画素データS12を、メモリI/F回路13に
出力する。
ー方式の場合には、テクスチャバッファメモリ20から
読み出した(R,G,B,α)データを直接用いる。一
方、テクスチャエンジン回路12は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル(CLUT)をテクスチャCLUTバッファメモ
リ23から読み出して、内蔵するSRAMに転送および
記憶し、このカラールックアップテーブルを用いて、テ
クスチャバッファメモリ20から読み出したカラーイン
デックスに対応する(R,G,B)データを得る。
路13は、CRT31に表示を行う際に、ディスプレイ
バッファメモリ21から読み出した表示データS21を
CRTコントローラ回路14に出力する。また、メモリ
I/F回路13は、テクスチャエンジン回路12から入
力した画素データS12に対応するzデータと、zバッ
ファメモリ22に記憶されているzデータとの比較を行
い、入力した画素データS12によって描画される画像
が、ディスプレイバッファメモリ21に記憶されている
画像より、手前(視点側)に位置するか否かを判断し、
手前に位置する場合には、画素データS12に対応する
zデータでzバッファメモリ22に記憶されたzデータ
を更新する。また、メモリI/F回路13は、必要に応
じて、画素データS12に含まれる(R,G,B)デー
タと、既にディスプレイバッファメモリ21に記憶され
ている(R,G,B)データとを、画素データS12に
対応するαデータが示す混合値で混合する、いわゆるα
ブレンディング処理を行い、混合後の(R,G,B)デ
ータを表示データとしてディスプレイバッファメモリ2
1に書き込む。なお、メモリI/F回路13によるDR
AM16に対してのアクセスは、16画素分のデータに
ついて同時に行なわれる。
ントローラ回路14は、CRT31に表示する表示デー
タのアドレスを発生し、当該アドレスに記憶された表示
データをディスプレイバッファメモリ21から読み出す
要求をメモリI/F回路13に出力する。この要求に応
じて、メモリI/F回路13は、ディスプレイバッファ
メモリ21から一定の固まりで表示データS21を読み
出す。CRTコントローラ回路14は、メモリI/F回
路13から入力した表示データS21をRAMDAC回
路15に出力する。
3に示す同期信号生成回路231、外部信号識別回路2
32および感応期間識別回路233の前述した機能を持
ち、ピクセルクロック信号生成回路234から入力した
ピクセルクロック信号S234に基づいて動作する。ま
た、CRTコントローラ回路14は、第1実施形態で前
述したように、外部同期指示信号S13、外部同期モー
ド信号S14、他の3次元コンピュータグラフィックシ
ステムから入力した垂直同期信号VSync1およびフ
ィルード信号Field1 を必要に応じて用いて、コン
ポジット同期信号CSync2 、垂直同期信号VCyn
c2 、水平同期信号HSync2 およびフィールド信号
Field2 を生成し、これらをRAMDAC回路15
に出力する。
路15は、表示データS21をD/A変換して表示信号
を生成し、当該表示信号、コンポジット同期信号CSy
nc2 、垂直同期信号VCync2 、水平同期信号HS
ync2 およびフィールド信号Field2 を用いて、
モニタ表示信号S2122 を生成し、これをCRT31
に出力する。
スプレイバッファメモリ21、Zバッファメモリ22お
よびテクスチャCLUTバッファメモリ23を有する。
ここで、テクスチャバッファメモリ20は、前述したよ
うに、MIPMAP(複数解像度テクスチャ)などの複
数の縮小率に対応したテクスチャデータを記憶する。デ
ィスプレイバッファメモリ21は、各画素のR,G,B
値を示す表示データを所定のデータフォーマットで記憶
する。zバッファメモリ22は、各画素のzデータを所
定のデータフォーマットで記憶する。テクスチャCLU
Tバッファメモリ23は、カラールックアップテーブル
(CLUT)を記憶する。
ステム1の動作例について説明する。3次元コンピュー
タグラフィックシステム1では、メインプロセッサ4に
おいて、所定のプログラムに応じて、第2の操作手段か
ら入力した操作信号S2112 と、マスタとなる他の3
次元コンピュータグラフィックシステムから入力したモ
ニタ表示信号S2121 とを用いて、メインメモリ2か
ら必要なグラフィックデータが読み出され、このグラフ
ィックデータに対してクリッピング(Clipping)処理、ラ
イティング(Lighting)処理およびジオメトリ(Geometry)
処理などを行い、ポリゴンレンダリングデータS4が生
成される。そして、ポリゴンレンダリングデータS4
が、メインバス6を介して、メインプロセッサ4からレ
ンダリング回路5のDDAセットアップ回路10に出力
され、DDAセットアップ回路10において、三角形の
辺と水平方向の差分などを示す変分データS10が生成
される。この変分データS10は、トライアングルDD
A回路11に出力され、トライアングルDDA回路11
において、三角形内部の各画素における線形補間された
(z,R,G,B,α,s,t,q,F)データが算出
される。そして、この算出された(z,R,G,B,
α,s,t,q,F)データと、三角形の各頂点の
(x,y)データとが、DDAデータS11として、ト
ライアングルDDA回路11からテクスチャエンジン回
路12に出力される。
て、DDAデータS11が示す(s,t,q)データに
ついて、sデータをqデータで除算する演算と、tデー
タをqデータで除算する演算とが行われる。このとき、
8個の図1に示す除算回路400によって、8画素分の
除算「s/q」および「t/q」が同時に行われる。そ
して、除算結果「s/q」および「t/q」に、それぞ
れテクスチャサイズUSIZEおよびVSIZEが乗算
され、テクスチャ座標データ(u,v)が生成される。
次に、メモリI/F回路13を介して、テクスチャエン
ジン回路12からSRAM17に、前記生成されたテク
スチャ座標データ(u,v)を含む読み出し要求が出力
され、メモリI/F回路13を介して、SRAM17に
記憶されたテクスチャデータである(R,G,B,α)
データS17が読み出される。次に、テクスチャエンジ
ン回路12において、読み出した(R,G,B,α)デ
ータS17の(R,G,B)データと、前段のトライア
ングルDDA回路11からのDDAデータS11に含ま
れる(R,G,B)データとが、(R,G,B,α)デ
ータS17に含まれるαデータ(テクスチャα)が示す
割合で混合され、画素データS12が生成される。この
画素データS12は、テクスチャエンジン回路12から
メモリI/F回路13に出力される。
テクスチャエンジン回路12から入力した画素データS
12に対応するzデータと、zバッファメモリ22に記
憶されているzデータとの比較が行なわれ、入力した画
素データS12によって描画される画像が、前回、ディ
スプレイバッファメモリ21に記憶されている画像デー
タに応じた画像より、手前(視点側)に位置するか否か
が判断され、手前に位置する場合には、画像データS1
2に対応するzデータでzバッファメモリ22に記憶さ
れているzデータが更新される。
要に応じて、画素データS12に含まれる(R,G,
B)データと、既にディスプレイバッファメモリ21に
記憶されている(R,G,B)データとが、画素データ
S12に対応するαデータ(DDAデータS11に含ま
れるαデータ)が示す混合値で混合され、混合後の
(R,G,B)データが表示データとしてディスプレイ
バッファメモリ21に書き込まれる。そして、メモリI
/F回路13によって、ディスプレイバッファメモリ2
1に記憶された(R,G,B)データが、表示データS
21として読み出されてCRTコントローラ回路14に
出力される。
ントローラ回路14が、ピクセルクロック信号生成回路
234からのピクセルクロック信号S234を基準とし
て動作し、例えば、感応窓同期モードにおいて、図4を
用いて前述した処理が行われ、他の3次元コンピュータ
グラフィックシステムから入力した垂直同期信号VSy
nc1 に含まれるパルスに同期してパルスを発生させ
て、あるいは、ピクセルクロック信号S234を基準と
してパルスを発生させて、垂直同期信号VCync2 が
生成される。このとき、コンポジット同期信号CSyn
c2 、水平同期信号HSync2 およびフィールド信号
Field2 も生成される。そして、これらの信号およ
びメモリI/F回路13からの表示データS21が、C
RTコントローラ回路14からRAMDAC回路15に
出力される。
表示データS21がD/A変換されて表示信号が生成さ
れ、当該表示信号、コンポジット同期信号CSyn
c2 、垂直同期信号VCync2 、水平同期信号HSy
nc2 およびフィールド信号Field2 を用いてモニ
タ表示信号S2122 が生成され、モニタ表示信号S2
122 がCRT31に出力される。
い。例えば、上述した第1実施形態では、感応期間識別
回路233が感応窓同期モードおよび外部同期自走モー
ドの双方を選択的に行う場合を例示したが、感応期間識
別回路233が感応窓同期モードのみを行うようにして
もよい。
素(ブロック)への機能の割り当ては、本発明の構成要
素の機能を全体として実現するものであれば、図3に示
すものには限定されない。
ータグラフィックシステム1では、SRAM17を用い
る構成を例示したが、SRAM17を設けない構成にし
てもよい。また、図9に示すテクスチャバッファメモリ
20およびテクスチャCLUTバッファメモリ23を、
DRAM16の外部に設けてもよい。
ラフィックシステム1では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ4で
行なう場合を例示したが、レンダリング回路5で行なう
構成にしてもよい。
装置によれば、第1の同期信号が正常な場合には第1の
同期信号に同期した第2の同期信号を生成でき、第1の
同期信号が正常でない場合には、当該第1の同期信号に
よって第2の同期信号が影響を受けることを回避でき
る。また、本発明の信号処理システムによれば、第1の
信号処理装置が正常に動作している場合には第1の信号
処理装置と第2の信号処理装置とを同期して動作させ、
第1の信号処理装置が暴走などして正常に動作していな
い場合には、その影響を第2の信号処理装置が受けるこ
とを回避できる。また、本発明の信号処理システムによ
れば、第1の信号処理装置が暴走した場合に、そのこと
を第2の信号処理装置で検出して、第1の信号処理装置
の動作をリセットできる。
ムシステムの構成図である。
ある。
である。
同期モードにおける動作のフローチャートである。
1 にパルスが存在する場合における図3に示す一部の信
号の波形図である。
1 にパルスが存在しない場合における図3に示す一部の
信号の波形図である。
ドにおける動作のフローチャートである。
す一部の信号の波形図である。
ュータグラフィックシステムの構成図である。
ある。
インメモリ、3…I/Oインタフェース回路、4…メイ
ンプロセッサ、5…レンダリング回路、6…メインバ
ス、7…タイミング発生回路、10…DDAセットアッ
プ回路、11…トライアングルDDA回路、12…テク
スチャエンジン回路、13,213,313…メモリI
/F回路、14…CRTコントローラ回路、15…RA
MDAC回路、16…DRAM、17…SRAM、20
…テクスチャバッファメモリ、21…ディスプレイバッ
ファメモリ、22…Zバッファメモリ、23…テクスチ
ャCLUTバッファメモリ、31…CRT、210…マ
スタシステム、220…スレーブシステム、250…画
像処理回路、251…同期信号生成回路、252…ピク
セルクロック信号生成回路、230…画像処理回路、2
31…同期信号生成回路、232…外部信号識別回路、
233…感応期間識別回路、234…ピクセルクロック
信号生成回路
Claims (13)
- 【請求項1】クロック信号を生成するクロック信号生成
回路と、 第1の同期信号が第1のレベルから第2のレベルに切り
換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
て、前記第1の同期信号が前記第1のレベルから前記第
2のレベルに切り換わるタイミングが正常であると認め
られる期間を規定する感応期間を特定する感応期間特定
回路と、 前記検出回路で前記検出されたタイミングが前記感応期
間内にあるか否かを判断し、前記感応期間内にあると判
断した場合に、前記前記検出回路で前記検出されたタイ
ミングを基準として前記第2の同期信号のレベルを切り
換え、前記感応期間内にないと判断した場合に、前記ク
ロック信号に基づいて決定されたタイミングで前記第2
の同期信号のレベルを切り換える同期信号生成回路とを
有する信号処理装置。 - 【請求項2】前記同期信号生成回路は、 前記検出回路で前記検出されたタイミングを基準として
前記第2の同期信号のレベルを最初に切り換えた後に、
前記検出回路で前記検出されたタイミングが前記感応期
間内にあるか否かを判断する請求項1に記載の信号処理
装置。 - 【請求項3】前記感応期間特定回路は、 前記クロック信号に基づいて所定の時間間隔で前記感応
期間を特定する請求項1に記載の信号処理装置。 - 【請求項4】前記同期信号生成回路は、 前記検出回路で前記検出されたタイミングが前記感応期
間内にあるか否かを判断し、前記感応期間内にあると判
断した場合に、前記前記検出回路で前記検出されたタイ
ミングを基準として前記第2の同期信号のレベルを切り
換え、前記感応期間内にないと判断した場合に、前記ク
ロック信号に基づいて決定されたタイミングで前記第2
の同期信号のレベルを切り換える第1のモードと、 前記検出回路で前記検出されたタイミングを基準として
第2の同期信号のレベルを最初に切り換えた後に、前記
クロック信号に基づいて決定されたタイミングで前記第
2の同期信号のレベルを切り換える第2のモードとのう
ちを一方を選択して行う請求項1に記載の信号処理装
置。 - 【請求項5】前記第2の同期信号を用いて処理を行う処
理回路をさらに有する請求項1に記載の信号処理装置。 - 【請求項6】表示信号に含まれる垂直同期信号を生成す
る際に用いられる信号処理装置において、 クロック信号を生成するクロック信号生成回路と、 第1の垂直同期信号が第1のレベルから第2のレベルに
切り換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
て、前記第1の垂直同期信号が前記第1のレベルから前
記第2のレベルに切り換わるタイミングが正常であると
認められる期間を規定する感応期間を特定する感応期間
特定回路と、 前記検出回路で前記検出されたタイミングが前記感応期
間内にあるか否かを判断し、前記感応期間内にあると判
断した場合に、前記前記検出回路で前記検出されたタイ
ミングを基準として前記第2の垂直同期信号のレベルを
切り換え、前記感応期間内にないと判断した場合に、前
記クロック信号に基づいて決定されたタイミングで前記
第2の垂直同期信号のレベルを切り換える同期信号生成
回路とを有する信号処理装置。 - 【請求項7】前記同期信号生成回路は、前記第2の垂直
同期信号に同期した水平同期信号を生成する請求項6に
記載の信号処理装置。 - 【請求項8】前記感応期間特定回路は、前記第1の垂直
同期信号に含まれるパルスが奇数フィールドおよび偶数
フィールドのいずれのフィールドに対応するパルスであ
るかを示すフィールド信号と、前記生成された水平同期
信号とを用いて、前記感応期間を特定する請求項6に記
載の信号処理装置。 - 【請求項9】前記第2の垂直同期信号および前記水平同
期信号を用いて表示信号を生成する画像処理回路をさら
に有する請求項6に記載の信号処理装置。 - 【請求項10】第1の同期信号を生成し、リセット動作
指示信号によってリセット動作が指示された場合にリセ
ット動作を行う第1の信号処理装置と、 前記第1の信号処理装置と同期して動作する第2の信号
処理装置とを有し、 前記第2の信号処理装置は、 クロック信号を生成するクロック信号生成回路と、 前記第1の同期信号が第1のレベルから第2のレベルに
切り換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
て、前記第1の同期信号が前記第1のレベルから前記第
2のレベルに切り換わるタイミングが正常であると認め
られる期間を規定する感応期間を特定する感応期間特定
回路と、 前記検出回路で前記検出されたタイミングが前記感応期
間内にあるか否かを判断し、前記感応期間内にあると判
断した場合に、前記前記検出回路で前記検出されたタイ
ミングを基準として前記第2の同期信号のレベルを切り
換え、前記感応期間内にないと判断した場合に、前記ク
ロック信号に基づいて決定されたタイミングで前記第2
の同期信号のレベルを切り換え、前記リセット動作指示
信号を前記第1の信号処理装置に出力する同期信号生成
回路とを有する信号処理システム。 - 【請求項11】前記第1の信号処理装置は、前記第1の
同期信号を用いて処理を行う第1の処理回路をさらに有
し、 前記第2の信号処理装置は、前記第2の同期信号を用い
て処理を行う第2の処理回路をさらに有する請求項10
に記載の信号処理システム。 - 【請求項12】第1の垂直同期信号を生成し、リセット
動作指示信号によってリセット動作が指示された場合に
リセット動作を行う第1の信号処理装置と、 前記第1の信号処理装置と同期して動作する第2の信号
処理装置とを有し、 前記第2の信号処理装置は、 クロック信号を生成するクロック信号生成回路と、 前記第1の垂直同期信号が第1のレベルから第2のレベ
ルに切り換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
て、前記第1の垂直同期信号が前記第1のレベルから前
記第2のレベルに切り換わるタイミングが正常であると
認められる期間を規定する感応期間を特定する感応期間
特定回路と、 前記検出回路で前記検出されたタイミングが前記感応期
間内にあるか否かを判断し、前記感応期間内にあると判
断した場合に、前記前記検出回路で前記検出されたタイ
ミングを基準として前記第2の垂直同期信号のレベルを
切り換え、前記感応期間内にないと判断した場合に、前
記クロック信号に基づいて決定されたタイミングで前記
第2の垂直同期信号のレベルを切り換え、前記リセット
動作指示信号を前記第1の信号処理装置に出力する同期
信号生成回路とを有する信号処理システム。 - 【請求項13】前記第1の信号処理装置は、前記第1の
垂直同期信号を用いて第1の表示信号を生成する画像処
理回路をさらに有し、 前記第2の信号処理装置は、前記第2の垂直同期信号を
用いて第2の表示信号を生成する画像処理回路をさらに
有する請求項12に記載の信号処理システム。
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