JP2000236455A - 信号処理回路および信号処理システム - Google Patents

Abstract

(57)【要約】 【課題】 他の信号処理装置と同期して動作する場合
に、安定した動作を行うことができる信号処理装置を提
供する。 【解決手段】 垂直同期信号ＶＳｙｎｃ₁ にパルスが発
生したタイミングを検出し、前記検出されたタイミング
を基準として、ピクセルクロック信号Ｓ２３４を用いて
感応期間を特定し、前記検出されたタイミングを基準と
してリセット信号Ｓ２３３を出力し、垂直同期信号ＶＳ
ｙｎｃ₂ にパルスを発生させた後に、前記検出されたタ
イミングが前記感応期間内にあるか否かを判断し、前記
感応期間内にあると判断した場合に、リセット信号Ｓ２
３３を出力して前記検出されたタイミングを基準として
垂直同期信号ＶＳｙｎｃ₂ にパルスを発生し、前記感応
期間内にないと判断した場合に、ピクセルクロック信号
Ｓ２３４に基づいて決定されたタイミングでリセット信
号Ｓ２３３を出力して垂直同期信号ＶＳｙｎｃ₂ にパル
スを発生させる感応期間識別回路２３３を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、他の信号処理装置
と同期して動作する際に、安定した動作を行うことがで
きる信号処理装置および信号処理システムに関する。

【０００２】

【従来の技術】近年、コンピュータグラフィックスを採
用した種々のゲーム機の開発が活発に行われている。こ
のようなゲーム機では、例えば、ユーザによる入力手段
の操作を反映させてグラフィック処理を行って表示デー
タを生成し、当該表示データに応じた画像をディスプレ
イに表示する。ところで、複数のゲーム機を相互に接続
した状態で、複数のユーザがこれら複数のゲーム機をそ
れぞれ操作して対戦型のゲームを行うことがある。この
場合には、一のユーザによる一のゲーム機の操作内容を
他のゲーム機に与えて、当該操作内容を反映した同期し
た画像を各ゲーム機のディスプレイに表示する必要があ
る。

【０００３】図１０は、複数のゲーム機を接続した場合
におけるゲーム機相互間で入出力される信号を説明する
ための図である。図１０に示すように、ゲーム機である
マスタシステム１００₁ は、第１のユーザの操作に応じ
た操作信号Ｓ１０１₁ と、ＰＬＬ(Phase Locked Loop)
回路１０３₁ を用いて生成した水平同期信号ＨＳｙｎｃ
₁ および垂直同期信号ＶＳｙｎｃ₁ と、第２のユーザに
よる操作を反映して生成されたモニタ表示信号Ｓ１０２
₂とを用いてモニタ表示信号Ｓ１０２₁ を生成し、モニ
タ表示信号Ｓ１０２₁ を第１のディスプレイに出力す
る。また、マスタシステム１００₁ は、水平同期信号Ｈ
Ｓｙｎｃ₁ および垂直同期信号ＶＳｙｎｃ₁ をスレーブ
システム１００₂ に出力する。

【０００４】また、他のゲーム機であるスレーブシステ
ム１００₂ は、マスタシステム１００₁ から入力した水
平同期信号ＨＳｙｎｃ₁ および垂直同期信号ＶＳｙｎｃ
₁ をＰＬＬ回路１０３₂ で位相同期させて水平同期信号
ＨＳｙｎｃ₂ および垂直同期信号ＶＳｙｎｃ₂ を生成す
る。また、スレーブシステム１００₂ は、当該生成した
水平同期信号ＨＳｙｎｃ₂および垂直同期信号ＶＳｙｎ
ｃ₂ と、第２のユーザによる操作に応じた操作信号Ｓ１
０１₂ と、第１のユーザによる操作を反映して生成され
たモニタ表示信号Ｓ１０２₁ とを用いてモニタ表示信号
Ｓ１０２₂ を生成し、これを第２のディスプレイおよび
マスタシステム１００₁ に出力する。これにより、マス
タシステム１００₁ から出力されたモニタ表示信号Ｓ１
０２₁ に応じた第１のディスプレイの画像と、スレーブ
システム１００₂ から出力されたモニタ表示信号Ｓ１０
２₂ に応じた第２のディスプレイの画像とを同期させる
ことができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た図１０に示すシステムでは、スレーブシステム１００
₂ において、マスタシステム１００₁ から入力した水平
同期信号ＨＳｙｎｃ₁ および垂直同期信号ＶＳｙｎｃ₁
をＰＬＬ回路１０３₂ で位相同期させてピクセルクロッ
ク信号、水平同期信号ＨＳｙｎｃ₂ および垂直同期信号
ＶＳｙｎｃ₂ を生成するため、例えばノイズなどの影響
で、マスタシステム１００₁ が暴走すると、スレーブシ
ステム１００₂ も暴走してしまい、正常な動作に復帰す
ることが困難になる。

【０００６】本発明は上述した従来技術に鑑みてなさ
れ、他の信号処理装置と同期して動作する場合に、安定
した動作を行うことができる信号処理装置と、当該信号
処理装置を用いた信号処理システムを提供することを目
的とする。

【０００７】

【課題を解決する手段】上述した従来技術の問題点を解
決し、上述した目的を達成するために、本発明の第１の
観点の信号処理装置は、クロック信号を生成するクロッ
ク信号生成回路と、第１の同期信号が第１のレベルから
第２のレベルに切り換わったタイミングを検出する検出
回路と、前記検出回路で前記検出されたタイミングを基
準として、前記第１の同期信号が前記第１のレベルから
前記第２のレベルに切り換わるタイミングが正常である
と認められる期間を規定する感応期間を特定する感応期
間特定回路と、前記検出回路で前記検出されたタイミン
グが前記感応期間内にあるか否かを判断し、前記感応期
間内にあると判断した場合に、前記前記検出回路で前記
検出されたタイミングを基準として前記第２の同期信号
のレベルを切り換え、前記感応期間内にないと判断した
場合に、前記クロック信号に基づいて決定されたタイミ
ングで前記第２の同期信号のレベルを切り換える同期信
号生成回路とを有する。

【０００８】本発明の第１の観点の信号処理装置では、
第１の同期信号のレベルが正常に切り換わっている場合
に、同期信号生成回路において、検出回路で検出された
前記第１の同期信号の切り換わりのタイミングが感応期
間内にあると判断され、前記検出されたタイミングを基
準として前記第２の同期信号のレベルが切り換えられ
る。すなわち、第１の同期信号と第２の同期信号とが正
確に同期する。また、第１の同期信号のレベルが正常に
切り換わっていない場合（第１の同期信号を生成する装
置が暴走している場合など）には、同期信号生成回路に
おいて、検出回路で検出された前記第１の同期信号のレ
ベルの切り換わりのタイミングが感応期間内にないと判
断され、当該信号処理装置のクロック信号生成回路で生
成されたクロック信号に基づいて決定されたタイミング
で前記第２の同期信号のレベルが切り換えられる。すな
わち、第２の同期信号は、第１の同期信号には同期せ
ず、信号処理装置の内部でレベルが切り換えられる。

【０００９】また、本発明の第２の観点の信号処理装置
は、表示信号に含まれる垂直同期信号を生成する際に用
いられる信号処理装置であって、クロック信号を生成す
るクロック信号生成回路と、第１の垂直同期信号が第１
のレベルから第２のレベルに切り換わったタイミングを
検出する検出回路と、前記検出回路で前記検出されたタ
イミングを基準として、前記第１の垂直同期信号が前記
第１のレベルから前記第２のレベルに切り換わるタイミ
ングが正常であると認められる期間を規定する感応期間
を特定する感応期間特定回路と、前記検出回路で前記検
出されたタイミングが前記感応期間内にあるか否かを判
断し、前記感応期間内にあると判断した場合に、前記前
記検出回路で前記検出されたタイミングを基準として前
記第２の垂直同期信号のレベルを切り換え、前記感応期
間内にないと判断した場合に、前記クロック信号に基づ
いて決定されたタイミングで前記第２の垂直同期信号の
レベルを切り換える同期信号生成回路とを有する。

【００１０】また、本発明の第１の観点の信号処理シス
テムは、第１の同期信号を生成し、リセット動作指示信
号によってリセット動作が指示された場合にリセット動
作を行う第１の信号処理装置と、前記第１の信号処理装
置と同期して動作する第２の信号処理装置とを有し、前
記第２の信号処理装置は、クロック信号を生成するクロ
ック信号生成回路と、第１の同期信号が第１のレベルか
ら第２のレベルに切り換わったタイミングを検出する検
出回路と、前記検出回路で前記検出されたタイミングを
基準として、前記第１の同期信号が前記第１のレベルか
ら前記第２のレベルに切り換わるタイミングが正常であ
ると認められる期間を規定する感応期間を特定する感応
期間特定回路と、前記検出回路で前記検出されたタイミ
ングが前記感応期間内にあるか否かを判断し、前記感応
期間内にあると判断した場合に、前記前記検出回路で前
記検出されたタイミングを基準として前記第２の同期信
号のレベルを切り換え、前記感応期間内にないと判断し
た場合に、前記クロック信号に基づいて決定されたタイ
ミングで前記第２の同期信号のレベルを切り換え、前記
リセット動作指示信号を前記第１の信号処理装置に出力
する同期信号生成回路とを有する。

【００１１】また、本発明の第２の観点の信号処理シス
テムは、第１の垂直同期信号を生成し、リセット動作指
示信号によってリセット動作が指示された場合にリセッ
ト動作を行う第１の信号処理装置と、前記第１の信号処
理装置と同期して動作する第２の信号処理装置とを有
し、前記第２の信号処理装置は、クロック信号を生成す
るクロック信号生成回路と、第１の垂直同期信号が第１
のレベルから第２のレベルに切り換わったタイミングを
検出する検出回路と、前記検出回路で前記検出されたタ
イミングを基準として、前記第１の垂直同期信号が前記
第１のレベルから前記第２のレベルに切り換わるタイミ
ングが正常であると認められる期間を規定する感応期間
を特定する感応期間特定回路と、前記検出回路で前記検
出されたタイミングが前記感応期間内にあるか否かを判
断し、前記感応期間内にあると判断した場合に、前記前
記検出回路で前記検出されたタイミングを基準として前
記第２の垂直同期信号のレベルを切り換え、前記感応期
間内にないと判断した場合に、前記クロック信号に基づ
いて決定されたタイミングで前記第２の垂直同期信号の
レベルを切り換え、前記リセット動作指示信号を前記第
１の信号処理装置に出力する同期信号生成回路とを有す
る。

【００１２】

【発明の実施の形態】以下、本発明の実施形態について
説明する。第１実施形態 図１は、本実施形態の対戦型のゲームシステム２０１の
構成図である。図１に示すように、ゲームシステム２０
１は、マスタシステム２１０（本発明の第１の信号処理
装置）とスレーブシステム２２０（本発明の第２の信号
処理装置）とを接続した構成をしている。すなわち、マ
スタシステム２１０が生成した垂直同期信号ＶＳｙｎｃ
₁ （本発明の第１の同期信号および第１の垂直同期信
号）およびフィールド信号Ｆｉｅｌｄ₁ がスレーブシス
テム２２０に出力され、スレーブシステム２２０におい
て、外部同期自走モードおよび感応窓同期モードのうち
選択されたモードに基づいて、所定の条件の下、垂直同
期信号ＶＳｙｎｃ₁ およびフィールド信号Ｆｉｅｌｄ₁
を用いてコンポジット同期信号ＣＳｙｎｃ₂ 、垂直同期
信号ＶＳｙｎｃ₂ （本発明の第２の同期信号および第２
の垂直同期信号）、水平同期信号ＨＳｙｎｃ₂およびフ
ィールド信号Ｆｉｅｌｄ₂ が生成される。このとき、ス
レーブシステム２２０は、感応窓同期モードでは、感応
期間内に垂直同期信号ＶＳｙｎｃ₁ にパルスが発生しな
い場合には、内部のピクセルクロック信号に基づいて垂
直同期信号ＶＳｙｎｃ₂ にパルスを発生させる。

【００１３】以下、マスタシステム２１０およびスレー
ブシステム２２０の構成について詳細に説明する。 〔マスタシステム２１０〕図２は、マスタシステム２１
０の構成図である。図２に示すように、マスタシステム
２１０は、画像処理回路２５０、同期信号生成回路２５
１およびピクセルクロック信号生成回路２５２を有す
る。画像処理回路２５０は、ピクセルクロック信号生成
回路２５２からのピクセルクロック信号Ｓ２５２を基準
として動作する。画像処理回路２５０は、第１のユーザ
による図示しない第１の操作手段の操作内容に応じた操
作信号Ｓ２１１₁ と、スレーブシステム２２０から入力
したモニタ表示信号Ｓ２１２₂ と、同期信号生成回路２
５１からのコンポジット同期信号ＣＳｙｎｃ₁ 、垂直同
期信号ＶＳｙｎｃ₁ 、水平同期信号ＨＳｙｎｃ₁ および
フィールド信号Ｆｉｅｌｄ₁ とに基づいて、第１のユー
ザによる第１の操作手段の操作内容および第２のユーザ
による第２の操作手段の操作内容の双方を反映したモニ
タ表示信号Ｓ２１２₁ を生成する。また、画像処理回路
２５０は、図１に示すスレーブシステム２２０から入力
したエラーフラグ信号Ｓ２４０がローレベルからハイレ
ベンルに切り換わると、リセット動作を行う。

【００１４】同期信号生成回路２５１は、ピクセルクロ
ック信号生成回路２５２から入力したピクセルクロック
信号Ｓ２５２を用いて、コンポジット同期信号ＣＳｙｎ
ｃ₁、垂直同期信号ＶＳｙｎｃ₁ 、水平同期信号ＨＳｙ
ｎｃ₁ およびフィールド信号Ｆｉｅｌｄ₁ を生成する。
また、同期信号生成回路２５１は、図１に示すスレーブ
システム２２０から入力したエラーフラグ信号Ｓ２４０
がローレベルからハイレベンルに切り換わると、リセッ
ト動作を行う。

【００１５】ピクセルクロック信号生成回路２５２は、
例えば、発振回路およびＰＬＬ回路を有し、発振回路で
生成した原発振信号をＰＬＬ回路で所定の位相に位相同
期させてピクセルクロック信号Ｓ２５２を生成する。

【００１６】〔スレーブシステム２２０〕図３は、スレ
ーブシステム２２０の構成図である。図３に示すよう
に、スレーブシステム２２０は、画像処理回路２３０、
同期信号生成回路２３１、外部信号識別回路２３２、感
応期間識別回路２３３およびピクセルクロック信号生成
回路２３４（本発明のクロック信号生成回路）を有す
る。ここで、本発明の検出回路および感応期間特定回路
は感応期間識別回路２３３によって実現されている。ま
た、本発明の同期信号生成回路は、感応期間識別回路２
３３および同期信号生成回路２３１によって実現されて
いる。画像処理回路２３０は、ピクセルクロック信号生
成回路２３４からのピクセルクロック信号Ｓ２３４を基
準として動作する。また、画像処理回路２３０は、第２
のユーザによる図示しない第２の操作手段の操作内容に
応じた操作信号Ｓ２１２₁ と、マスタシステム２１０か
ら入力したモニタ表示信号Ｓ２１２₁ と、同期信号生成
回路２３１からのコンポジット同期信号ＣＳｙｎｃ₂ 、
垂直同期信号ＶＳｙｎｃ₂ 、水平同期信号ＨＳｙｎｃ₂
およびフィールド信号Ｆｉｅｌｄ₂ とに基づいて、第１
のユーザによる第１の操作手段の操作内容および第２の
ユーザによる第２の操作手段の操作内容の双方を反映し
たモニタ表示信号Ｓ２１２₂ を生成する。

【００１７】同期信号生成回路２３１は、ピクセルクロ
ック信号生成回路２３４から入力したピクセルクロック
信号Ｓ２３４を用いて、コンポジット同期信号ＣＳｙｎ
ｃ₂、垂直同期信号ＶＳｙｎｃ₂ 、水平同期信号ＨＳｙ
ｎｃ₂ およびフィールド信号Ｆｉｅｌｄ₂ を生成する。
同期信号生成回路２３１は、感応期間識別回路２３３か
ら、リセット信号Ｓ２３３を入力すると、当該リセット
信号Ｓ２３３に応じて、垂直同期信号ＶＳｙｎｃ₁ に含
まれるパルスに追従して一定期間ローレベルとなるパル
スを垂直同期信号ＶＳｙｎｃ₂ に発生させる。

【００１８】ピクセルクロック信号生成回路２３４は、
例えば、発振回路およびＰＬＬ回路を有し、発振回路で
生成した原発振信号をＰＬＬ回路で所定の位相に位相同
期させてピクセルクロック信号Ｓ２３４を生成する。

【００１９】外部信号識別回路２３２は、マスタシステ
ム２１０から入力したフィールド信号Ｆｅｉｌｄ₁ に基
づいて、マスタシステム２１０から入力した垂直同期信
号ＶＳｙｎｃ₁ に含まれるローレベルのパルスが奇数フ
ィールドおよび偶数フィールドのいずれのフィールドに
対応するものであるかを判断し、当該判断結果を示すフ
ィールド識別信号Ｓ２３２と、マスタシステム２１０か
ら入力した垂直同期信号ＶＳｙｎｃ₁ とを感応期間識別
回路２３３に出力する。

【００２０】感応期間識別回路２３３は、外部同期指示
信号Ｓ２１３がローレベルからハイレベルになると、感
応窓同期モードおよび外部同期自走モードのうち外部同
期モード信号Ｓ２１４で特定されたモードで、ピクセル
クロック信号Ｓ２３４を基準として動作して、リセット
信号Ｓ２３３およびエラーフラグ信号Ｓ２４０を生成す
る。先ず、感応期間識別回路２３３の感応窓同期モード
における動作について説明する。図４は感応期間識別回
路２３３の感応窓同期モードにおける動作のフローチャ
ート、図５は感応期間内にＶＳｙｎｃ₁ にパルスが存在
する場合における図３に示す一部の信号の波形図、図６
は感応期間内にＶＳｙｎｃ₁ にパルスが存在しない場合
における図３に示す一部の信号の波形図である。 ステップＳ１：感応期間識別回路２３３は、図５（Ａ）
および図６（Ａ）に示すように、タイミングｔ₁ で、外
部同期指示信号Ｓ２１３がローレベルからハイレベルに
切り換わったことを検出するとステップＳ２の処理を実
行する。

【００２１】ステップＳ２：感応期間識別回路２３３
は、図５（Ｄ）および図６（Ｄ）に示すように、外部同
期指示信号Ｓ２１３がローレベルからハイレベルに切り
換わったタイミングｔ₁ で、エラーフラグ信号Ｓ２４０
をローレベルからハイレベルに切り換える。これによ
り、図２に示す画像処理回路２５０および同期信号生成
回路２５１がリセット動作を行う。

【００２２】ステップＳ３：その後、感応期間識別回路
２３３は、タイミングｔ₂ で、図５（Ｂ）および図６
（Ｂ）に示す垂直同期信号ＶＳｙｎｃ₁ が最初にハイレ
ベルからローレベルに切り換わったことを検出すると、
リセット信号Ｓ２３３を同期信号生成回路２３１に出力
する。

【００２３】ステップＳ４：同期信号生成回路２３１
は、リセット信号Ｓ２３３に基づいて、図５（Ｃ）およ
び図６（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ₂
をタイミングｔ₃ でローレベルにした後に、タイミング
ｔ₅ でハイレベルに切り換える。

【００２４】ステップＳ５：感応期間識別回路２３３
は、図５（Ｄ）および図６（Ｄ）に示すように、エラー
フラグ信号Ｓ２４０を、タイミングｔ₃ で、ハイレベル
からローレベルに切り換える。

【００２５】ステップＳ６：感応期間識別回路２３３
は、ピクセルクロック信号生成回路２３４からのピクセ
ルクロック信号Ｓ２３４に基づいて、垂直同期信号ＶＳ
ｙｎｃ₁ のパルスを前回検出したタイミングを基準とし
て、次に垂直同期信号ＶＳｙｎｃ₂ にパルスが発生すべ
き期間である感応期間を特定する。このとき、垂直同期
信号ＶＳｙｎｃ₂ にパルスが発生するタイミングは当該
パルスに続くフィールドが偶数フィールドおよび奇数フ
ィールドの何れであるかによって水平同期期間の１／２
だけずれるため、外部信号識別回路２３２からのフィー
ルド識別信号Ｓ２３２に基づいて、次に発生するパルス
に続くフィールドが偶数フィールドおよび奇数フィール
ドの何れであるかを判断し、当該判断結果に基づいて、
同期信号生成回路２３１からの水平同期信号ＨＳｙｎｃ
₂ を用いて感応期間の中心を特定する。また、感応期間
の長さは、図１に示すマスタシステム２１０とスレーブ
システム２２０との間で許容される同期ずれの時間に応
じて決定される。なお、本実施形態では、例えば、図５
および図６に示すように、例えば、タイミングｔ₆ 〜ｔ
₉ の間が感応期間とされる。

【００２６】ステップＳ７：感応期間識別回路２３３
は、外部信号識別回路２３２から入力した垂直同期信号
ＶＳｙｎｃ₁ のパルスが感応期間内に存在するか否かを
判断し、図５（Ｃ）に示すように感応期間内にパルスが
存在する場合にはステップＳ８の処理を実行し、図６
（Ｃ）に示すように感応期間内にパルスが存在しない場
合にはステップＳ９の処理を実行する。ここで、ステッ
プＳ９が実行されるのは、例えばマスタシステム２１０
が暴走し、垂直同期信号ＶＳｙｎｃ₁ に適切なタイミン
グでパルスが発生していない場合である。

【００２７】ステップＳ８：感応期間識別回路２３３
は、例えば図５（Ｂ）に示す垂直同期信号ＶＳｙｎｃ₁
の立ち下がりのタイミングｔ₇ で、リセット信号Ｓ２３
３を同期信号生成回路２３１に出力する。これにより、
同期信号生成回路２３１において、図５（Ｃ）に示すよ
うに、タイミングｔ₈ で、垂直同期信号ＶＳｙｎｃ₂ に
パルスを発生する。感応期間識別回路２３３は、次に、
ステップＳ６の処理を繰り返す。

【００２８】ステップＳ９：感応期間識別回路２３３
は、ピクセルクロック信号生成回路２３４からのピクセ
ルクロック信号Ｓ２３４に基づいて、垂直同期信号ＶＳ
ｙｎｃ₂ （あるいは垂直同期信号ＶＳｙｎｃ₁ ）に前回
パルスが発生したタイミングを基準として、図６（Ｃ）
に示すように、次に垂直同期信号ＶＳｙｎｃ₂ にパルス
が発生すべきタイミングｔ₁₀にパルスを発生させるよう
に、リセット信号Ｓ２３３を同期信号生成回路２３１に
出力する。これにより、同期信号生成回路２３１におい
て、図６（Ｃ）に示すように、タイミングｔ₁₀で、垂直
同期信号ＶＳｙｎｃ₂ にパルスを発生する。

【００２９】ステップＳ１０：感応期間識別回路２３３
は、図６（Ｄ）に示すように、感応期間が終了するタイ
ミングｔ₉ で、エラーフラグ信号Ｓ２４０をローレベル
からハイレベルに切り換える。これにより、図２に示す
マスタシステム２１０の画像処理回路２５０は、リセッ
ト動作を行う。感応期間識別回路２３３は、次に、ステ
ップＳ６の処理を繰り返す。

【００３０】次に、感応期間識別回路２３３の外部同期
自走モードにおける動作について説明する。図７は感応
期間識別回路２３３の外部同期自走モードにおける動作
のフローチャート、図８は外部同期自走モードにおける
図３に示す一部の信号の波形図である。感応期間識別回
路２３３は、外部同期自走モードにおいて、垂直同期信
号ＶＳｙｎｃ₁ が最初にハイレベルからローレベルに切
り換わったタイミングを基準として、同期信号生成回路
２３１から出力される垂直同期信号ＶＳｙｎｃ₂ にパル
スを発生させ、以後、ピクセルクロック信号２３４を基
準としてカウントを行って垂直同期信号ＶＳｙｎｃ₂ に
パルスを発生させる。

【００３１】ステップＳ２１：感応期間識別回路２３３
は、図８（Ａ）に示すように、タイミングｔ₁ で、外部
同期指示信号Ｓ２１３がローレベルからハイレベルに切
り換わったことを検出するとステップＳ２２の処理を実
行する。

【００３２】ステップＳ２２：感応期間識別回路２３３
は、図８（Ａ）に示すように、外部同期指示信号Ｓ２１
３がローレベルからハイレベルに切り換わったタイミン
グｔ₁ で、エラーフラグ信号Ｓ２４０をローレベルから
ハイレベルに切り換える。

【００３３】ステップＳ２３：その後、感応期間識別回
路２３３は、タイミングｔ₂ で、図８（Ｂ）に示す垂直
同期信号ＶＳｙｎｃ₁ が最初にハイレベルからローレベ
ルに切り換わったことを検出すると、リセット信号Ｓ２
３３を同期信号生成回路２３１に出力する。

【００３４】ステップＳ２４：同期信号生成回路２３１
は、リセット信号Ｓ２３３に基づいて、図８（Ｃ）に示
すように、垂直同期信号ＶＳｙｎｃ₂ をタイミングｔ₃
でローレベルにした後に、タイミングｔ₅ でハイレベル
に切り換える。

【００３５】ステップＳ２５：感応期間識別回路２３３
は、図８（Ｄ）に示すように、エラーフラグ信号Ｓ２４
０を、タイミングｔ₃ で、ハイレベルからローレベルに
切り換える。

【００３６】ステップＳ２６：感応期間識別回路２３３
は、以後、ピクセルクロック信号生成回路２３４からの
ピクセルクロック信号Ｓ２３４に基づいて、図８（Ｃ）
に示すように、次に垂直同期信号ＶＳｙｎｃ₂ にパルス
が発生すべき例えばタイミングｔ₁₁でパルスを発生する
ように、リセット信号Ｓ２３３を同期信号生成回路２３
１に出力する。

【００３７】以下、図１に示すゲームシステム１の全体
動作について説明する。先ず、スレーブシステム２２０
の電源が投入されると、スレーブシステム２２０内で外
部同期信号Ｓ２１３および外部同期モード信号Ｓ２１４
が自動的に生成され、これらが図３に示す感応期間識別
回路２３３に供給される。また、第１のユーザによる第
１の操作手段の操作に応じた操作信号Ｓ２１１₁がマス
タシステム２１０に供給されると共に、第２のユーザに
よる第２の操作手段の操作に応じた操作信号Ｓ２１１₂
がスレーブシステム２２０に供給される。

【００３８】また、マスタシステム２１０の図２に示す
画像処理回路２５０がピクセルクロック信号Ｓ２５２に
基づいて動作し、画像処理回路２５０において、操作信
号Ｓ２１１₁ と、スレーブシステム２２０からのモニタ
表示信号Ｓ２１２₂ と、同期信号生成回路２５１からの
コンポジット同期信号ＣＳｙｎｃ₁ 、垂直同期信号ＶＳ
ｙｎｃ₁ 、水平同期信号ＨＳｙｎｃ₁ およびフィールド
信号Ｆｉｅｌｄ₁ とに基づいて、モニタ表示信号Ｓ２１
２₁ が生成される。モニタ表示信号Ｓ２１２₁は第１の
ディスプレイに出力され、モニタ表示信号Ｓ２１２₁ に
応じた画像が第１のディスプレイに表示される。

【００３９】マスタシステム２１０の上述した動作と並
行して、スレーブシステム２２０の図３に示す画像処理
回路２３０がピクセルクロック信号Ｓ２３４に基づいて
動作し、画像処理回路２３０において、操作信号Ｓ２１
１₂ と、マスタシステム２１０からのモニタ表示信号Ｓ
２１２₁ と、同期信号生成回路２３１からのコンポジッ
ト同期信号ＣＳｙｎｃ₂ 、垂直同期信号ＶＳｙｎｃ₂ 、
水平同期信号ＨＳｙｎｃ₂ およびフィールド信号Ｆｉｅ
ｌｄ₂ とに基づいて、モニタ表示信号Ｓ２１２₂ が生成
される。モニタ表示信号Ｓ２１２₂ は第２のディスプレ
イに出力され、モニタ表示信号Ｓ２１２₂ に応じた画像
が第２のディスプレイに表示される。

【００４０】ここで、画像処理回路２３０で用いられる
垂直同期信号ＶＳｙｎｃ₂ は、感応期間識別回路２３３
によって、前述した図４に示した処理に基づいて生成さ
れたリセット信号Ｓ２３３を用いて生成される。そのた
め、マスタシステム２１０の動作が何らかの理由で暴走
した場合には、図６（Ｂ）に示すように、感応期間識別
回路２３３において、感応期間内に、垂直同期信号ＶＳ
ｙｎｃ₁ のパルスが検出されないため、感応期間識別回
路２３３から同期信号生成回路２３１にリセット信号Ｓ
２３３は出力されず、同期信号生成回路２３１におい
て、ピクセルクロック信号Ｓ２３４に基づいて、図６
（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ₂ にパル
スが発生する。これにより、スレーブシステム２２０に
おける動作が暴走してしまうことを回避できる。また、
図６（Ｄ）に示すように、タイミングｔ₉ で、エラーフ
ラグ信号Ｓ２４０がローレベルからハイレベルに立ち上
がる。これにより、暴走している図２に示す画像処理回
路２５０および同期信号生成回路２５１の動作をリセッ
トできる。

【００４１】また、マスタシステム２１０が正常に動作
しているときには、図５（Ｂ）に示すように、感応期間
識別回路２３３において、感応期間内に、垂直同期信号
ＶＳｙｎｃ₁ のパルスが検出されるため、感応期間識別
回路２３３から同期信号生成回路２３１にリセット信号
Ｓ２３３が出力され、同期信号生成回路２３１におい
て、図５（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ
₁ のパルスに同期したタイミングのパルスが垂直同期信
号ＶＳｙｎｃ₂ に発生する。これにより、モニタ表示信
号Ｓ２１２₁ に応じた第１のディスプレイの画像と、モ
ニタ表示信号Ｓ２１２₂ に応じた第２のディスプレイの
画像とを同期させることができる。

【００４２】以上説明したように、ゲームシステム２０
１では、感応期間識別回路２３３が感応窓同期モードで
動作しているときに、垂直同期信号ＶＳｙｎｃ₁ に正常
なタイミングでパルスが発生している場合（マスタシス
テム２１０が正常に動作している場合）には、当該パル
スに同期したパルスを垂直同期信号ＶＳｙｎｃ₂ に発生
させ、垂直同期信号ＶＳｙｎｃ₁ に正常なタイミングで
パルスが発生していない場合（マスタシステム２１０が
例えば暴走している場合）には、スレーブシステム２２
０の内部のピクセルクロック信号Ｓ２３４に基づいて適
切なタイミングで垂直同期信号ＶＳｙｎｃ₂ にパルスを
発生させると共に、エラーフラグ信号Ｓ２４０のレベル
を切り換える。そのため、ゲームシステム２０１によれ
ば、マスタシステム２１０が正常に動作している場合に
は、モニタ表示信号Ｓ２１２₁ とＳ２１２₂ とを高精度
に同期させ、マスタシステム２１０が暴走した場合に
は、スレーブシステム２２０の暴走を回避すると共に、
スレーブシステム２２０によってマスタシステム２１０
にリセットをかけてマスタシステム２１０を正常な動作
に復帰させることができる。

【００４３】第２実施形態 以下、本実施形態においては、任意の３次元物体モデル
に対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)
などのディスプレイ上に高速に表示する３次元コンピュ
ータグラフィックシステムに、本発明を適用した場合に
ついて説明する。図９は、本実施形態の３次元コンピュ
ータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モ
デルを単位図形である三角形（ポリゴン）の組み合わせ
として表現し、このポリゴンを描画することで表示画面
の各画素の色を決定し、ＣＲＴ３１に表示するポリゴン
レンダリング処理を行うシステムである。また、３次元
コンピュータグラフィックシステム１では、平面上の位
置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座
標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３
つの座標で３次元空間の任意の一点を特定する。３次元
コンピュータグラフィックシステム１は、例えば、図１
に示すスレーブシステム２２０に対応し、図１に示すマ
スタシステム２１０に対応する他の３次元コンピュータ
グラフィックシステムと接続された状態で相互に同期し
ながら動作する。

【００４４】３次元コンピュータグラフィックシステム
１では、メインメモリ２、Ｉ／Ｏインタフェース回路
３、メインプロセッサ４およびレンダリング回路５が、
メインバス６を介して接続されている。３次元コンピュ
ータグラフィックシステム１は、第２のユーザによる図
示しない第２の操作手段の操作に応じた操作信号Ｓ２１
１₂ と、図１に示すマスタシステム２１０に対応する他
の３次元コンピュータグラフィックシステムから入力し
たモニタ表示信号Ｓ２１２₁ 、垂直同期信号ＶＳｙｎｃ
₁ およびフィールド信号Ｆｉｅｌｄ₁ とを用いて動作す
る。なお、モニタ表示信号Ｓ２１２₁ 、垂直同期信号Ｖ
Ｓｙｎｃ₁ およびフィールド信号Ｆｉｅｌｄ₁ は、第１
実施形態で前述した同一符号の信号と同じ意味を持つ。
例えば、モニタ表示信号Ｓ２１２₁ は、第１のユーザに
よる図示しない第１の操作手段の操作に応じて、図１に
示すマスタシステム２１０に対応する他の３次元コンピ
ュータグラフィックシステムで生成された信号である。

【００４５】以下、各構成要素の機能について説明す
る。 〔メインプロセッサ４〕メインプロセッサ４は、例え
ば、所定のプログラムに応じて、第２の操作手段から入
力した操作信号Ｓ２１１₂ と、マスタとなる他の３次元
コンピュータグラフィックシステムから入力したモニタ
表示信号Ｓ２１２₁ とを用いて、メインメモリ２から必
要なグラフィックデータを読み出し、このグラフィック
データに対してクリッピング(Clipping)処理、ライティ
ング(Lighting)処理およびジオメトリ(Geometry)処理な
どを行い、ポリゴンレンダリングデータＳ４を生成す
る。メインプロセッサ４は、ポリゴンレンダリングデー
タＳ４を、メインバス６を介してレンダリング回路５に
出力する。また、メインプロセッサ４は、レンダリング
回路５の各構成要素を統一的に制御する。

【００４６】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
メモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデ
ータのブレンド（混合）係数を示している。（ｓ，ｔ，
ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャ
の同次座標を示しており、ｑは同次項を示している。こ
こで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクス
チャ座標データ（ｕ，ｖ）が得られる。テクスチャバッ
ファメモリ２０に記憶されたテクスチャデータへのアク
セスは、テクスチャ座標データ（ｕ，ｖ）を用いて行わ
れる。ここで、テクスチャデータとは、３次元グラフィ
ックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。すなわち、ポ
リゴンレンダリングデータは、三角形（単位図形）の各
頂点の物理座標値と、それぞれの頂点の色とテクスチャ
およびフォグの値のデータを示している。

【００４７】〔Ｉ／Ｏインタフェース回路３〕Ｉ／Ｏイ
ンタフェース回路３は、必要に応じて、外部からポリゴ
ンレンダリングデータを入力し、これをメインバス６を
介してレンダリング回路５に出力する。

【００４８】〔レンダリング回路５〕以下、レンダリン
グ回路５について詳細に説明する。図９に示すように、
レンダリング回路５は、ＤＤＡ(Digital Differential
Anarizer) セットアップ回路１０、トライアングルＤＤ
Ａ回路１１、テクスチャエンジン回路１２、メモリＩ／
Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡ
Ｃ回路１５、ＤＲＡＭ１６、ＳＲＡＭ１７およびピクセ
ルクロック信号生成回路２３４を有し、これらがメイン
プロセッサ４からの制御信号に基づいて動作する。ＤＲ
ＡＭ１６は、テクスチャバッファメモリ２０、ディスプ
レイバッファメモリ２１、ｚバッファメモリ２２および
テクスチャＣＬＵＴバッファメモリ２３として機能す
る。また、レンダリング回路５の各構成要素は、ピクセ
ルクロック信号生成回路２３４が発生したピクセルクロ
ック信号Ｓ２３４に基づいて動作する。

【００４９】＜ＤＤＡセットアップ回路１０＞ＤＤＡセ
ットアップ回路１０は、後段のトライアングルＤＤＡ回
路１１において物理座標系上の三角形の各頂点の値を線
形補間して、三角形の内部の各画素の色と深さ情報を求
めるに先立ち、ポリゴンレンダリングデータＳ４が示す
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについ
て、三角形の辺と水平方向の差分などを求めるセットア
ップ演算を行う。このセットアップ演算は、具体的に
は、開始点の値と終点の値と、開始点と終点との距離を
用いて、単位長さ移動した場合における、求めようとし
ている値の変分を算出する。ＤＤＡセットアップ回路１
０は、算出した差分を、変分データＳ１０としてトライ
アングルＤＤＡ回路１１に出力する。

【００５０】＜トライアングルＤＤＡ回路１１＞トライ
アングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１
０から入力した変分データＳ１０を用いて、三角形内部
の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライアング
ルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当
該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，
ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）
Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並
行して処理を行う矩形内に位置する８（＝２×４）画素
分のＤＤＡデータＳ１１をテクスチャエンジン回路１２
に出力する。

【００５１】＜テクスチャエンジン回路１２＞テクスチ
ャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の
算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処
理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（テ
クスチャαブレンディング処理）を順にパイプライン方
式で行う。なお、テクスチャエンジン回路１２は、所定
の矩形内に位置する８画素についての処理を同時に並行
して行う。

【００５２】また、テクスチャエンジン回路１２は、Ｄ
ＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについ
て、ｓデータをｑデータで除算する演算と、ｔデータを
ｑデータで除算する演算とを行う。

【００５３】また、テクスチャエンジン回路１２は、除
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７に、前記生成したテクスチ
ャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、
メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ
（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレ
スから読み出されたテクスチャデータである（Ｒ，Ｇ，
Ｂ，α）データＳ１７を得る。ここで、テクスチャバッ
ファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクス
チャ）などの複数の縮小率に対応したテクスチャデータ
が記憶されており、ＳＲＡＭ１７には、テクスチャバッ
ファメモリ２０に記憶されているテクスチャデータのコ
ピーが記憶されている。本実施形態では、上述したよう
にテクスチャ座標（ｕ，ｖ）を生成することで、単位図
形である三角形を単位として、所望の縮小率のテクスチ
ャデータをＳＲＡＭ１７から読み出すことができる。

【００５４】テクスチャエンジン回路１２は、ＳＲＡＭ
１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の
（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ
回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，
Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７
に含まれるαデータ（テクスチャα）が示す割合で混合
し（テクスチャαブレンディング処理を行い）、画素デ
ータＳ１２を生成する。テクスチャエンジン回路１２
は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に
出力する。

【００５５】テクスチャエンジン回路１２は、フルカラ
ー方式の場合には、テクスチャバッファメモリ２０から
読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一
方、テクスチャエンジン回路１２は、インデックスカラ
ー方式の場合には、予め作成したカラールックアップテ
ーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモ
リ２３から読み出して、内蔵するＳＲＡＭに転送および
記憶し、このカラールックアップテーブルを用いて、テ
クスチャバッファメモリ２０から読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００５６】＜メモリＩ／Ｆ回路１３＞メモリＩ／Ｆ回
路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイ
バッファメモリ２１から読み出した表示データＳ２１を
ＣＲＴコントローラ回路１４に出力する。また、メモリ
Ｉ／Ｆ回路１３は、テクスチャエンジン回路１２から入
力した画素データＳ１２に対応するｚデータと、ｚバッ
ファメモリ２２に記憶されているｚデータとの比較を行
い、入力した画素データＳ１２によって描画される画像
が、ディスプレイバッファメモリ２１に記憶されている
画像より、手前（視点側）に位置するか否かを判断し、
手前に位置する場合には、画素データＳ１２に対応する
ｚデータでｚバッファメモリ２２に記憶されたｚデータ
を更新する。また、メモリＩ／Ｆ回路１３は、必要に応
じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）デー
タと、既にディスプレイバッファメモリ２１に記憶され
ている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に
対応するαデータが示す混合値で混合する、いわゆるα
ブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）デ
ータを表示データとしてディスプレイバッファメモリ２
１に書き込む。なお、メモリＩ／Ｆ回路１３によるＤＲ
ＡＭ１６に対してのアクセスは、１６画素分のデータに
ついて同時に行なわれる。

【００５７】＜ＣＲＴコントローラ回路１４＞ＣＲＴコ
ントローラ回路１４は、ＣＲＴ３１に表示する表示デー
タのアドレスを発生し、当該アドレスに記憶された表示
データをディスプレイバッファメモリ２１から読み出す
要求をメモリＩ／Ｆ回路１３に出力する。この要求に応
じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ
メモリ２１から一定の固まりで表示データＳ２１を読み
出す。ＣＲＴコントローラ回路１４は、メモリＩ／Ｆ回
路１３から入力した表示データＳ２１をＲＡＭＤＡＣ回
路１５に出力する。

【００５８】また、ＣＲＴコントローラ回路１４は、図
３に示す同期信号生成回路２３１、外部信号識別回路２
３２および感応期間識別回路２３３の前述した機能を持
ち、ピクセルクロック信号生成回路２３４から入力した
ピクセルクロック信号Ｓ２３４に基づいて動作する。ま
た、ＣＲＴコントローラ回路１４は、第１実施形態で前
述したように、外部同期指示信号Ｓ１３、外部同期モー
ド信号Ｓ１４、他の３次元コンピュータグラフィックシ
ステムから入力した垂直同期信号ＶＳｙｎｃ₁およびフ
ィルード信号Ｆｉｅｌｄ₁ を必要に応じて用いて、コン
ポジット同期信号ＣＳｙｎｃ₂ 、垂直同期信号ＶＣｙｎ
ｃ₂ 、水平同期信号ＨＳｙｎｃ₂ およびフィールド信号
Ｆｉｅｌｄ₂ を生成し、これらをＲＡＭＤＡＣ回路１５
に出力する。

【００５９】＜ＲＡＭＤＡＣ回路１５＞ＲＡＭＤＡＣ回
路１５は、表示データＳ２１をＤ／Ａ変換して表示信号
を生成し、当該表示信号、コンポジット同期信号ＣＳｙ
ｎｃ₂ 、垂直同期信号ＶＣｙｎｃ₂ 、水平同期信号ＨＳ
ｙｎｃ₂ およびフィールド信号Ｆｉｅｌｄ₂ を用いて、
モニタ表示信号Ｓ２１２₂ を生成し、これをＣＲＴ３１
に出力する。

【００６０】ＤＲＡＭ１６ ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディ
スプレイバッファメモリ２１、Ｚバッファメモリ２２お
よびテクスチャＣＬＵＴバッファメモリ２３を有する。
ここで、テクスチャバッファメモリ２０は、前述したよ
うに、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複
数の縮小率に対応したテクスチャデータを記憶する。デ
ィスプレイバッファメモリ２１は、各画素のＲ，Ｇ，Ｂ
値を示す表示データを所定のデータフォーマットで記憶
する。ｚバッファメモリ２２は、各画素のｚデータを所
定のデータフォーマットで記憶する。テクスチャＣＬＵ
Ｔバッファメモリ２３は、カラールックアップテーブル
（ＣＬＵＴ）を記憶する。

【００６１】以下、３次元コンピュータグラフィックシ
ステム１の動作例について説明する。３次元コンピュー
タグラフィックシステム１では、メインプロセッサ４に
おいて、所定のプログラムに応じて、第２の操作手段か
ら入力した操作信号Ｓ２１１₂ と、マスタとなる他の３
次元コンピュータグラフィックシステムから入力したモ
ニタ表示信号Ｓ２１２₁ とを用いて、メインメモリ２か
ら必要なグラフィックデータが読み出され、このグラフ
ィックデータに対してクリッピング(Clipping)処理、ラ
イティング(Lighting)処理およびジオメトリ(Geometry)
処理などを行い、ポリゴンレンダリングデータＳ４が生
成される。そして、ポリゴンレンダリングデータＳ４
が、メインバス６を介して、メインプロセッサ４からレ
ンダリング回路５のＤＤＡセットアップ回路１０に出力
され、ＤＤＡセットアップ回路１０において、三角形の
辺と水平方向の差分などを示す変分データＳ１０が生成
される。この変分データＳ１０は、トライアングルＤＤ
Ａ回路１１に出力され、トライアングルＤＤＡ回路１１
において、三角形内部の各画素における線形補間された
（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出
される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の
（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、ト
ライアングルＤＤＡ回路１１からテクスチャエンジン回
路１２に出力される。

【００６２】次に、テクスチャエンジン回路１２におい
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、ｓデータをｑデータで除算する演算と、ｔデー
タをｑデータで除算する演算とが行われる。このとき、
８個の図１に示す除算回路４００によって、８画素分の
除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そ
して、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算
され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエン
ジン回路１２からＳＲＡＭ１７に、前記生成されたテク
スチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力
され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に
記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）
データＳ１７が読み出される。次に、テクスチャエンジ
ン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライア
ングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含ま
れる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）デ
ータＳ１７に含まれるαデータ（テクスチャα）が示す
割合で混合され、画素データＳ１２が生成される。この
画素データＳ１２は、テクスチャエンジン回路１２から
メモリＩ／Ｆ回路１３に出力される。

【００６３】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファメモリ２２に記
憶されているｚデータとの比較が行なわれ、入力した画
素データＳ１２によって描画される画像が、前回、ディ
スプレイバッファメモリ２１に記憶されている画像デー
タに応じた画像より、手前（視点側）に位置するか否か
が判断され、手前に位置する場合には、画像データＳ１
２に対応するｚデータでｚバッファメモリ２２に記憶さ
れているｚデータが更新される。

【００６４】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファメモリ２１に
記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データ
Ｓ１２に対応するαデータ（ＤＤＡデータＳ１１に含ま
れるαデータ）が示す混合値で混合され、混合後の
（Ｒ，Ｇ，Ｂ）データが表示データとしてディスプレイ
バッファメモリ２１に書き込まれる。そして、メモリＩ
／Ｆ回路１３によって、ディスプレイバッファメモリ２
１に記憶された（Ｒ，Ｇ，Ｂ）データが、表示データＳ
２１として読み出されてＣＲＴコントローラ回路１４に
出力される。

【００６５】また、上述した処理と並行して、ＣＲＴコ
ントローラ回路１４が、ピクセルクロック信号生成回路
２３４からのピクセルクロック信号Ｓ２３４を基準とし
て動作し、例えば、感応窓同期モードにおいて、図４を
用いて前述した処理が行われ、他の３次元コンピュータ
グラフィックシステムから入力した垂直同期信号ＶＳｙ
ｎｃ₁ に含まれるパルスに同期してパルスを発生させ
て、あるいは、ピクセルクロック信号Ｓ２３４を基準と
してパルスを発生させて、垂直同期信号ＶＣｙｎｃ₂ が
生成される。このとき、コンポジット同期信号ＣＳｙｎ
ｃ₂ 、水平同期信号ＨＳｙｎｃ₂ およびフィールド信号
Ｆｉｅｌｄ₂ も生成される。そして、これらの信号およ
びメモリＩ／Ｆ回路１３からの表示データＳ２１が、Ｃ
ＲＴコントローラ回路１４からＲＡＭＤＡＣ回路１５に
出力される。

【００６６】そして、ＲＡＭＤＡＣ回路１５において、
表示データＳ２１がＤ／Ａ変換されて表示信号が生成さ
れ、当該表示信号、コンポジット同期信号ＣＳｙｎ
ｃ₂ 、垂直同期信号ＶＣｙｎｃ₂ 、水平同期信号ＨＳｙ
ｎｃ₂ およびフィールド信号Ｆｉｅｌｄ₂ を用いてモニ
タ表示信号Ｓ２１２₂ が生成され、モニタ表示信号Ｓ２
１２₂ がＣＲＴ３１に出力される。

【００６７】本発明は上述した実施形態には限定されな
い。例えば、上述した第１実施形態では、感応期間識別
回路２３３が感応窓同期モードおよび外部同期自走モー
ドの双方を選択的に行う場合を例示したが、感応期間識
別回路２３３が感応窓同期モードのみを行うようにして
もよい。

【００６８】また、スレーブシステム２２０の各構成要
素（ブロック）への機能の割り当ては、本発明の構成要
素の機能を全体として実現するものであれば、図３に示
すものには限定されない。

【００６９】また、上述した図９に示す３次元コンピュ
ータグラフィックシステム１では、ＳＲＡＭ１７を用い
る構成を例示したが、ＳＲＡＭ１７を設けない構成にし
てもよい。また、図９に示すテクスチャバッファメモリ
２０およびテクスチャＣＬＵＴバッファメモリ２３を、
ＤＲＡＭ１６の外部に設けてもよい。

【００７０】さらに、図９に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。

【００７１】

【発明の効果】以上説明したように、本発明の信号処理
装置によれば、第１の同期信号が正常な場合には第１の
同期信号に同期した第２の同期信号を生成でき、第１の
同期信号が正常でない場合には、当該第１の同期信号に
よって第２の同期信号が影響を受けることを回避でき
る。また、本発明の信号処理システムによれば、第１の
信号処理装置が正常に動作している場合には第１の信号
処理装置と第２の信号処理装置とを同期して動作させ、
第１の信号処理装置が暴走などして正常に動作していな
い場合には、その影響を第２の信号処理装置が受けるこ
とを回避できる。また、本発明の信号処理システムによ
れば、第１の信号処理装置が暴走した場合に、そのこと
を第２の信号処理装置で検出して、第１の信号処理装置
の動作をリセットできる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態の対戦型のゲー
ムシステムの構成図である。

【図２】図２は、図１に示すマスタシステムの構成図で
ある。

【図３】図３は、図１に示すスレーブシステムの構成図
である。

【図４】図４は、図３に示す感応期間識別回路の感応窓
同期モードにおける動作のフローチャートである。

【図５】図５は、感応期間内に垂直同期信号ＶＳｙｎｃ
₁ にパルスが存在する場合における図３に示す一部の信
号の波形図である。

【図６】図６は、感応期間内に垂直同期信号ＶＳｙｎｃ
₁ にパルスが存在しない場合における図３に示す一部の
信号の波形図である。

【図７】図７は、感応期間識別回路の外部同期自走モー
ドにおける動作のフローチャートである。

【図８】図８は、外部同期自走モードにおける図３に示
す一部の信号の波形図である。

【図９】図９は、本発明の第２実施形態の３次元コンピ
ュータグラフィックシステムの構成図である。

【図１０】図１０は、従来のゲームシステムの構成図で
ある。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、６…メインバ
ス、７…タイミング発生回路、１０…ＤＤＡセットアッ
プ回路、１１…トライアングルＤＤＡ回路、１２…テク
スチャエンジン回路、１３，２１３，３１３…メモリＩ
／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡ
ＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０
…テクスチャバッファメモリ、２１…ディスプレイバッ
ファメモリ、２２…Ｚバッファメモリ、２３…テクスチ
ャＣＬＵＴバッファメモリ、３１…ＣＲＴ、２１０…マ
スタシステム、２２０…スレーブシステム、２５０…画
像処理回路、２５１…同期信号生成回路、２５２…ピク
セルクロック信号生成回路、２３０…画像処理回路、２
３１…同期信号生成回路、２３２…外部信号識別回路、
２３３…感応期間識別回路、２３４…ピクセルクロック
信号生成回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C001 BA02 BC00 BC10 CB00 CB01 CB08 CC02 5C020 AA04 AA05 AA12 AA17 AA18 AA35 BA10 CA05 CA06 CA11 CA15 5C082 AA06 AA34 BC03 CB01 DA76 MM01

Claims (13)

【特許請求の範囲】
1. 【請求項１】クロック信号を生成するクロック信号生成
   回路と、 第１の同期信号が第１のレベルから第２のレベルに切り
   換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
   て、前記第１の同期信号が前記第１のレベルから前記第
   ２のレベルに切り換わるタイミングが正常であると認め
   られる期間を規定する感応期間を特定する感応期間特定
   回路と、 前記検出回路で前記検出されたタイミングが前記感応期
   間内にあるか否かを判断し、前記感応期間内にあると判
   断した場合に、前記前記検出回路で前記検出されたタイ
   ミングを基準として前記第２の同期信号のレベルを切り
   換え、前記感応期間内にないと判断した場合に、前記ク
   ロック信号に基づいて決定されたタイミングで前記第２
   の同期信号のレベルを切り換える同期信号生成回路とを
   有する信号処理装置。
2. 【請求項２】前記同期信号生成回路は、 前記検出回路で前記検出されたタイミングを基準として
   前記第２の同期信号のレベルを最初に切り換えた後に、
   前記検出回路で前記検出されたタイミングが前記感応期
   間内にあるか否かを判断する請求項１に記載の信号処理
   装置。
3. 【請求項３】前記感応期間特定回路は、 前記クロック信号に基づいて所定の時間間隔で前記感応
   期間を特定する請求項１に記載の信号処理装置。
4. 【請求項４】前記同期信号生成回路は、 前記検出回路で前記検出されたタイミングが前記感応期
   間内にあるか否かを判断し、前記感応期間内にあると判
   断した場合に、前記前記検出回路で前記検出されたタイ
   ミングを基準として前記第２の同期信号のレベルを切り
   換え、前記感応期間内にないと判断した場合に、前記ク
   ロック信号に基づいて決定されたタイミングで前記第２
   の同期信号のレベルを切り換える第１のモードと、 前記検出回路で前記検出されたタイミングを基準として
   第２の同期信号のレベルを最初に切り換えた後に、前記
   クロック信号に基づいて決定されたタイミングで前記第
   ２の同期信号のレベルを切り換える第２のモードとのう
   ちを一方を選択して行う請求項１に記載の信号処理装
   置。
5. 【請求項５】前記第２の同期信号を用いて処理を行う処
   理回路をさらに有する請求項１に記載の信号処理装置。
6. 【請求項６】表示信号に含まれる垂直同期信号を生成す
   る際に用いられる信号処理装置において、 クロック信号を生成するクロック信号生成回路と、 第１の垂直同期信号が第１のレベルから第２のレベルに
   切り換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
   て、前記第１の垂直同期信号が前記第１のレベルから前
   記第２のレベルに切り換わるタイミングが正常であると
   認められる期間を規定する感応期間を特定する感応期間
   特定回路と、 前記検出回路で前記検出されたタイミングが前記感応期
   間内にあるか否かを判断し、前記感応期間内にあると判
   断した場合に、前記前記検出回路で前記検出されたタイ
   ミングを基準として前記第２の垂直同期信号のレベルを
   切り換え、前記感応期間内にないと判断した場合に、前
   記クロック信号に基づいて決定されたタイミングで前記
   第２の垂直同期信号のレベルを切り換える同期信号生成
   回路とを有する信号処理装置。
7. 【請求項７】前記同期信号生成回路は、前記第２の垂直
   同期信号に同期した水平同期信号を生成する請求項６に
   記載の信号処理装置。
8. 【請求項８】前記感応期間特定回路は、前記第１の垂直
   同期信号に含まれるパルスが奇数フィールドおよび偶数
   フィールドのいずれのフィールドに対応するパルスであ
   るかを示すフィールド信号と、前記生成された水平同期
   信号とを用いて、前記感応期間を特定する請求項６に記
   載の信号処理装置。
9. 【請求項９】前記第２の垂直同期信号および前記水平同
   期信号を用いて表示信号を生成する画像処理回路をさら
   に有する請求項６に記載の信号処理装置。
10. 【請求項１０】第１の同期信号を生成し、リセット動作
    指示信号によってリセット動作が指示された場合にリセ
    ット動作を行う第１の信号処理装置と、 前記第１の信号処理装置と同期して動作する第２の信号
    処理装置とを有し、 前記第２の信号処理装置は、 クロック信号を生成するクロック信号生成回路と、 前記第１の同期信号が第１のレベルから第２のレベルに
    切り換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
    て、前記第１の同期信号が前記第１のレベルから前記第
    ２のレベルに切り換わるタイミングが正常であると認め
    られる期間を規定する感応期間を特定する感応期間特定
    回路と、 前記検出回路で前記検出されたタイミングが前記感応期
    間内にあるか否かを判断し、前記感応期間内にあると判
    断した場合に、前記前記検出回路で前記検出されたタイ
    ミングを基準として前記第２の同期信号のレベルを切り
    換え、前記感応期間内にないと判断した場合に、前記ク
    ロック信号に基づいて決定されたタイミングで前記第２
    の同期信号のレベルを切り換え、前記リセット動作指示
    信号を前記第１の信号処理装置に出力する同期信号生成
    回路とを有する信号処理システム。
11. 【請求項１１】前記第１の信号処理装置は、前記第１の
    同期信号を用いて処理を行う第１の処理回路をさらに有
    し、 前記第２の信号処理装置は、前記第２の同期信号を用い
    て処理を行う第２の処理回路をさらに有する請求項１０
    に記載の信号処理システム。
12. 【請求項１２】第１の垂直同期信号を生成し、リセット
    動作指示信号によってリセット動作が指示された場合に
    リセット動作を行う第１の信号処理装置と、 前記第１の信号処理装置と同期して動作する第２の信号
    処理装置とを有し、 前記第２の信号処理装置は、 クロック信号を生成するクロック信号生成回路と、 前記第１の垂直同期信号が第１のレベルから第２のレベ
    ルに切り換わったタイミングを検出する検出回路と、 前記検出回路で前記検出されたタイミングを基準とし
    て、前記第１の垂直同期信号が前記第１のレベルから前
    記第２のレベルに切り換わるタイミングが正常であると
    認められる期間を規定する感応期間を特定する感応期間
    特定回路と、 前記検出回路で前記検出されたタイミングが前記感応期
    間内にあるか否かを判断し、前記感応期間内にあると判
    断した場合に、前記前記検出回路で前記検出されたタイ
    ミングを基準として前記第２の垂直同期信号のレベルを
    切り換え、前記感応期間内にないと判断した場合に、前
    記クロック信号に基づいて決定されたタイミングで前記
    第２の垂直同期信号のレベルを切り換え、前記リセット
    動作指示信号を前記第１の信号処理装置に出力する同期
    信号生成回路とを有する信号処理システム。
13. 【請求項１３】前記第１の信号処理装置は、前記第１の
    垂直同期信号を用いて第１の表示信号を生成する画像処
    理回路をさらに有し、 前記第２の信号処理装置は、前記第２の垂直同期信号を
    用いて第２の表示信号を生成する画像処理回路をさらに
    有する請求項１２に記載の信号処理システム。