JP4168510B2 - 信号処理回路および信号処理システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、他の信号処理装置と同期して動作する際に、安定した動作を行うことができる信号処理装置および信号処理システムに関する。
【０００２】
【従来の技術】
近年、コンピュータグラフィックスを採用した種々のゲーム機の開発が活発に行われている。
このようなゲーム機では、例えば、ユーザによる入力手段の操作を反映させてグラフィック処理を行って表示データを生成し、当該表示データに応じた画像をディスプレイに表示する。
ところで、複数のゲーム機を相互に接続した状態で、複数のユーザがこれら複数のゲーム機をそれぞれ操作して対戦型のゲームを行うことがある。この場合には、一のユーザによる一のゲーム機の操作内容を他のゲーム機に与えて、当該操作内容を反映した同期した画像を各ゲーム機のディスプレイに表示する必要がある。
【０００３】
図１０は、複数のゲーム機を接続した場合におけるゲーム機相互間で入出力される信号を説明するための図である。
図１０に示すように、ゲーム機であるマスタシステム１００1 は、第１のユーザの操作に応じた操作信号Ｓ１０１1 と、ＰＬＬ(Phase Locked Loop) 回路１０３1 を用いて生成した水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 と、第２のユーザによる操作を反映して生成されたモニタ表示信号Ｓ１０２2 とを用いてモニタ表示信号Ｓ１０２1 を生成し、モニタ表示信号Ｓ１０２1 を第１のディスプレイに出力する。
また、マスタシステム１００1 は、水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 をスレーブシステム１００2 に出力する。
【０００４】
また、他のゲーム機であるスレーブシステム１００2 は、マスタシステム１００1 から入力した水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 をＰＬＬ回路１０３2 で位相同期させて水平同期信号ＨＳｙｎｃ2 および垂直同期信号ＶＳｙｎｃ2 を生成する。
また、スレーブシステム１００2 は、当該生成した水平同期信号ＨＳｙｎｃ2 および垂直同期信号ＶＳｙｎｃ2 と、第２のユーザによる操作に応じた操作信号Ｓ１０１2 と、第１のユーザによる操作を反映して生成されたモニタ表示信号Ｓ１０２1 とを用いてモニタ表示信号Ｓ１０２2 を生成し、これを第２のディスプレイおよびマスタシステム１００1 に出力する。
これにより、マスタシステム１００1 から出力されたモニタ表示信号Ｓ１０２1 に応じた第１のディスプレイの画像と、スレーブシステム１００2 から出力されたモニタ表示信号Ｓ１０２2 に応じた第２のディスプレイの画像とを同期させることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した図１０に示すシステムでは、スレーブシステム１００2 において、マスタシステム１００1 から入力した水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 をＰＬＬ回路１０３2 で位相同期させてピクセルクロック信号、水平同期信号ＨＳｙｎｃ2 および垂直同期信号ＶＳｙｎｃ2 を生成するため、例えばノイズなどの影響で、マスタシステム１００1 が暴走すると、スレーブシステム１００2 も暴走してしまい、正常な動作に復帰することが困難になる。
【０００６】
本発明は上述した従来技術に鑑みてなされ、他の信号処理装置と同期して動作する場合に、安定した動作を行うことができる信号処理装置と、当該信号処理装置を用いた信号処理システムを提供することを目的とする。
【０００７】
【課題を解決する手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の信号処理装置は、クロック信号を生成するクロック信号生成回路と、外部から入力される第１の同期信号が第１のレベルから第２のレベルに切り替わるレベル遷移を検出する検出回路と、前記レベル遷移が正常なタイミングと認められる期間を表す感応期間を、前記レベル遷移が前回、検出された時を基準に特定する感応期間特定回路と、前記検出回路で検出されたレベル遷移が前記感応期間内にあるか否かを判断し、当該検出されたレベル遷移が前記感応期間内にあると判断した場合に、当該レベル遷移のタイミングを正常なものとして、当該正常なタイミングを基準として第２の同期信号のパルスを生成し、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、当該感応期間を特定したときに基準にした前回のレベル遷移のタイミングを基準として、前記クロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスを繰り返し生成する同期信号生成回路と、生成された前記第２の同期信号に同期して動作する信号処理回路と、を有する。
本発明では好適に、前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、当該感応期間を特定したときに基準にした前回のレベル遷移のタイミングを基準として、前記クロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスを繰り返し生成する。
本発明では好適に、前記感応期間特定回路は、前回のレベル遷移から前記クロック信号に基づいて規定される所定の時間経過後に前記感応期間を特定し、前記特定された感応期間内に前記レベル遷移があると前記同期信号生成回路により判断されると、当該感応期間内のレベル遷移を基準として、前記クロック信号に基づいて新たな感応期間の特定を行い、前記同期信号生成回路による「感応期間内にレベル遷移あり」の判断が続く限り、新たな感応期間の特定を繰り返す。
【０００８】
本発明の信号処理装置では、検出回路が、第１の同期信号のレベルが第１のレベルから第２のレベルに切り替わるレベル遷移を検出する。同期信号生成回路において、検出回路で検出された前記第１の同期信号がレベル遷移するタイミングが感応期間内にあると、このレベル遷移のタイミングは正常と判断される。この場合、前回、検出されたレベル遷移のタイミングを基準として前記第２の同期信号のパルスが生成される。よって、第１の同期信号と第２の同期信号とが正確に同期する。ここで「前回、検出されたレベル遷移」とは、最初に検出されたレベル遷移を除くと、感応期間内かどうかが前回、判断されたレベル遷移である。
一方、第１の同期信号がレベル遷移するときのタイミングが感応期間で検出されない場合（第１の同期信号を生成する装置が暴走している場合など）、同期信号生成回路において、当該信号処理装置のクロック信号生成回路で生成されたクロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスが繰り返し発生される。このとき、第２の同期信号は、第１の同期信号には同期しないが、一定周期の第２の同期信号が生成されるため、この第２の同期信号に同期して信号処理回路が動作する。
【０００９】
本発明では好適に、前記第１の同期信号は、外部の他の信号処理装置が画像処理時に用いる第１の垂直同期信号であり、前記第２の同期信号は、内部の前記信号処理回路が画像処理時に用いる第２の垂直同期信号である。
さらに好適に、前記同期信号生成回路は、前記第２の垂直同期信号に同期した水平同期信号を生成する。
あるいは好適に、前記感応期間特定回路は、前記第１の垂直同期信号に含まれるパルスが奇数フィールドおよび偶数フィールドのいずれのフィールドに対応するパルスであるかを示すフィールド信号と、前記生成された水平同期信号とを用いて、前記感応期間を特定する。
【００１０】
また、本発明の信号処理システムは、所定の信号処理を行うとともに第１の同期信号を生成する第１の信号処理装置と、前記第１の同期信号を入力し、当該入力した第１の同期信号に基づいて前記第１の信号処理装置と同期して所定の信号処理を実行し、前記第１の同期信号が正常なタイミングで入力されない場合は第２の同期信号を内部で生成して、当該第２の同期信号に同期して所定の信号処理を実行する第２の信号処理装置と、を有する。前記第２の信号処理装置は、クロック信号を生成するクロック信号生成回路と、前記第１の同期信号を前記第１の信号処理装置から入力し、入力した第１の同期信号が第１のレベルから第２のレベルに切り替わるレベル遷移を検出する検出回路と、前記レベル遷移が正常なタイミングと認められる期間を表す感応期間を、前記レベル遷移が前回、検出された時を基準に特定する感応期間特定回路と、前記検出回路で検出されたレベル遷移が前記感応期間内にあるか否かを判断し、当該検出されたレベル遷移が前記感応期間内にあると判断した場合に、当該レベル遷移のタイミングを正常なものとして、当該正常なタイミングを基準として第２の同期信号のパルスを生成し、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、前記クロック信号に基づいて決定されるタイミングで前記第２の同期信号のパルスを生成する同期信号生成回路と、を有する。
【００１１】
本発明では好適に、前記第２の信号処理装置内の前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合にエラー信号を発生し、当該エラー信号を前記第１の信号処理装置に出力し、前記第１の信号処理装置は、前記エラー信号が入力されるとリセット動作を行う。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
第１実施形態
図１は、本実施形態の対戦型のゲームシステム２０１の構成図である。
図１に示すように、ゲームシステム２０１は、マスタシステム２１０（本発明の第１の信号処理装置）とスレーブシステム２２０（本発明の第２の信号処理装置）とを接続した構成をしている。
すなわち、マスタシステム２１０が生成した垂直同期信号ＶＳｙｎｃ1 （本発明の第１の同期信号および第１の垂直同期信号）およびフィールド信号Ｆｉｅｌｄ1 がスレーブシステム２２０に出力され、スレーブシステム２２０において、外部同期自走モードおよび感応窓同期モードのうち選択されたモードに基づいて、所定の条件の下、垂直同期信号ＶＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 を用いてコンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 （本発明の第２の同期信号および第２の垂直同期信号）、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 が生成される。
このとき、スレーブシステム２２０は、感応窓同期モードでは、感応期間内に垂直同期信号ＶＳｙｎｃ1 にパルスが発生しない場合には、内部のピクセルクロック信号に基づいて垂直同期信号ＶＳｙｎｃ2 にパルスを発生させる。
【００１３】
以下、マスタシステム２１０およびスレーブシステム２２０の構成について詳細に説明する。
〔マスタシステム２１０〕
図２は、マスタシステム２１０の構成図である。
図２に示すように、マスタシステム２１０は、画像処理回路２５０、同期信号生成回路２５１およびピクセルクロック信号生成回路２５２を有する。
画像処理回路２５０は、ピクセルクロック信号生成回路２５２からのピクセルクロック信号Ｓ２５２を基準として動作する。
画像処理回路２５０は、第１のユーザによる図示しない第１の操作手段の操作内容に応じた操作信号Ｓ２１１1 と、スレーブシステム２２０から入力したモニタ表示信号Ｓ２１２2 と、同期信号生成回路２５１からのコンポジット同期信号ＣＳｙｎｃ1 、垂直同期信号ＶＳｙｎｃ1 、水平同期信号ＨＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 とに基づいて、第１のユーザによる第１の操作手段の操作内容および第２のユーザによる第２の操作手段の操作内容の双方を反映したモニタ表示信号Ｓ２１２1 を生成する。
また、画像処理回路２５０は、図１に示すスレーブシステム２２０から入力したエラーフラグ信号Ｓ２４０がローレベルからハイレベンルに切り換わると、リセット動作を行う。
【００１４】
同期信号生成回路２５１は、ピクセルクロック信号生成回路２５２から入力したピクセルクロック信号Ｓ２５２を用いて、コンポジット同期信号ＣＳｙｎｃ1 、垂直同期信号ＶＳｙｎｃ1 、水平同期信号ＨＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 を生成する。
また、同期信号生成回路２５１は、図１に示すスレーブシステム２２０から入力したエラーフラグ信号Ｓ２４０がローレベルからハイレベンルに切り換わると、リセット動作を行う。
【００１５】
ピクセルクロック信号生成回路２５２は、例えば、発振回路およびＰＬＬ回路を有し、発振回路で生成した原発振信号をＰＬＬ回路で所定の位相に位相同期させてピクセルクロック信号Ｓ２５２を生成する。
【００１６】
〔スレーブシステム２２０〕
図３は、スレーブシステム２２０の構成図である。
図３に示すように、スレーブシステム２２０は、画像処理回路２３０、同期信号生成回路２３１、外部信号識別回路２３２、感応期間識別回路２３３およびピクセルクロック信号生成回路２３４（本発明のクロック信号生成回路）を有する。
ここで、本発明の検出回路および感応期間特定回路は感応期間識別回路２３３によって実現されている。また、本発明の同期信号生成回路は、感応期間識別回路２３３および同期信号生成回路２３１によって実現されている。
画像処理回路２３０は、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４を基準として動作する。
また、画像処理回路２３０は、第２のユーザによる図示しない第２の操作手段の操作内容に応じた操作信号Ｓ２１２1 と、マスタシステム２１０から入力したモニタ表示信号Ｓ２１２1 と、同期信号生成回路２３１からのコンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 とに基づいて、第１のユーザによる第１の操作手段の操作内容および第２のユーザによる第２の操作手段の操作内容の双方を反映したモニタ表示信号Ｓ２１２2 を生成する。
【００１７】
同期信号生成回路２３１は、ピクセルクロック信号生成回路２３４から入力したピクセルクロック信号Ｓ２３４を用いて、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を生成する。
同期信号生成回路２３１は、感応期間識別回路２３３から、リセット信号Ｓ２３３を入力すると、当該リセット信号Ｓ２３３に応じて、垂直同期信号ＶＳｙｎｃ1 に含まれるパルスに追従して一定期間ローレベルとなるパルスを垂直同期信号ＶＳｙｎｃ2 に発生させる。
【００１８】
ピクセルクロック信号生成回路２３４は、例えば、発振回路およびＰＬＬ回路を有し、発振回路で生成した原発振信号をＰＬＬ回路で所定の位相に位相同期させてピクセルクロック信号Ｓ２３４を生成する。
【００１９】
外部信号識別回路２３２は、マスタシステム２１０から入力したフィールド信号Ｆｅｉｌｄ1 に基づいて、マスタシステム２１０から入力した垂直同期信号ＶＳｙｎｃ1 に含まれるローレベルのパルスが奇数フィールドおよび偶数フィールドのいずれのフィールドに対応するものであるかを判断し、当該判断結果を示すフィールド識別信号Ｓ２３２と、マスタシステム２１０から入力した垂直同期信号ＶＳｙｎｃ1 とを感応期間識別回路２３３に出力する。
【００２０】
感応期間識別回路２３３は、外部同期指示信号Ｓ２１３がローレベルからハイレベルになると、感応窓同期モードおよび外部同期自走モードのうち外部同期モード信号Ｓ２１４で特定されたモードで、ピクセルクロック信号Ｓ２３４を基準として動作して、リセット信号Ｓ２３３およびエラーフラグ信号Ｓ２４０を生成する。
先ず、感応期間識別回路２３３の感応窓同期モードにおける動作について説明する。
図４は感応期間識別回路２３３の感応窓同期モードにおける動作のフローチャート、図５は感応期間内にＶＳｙｎｃ1 にパルスが存在する場合における図３に示す一部の信号の波形図、図６は感応期間内にＶＳｙｎｃ1 にパルスが存在しない場合における図３に示す一部の信号の波形図である。
ステップＳ１：感応期間識別回路２３３は、図５（Ａ）および図６（Ａ）に示すように、タイミングｔ1 で、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったことを検出するとステップＳ２の処理を実行する。
【００２１】
ステップＳ２：感応期間識別回路２３３は、図５（Ｄ）および図６（Ｄ）に示すように、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったタイミングｔ1 で、エラーフラグ信号Ｓ２４０をローレベルからハイレベルに切り換える。
これにより、図２に示す画像処理回路２５０および同期信号生成回路２５１がリセット動作を行う。
【００２２】
ステップＳ３：その後、感応期間識別回路２３３は、タイミングｔ2 で、図５（Ｂ）および図６（Ｂ）に示す垂直同期信号ＶＳｙｎｃ1 が最初にハイレベルからローレベルに切り換わったことを検出すると、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
【００２３】
ステップＳ４：同期信号生成回路２３１は、リセット信号Ｓ２３３に基づいて、図５（Ｃ）および図６（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ2 をタイミングｔ3 でローレベルにした後に、タイミングｔ5 でハイレベルに切り換える。
【００２４】
ステップＳ５：感応期間識別回路２３３は、図５（Ｄ）および図６（Ｄ）に示すように、エラーフラグ信号Ｓ２４０を、タイミングｔ3 で、ハイレベルからローレベルに切り換える。
【００２５】
ステップＳ６：感応期間識別回路２３３は、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４に基づいて、垂直同期信号ＶＳｙｎｃ1 のパルスを前回検出したタイミングを基準として、次に垂直同期信号ＶＳｙｎｃ2 にパルスが発生すべき期間である感応期間を特定する。
このとき、垂直同期信号ＶＳｙｎｃ2 にパルスが発生するタイミングは当該パルスに続くフィールドが偶数フィールドおよび奇数フィールドの何れであるかによって水平同期期間の１／２だけずれるため、外部信号識別回路２３２からのフィールド識別信号Ｓ２３２に基づいて、次に発生するパルスに続くフィールドが偶数フィールドおよび奇数フィールドの何れであるかを判断し、当該判断結果に基づいて、同期信号生成回路２３１からの水平同期信号ＨＳｙｎｃ2 を用いて感応期間の中心を特定する。
また、感応期間の長さは、図１に示すマスタシステム２１０とスレーブシステム２２０との間で許容される同期ずれの時間に応じて決定される。
なお、本実施形態では、例えば、図５および図６に示すように、例えば、タイミングｔ6 〜ｔ9 の間が感応期間とされる。
【００２６】
ステップＳ７：感応期間識別回路２３３は、外部信号識別回路２３２から入力した垂直同期信号ＶＳｙｎｃ1 のパルスが感応期間内に存在するか否かを判断し、図５（Ｃ）に示すように感応期間内にパルスが存在する場合にはステップＳ８の処理を実行し、図６（Ｃ）に示すように感応期間内にパルスが存在しない場合にはステップＳ９の処理を実行する。
ここで、ステップＳ９が実行されるのは、例えばマスタシステム２１０が暴走し、垂直同期信号ＶＳｙｎｃ1 に適切なタイミングでパルスが発生していない場合である。
【００２７】
ステップＳ８：感応期間識別回路２３３は、例えば図５（Ｂ）に示す垂直同期信号ＶＳｙｎｃ1 の立ち下がりのタイミングｔ7 で、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
これにより、同期信号生成回路２３１において、図５（Ｃ）に示すように、タイミングｔ8 で、垂直同期信号ＶＳｙｎｃ2 にパルスを発生する。
感応期間識別回路２３３は、次に、ステップＳ６の処理を繰り返す。
【００２８】
ステップＳ９：感応期間識別回路２３３は、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４に基づいて、垂直同期信号ＶＳｙｎｃ2 （あるいは垂直同期信号ＶＳｙｎｃ1 ）に前回パルスが発生したタイミングを基準として、図６（Ｃ）に示すように、次に垂直同期信号ＶＳｙｎｃ2 にパルスが発生すべきタイミングｔ10にパルスを発生させるように、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
これにより、同期信号生成回路２３１において、図６（Ｃ）に示すように、タイミングｔ10で、垂直同期信号ＶＳｙｎｃ2 にパルスを発生する。
【００２９】
ステップＳ１０：感応期間識別回路２３３は、図６（Ｄ）に示すように、感応期間が終了するタイミングｔ9 で、エラーフラグ信号Ｓ２４０をローレベルからハイレベルに切り換える。これにより、図２に示すマスタシステム２１０の画像処理回路２５０は、リセット動作を行う。
感応期間識別回路２３３は、次に、ステップＳ６の処理を繰り返す。
【００３０】
次に、感応期間識別回路２３３の外部同期自走モードにおける動作について説明する。
図７は感応期間識別回路２３３の外部同期自走モードにおける動作のフローチャート、図８は外部同期自走モードにおける図３に示す一部の信号の波形図である。
感応期間識別回路２３３は、外部同期自走モードにおいて、垂直同期信号ＶＳｙｎｃ1 が最初にハイレベルからローレベルに切り換わったタイミングを基準として、同期信号生成回路２３１から出力される垂直同期信号ＶＳｙｎｃ2 にパルスを発生させ、以後、ピクセルクロック信号２３４を基準としてカウントを行って垂直同期信号ＶＳｙｎｃ2 にパルスを発生させる。
【００３１】
ステップＳ２１：感応期間識別回路２３３は、図８（Ａ）に示すように、タイミングｔ1 で、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったことを検出するとステップＳ２２の処理を実行する。
【００３２】
ステップＳ２２：感応期間識別回路２３３は、図８（Ａ）に示すように、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったタイミングｔ1 で、エラーフラグ信号Ｓ２４０をローレベルからハイレベルに切り換える。
【００３３】
ステップＳ２３：その後、感応期間識別回路２３３は、タイミングｔ2 で、図８（Ｂ）に示す垂直同期信号ＶＳｙｎｃ1 が最初にハイレベルからローレベルに切り換わったことを検出すると、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
【００３４】
ステップＳ２４：同期信号生成回路２３１は、リセット信号Ｓ２３３に基づいて、図８（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ2 をタイミングｔ3 でローレベルにした後に、タイミングｔ5 でハイレベルに切り換える。
【００３５】
ステップＳ２５：感応期間識別回路２３３は、図８（Ｄ）に示すように、エラーフラグ信号Ｓ２４０を、タイミングｔ3 で、ハイレベルからローレベルに切り換える。
【００３６】
ステップＳ２６：感応期間識別回路２３３は、以後、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４に基づいて、図８（Ｃ）に示すように、次に垂直同期信号ＶＳｙｎｃ2 にパルスが発生すべき例えばタイミングｔ11でパルスを発生するように、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
【００３７】
以下、図１に示すゲームシステム１の全体動作について説明する。
先ず、スレーブシステム２２０の電源が投入されると、スレーブシステム２２０内で外部同期信号Ｓ２１３および外部同期モード信号Ｓ２１４が自動的に生成され、これらが図３に示す感応期間識別回路２３３に供給される。
また、第１のユーザによる第１の操作手段の操作に応じた操作信号Ｓ２１１1 がマスタシステム２１０に供給されると共に、第２のユーザによる第２の操作手段の操作に応じた操作信号Ｓ２１１2 がスレーブシステム２２０に供給される。
【００３８】
また、マスタシステム２１０の図２に示す画像処理回路２５０がピクセルクロック信号Ｓ２５２に基づいて動作し、画像処理回路２５０において、操作信号Ｓ２１１1 と、スレーブシステム２２０からのモニタ表示信号Ｓ２１２2 と、同期信号生成回路２５１からのコンポジット同期信号ＣＳｙｎｃ1 、垂直同期信号ＶＳｙｎｃ1 、水平同期信号ＨＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 とに基づいて、モニタ表示信号Ｓ２１２1 が生成される。モニタ表示信号Ｓ２１２1 は第１のディスプレイに出力され、モニタ表示信号Ｓ２１２1 に応じた画像が第１のディスプレイに表示される。
【００３９】
マスタシステム２１０の上述した動作と並行して、スレーブシステム２２０の図３に示す画像処理回路２３０がピクセルクロック信号Ｓ２３４に基づいて動作し、画像処理回路２３０において、操作信号Ｓ２１１2 と、マスタシステム２１０からのモニタ表示信号Ｓ２１２1 と、同期信号生成回路２３１からのコンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 とに基づいて、モニタ表示信号Ｓ２１２2 が生成される。モニタ表示信号Ｓ２１２2 は第２のディスプレイに出力され、モニタ表示信号Ｓ２１２2 に応じた画像が第２のディスプレイに表示される。
【００４０】
ここで、画像処理回路２３０で用いられる垂直同期信号ＶＳｙｎｃ2 は、感応期間識別回路２３３によって、前述した図４に示した処理に基づいて生成されたリセット信号Ｓ２３３を用いて生成される。
そのため、マスタシステム２１０の動作が何らかの理由で暴走した場合には、図６（Ｂ）に示すように、感応期間識別回路２３３において、感応期間内に、垂直同期信号ＶＳｙｎｃ1 のパルスが検出されないため、感応期間識別回路２３３から同期信号生成回路２３１にリセット信号Ｓ２３３は出力されず、同期信号生成回路２３１において、ピクセルクロック信号Ｓ２３４に基づいて、図６（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ2 にパルスが発生する。これにより、スレーブシステム２２０における動作が暴走してしまうことを回避できる。
また、図６（Ｄ）に示すように、タイミングｔ9 で、エラーフラグ信号Ｓ２４０がローレベルからハイレベルに立ち上がる。これにより、暴走している図２に示す画像処理回路２５０および同期信号生成回路２５１の動作をリセットできる。
【００４１】
また、マスタシステム２１０が正常に動作しているときには、図５（Ｂ）に示すように、感応期間識別回路２３３において、感応期間内に、垂直同期信号ＶＳｙｎｃ1 のパルスが検出されるため、感応期間識別回路２３３から同期信号生成回路２３１にリセット信号Ｓ２３３が出力され、同期信号生成回路２３１において、図５（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ1 のパルスに同期したタイミングのパルスが垂直同期信号ＶＳｙｎｃ2 に発生する。これにより、モニタ表示信号Ｓ２１２1 に応じた第１のディスプレイの画像と、モニタ表示信号Ｓ２１２2 に応じた第２のディスプレイの画像とを同期させることができる。
【００４２】
以上説明したように、ゲームシステム２０１では、感応期間識別回路２３３が感応窓同期モードで動作しているときに、垂直同期信号ＶＳｙｎｃ1 に正常なタイミングでパルスが発生している場合（マスタシステム２１０が正常に動作している場合）には、当該パルスに同期したパルスを垂直同期信号ＶＳｙｎｃ2 に発生させ、垂直同期信号ＶＳｙｎｃ1 に正常なタイミングでパルスが発生していない場合（マスタシステム２１０が例えば暴走している場合）には、スレーブシステム２２０の内部のピクセルクロック信号Ｓ２３４に基づいて適切なタイミングで垂直同期信号ＶＳｙｎｃ2 にパルスを発生させると共に、エラーフラグ信号Ｓ２４０のレベルを切り換える。
そのため、ゲームシステム２０１によれば、マスタシステム２１０が正常に動作している場合には、モニタ表示信号Ｓ２１２1 とＳ２１２2 とを高精度に同期させ、マスタシステム２１０が暴走した場合には、スレーブシステム２２０の暴走を回避すると共に、スレーブシステム２２０によってマスタシステム２１０にリセットをかけてマスタシステム２１０を正常な動作に復帰させることができる。
【００４３】
第２実施形態
以下、本実施形態においては、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムに、本発明を適用した場合について説明する。
図９は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ＣＲＴ３１に表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
３次元コンピュータグラフィックシステム１は、例えば、図１に示すスレーブシステム２２０に対応し、図１に示すマスタシステム２１０に対応する他の３次元コンピュータグラフィックシステムと接続された状態で相互に同期しながら動作する。
【００４４】
３次元コンピュータグラフィックシステム１では、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
３次元コンピュータグラフィックシステム１は、第２のユーザによる図示しない第２の操作手段の操作に応じた操作信号Ｓ２１１2 と、図１に示すマスタシステム２１０に対応する他の３次元コンピュータグラフィックシステムから入力したモニタ表示信号Ｓ２１２1 、垂直同期信号ＶＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 とを用いて動作する。
なお、モニタ表示信号Ｓ２１２1 、垂直同期信号ＶＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 は、第１実施形態で前述した同一符号の信号と同じ意味を持つ。
例えば、モニタ表示信号Ｓ２１２1 は、第１のユーザによる図示しない第１の操作手段の操作に応じて、図１に示すマスタシステム２１０に対応する他の３次元コンピュータグラフィックシステムで生成された信号である。
【００４５】
以下、各構成要素の機能について説明する。
〔メインプロセッサ４〕
メインプロセッサ４は、例えば、所定のプログラムに応じて、第２の操作手段から入力した操作信号Ｓ２１１2 と、マスタとなる他の３次元コンピュータグラフィックシステムから入力したモニタ表示信号Ｓ２１２1 とを用いて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータＳ４を生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
また、メインプロセッサ４は、レンダリング回路５の各構成要素を統一的に制御する。
【００４６】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファメモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファメモリ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
ここで、テクスチャデータとは、３次元グラフィックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形（単位図形）の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００４７】
〔Ｉ／Ｏインタフェース回路３〕
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００４８】
〔レンダリング回路５〕
以下、レンダリング回路５について詳細に説明する。
図９に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Anarizer) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６、ＳＲＡＭ１７およびピクセルクロック信号生成回路２３４を有し、これらがメインプロセッサ４からの制御信号に基づいて動作する。
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３として機能する。
また、レンダリング回路５の各構成要素は、ピクセルクロック信号生成回路２３４が発生したピクセルクロック信号Ｓ２３４に基づいて動作する。
【００４９】
＜ＤＤＡセットアップ回路１０＞
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
ＤＤＡセットアップ回路１０は、算出した差分を、変分データＳ１０としてトライアングルＤＤＡ回路１１に出力する。
【００５０】
＜トライアングルＤＤＡ回路１１＞
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分のＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００５１】
＜テクスチャエンジン回路１２＞
テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混合処理（テクスチャαブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に位置する８画素についての処理を同時に並行して行う。
【００５２】
また、テクスチャエンジン回路１２は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
【００５３】
また、テクスチャエンジン回路１２は、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
また、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に、前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレスから読み出されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
ここで、テクスチャバッファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されており、ＳＲＡＭ１７には、テクスチャバッファメモリ２０に記憶されているテクスチャデータのコピーが記憶されている。
本実施形態では、上述したようにテクスチャ座標（ｕ，ｖ）を生成することで、単位図形である三角形を単位として、所望の縮小率のテクスチャデータをＳＲＡＭ１７から読み出すことができる。
【００５４】
テクスチャエンジン回路１２は、ＳＲＡＭ１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合し（テクスチャαブレンディング処理を行い）、画素データＳ１２を生成する。テクスチャエンジン回路１２は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力する。
【００５５】
テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファメモリ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモリ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファメモリ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００５６】
＜メモリＩ／Ｆ回路１３＞
メモリＩ／Ｆ回路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイバッファメモリ２１から読み出した表示データＳ２１をＣＲＴコントローラ回路１４に出力する。
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２によって描画される画像が、ディスプレイバッファメモリ２１に記憶されている画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データを表示データとしてディスプレイバッファメモリ２１に書き込む。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素分のデータについて同時に行なわれる。
【００５７】
＜ＣＲＴコントローラ回路１４＞
ＣＲＴコントローラ回路１４は、ＣＲＴ３１に表示する表示データのアドレスを発生し、当該アドレスに記憶された表示データをディスプレイバッファメモリ２１から読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファメモリ２１から一定の固まりで表示データＳ２１を読み出す。ＣＲＴコントローラ回路１４は、メモリＩ／Ｆ回路１３から入力した表示データＳ２１をＲＡＭＤＡＣ回路１５に出力する。
【００５８】
また、ＣＲＴコントローラ回路１４は、図３に示す同期信号生成回路２３１、外部信号識別回路２３２および感応期間識別回路２３３の前述した機能を持ち、ピクセルクロック信号生成回路２３４から入力したピクセルクロック信号Ｓ２３４に基づいて動作する。また、ＣＲＴコントローラ回路１４は、第１実施形態で前述したように、外部同期指示信号Ｓ１３、外部同期モード信号Ｓ１４、他の３次元コンピュータグラフィックシステムから入力した垂直同期信号ＶＳｙｎｃ1 およびフィルード信号Ｆｉｅｌｄ1 を必要に応じて用いて、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＣｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を生成し、これらをＲＡＭＤＡＣ回路１５に出力する。
【００５９】
＜ＲＡＭＤＡＣ回路１５＞
ＲＡＭＤＡＣ回路１５は、表示データＳ２１をＤ／Ａ変換して表示信号を生成し、当該表示信号、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＣｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を用いて、モニタ表示信号Ｓ２１２2 を生成し、これをＣＲＴ３１に出力する。
【００６０】
ＤＲＡＭ１６
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、Ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３を有する。
ここで、テクスチャバッファメモリ２０は、前述したように、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータを記憶する。
ディスプレイバッファメモリ２１は、各画素のＲ，Ｇ，Ｂ値を示す表示データを所定のデータフォーマットで記憶する。
ｚバッファメモリ２２は、各画素のｚデータを所定のデータフォーマットで記憶する。
テクスチャＣＬＵＴバッファメモリ２３は、カラールックアップテーブル（ＣＬＵＴ）を記憶する。
【００６１】
以下、３次元コンピュータグラフィックシステム１の動作例について説明する。
３次元コンピュータグラフィックシステム１では、メインプロセッサ４において、所定のプログラムに応じて、第２の操作手段から入力した操作信号Ｓ２１１2 と、マスタとなる他の３次元コンピュータグラフィックシステムから入力したモニタ表示信号Ｓ２１２1 とを用いて、メインメモリ２から必要なグラフィックデータが読み出され、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータＳ４が生成される。
そして、ポリゴンレンダリングデータＳ４が、メインバス６を介して、メインプロセッサ４からレンダリング回路５のＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００６２】
次に、テクスチャエンジン回路１２において、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とが行われる。
このとき、８個の図１に示す除算回路４００によって、８画素分の除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエンジン回路１２からＳＲＡＭ１７に、前記生成されたテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。
次に、テクスチャエンジン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合され、画素データＳ１２が生成される。
この画素データＳ１２は、テクスチャエンジン回路１２からメモリＩ／Ｆ回路１３に出力される。
【００６３】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファメモリ２１に記憶されている画像データに応じた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されているｚデータが更新される。
【００６４】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデータ（ＤＤＡデータＳ１１に含まれるαデータ）が示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データが表示データとしてディスプレイバッファメモリ２１に書き込まれる。
そして、メモリＩ／Ｆ回路１３によって、ディスプレイバッファメモリ２１に記憶された（Ｒ，Ｇ，Ｂ）データが、表示データＳ２１として読み出されてＣＲＴコントローラ回路１４に出力される。
【００６５】
また、上述した処理と並行して、ＣＲＴコントローラ回路１４が、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４を基準として動作し、例えば、感応窓同期モードにおいて、図４を用いて前述した処理が行われ、他の３次元コンピュータグラフィックシステムから入力した垂直同期信号ＶＳｙｎｃ1 に含まれるパルスに同期してパルスを発生させて、あるいは、ピクセルクロック信号Ｓ２３４を基準としてパルスを発生させて、垂直同期信号ＶＣｙｎｃ2 が生成される。このとき、コンポジット同期信号ＣＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 も生成される。
そして、これらの信号およびメモリＩ／Ｆ回路１３からの表示データＳ２１が、ＣＲＴコントローラ回路１４からＲＡＭＤＡＣ回路１５に出力される。
【００６６】
そして、ＲＡＭＤＡＣ回路１５において、表示データＳ２１がＤ／Ａ変換されて表示信号が生成され、当該表示信号、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＣｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を用いてモニタ表示信号Ｓ２１２2 が生成され、モニタ表示信号Ｓ２１２2 がＣＲＴ３１に出力される。
【００６７】
本発明は上述した実施形態には限定されない。
例えば、上述した第１実施形態では、感応期間識別回路２３３が感応窓同期モードおよび外部同期自走モードの双方を選択的に行う場合を例示したが、感応期間識別回路２３３が感応窓同期モードのみを行うようにしてもよい。
【００６８】
また、スレーブシステム２２０の各構成要素（ブロック）への機能の割り当ては、本発明の構成要素の機能を全体として実現するものであれば、図３に示すものには限定されない。
【００６９】
また、上述した図９に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図９に示すテクスチャバッファメモリ２０およびテクスチャＣＬＵＴバッファメモリ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００７０】
さらに、図９に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００７１】
【発明の効果】
以上説明したように、本発明の信号処理装置によれば、第１の同期信号が正常な場合には第１の同期信号に同期した第２の同期信号を生成でき、第１の同期信号が正常でない場合には、当該第１の同期信号によって第２の同期信号が影響を受けることを回避できる。
また、本発明の信号処理システムによれば、第１の信号処理装置が正常に動作している場合には第１の信号処理装置と第２の信号処理装置とを同期して動作させ、第１の信号処理装置が暴走などして正常に動作していない場合には、その影響を第２の信号処理装置が受けることを回避できる。
また、本発明の信号処理システムによれば、第１の信号処理装置が暴走した場合に、そのことを第２の信号処理装置で検出して、第１の信号処理装置の動作をリセットできる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の対戦型のゲームシステムの構成図である。
【図２】図２は、図１に示すマスタシステムの構成図である。
【図３】図３は、図１に示すスレーブシステムの構成図である。
【図４】図４は、図３に示す感応期間識別回路の感応窓同期モードにおける動作のフローチャートである。
【図５】図５は、感応期間内に垂直同期信号ＶＳｙｎｃ1 にパルスが存在する場合における図３に示す一部の信号の波形図である。
【図６】図６は、感応期間内に垂直同期信号ＶＳｙｎｃ1 にパルスが存在しない場合における図３に示す一部の信号の波形図である。
【図７】図７は、感応期間識別回路の外部同期自走モードにおける動作のフローチャートである。
【図８】図８は、外部同期自走モードにおける図３に示す一部の信号の波形図である。
【図９】図９は、本発明の第２実施形態の３次元コンピュータグラフィックシステムの構成図である。
【図１０】図１０は、従来のゲームシステムの構成図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、６…メインバス、７…タイミング発生回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３，２１３，３１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファメモリ、２１…ディスプレイバッファメモリ、２２…Ｚバッファメモリ、２３…テクスチャＣＬＵＴバッファメモリ、３１…ＣＲＴ、２１０…マスタシステム、２２０…スレーブシステム、２５０…画像処理回路、２５１…同期信号生成回路、２５２…ピクセルクロック信号生成回路、２３０…画像処理回路、２３１…同期信号生成回路、２３２…外部信号識別回路、２３３…感応期間識別回路、２３４…ピクセルクロック信号生成回路
【発明の属する技術分野】
本発明は、他の信号処理装置と同期して動作する際に、安定した動作を行うことができる信号処理装置および信号処理システムに関する。
【０００２】
【従来の技術】
近年、コンピュータグラフィックスを採用した種々のゲーム機の開発が活発に行われている。
このようなゲーム機では、例えば、ユーザによる入力手段の操作を反映させてグラフィック処理を行って表示データを生成し、当該表示データに応じた画像をディスプレイに表示する。
ところで、複数のゲーム機を相互に接続した状態で、複数のユーザがこれら複数のゲーム機をそれぞれ操作して対戦型のゲームを行うことがある。この場合には、一のユーザによる一のゲーム機の操作内容を他のゲーム機に与えて、当該操作内容を反映した同期した画像を各ゲーム機のディスプレイに表示する必要がある。
【０００３】
図１０は、複数のゲーム機を接続した場合におけるゲーム機相互間で入出力される信号を説明するための図である。
図１０に示すように、ゲーム機であるマスタシステム１００1 は、第１のユーザの操作に応じた操作信号Ｓ１０１1 と、ＰＬＬ(Phase Locked Loop) 回路１０３1 を用いて生成した水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 と、第２のユーザによる操作を反映して生成されたモニタ表示信号Ｓ１０２2 とを用いてモニタ表示信号Ｓ１０２1 を生成し、モニタ表示信号Ｓ１０２1 を第１のディスプレイに出力する。
また、マスタシステム１００1 は、水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 をスレーブシステム１００2 に出力する。
【０００４】
また、他のゲーム機であるスレーブシステム１００2 は、マスタシステム１００1 から入力した水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 をＰＬＬ回路１０３2 で位相同期させて水平同期信号ＨＳｙｎｃ2 および垂直同期信号ＶＳｙｎｃ2 を生成する。
また、スレーブシステム１００2 は、当該生成した水平同期信号ＨＳｙｎｃ2 および垂直同期信号ＶＳｙｎｃ2 と、第２のユーザによる操作に応じた操作信号Ｓ１０１2 と、第１のユーザによる操作を反映して生成されたモニタ表示信号Ｓ１０２1 とを用いてモニタ表示信号Ｓ１０２2 を生成し、これを第２のディスプレイおよびマスタシステム１００1 に出力する。
これにより、マスタシステム１００1 から出力されたモニタ表示信号Ｓ１０２1 に応じた第１のディスプレイの画像と、スレーブシステム１００2 から出力されたモニタ表示信号Ｓ１０２2 に応じた第２のディスプレイの画像とを同期させることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した図１０に示すシステムでは、スレーブシステム１００2 において、マスタシステム１００1 から入力した水平同期信号ＨＳｙｎｃ1 および垂直同期信号ＶＳｙｎｃ1 をＰＬＬ回路１０３2 で位相同期させてピクセルクロック信号、水平同期信号ＨＳｙｎｃ2 および垂直同期信号ＶＳｙｎｃ2 を生成するため、例えばノイズなどの影響で、マスタシステム１００1 が暴走すると、スレーブシステム１００2 も暴走してしまい、正常な動作に復帰することが困難になる。
【０００６】
本発明は上述した従来技術に鑑みてなされ、他の信号処理装置と同期して動作する場合に、安定した動作を行うことができる信号処理装置と、当該信号処理装置を用いた信号処理システムを提供することを目的とする。
【０００７】
【課題を解決する手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の信号処理装置は、クロック信号を生成するクロック信号生成回路と、外部から入力される第１の同期信号が第１のレベルから第２のレベルに切り替わるレベル遷移を検出する検出回路と、前記レベル遷移が正常なタイミングと認められる期間を表す感応期間を、前記レベル遷移が前回、検出された時を基準に特定する感応期間特定回路と、前記検出回路で検出されたレベル遷移が前記感応期間内にあるか否かを判断し、当該検出されたレベル遷移が前記感応期間内にあると判断した場合に、当該レベル遷移のタイミングを正常なものとして、当該正常なタイミングを基準として第２の同期信号のパルスを生成し、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、当該感応期間を特定したときに基準にした前回のレベル遷移のタイミングを基準として、前記クロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスを繰り返し生成する同期信号生成回路と、生成された前記第２の同期信号に同期して動作する信号処理回路と、を有する。
本発明では好適に、前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、当該感応期間を特定したときに基準にした前回のレベル遷移のタイミングを基準として、前記クロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスを繰り返し生成する。
本発明では好適に、前記感応期間特定回路は、前回のレベル遷移から前記クロック信号に基づいて規定される所定の時間経過後に前記感応期間を特定し、前記特定された感応期間内に前記レベル遷移があると前記同期信号生成回路により判断されると、当該感応期間内のレベル遷移を基準として、前記クロック信号に基づいて新たな感応期間の特定を行い、前記同期信号生成回路による「感応期間内にレベル遷移あり」の判断が続く限り、新たな感応期間の特定を繰り返す。
【０００８】
本発明の信号処理装置では、検出回路が、第１の同期信号のレベルが第１のレベルから第２のレベルに切り替わるレベル遷移を検出する。同期信号生成回路において、検出回路で検出された前記第１の同期信号がレベル遷移するタイミングが感応期間内にあると、このレベル遷移のタイミングは正常と判断される。この場合、前回、検出されたレベル遷移のタイミングを基準として前記第２の同期信号のパルスが生成される。よって、第１の同期信号と第２の同期信号とが正確に同期する。ここで「前回、検出されたレベル遷移」とは、最初に検出されたレベル遷移を除くと、感応期間内かどうかが前回、判断されたレベル遷移である。
一方、第１の同期信号がレベル遷移するときのタイミングが感応期間で検出されない場合（第１の同期信号を生成する装置が暴走している場合など）、同期信号生成回路において、当該信号処理装置のクロック信号生成回路で生成されたクロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスが繰り返し発生される。このとき、第２の同期信号は、第１の同期信号には同期しないが、一定周期の第２の同期信号が生成されるため、この第２の同期信号に同期して信号処理回路が動作する。
【０００９】
本発明では好適に、前記第１の同期信号は、外部の他の信号処理装置が画像処理時に用いる第１の垂直同期信号であり、前記第２の同期信号は、内部の前記信号処理回路が画像処理時に用いる第２の垂直同期信号である。
さらに好適に、前記同期信号生成回路は、前記第２の垂直同期信号に同期した水平同期信号を生成する。
あるいは好適に、前記感応期間特定回路は、前記第１の垂直同期信号に含まれるパルスが奇数フィールドおよび偶数フィールドのいずれのフィールドに対応するパルスであるかを示すフィールド信号と、前記生成された水平同期信号とを用いて、前記感応期間を特定する。
【００１０】
また、本発明の信号処理システムは、所定の信号処理を行うとともに第１の同期信号を生成する第１の信号処理装置と、前記第１の同期信号を入力し、当該入力した第１の同期信号に基づいて前記第１の信号処理装置と同期して所定の信号処理を実行し、前記第１の同期信号が正常なタイミングで入力されない場合は第２の同期信号を内部で生成して、当該第２の同期信号に同期して所定の信号処理を実行する第２の信号処理装置と、を有する。前記第２の信号処理装置は、クロック信号を生成するクロック信号生成回路と、前記第１の同期信号を前記第１の信号処理装置から入力し、入力した第１の同期信号が第１のレベルから第２のレベルに切り替わるレベル遷移を検出する検出回路と、前記レベル遷移が正常なタイミングと認められる期間を表す感応期間を、前記レベル遷移が前回、検出された時を基準に特定する感応期間特定回路と、前記検出回路で検出されたレベル遷移が前記感応期間内にあるか否かを判断し、当該検出されたレベル遷移が前記感応期間内にあると判断した場合に、当該レベル遷移のタイミングを正常なものとして、当該正常なタイミングを基準として第２の同期信号のパルスを生成し、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、前記クロック信号に基づいて決定されるタイミングで前記第２の同期信号のパルスを生成する同期信号生成回路と、を有する。
【００１１】
本発明では好適に、前記第２の信号処理装置内の前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合にエラー信号を発生し、当該エラー信号を前記第１の信号処理装置に出力し、前記第１の信号処理装置は、前記エラー信号が入力されるとリセット動作を行う。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
第１実施形態
図１は、本実施形態の対戦型のゲームシステム２０１の構成図である。
図１に示すように、ゲームシステム２０１は、マスタシステム２１０（本発明の第１の信号処理装置）とスレーブシステム２２０（本発明の第２の信号処理装置）とを接続した構成をしている。
すなわち、マスタシステム２１０が生成した垂直同期信号ＶＳｙｎｃ1 （本発明の第１の同期信号および第１の垂直同期信号）およびフィールド信号Ｆｉｅｌｄ1 がスレーブシステム２２０に出力され、スレーブシステム２２０において、外部同期自走モードおよび感応窓同期モードのうち選択されたモードに基づいて、所定の条件の下、垂直同期信号ＶＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 を用いてコンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 （本発明の第２の同期信号および第２の垂直同期信号）、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 が生成される。
このとき、スレーブシステム２２０は、感応窓同期モードでは、感応期間内に垂直同期信号ＶＳｙｎｃ1 にパルスが発生しない場合には、内部のピクセルクロック信号に基づいて垂直同期信号ＶＳｙｎｃ2 にパルスを発生させる。
【００１３】
以下、マスタシステム２１０およびスレーブシステム２２０の構成について詳細に説明する。
〔マスタシステム２１０〕
図２は、マスタシステム２１０の構成図である。
図２に示すように、マスタシステム２１０は、画像処理回路２５０、同期信号生成回路２５１およびピクセルクロック信号生成回路２５２を有する。
画像処理回路２５０は、ピクセルクロック信号生成回路２５２からのピクセルクロック信号Ｓ２５２を基準として動作する。
画像処理回路２５０は、第１のユーザによる図示しない第１の操作手段の操作内容に応じた操作信号Ｓ２１１1 と、スレーブシステム２２０から入力したモニタ表示信号Ｓ２１２2 と、同期信号生成回路２５１からのコンポジット同期信号ＣＳｙｎｃ1 、垂直同期信号ＶＳｙｎｃ1 、水平同期信号ＨＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 とに基づいて、第１のユーザによる第１の操作手段の操作内容および第２のユーザによる第２の操作手段の操作内容の双方を反映したモニタ表示信号Ｓ２１２1 を生成する。
また、画像処理回路２５０は、図１に示すスレーブシステム２２０から入力したエラーフラグ信号Ｓ２４０がローレベルからハイレベンルに切り換わると、リセット動作を行う。
【００１４】
同期信号生成回路２５１は、ピクセルクロック信号生成回路２５２から入力したピクセルクロック信号Ｓ２５２を用いて、コンポジット同期信号ＣＳｙｎｃ1 、垂直同期信号ＶＳｙｎｃ1 、水平同期信号ＨＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 を生成する。
また、同期信号生成回路２５１は、図１に示すスレーブシステム２２０から入力したエラーフラグ信号Ｓ２４０がローレベルからハイレベンルに切り換わると、リセット動作を行う。
【００１５】
ピクセルクロック信号生成回路２５２は、例えば、発振回路およびＰＬＬ回路を有し、発振回路で生成した原発振信号をＰＬＬ回路で所定の位相に位相同期させてピクセルクロック信号Ｓ２５２を生成する。
【００１６】
〔スレーブシステム２２０〕
図３は、スレーブシステム２２０の構成図である。
図３に示すように、スレーブシステム２２０は、画像処理回路２３０、同期信号生成回路２３１、外部信号識別回路２３２、感応期間識別回路２３３およびピクセルクロック信号生成回路２３４（本発明のクロック信号生成回路）を有する。
ここで、本発明の検出回路および感応期間特定回路は感応期間識別回路２３３によって実現されている。また、本発明の同期信号生成回路は、感応期間識別回路２３３および同期信号生成回路２３１によって実現されている。
画像処理回路２３０は、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４を基準として動作する。
また、画像処理回路２３０は、第２のユーザによる図示しない第２の操作手段の操作内容に応じた操作信号Ｓ２１２1 と、マスタシステム２１０から入力したモニタ表示信号Ｓ２１２1 と、同期信号生成回路２３１からのコンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 とに基づいて、第１のユーザによる第１の操作手段の操作内容および第２のユーザによる第２の操作手段の操作内容の双方を反映したモニタ表示信号Ｓ２１２2 を生成する。
【００１７】
同期信号生成回路２３１は、ピクセルクロック信号生成回路２３４から入力したピクセルクロック信号Ｓ２３４を用いて、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を生成する。
同期信号生成回路２３１は、感応期間識別回路２３３から、リセット信号Ｓ２３３を入力すると、当該リセット信号Ｓ２３３に応じて、垂直同期信号ＶＳｙｎｃ1 に含まれるパルスに追従して一定期間ローレベルとなるパルスを垂直同期信号ＶＳｙｎｃ2 に発生させる。
【００１８】
ピクセルクロック信号生成回路２３４は、例えば、発振回路およびＰＬＬ回路を有し、発振回路で生成した原発振信号をＰＬＬ回路で所定の位相に位相同期させてピクセルクロック信号Ｓ２３４を生成する。
【００１９】
外部信号識別回路２３２は、マスタシステム２１０から入力したフィールド信号Ｆｅｉｌｄ1 に基づいて、マスタシステム２１０から入力した垂直同期信号ＶＳｙｎｃ1 に含まれるローレベルのパルスが奇数フィールドおよび偶数フィールドのいずれのフィールドに対応するものであるかを判断し、当該判断結果を示すフィールド識別信号Ｓ２３２と、マスタシステム２１０から入力した垂直同期信号ＶＳｙｎｃ1 とを感応期間識別回路２３３に出力する。
【００２０】
感応期間識別回路２３３は、外部同期指示信号Ｓ２１３がローレベルからハイレベルになると、感応窓同期モードおよび外部同期自走モードのうち外部同期モード信号Ｓ２１４で特定されたモードで、ピクセルクロック信号Ｓ２３４を基準として動作して、リセット信号Ｓ２３３およびエラーフラグ信号Ｓ２４０を生成する。
先ず、感応期間識別回路２３３の感応窓同期モードにおける動作について説明する。
図４は感応期間識別回路２３３の感応窓同期モードにおける動作のフローチャート、図５は感応期間内にＶＳｙｎｃ1 にパルスが存在する場合における図３に示す一部の信号の波形図、図６は感応期間内にＶＳｙｎｃ1 にパルスが存在しない場合における図３に示す一部の信号の波形図である。
ステップＳ１：感応期間識別回路２３３は、図５（Ａ）および図６（Ａ）に示すように、タイミングｔ1 で、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったことを検出するとステップＳ２の処理を実行する。
【００２１】
ステップＳ２：感応期間識別回路２３３は、図５（Ｄ）および図６（Ｄ）に示すように、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったタイミングｔ1 で、エラーフラグ信号Ｓ２４０をローレベルからハイレベルに切り換える。
これにより、図２に示す画像処理回路２５０および同期信号生成回路２５１がリセット動作を行う。
【００２２】
ステップＳ３：その後、感応期間識別回路２３３は、タイミングｔ2 で、図５（Ｂ）および図６（Ｂ）に示す垂直同期信号ＶＳｙｎｃ1 が最初にハイレベルからローレベルに切り換わったことを検出すると、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
【００２３】
ステップＳ４：同期信号生成回路２３１は、リセット信号Ｓ２３３に基づいて、図５（Ｃ）および図６（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ2 をタイミングｔ3 でローレベルにした後に、タイミングｔ5 でハイレベルに切り換える。
【００２４】
ステップＳ５：感応期間識別回路２３３は、図５（Ｄ）および図６（Ｄ）に示すように、エラーフラグ信号Ｓ２４０を、タイミングｔ3 で、ハイレベルからローレベルに切り換える。
【００２５】
ステップＳ６：感応期間識別回路２３３は、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４に基づいて、垂直同期信号ＶＳｙｎｃ1 のパルスを前回検出したタイミングを基準として、次に垂直同期信号ＶＳｙｎｃ2 にパルスが発生すべき期間である感応期間を特定する。
このとき、垂直同期信号ＶＳｙｎｃ2 にパルスが発生するタイミングは当該パルスに続くフィールドが偶数フィールドおよび奇数フィールドの何れであるかによって水平同期期間の１／２だけずれるため、外部信号識別回路２３２からのフィールド識別信号Ｓ２３２に基づいて、次に発生するパルスに続くフィールドが偶数フィールドおよび奇数フィールドの何れであるかを判断し、当該判断結果に基づいて、同期信号生成回路２３１からの水平同期信号ＨＳｙｎｃ2 を用いて感応期間の中心を特定する。
また、感応期間の長さは、図１に示すマスタシステム２１０とスレーブシステム２２０との間で許容される同期ずれの時間に応じて決定される。
なお、本実施形態では、例えば、図５および図６に示すように、例えば、タイミングｔ6 〜ｔ9 の間が感応期間とされる。
【００２６】
ステップＳ７：感応期間識別回路２３３は、外部信号識別回路２３２から入力した垂直同期信号ＶＳｙｎｃ1 のパルスが感応期間内に存在するか否かを判断し、図５（Ｃ）に示すように感応期間内にパルスが存在する場合にはステップＳ８の処理を実行し、図６（Ｃ）に示すように感応期間内にパルスが存在しない場合にはステップＳ９の処理を実行する。
ここで、ステップＳ９が実行されるのは、例えばマスタシステム２１０が暴走し、垂直同期信号ＶＳｙｎｃ1 に適切なタイミングでパルスが発生していない場合である。
【００２７】
ステップＳ８：感応期間識別回路２３３は、例えば図５（Ｂ）に示す垂直同期信号ＶＳｙｎｃ1 の立ち下がりのタイミングｔ7 で、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
これにより、同期信号生成回路２３１において、図５（Ｃ）に示すように、タイミングｔ8 で、垂直同期信号ＶＳｙｎｃ2 にパルスを発生する。
感応期間識別回路２３３は、次に、ステップＳ６の処理を繰り返す。
【００２８】
ステップＳ９：感応期間識別回路２３３は、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４に基づいて、垂直同期信号ＶＳｙｎｃ2 （あるいは垂直同期信号ＶＳｙｎｃ1 ）に前回パルスが発生したタイミングを基準として、図６（Ｃ）に示すように、次に垂直同期信号ＶＳｙｎｃ2 にパルスが発生すべきタイミングｔ10にパルスを発生させるように、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
これにより、同期信号生成回路２３１において、図６（Ｃ）に示すように、タイミングｔ10で、垂直同期信号ＶＳｙｎｃ2 にパルスを発生する。
【００２９】
ステップＳ１０：感応期間識別回路２３３は、図６（Ｄ）に示すように、感応期間が終了するタイミングｔ9 で、エラーフラグ信号Ｓ２４０をローレベルからハイレベルに切り換える。これにより、図２に示すマスタシステム２１０の画像処理回路２５０は、リセット動作を行う。
感応期間識別回路２３３は、次に、ステップＳ６の処理を繰り返す。
【００３０】
次に、感応期間識別回路２３３の外部同期自走モードにおける動作について説明する。
図７は感応期間識別回路２３３の外部同期自走モードにおける動作のフローチャート、図８は外部同期自走モードにおける図３に示す一部の信号の波形図である。
感応期間識別回路２３３は、外部同期自走モードにおいて、垂直同期信号ＶＳｙｎｃ1 が最初にハイレベルからローレベルに切り換わったタイミングを基準として、同期信号生成回路２３１から出力される垂直同期信号ＶＳｙｎｃ2 にパルスを発生させ、以後、ピクセルクロック信号２３４を基準としてカウントを行って垂直同期信号ＶＳｙｎｃ2 にパルスを発生させる。
【００３１】
ステップＳ２１：感応期間識別回路２３３は、図８（Ａ）に示すように、タイミングｔ1 で、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったことを検出するとステップＳ２２の処理を実行する。
【００３２】
ステップＳ２２：感応期間識別回路２３３は、図８（Ａ）に示すように、外部同期指示信号Ｓ２１３がローレベルからハイレベルに切り換わったタイミングｔ1 で、エラーフラグ信号Ｓ２４０をローレベルからハイレベルに切り換える。
【００３３】
ステップＳ２３：その後、感応期間識別回路２３３は、タイミングｔ2 で、図８（Ｂ）に示す垂直同期信号ＶＳｙｎｃ1 が最初にハイレベルからローレベルに切り換わったことを検出すると、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
【００３４】
ステップＳ２４：同期信号生成回路２３１は、リセット信号Ｓ２３３に基づいて、図８（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ2 をタイミングｔ3 でローレベルにした後に、タイミングｔ5 でハイレベルに切り換える。
【００３５】
ステップＳ２５：感応期間識別回路２３３は、図８（Ｄ）に示すように、エラーフラグ信号Ｓ２４０を、タイミングｔ3 で、ハイレベルからローレベルに切り換える。
【００３６】
ステップＳ２６：感応期間識別回路２３３は、以後、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４に基づいて、図８（Ｃ）に示すように、次に垂直同期信号ＶＳｙｎｃ2 にパルスが発生すべき例えばタイミングｔ11でパルスを発生するように、リセット信号Ｓ２３３を同期信号生成回路２３１に出力する。
【００３７】
以下、図１に示すゲームシステム１の全体動作について説明する。
先ず、スレーブシステム２２０の電源が投入されると、スレーブシステム２２０内で外部同期信号Ｓ２１３および外部同期モード信号Ｓ２１４が自動的に生成され、これらが図３に示す感応期間識別回路２３３に供給される。
また、第１のユーザによる第１の操作手段の操作に応じた操作信号Ｓ２１１1 がマスタシステム２１０に供給されると共に、第２のユーザによる第２の操作手段の操作に応じた操作信号Ｓ２１１2 がスレーブシステム２２０に供給される。
【００３８】
また、マスタシステム２１０の図２に示す画像処理回路２５０がピクセルクロック信号Ｓ２５２に基づいて動作し、画像処理回路２５０において、操作信号Ｓ２１１1 と、スレーブシステム２２０からのモニタ表示信号Ｓ２１２2 と、同期信号生成回路２５１からのコンポジット同期信号ＣＳｙｎｃ1 、垂直同期信号ＶＳｙｎｃ1 、水平同期信号ＨＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 とに基づいて、モニタ表示信号Ｓ２１２1 が生成される。モニタ表示信号Ｓ２１２1 は第１のディスプレイに出力され、モニタ表示信号Ｓ２１２1 に応じた画像が第１のディスプレイに表示される。
【００３９】
マスタシステム２１０の上述した動作と並行して、スレーブシステム２２０の図３に示す画像処理回路２３０がピクセルクロック信号Ｓ２３４に基づいて動作し、画像処理回路２３０において、操作信号Ｓ２１１2 と、マスタシステム２１０からのモニタ表示信号Ｓ２１２1 と、同期信号生成回路２３１からのコンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 とに基づいて、モニタ表示信号Ｓ２１２2 が生成される。モニタ表示信号Ｓ２１２2 は第２のディスプレイに出力され、モニタ表示信号Ｓ２１２2 に応じた画像が第２のディスプレイに表示される。
【００４０】
ここで、画像処理回路２３０で用いられる垂直同期信号ＶＳｙｎｃ2 は、感応期間識別回路２３３によって、前述した図４に示した処理に基づいて生成されたリセット信号Ｓ２３３を用いて生成される。
そのため、マスタシステム２１０の動作が何らかの理由で暴走した場合には、図６（Ｂ）に示すように、感応期間識別回路２３３において、感応期間内に、垂直同期信号ＶＳｙｎｃ1 のパルスが検出されないため、感応期間識別回路２３３から同期信号生成回路２３１にリセット信号Ｓ２３３は出力されず、同期信号生成回路２３１において、ピクセルクロック信号Ｓ２３４に基づいて、図６（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ2 にパルスが発生する。これにより、スレーブシステム２２０における動作が暴走してしまうことを回避できる。
また、図６（Ｄ）に示すように、タイミングｔ9 で、エラーフラグ信号Ｓ２４０がローレベルからハイレベルに立ち上がる。これにより、暴走している図２に示す画像処理回路２５０および同期信号生成回路２５１の動作をリセットできる。
【００４１】
また、マスタシステム２１０が正常に動作しているときには、図５（Ｂ）に示すように、感応期間識別回路２３３において、感応期間内に、垂直同期信号ＶＳｙｎｃ1 のパルスが検出されるため、感応期間識別回路２３３から同期信号生成回路２３１にリセット信号Ｓ２３３が出力され、同期信号生成回路２３１において、図５（Ｃ）に示すように、垂直同期信号ＶＳｙｎｃ1 のパルスに同期したタイミングのパルスが垂直同期信号ＶＳｙｎｃ2 に発生する。これにより、モニタ表示信号Ｓ２１２1 に応じた第１のディスプレイの画像と、モニタ表示信号Ｓ２１２2 に応じた第２のディスプレイの画像とを同期させることができる。
【００４２】
以上説明したように、ゲームシステム２０１では、感応期間識別回路２３３が感応窓同期モードで動作しているときに、垂直同期信号ＶＳｙｎｃ1 に正常なタイミングでパルスが発生している場合（マスタシステム２１０が正常に動作している場合）には、当該パルスに同期したパルスを垂直同期信号ＶＳｙｎｃ2 に発生させ、垂直同期信号ＶＳｙｎｃ1 に正常なタイミングでパルスが発生していない場合（マスタシステム２１０が例えば暴走している場合）には、スレーブシステム２２０の内部のピクセルクロック信号Ｓ２３４に基づいて適切なタイミングで垂直同期信号ＶＳｙｎｃ2 にパルスを発生させると共に、エラーフラグ信号Ｓ２４０のレベルを切り換える。
そのため、ゲームシステム２０１によれば、マスタシステム２１０が正常に動作している場合には、モニタ表示信号Ｓ２１２1 とＳ２１２2 とを高精度に同期させ、マスタシステム２１０が暴走した場合には、スレーブシステム２２０の暴走を回避すると共に、スレーブシステム２２０によってマスタシステム２１０にリセットをかけてマスタシステム２１０を正常な動作に復帰させることができる。
【００４３】
第２実施形態
以下、本実施形態においては、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tube)などのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムに、本発明を適用した場合について説明する。
図９は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ＣＲＴ３１に表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
３次元コンピュータグラフィックシステム１は、例えば、図１に示すスレーブシステム２２０に対応し、図１に示すマスタシステム２１０に対応する他の３次元コンピュータグラフィックシステムと接続された状態で相互に同期しながら動作する。
【００４４】
３次元コンピュータグラフィックシステム１では、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
３次元コンピュータグラフィックシステム１は、第２のユーザによる図示しない第２の操作手段の操作に応じた操作信号Ｓ２１１2 と、図１に示すマスタシステム２１０に対応する他の３次元コンピュータグラフィックシステムから入力したモニタ表示信号Ｓ２１２1 、垂直同期信号ＶＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 とを用いて動作する。
なお、モニタ表示信号Ｓ２１２1 、垂直同期信号ＶＳｙｎｃ1 およびフィールド信号Ｆｉｅｌｄ1 は、第１実施形態で前述した同一符号の信号と同じ意味を持つ。
例えば、モニタ表示信号Ｓ２１２1 は、第１のユーザによる図示しない第１の操作手段の操作に応じて、図１に示すマスタシステム２１０に対応する他の３次元コンピュータグラフィックシステムで生成された信号である。
【００４５】
以下、各構成要素の機能について説明する。
〔メインプロセッサ４〕
メインプロセッサ４は、例えば、所定のプログラムに応じて、第２の操作手段から入力した操作信号Ｓ２１１2 と、マスタとなる他の３次元コンピュータグラフィックシステムから入力したモニタ表示信号Ｓ２１２1 とを用いて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータＳ４を生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
また、メインプロセッサ４は、レンダリング回路５の各構成要素を統一的に制御する。
【００４６】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリンゴの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファメモリ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファメモリ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
ここで、テクスチャデータとは、３次元グラフィックス表示する物体の表面の模様を表すデータである。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形（単位図形）の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００４７】
〔Ｉ／Ｏインタフェース回路３〕
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００４８】
〔レンダリング回路５〕
以下、レンダリング回路５について詳細に説明する。
図９に示すように、レンダリング回路５は、ＤＤＡ(Digital Differential Anarizer) セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６、ＳＲＡＭ１７およびピクセルクロック信号生成回路２３４を有し、これらがメインプロセッサ４からの制御信号に基づいて動作する。
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３として機能する。
また、レンダリング回路５の各構成要素は、ピクセルクロック信号生成回路２３４が発生したピクセルクロック信号Ｓ２３４に基づいて動作する。
【００４９】
＜ＤＤＡセットアップ回路１０＞
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
ＤＤＡセットアップ回路１０は、算出した差分を、変分データＳ１０としてトライアングルＤＤＡ回路１１に出力する。
【００５０】
＜トライアングルＤＤＡ回路１１＞
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間データ）Ｓ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分のＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００５１】
＜テクスチャエンジン回路１２＞
テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャバッファメモリ２０からの（Ｒ，Ｇ，Ｂ，α）データの読み出し処理、および、混合処理（テクスチャαブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に位置する８画素についての処理を同時に並行して行う。
【００５２】
また、テクスチャエンジン回路１２は、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行う。
【００５３】
また、テクスチャエンジン回路１２は、除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、テクスチャ座標データ（ｕ，ｖ）を生成する。
また、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に、前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、テクスチャ座標データ（ｕ，ｖ）によって特定されるＳＲＡＭ１７上のアドレスから読み出されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。
ここで、テクスチャバッファメモリ２０には、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータが記憶されており、ＳＲＡＭ１７には、テクスチャバッファメモリ２０に記憶されているテクスチャデータのコピーが記憶されている。
本実施形態では、上述したようにテクスチャ座標（ｕ，ｖ）を生成することで、単位図形である三角形を単位として、所望の縮小率のテクスチャデータをＳＲＡＭ１７から読み出すことができる。
【００５４】
テクスチャエンジン回路１２は、ＳＲＡＭ１７から読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合し（テクスチャαブレンディング処理を行い）、画素データＳ１２を生成する。テクスチャエンジン回路１２は、この画素データＳ１２を、メモリＩ／Ｆ回路１３に出力する。
【００５５】
テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファメモリ２０から読み出した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファメモリ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファメモリ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００５６】
＜メモリＩ／Ｆ回路１３＞
メモリＩ／Ｆ回路１３は、ＣＲＴ３１に表示を行う際に、ディスプレイバッファメモリ２１から読み出した表示データＳ２１をＣＲＴコントローラ回路１４に出力する。
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２によって描画される画像が、ディスプレイバッファメモリ２１に記憶されている画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データを表示データとしてディスプレイバッファメモリ２１に書き込む。
なお、メモリＩ／Ｆ回路１３によるＤＲＡＭ１６に対してのアクセスは、１６画素分のデータについて同時に行なわれる。
【００５７】
＜ＣＲＴコントローラ回路１４＞
ＣＲＴコントローラ回路１４は、ＣＲＴ３１に表示する表示データのアドレスを発生し、当該アドレスに記憶された表示データをディスプレイバッファメモリ２１から読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファメモリ２１から一定の固まりで表示データＳ２１を読み出す。ＣＲＴコントローラ回路１４は、メモリＩ／Ｆ回路１３から入力した表示データＳ２１をＲＡＭＤＡＣ回路１５に出力する。
【００５８】
また、ＣＲＴコントローラ回路１４は、図３に示す同期信号生成回路２３１、外部信号識別回路２３２および感応期間識別回路２３３の前述した機能を持ち、ピクセルクロック信号生成回路２３４から入力したピクセルクロック信号Ｓ２３４に基づいて動作する。また、ＣＲＴコントローラ回路１４は、第１実施形態で前述したように、外部同期指示信号Ｓ１３、外部同期モード信号Ｓ１４、他の３次元コンピュータグラフィックシステムから入力した垂直同期信号ＶＳｙｎｃ1 およびフィルード信号Ｆｉｅｌｄ1 を必要に応じて用いて、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＣｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を生成し、これらをＲＡＭＤＡＣ回路１５に出力する。
【００５９】
＜ＲＡＭＤＡＣ回路１５＞
ＲＡＭＤＡＣ回路１５は、表示データＳ２１をＤ／Ａ変換して表示信号を生成し、当該表示信号、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＣｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を用いて、モニタ表示信号Ｓ２１２2 を生成し、これをＣＲＴ３１に出力する。
【００６０】
ＤＲＡＭ１６
ＤＲＡＭ１６は、テクスチャバッファメモリ２０、ディスプレイバッファメモリ２１、Ｚバッファメモリ２２およびテクスチャＣＬＵＴバッファメモリ２３を有する。
ここで、テクスチャバッファメモリ２０は、前述したように、ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮小率に対応したテクスチャデータを記憶する。
ディスプレイバッファメモリ２１は、各画素のＲ，Ｇ，Ｂ値を示す表示データを所定のデータフォーマットで記憶する。
ｚバッファメモリ２２は、各画素のｚデータを所定のデータフォーマットで記憶する。
テクスチャＣＬＵＴバッファメモリ２３は、カラールックアップテーブル（ＣＬＵＴ）を記憶する。
【００６１】
以下、３次元コンピュータグラフィックシステム１の動作例について説明する。
３次元コンピュータグラフィックシステム１では、メインプロセッサ４において、所定のプログラムに応じて、第２の操作手段から入力した操作信号Ｓ２１１2 と、マスタとなる他の３次元コンピュータグラフィックシステムから入力したモニタ表示信号Ｓ２１２1 とを用いて、メインメモリ２から必要なグラフィックデータが読み出され、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータＳ４が生成される。
そして、ポリゴンレンダリングデータＳ４が、メインバス６を介して、メインプロセッサ４からレンダリング回路５のＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分などを示す変分データＳ１０が生成される。
この変分データＳ１０は、トライアングルＤＤＡ回路１１に出力され、トライアングルＤＤＡ回路１１において、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に出力される。
【００６２】
次に、テクスチャエンジン回路１２において、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とが行われる。
このとき、８個の図１に示す除算回路４００によって、８画素分の除算「ｓ／ｑ」および「ｔ／ｑ」が同時に行われる。そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テクスチャ座標データ（ｕ，ｖ）が生成される。
次に、メモリＩ／Ｆ回路１３を介して、テクスチャエンジン回路１２からＳＲＡＭ１７に、前記生成されたテクスチャ座標データ（ｕ，ｖ）を含む読み出し要求が出力され、メモリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶されたテクスチャデータである（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。
次に、テクスチャエンジン回路１２において、読み出した（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のトライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ（テクスチャα）が示す割合で混合され、画素データＳ１２が生成される。
この画素データＳ１２は、テクスチャエンジン回路１２からメモリＩ／Ｆ回路１３に出力される。
【００６３】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２に対応するｚデータと、ｚバッファメモリ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２によって描画される画像が、前回、ディスプレイバッファメモリ２１に記憶されている画像データに応じた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２に対応するｚデータでｚバッファメモリ２２に記憶されているｚデータが更新される。
【００６４】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画素データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファメモリ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２に対応するαデータ（ＤＤＡデータＳ１１に含まれるαデータ）が示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データが表示データとしてディスプレイバッファメモリ２１に書き込まれる。
そして、メモリＩ／Ｆ回路１３によって、ディスプレイバッファメモリ２１に記憶された（Ｒ，Ｇ，Ｂ）データが、表示データＳ２１として読み出されてＣＲＴコントローラ回路１４に出力される。
【００６５】
また、上述した処理と並行して、ＣＲＴコントローラ回路１４が、ピクセルクロック信号生成回路２３４からのピクセルクロック信号Ｓ２３４を基準として動作し、例えば、感応窓同期モードにおいて、図４を用いて前述した処理が行われ、他の３次元コンピュータグラフィックシステムから入力した垂直同期信号ＶＳｙｎｃ1 に含まれるパルスに同期してパルスを発生させて、あるいは、ピクセルクロック信号Ｓ２３４を基準としてパルスを発生させて、垂直同期信号ＶＣｙｎｃ2 が生成される。このとき、コンポジット同期信号ＣＳｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 も生成される。
そして、これらの信号およびメモリＩ／Ｆ回路１３からの表示データＳ２１が、ＣＲＴコントローラ回路１４からＲＡＭＤＡＣ回路１５に出力される。
【００６６】
そして、ＲＡＭＤＡＣ回路１５において、表示データＳ２１がＤ／Ａ変換されて表示信号が生成され、当該表示信号、コンポジット同期信号ＣＳｙｎｃ2 、垂直同期信号ＶＣｙｎｃ2 、水平同期信号ＨＳｙｎｃ2 およびフィールド信号Ｆｉｅｌｄ2 を用いてモニタ表示信号Ｓ２１２2 が生成され、モニタ表示信号Ｓ２１２2 がＣＲＴ３１に出力される。
【００６７】
本発明は上述した実施形態には限定されない。
例えば、上述した第１実施形態では、感応期間識別回路２３３が感応窓同期モードおよび外部同期自走モードの双方を選択的に行う場合を例示したが、感応期間識別回路２３３が感応窓同期モードのみを行うようにしてもよい。
【００６８】
また、スレーブシステム２２０の各構成要素（ブロック）への機能の割り当ては、本発明の構成要素の機能を全体として実現するものであれば、図３に示すものには限定されない。
【００６９】
また、上述した図９に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図９に示すテクスチャバッファメモリ２０およびテクスチャＣＬＵＴバッファメモリ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００７０】
さらに、図９に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００７１】
【発明の効果】
以上説明したように、本発明の信号処理装置によれば、第１の同期信号が正常な場合には第１の同期信号に同期した第２の同期信号を生成でき、第１の同期信号が正常でない場合には、当該第１の同期信号によって第２の同期信号が影響を受けることを回避できる。
また、本発明の信号処理システムによれば、第１の信号処理装置が正常に動作している場合には第１の信号処理装置と第２の信号処理装置とを同期して動作させ、第１の信号処理装置が暴走などして正常に動作していない場合には、その影響を第２の信号処理装置が受けることを回避できる。
また、本発明の信号処理システムによれば、第１の信号処理装置が暴走した場合に、そのことを第２の信号処理装置で検出して、第１の信号処理装置の動作をリセットできる。
【図面の簡単な説明】
【図１】図１は、本発明の第１実施形態の対戦型のゲームシステムの構成図である。
【図２】図２は、図１に示すマスタシステムの構成図である。
【図３】図３は、図１に示すスレーブシステムの構成図である。
【図４】図４は、図３に示す感応期間識別回路の感応窓同期モードにおける動作のフローチャートである。
【図５】図５は、感応期間内に垂直同期信号ＶＳｙｎｃ1 にパルスが存在する場合における図３に示す一部の信号の波形図である。
【図６】図６は、感応期間内に垂直同期信号ＶＳｙｎｃ1 にパルスが存在しない場合における図３に示す一部の信号の波形図である。
【図７】図７は、感応期間識別回路の外部同期自走モードにおける動作のフローチャートである。
【図８】図８は、外部同期自走モードにおける図３に示す一部の信号の波形図である。
【図９】図９は、本発明の第２実施形態の３次元コンピュータグラフィックシステムの構成図である。
【図１０】図１０は、従来のゲームシステムの構成図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、６…メインバス、７…タイミング発生回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３，２１３，３１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファメモリ、２１…ディスプレイバッファメモリ、２２…Ｚバッファメモリ、２３…テクスチャＣＬＵＴバッファメモリ、３１…ＣＲＴ、２１０…マスタシステム、２２０…スレーブシステム、２５０…画像処理回路、２５１…同期信号生成回路、２５２…ピクセルクロック信号生成回路、２３０…画像処理回路、２３１…同期信号生成回路、２３２…外部信号識別回路、２３３…感応期間識別回路、２３４…ピクセルクロック信号生成回路
Claims (14)
- クロック信号を生成するクロック信号生成回路と、
外部から入力される第１の同期信号が第１のレベルから第２のレベルに切り替わるレベル遷移を検出する検出回路と、
前記レベル遷移が正常なタイミングと認められる期間を表す感応期間を、前記レベル遷移が前回、検出された時を基準に特定する感応期間特定回路と、
前記検出回路で検出されたレベル遷移が前記感応期間内にあるか否かを判断し、当該検出されたレベル遷移が前記感応期間内にあると判断した場合に、当該レベル遷移のタイミングを正常なものとして、当該正常なタイミングを基準として第２の同期信号のパルスを生成し、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、前記クロック信号に基づいて決定されるタイミングで前記第２の同期信号のパルスを生成する同期信号生成回路と、
生成された前記第２の同期信号に同期して動作する信号処理回路と、
を有する信号処理装置。 - 前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、当該感応期間を特定したときに基準にした前回のレベル遷移のタイミングを基準として、前記クロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスを繰り返し生成する
請求項１に記載の信号処理装置。 - 前記感応期間特定回路は、
前回のレベル遷移から前記クロック信号に基づいて規定される所定の時間経過後に前記感応期間を特定し、
前記特定された感応期間内に前記レベル遷移があると前記同期信号生成回路により判断されると、当該感応期間内のレベル遷移を基準として、前記クロック信号に基づいて新たな感応期間の特定を行い、
前記同期信号生成回路による「感応期間内にレベル遷移あり」の判断が続く限り、新たな感応期間の特定を繰り返す
請求項１に記載の信号処理装置。 - 前記第１の同期信号は、外部の他の信号処理装置が画像処理時に用いる第１の垂直同期信号であり、
前記第２の同期信号は、内部の前記信号処理回路が画像処理時に用いる第２の垂直同期信号である
請求項１に記載の信号処理装置。 - 前記同期信号生成回路は、前記第２の垂直同期信号に同期した水平同期信号を生成する
請求項４に記載の信号処理システム。 - 前記感応期間特定回路は、前記第１の垂直同期信号に含まれるパルスが奇数フィールドおよび偶数フィールドのいずれのフィールドに対応するパルスであるかを示すフィールド信号と、前記生成された水平同期信号とを用いて、前記感応期間を特定する
請求項４に記載の信号処理システム。 - 所定の信号処理を行うとともに第１の同期信号を生成する第１の信号処理装置と、
前記第１の同期信号を入力し、当該入力した第１の同期信号に基づいて前記第１の信号処理装置と同期して所定の信号処理を実行し、前記第１の同期信号が正常なタイミングで入力されない場合は第２の同期信号を内部で生成して、当該第２の同期信号に同期して所 定の信号処理を実行する第２の信号処理装置と、
を有し、
前記第２の信号処理装置は、
クロック信号を生成するクロック信号生成回路と、
前記第１の同期信号を前記第１の信号処理装置から入力し、入力した第１の同期信号が第１のレベルから第２のレベルに切り替わるレベル遷移を検出する検出回路と、
前記レベル遷移が正常なタイミングと認められる期間を表す感応期間を、前記レベル遷移が前回、検出された時を基準に特定する感応期間特定回路と、
前記検出回路で検出されたレベル遷移が前記感応期間内にあるか否かを判断し、当該検出されたレベル遷移が前記感応期間内にあると判断した場合に、当該レベル遷移のタイミングを正常なものとして、当該正常なタイミングを基準として第２の同期信号のパルスを生成し、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、前記クロック信号に基づいて決定されるタイミングで前記第２の同期信号のパルスを生成する同期信号生成回路と、
を有する信号処理システム。 - 前記第２の信号処理装置内の前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合にエラー信号を発生し、当該エラー信号を前記第１の信号処理装置に出力し、
前記第１の信号処理装置は、前記エラー信号が入力されるとリセット動作を行う
請求項７に記載の信号処理システム。 - 前記同期信号生成回路は、前記検出されたレベル遷移が前記感応期間内にないと判断した場合に、当該感応期間を特定したときに基準にした前回のレベル遷移のタイミングを基準として、前記クロック信号のクロック数で規定される一定周期で前記第２の同期信号のパルスを繰り返し生成する
請求項７に記載の信号処理システム。 - 前記感応期間特定回路は、
前回のレベル遷移から前記クロック信号に基づいて規定される所定の時間経過後に前記感応期間を特定し、
前記特定された感応期間内に前記レベル遷移があると前記同期信号生成回路により判断されると、当該感応期間内のレベル遷移を基準として、前記クロック信号に基づいて新たな感応期間の特定を行い、
前記同期信号生成回路による「感応期間内にレベル遷移あり」の判断が続く限り、新たな感応期間の特定を繰り返す
請求項７に記載の信号処理システム。 - 前記第１の信号処理装置は、前記第１の同期信号を用いて第１の表示信号を生成する画像処理回路をさらに有し、
前記第２の信号処理装置は、前記第２の同期信号を用いて第２の表示信号を生成する画像処理回路をさらに有する
請求項７に記載の信号処理システム。 - 前記第１の同期信号が、前記第１の信号処理装置の画像処理時に用いる第１の垂直同期信号であり、
前記第２の同期信号が、前記第２の信号処理装置の画像処理時に用いる第２の垂直同期信号である
請求項７に記載の信号処理システム。 - 前記同期信号生成回路は、前記第２の垂直同期信号に同期した水平同期信号を生成する
請求項１２に記載の信号処理システム。 - 前記感応期間特定回路は、前記第１の垂直同期信号に含まれるパルスが奇数フィールドおよび偶数フィールドのいずれのフィールドに対応するパルスであるかを示すフィールド信号と、前記生成された水平同期信号とを用いて、前記感応期間を特定する
請求項１３に記載の信号処理システム。
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