JP2000236239A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 入力に重畳された微小ノイズが増幅して出力
することを防止でき、入力オフセット電圧に対して十分
大きな入力信号を出力段差動回路に加えることができる
電圧比較回路を提供すること。 【解決手段】 入力段差動回路１に入力される入力信号
に応じてヒステリシス発生回路２においてヒステリシス
電圧を発生させ、ヒステリシス電圧に対して増幅したヒ
ステリシス電圧を出力段差動回路１０に入力し、出力段
段差回路１０では増幅したヒステリシス電圧に応じてハ
イレベル、あるいはローレベルの出力電圧を、必ずヒス
テリシス発生回路２においてヒステリシスが発生した後
に発生させる。
することを防止でき、入力オフセット電圧に対して十分
大きな入力信号を出力段差動回路に加えることができる
電圧比較回路を提供すること。 【解決手段】 入力段差動回路１に入力される入力信号
に応じてヒステリシス発生回路２においてヒステリシス
電圧を発生させ、ヒステリシス電圧に対して増幅したヒ
ステリシス電圧を出力段差動回路１０に入力し、出力段
段差回路１０では増幅したヒステリシス電圧に応じてハ
イレベル、あるいはローレベルの出力電圧を、必ずヒス
テリシス発生回路２においてヒステリシスが発生した後
に発生させる。
Description
【０００１】
【発明の属する技術分野】この発明は、入力段差動回路
の入力電圧に応じてヒステリシスを発生するヒステリシ
ス発生回路のヒステリシス電圧を増幅し、その増幅した
出力電圧に応じて、ハイレベルあるいはローレベルの出
力電圧を発生するようにした電圧比較回路に関する。
の入力電圧に応じてヒステリシスを発生するヒステリシ
ス発生回路のヒステリシス電圧を増幅し、その増幅した
出力電圧に応じて、ハイレベルあるいはローレベルの出
力電圧を発生するようにした電圧比較回路に関する。
【０００２】
【従来の技術】従来の電圧比較回路の一構成を図２に示
す。この図２に示す従来の電圧比較回路は、入力段差動
回路１と、ヒステリシス発生回路２と、出力回路３とか
ら構成されている。入力段差動回路１は、１対のトラン
ジスタＴＲ１１，ＴＲ１２のエミッタを共通にして定電
流源４を通して電源ＶＣＣに接続されている。トランジ
スタＴＲ１１のコレクタはトランジスタＴＲ１３のコレ
クタに接続され、トランジスタＴＲ１２のコレクタはト
ランジスタ１４のコレクタとベースに接続されている。
す。この図２に示す従来の電圧比較回路は、入力段差動
回路１と、ヒステリシス発生回路２と、出力回路３とか
ら構成されている。入力段差動回路１は、１対のトラン
ジスタＴＲ１１，ＴＲ１２のエミッタを共通にして定電
流源４を通して電源ＶＣＣに接続されている。トランジ
スタＴＲ１１のコレクタはトランジスタＴＲ１３のコレ
クタに接続され、トランジスタＴＲ１２のコレクタはト
ランジスタ１４のコレクタとベースに接続されている。
【０００３】トランジスタＴＲ１３，ＴＲ１４のベース
は共通に接続され、両エミッタはアースされている。両
トランジスタＴＲ１３，ＴＲ１４により、カレントミラ
ー回路を構成し、トランジスタＴＲ１３は定電流源の機
能を呈するようにしている。トランジスタＴＲ１１のベ
ースに入力信号Ｖｉｎが印加されるようにしており、ト
ランジスタＴＲ１２のベースには、ヒステリシス発生回
路２からヒステリシス電圧Ｖｈｉｓ１が印加されるよう
にしている。
は共通に接続され、両エミッタはアースされている。両
トランジスタＴＲ１３，ＴＲ１４により、カレントミラ
ー回路を構成し、トランジスタＴＲ１３は定電流源の機
能を呈するようにしている。トランジスタＴＲ１１のベ
ースに入力信号Ｖｉｎが印加されるようにしており、ト
ランジスタＴＲ１２のベースには、ヒステリシス発生回
路２からヒステリシス電圧Ｖｈｉｓ１が印加されるよう
にしている。
【０００４】ヒステリシス発生回路２では、スイッチ用
のトランジスタＴＲ１のベースに入力段差動回路１のト
ランジスタＴＲ１１のコレクタが接続され、入力段差動
回路１の出力電圧が印加されるようになっている。この
トランジスタＴＲ１のエミッタはアースされ、コレクタ
はトランジスタＴＲ１５，１６のベースに共通に接続さ
れている。トランジスタＴＲ１６のコレクタとベースが
直結され、両トランジスタＴＲ１５，ＴＲ１６のエミッ
タはアースされ、コレクタはそれぞれ定電流源５，６を
通して上記電源ＶＣＣに接続されて、トランジスタＴＲ
１５，ＴＲ１６はカレントミラー回路を構成している。
のトランジスタＴＲ１のベースに入力段差動回路１のト
ランジスタＴＲ１１のコレクタが接続され、入力段差動
回路１の出力電圧が印加されるようになっている。この
トランジスタＴＲ１のエミッタはアースされ、コレクタ
はトランジスタＴＲ１５，１６のベースに共通に接続さ
れている。トランジスタＴＲ１６のコレクタとベースが
直結され、両トランジスタＴＲ１５，ＴＲ１６のエミッ
タはアースされ、コレクタはそれぞれ定電流源５，６を
通して上記電源ＶＣＣに接続されて、トランジスタＴＲ
１５，ＴＲ１６はカレントミラー回路を構成している。
【０００５】トランジスタＴＲ１５のコレクタは、抵抗
Ｒ１と基準電源７（基準電圧Ｖｒｅｆを発生している）
を通してアースされているとともに、上記入力段差動回
路１のトランジスタＴＲ１２のベースに接続されてい
る。このトランジスタＴＲ１２のベースにヒステリシス
発生回路２のヒステリシス電圧Ｖｉｓ１が印加されるよ
うになっている。入力段差動回路１は、このヒステリシ
ス電圧Ｖｈｉｓ１と入力信号Ｖｉｎとの電圧比較を行う
ようなっている。
Ｒ１と基準電源７（基準電圧Ｖｒｅｆを発生している）
を通してアースされているとともに、上記入力段差動回
路１のトランジスタＴＲ１２のベースに接続されてい
る。このトランジスタＴＲ１２のベースにヒステリシス
発生回路２のヒステリシス電圧Ｖｉｓ１が印加されるよ
うになっている。入力段差動回路１は、このヒステリシ
ス電圧Ｖｈｉｓ１と入力信号Ｖｉｎとの電圧比較を行う
ようなっている。
【０００６】さらに、出力回路３は、制御用のトランジ
スタＴＲ２と増幅用のトランジスタＴＲ１７を主体に構
成されている。トランジスタＴＲ２のベースには、トラ
ンジスタＴＲ１のベース、換言すれば、入力段差動回路
１のトランジスタＴＲ１３のコレクタに接続されてい
る。トランジスタＴＲ２のエミッタはアースされ、コレ
クタは定電流源８を通して電源Ｖｃｃに接続されてい
る。
スタＴＲ２と増幅用のトランジスタＴＲ１７を主体に構
成されている。トランジスタＴＲ２のベースには、トラ
ンジスタＴＲ１のベース、換言すれば、入力段差動回路
１のトランジスタＴＲ１３のコレクタに接続されてい
る。トランジスタＴＲ２のエミッタはアースされ、コレ
クタは定電流源８を通して電源Ｖｃｃに接続されてい
る。
【０００７】トランジスタＴＲ２のコレクタは、トラン
ジスタＴＲ１７のベースに接続されている。このトラン
ジスタＴＲ１７のエミッタはアースされ、コレクタは抵
抗９を通して電源Ｖｃｃに接続されているとともに、出
力端子ＯＵＴに出力電圧Ｖｏｕｔを発生するようにして
いる。
ジスタＴＲ１７のベースに接続されている。このトラン
ジスタＴＲ１７のエミッタはアースされ、コレクタは抵
抗９を通して電源Ｖｃｃに接続されているとともに、出
力端子ＯＵＴに出力電圧Ｖｏｕｔを発生するようにして
いる。
【０００８】次に、この従来の電圧比較回路の動作につ
いて説明する。入力段差動回路１のトランジスタＴＲ１
１のベースに印加される入力信号Ｖｉｎがトランジスタ
ＴＲ１２のベースに印加されるヒステリシス電圧Ｖｈｉ
ｓ１より高いとき、すなわち、Ｖｉｎ＞Ｖｈｉｓ１のと
きには、トランジスタＴＲ１１がオフで、トランジスタ
ＴＲ１２がオンとなる。これにより、トランジスタＴＲ
１４がオンとなり、トランジスタＴＲ１３がオンとな
る。したがって、トランジスタＴＲ１のベースにベース
電流が供給されなくなり、トランジスタＴＲ１がオフと
なる。
いて説明する。入力段差動回路１のトランジスタＴＲ１
１のベースに印加される入力信号Ｖｉｎがトランジスタ
ＴＲ１２のベースに印加されるヒステリシス電圧Ｖｈｉ
ｓ１より高いとき、すなわち、Ｖｉｎ＞Ｖｈｉｓ１のと
きには、トランジスタＴＲ１１がオフで、トランジスタ
ＴＲ１２がオンとなる。これにより、トランジスタＴＲ
１４がオンとなり、トランジスタＴＲ１３がオンとな
る。したがって、トランジスタＴＲ１のベースにベース
電流が供給されなくなり、トランジスタＴＲ１がオフと
なる。
【０００９】この結果、定電流源５から定電流Ｉが抵抗
Ｒ１と基準電源７を通してアースに流れる。このとき、
トランジスタＴＲ１５のコレクタ電圧、すなわち、トラ
ンジスタＴＲ１２のベースに印加されているヒステリシ
ス電圧Ｖｈｉｓ１は基準電源７による基準電圧Ｖｒｅｆ
から定電流Ｉによる抵抗Ｒ１の電圧降下を引いた電圧、
つまり、Ｖｈｉｓ１＝Ｖｒｅｆ−Ｉ×Ｒ１となる。
Ｒ１と基準電源７を通してアースに流れる。このとき、
トランジスタＴＲ１５のコレクタ電圧、すなわち、トラ
ンジスタＴＲ１２のベースに印加されているヒステリシ
ス電圧Ｖｈｉｓ１は基準電源７による基準電圧Ｖｒｅｆ
から定電流Ｉによる抵抗Ｒ１の電圧降下を引いた電圧、
つまり、Ｖｈｉｓ１＝Ｖｒｅｆ−Ｉ×Ｒ１となる。
【００１０】また、上記とは逆に、入力信号Ｖｉｎがヒ
ステリシス電圧Ｖｈｉｓ１より低い場合に、すなわち、
Ｖｉｎ＜Ｖｈｉｓ１の場合には、トランジスタＴＲ１１
がオンで、トランジスタＴＲ１２がオフとなる。これに
より、トランジスタＴＲ１４がオフとなり、トランジス
タＴＲ１３がオフとなる。このとき、トランジスタＴＲ
１１のコレクタを通してトランジスタＴＲ１のベースに
定電流源４からベース電流が流れ、トランジスタＴＲ１
がオンとなる。
ステリシス電圧Ｖｈｉｓ１より低い場合に、すなわち、
Ｖｉｎ＜Ｖｈｉｓ１の場合には、トランジスタＴＲ１１
がオンで、トランジスタＴＲ１２がオフとなる。これに
より、トランジスタＴＲ１４がオフとなり、トランジス
タＴＲ１３がオフとなる。このとき、トランジスタＴＲ
１１のコレクタを通してトランジスタＴＲ１のベースに
定電流源４からベース電流が流れ、トランジスタＴＲ１
がオンとなる。
【００１１】トランジスタＴＲ１がオンとなることによ
り、定電流源５の電流Ｉは、抵抗Ｒ１に流れず、トラン
ジスタＴＲ１に流れることになる。したがって、このと
き、ヒステリシス電圧Ｖｈｉｓ１は、Ｖｈｉｓ１＝Ｖｒ
ｅｆ＋Ｉ×Ｒ１となる。このようにして、入力信号Ｖｉ
ｎがヒステリシス電圧Ｖｈｉｓ１より大きいか、小さい
かに応じて、ヒステリシスを有する電圧となる。すなわ
ち、ヒステリシス発生回路２はヒステリシスを有する電
圧比較回路として動作することになる。
り、定電流源５の電流Ｉは、抵抗Ｒ１に流れず、トラン
ジスタＴＲ１に流れることになる。したがって、このと
き、ヒステリシス電圧Ｖｈｉｓ１は、Ｖｈｉｓ１＝Ｖｒ
ｅｆ＋Ｉ×Ｒ１となる。このようにして、入力信号Ｖｉ
ｎがヒステリシス電圧Ｖｈｉｓ１より大きいか、小さい
かに応じて、ヒステリシスを有する電圧となる。すなわ
ち、ヒステリシス発生回路２はヒステリシスを有する電
圧比較回路として動作することになる。
【００１２】上記のように、入力信号Ｖｉｎがヒステリ
シス電圧Ｖｈｉｓ１より低い場合に、トランジスタＴＲ
１２がオフとなり、トランジスタ１４もオフとなる。ト
ランジスタＴＲ１４がオフとなることにより、トランジ
スタＴＲ１３もオフとなり、トランジスタＴＲ１がオン
となり、出力回路３のトランジスタＴＲ２がオンとな
る。これに伴い、トランジスタＴＲ１７がオフとなり、
そのコレクタ電位、すなわち出力端子ＯＵＴの電圧Ｖｏ
ｕｔはハイレベルの出力電圧Ｖｏｕｔになる。
シス電圧Ｖｈｉｓ１より低い場合に、トランジスタＴＲ
１２がオフとなり、トランジスタ１４もオフとなる。ト
ランジスタＴＲ１４がオフとなることにより、トランジ
スタＴＲ１３もオフとなり、トランジスタＴＲ１がオン
となり、出力回路３のトランジスタＴＲ２がオンとな
る。これに伴い、トランジスタＴＲ１７がオフとなり、
そのコレクタ電位、すなわち出力端子ＯＵＴの電圧Ｖｏ
ｕｔはハイレベルの出力電圧Ｖｏｕｔになる。
【００１３】上記とは逆に、入力信号Ｖｉｎがヒステリ
シス電圧Ｖｈｉｓ１より高い場合には、トランジスタＴ
Ｒ１１がオフで、トランジスタＴＲ１２がオン、トラン
ジスタＴＲ１４がオン、トランジスタＴＲ１３がオンで
あり、トランジスタＴＲ１のベースにベース電流が供給
されず、トランジスタＴＲ１がオフであるから、出力回
路３のトランジスタＴＲ２がオフとなり、トランジスタ
ＴＲ１７がオンとなって出力端子ＯＵＴの出力電圧Ｖｏ
ｕｔはローレベルになる。このように、入力信号Ｖｉｎ
＞ヒステリシス電圧Ｖｈｉｓ１のときには、出力電圧Ｖ
ｏｕｔがローレベルで、入力信号Ｖｉｎ＜出力電圧Ｖｈ
ｉｓ１の場合には、出力電圧Ｖｏｕｔがハイレベルとな
る。
シス電圧Ｖｈｉｓ１より高い場合には、トランジスタＴ
Ｒ１１がオフで、トランジスタＴＲ１２がオン、トラン
ジスタＴＲ１４がオン、トランジスタＴＲ１３がオンで
あり、トランジスタＴＲ１のベースにベース電流が供給
されず、トランジスタＴＲ１がオフであるから、出力回
路３のトランジスタＴＲ２がオフとなり、トランジスタ
ＴＲ１７がオンとなって出力端子ＯＵＴの出力電圧Ｖｏ
ｕｔはローレベルになる。このように、入力信号Ｖｉｎ
＞ヒステリシス電圧Ｖｈｉｓ１のときには、出力電圧Ｖ
ｏｕｔがローレベルで、入力信号Ｖｉｎ＜出力電圧Ｖｈ
ｉｓ１の場合には、出力電圧Ｖｏｕｔがハイレベルとな
る。
【００１４】このようにして、ヒステリシス電圧Ｖｈｉ
ｓ１に対して入力信号Ｖｉｎの大小に応じて、トランジ
スタＴＲ１がヒステリシス発生回路２にヒステリシスを
付加し、トランジスタＴＲ２により出力回路３の出力端
子ＯＵＴから出力される出力電圧Ｖｏｕｔのハイレベ
ル、ローレベルを制御するようにしている。なお、この
種電圧比較回路の近似技術として、特開昭５７−２６９
２２号公報、特開昭６４−５４９２２号公報が挙げられ
る。
ｓ１に対して入力信号Ｖｉｎの大小に応じて、トランジ
スタＴＲ１がヒステリシス発生回路２にヒステリシスを
付加し、トランジスタＴＲ２により出力回路３の出力端
子ＯＵＴから出力される出力電圧Ｖｏｕｔのハイレベ
ル、ローレベルを制御するようにしている。なお、この
種電圧比較回路の近似技術として、特開昭５７−２６９
２２号公報、特開昭６４−５４９２２号公報が挙げられ
る。
【００１５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の電圧比較回路においては、図３（ａ）に示す
ように、入力信号Ｖｉｎに微小なノイズが重畳している
場合で、特に主信号が時間的な電圧変化の小さな低周波
信号の場合、ヒステリシス発生回路２における電圧比較
回路のしきい値電圧付近で、入力段差動回路１の出力に
図３（ｂ）に示すようなノイズを生じる。このため、た
とえば、図３（ｃ）に示すように、トランジスタＴＲ１
およびＴＲ２のしきい値電圧が大きくずれている場合、
図３（ｄ）に示すように、ヒステリシス発生回路２の動
作に遅延が生じ、出力電圧Ｖｏｕｔのエッジ付近で波形
割れを生じることがあるという課題があった。
うな従来の電圧比較回路においては、図３（ａ）に示す
ように、入力信号Ｖｉｎに微小なノイズが重畳している
場合で、特に主信号が時間的な電圧変化の小さな低周波
信号の場合、ヒステリシス発生回路２における電圧比較
回路のしきい値電圧付近で、入力段差動回路１の出力に
図３（ｂ）に示すようなノイズを生じる。このため、た
とえば、図３（ｃ）に示すように、トランジスタＴＲ１
およびＴＲ２のしきい値電圧が大きくずれている場合、
図３（ｄ）に示すように、ヒステリシス発生回路２の動
作に遅延が生じ、出力電圧Ｖｏｕｔのエッジ付近で波形
割れを生じることがあるという課題があった。
【００１６】この発明は、上記従来の課題を解決するた
めになされたもので、入力に重畳された微小ノイズが増
幅されて出力に現れることが防止でき、かつヒステリシ
スを増幅することにより、出力段差動回路の入力オフセ
ット電圧に対して十分大きな入力信号を出力段差動回路
の入力に加えることが可能であり、ヒステリシス電圧を
小さく設定する必要がある電圧比較回路にも容易に応用
できる電圧比較回路を提供することを目的とする。
めになされたもので、入力に重畳された微小ノイズが増
幅されて出力に現れることが防止でき、かつヒステリシ
スを増幅することにより、出力段差動回路の入力オフセ
ット電圧に対して十分大きな入力信号を出力段差動回路
の入力に加えることが可能であり、ヒステリシス電圧を
小さく設定する必要がある電圧比較回路にも容易に応用
できる電圧比較回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、この発明の電圧比較回路は、入力段差動回路の入力
電圧に応じてヒステリシス電圧を発生してヒステリシス
電圧を増幅するヒステリシス発生回路と、上記ヒステリ
シス発生回路で発生して増幅されたヒステリシス電圧に
応じてハイレベルあるいはローレベルの出力電圧をヒス
テリシス電圧の発生後に出力する出力段差動回路とを備
えることを特徴とする。
に、この発明の電圧比較回路は、入力段差動回路の入力
電圧に応じてヒステリシス電圧を発生してヒステリシス
電圧を増幅するヒステリシス発生回路と、上記ヒステリ
シス発生回路で発生して増幅されたヒステリシス電圧に
応じてハイレベルあるいはローレベルの出力電圧をヒス
テリシス電圧の発生後に出力する出力段差動回路とを備
えることを特徴とする。
【００１８】この発明によれば、入力段差動回路に入力
される入力信号に応じて、ヒステリシス発生回路でヒス
テリシス電圧を発生させ、かつ増幅する。この増幅され
たヒステリシス電圧に応じてハイレベルあるいはローレ
ベルの出力電圧を発生する。この出力電圧は、必ずヒス
テリシス発生回路において、ヒステリシスが発生した後
に発生する。
される入力信号に応じて、ヒステリシス発生回路でヒス
テリシス電圧を発生させ、かつ増幅する。この増幅され
たヒステリシス電圧に応じてハイレベルあるいはローレ
ベルの出力電圧を発生する。この出力電圧は、必ずヒス
テリシス発生回路において、ヒステリシスが発生した後
に発生する。
【００１９】したがって、この発明では、入力に重畳さ
れた微小ノイズが増幅されて出力に現れることが防止で
き、かつヒステリシスを増幅することにより、出力段差
動回路の入力オフセット電圧に対して十分大きな入力信
号を出力段差動回路の入力に加えることが可能であり、
ヒステリシス電圧を小さく設定する必要がある電圧比較
回路にも容易に応用できる。
れた微小ノイズが増幅されて出力に現れることが防止で
き、かつヒステリシスを増幅することにより、出力段差
動回路の入力オフセット電圧に対して十分大きな入力信
号を出力段差動回路の入力に加えることが可能であり、
ヒステリシス電圧を小さく設定する必要がある電圧比較
回路にも容易に応用できる。
【００２０】
【発明の実施の形態】以下、この発明による電圧比較回
路の実施の形態について図面に基づき説明する。図１は
この発明による第１実施の形態の構成を示す回路図であ
る。この図１において、構成の説明に際して、上記図２
と同一部分には同一符号を付して重複説明を避け、図２
とは異なる部分を主体に述べることにする。この図１を
図２と比較しても明らかなように、入力段差動回路１は
図２と同様であり、その構成の説明を省略する。また、
ヒステリシス発生回路２は、図２で示したヒステリシス
発生回路の構成に新たに抵抗Ｒ２が追加されている。
路の実施の形態について図面に基づき説明する。図１は
この発明による第１実施の形態の構成を示す回路図であ
る。この図１において、構成の説明に際して、上記図２
と同一部分には同一符号を付して重複説明を避け、図２
とは異なる部分を主体に述べることにする。この図１を
図２と比較しても明らかなように、入力段差動回路１は
図２と同様であり、その構成の説明を省略する。また、
ヒステリシス発生回路２は、図２で示したヒステリシス
発生回路の構成に新たに抵抗Ｒ２が追加されている。
【００２１】この抵抗Ｒ２は、上記トランジスタＴＲ１
２のベースとトランジスタＴＲ１５のコレクタとの間に
接続されている。この抵抗Ｒ２を接続することにより、
トランジスタＴＲ１５のコレクタに現れる電位を、この
第１実施の形態では、第２ヒステリシス電圧Ｖｈｉｓ２
と称することにする。これに伴い、トランジスタＴＲ１
２のベースに現れるヒステリシス電圧Ｖｈｉｓ１を第１
ヒステリシス電圧と称することにする。
２のベースとトランジスタＴＲ１５のコレクタとの間に
接続されている。この抵抗Ｒ２を接続することにより、
トランジスタＴＲ１５のコレクタに現れる電位を、この
第１実施の形態では、第２ヒステリシス電圧Ｖｈｉｓ２
と称することにする。これに伴い、トランジスタＴＲ１
２のベースに現れるヒステリシス電圧Ｖｈｉｓ１を第１
ヒステリシス電圧と称することにする。
【００２２】また、この第１実施の形態では、図２で示
した上記従来例における出力回路３に代えて、出力段差
動回路１０が設けられている。この出力段差動回路１０
は、トランジスタＴＲ１８とＴＲ１９と、カレントミラ
ー回路と、増幅用のトランジスタＴＲ１７と、抵抗９と
から構成されている。トランジスタＴＲ１８，ＴＲ１９
のエミッタは共通にして定電流源１１を通して電源ＶＣ
Ｃに接続されている。
した上記従来例における出力回路３に代えて、出力段差
動回路１０が設けられている。この出力段差動回路１０
は、トランジスタＴＲ１８とＴＲ１９と、カレントミラ
ー回路と、増幅用のトランジスタＴＲ１７と、抵抗９と
から構成されている。トランジスタＴＲ１８，ＴＲ１９
のエミッタは共通にして定電流源１１を通して電源ＶＣ
Ｃに接続されている。
【００２３】トランジスタＴＲ１８のベースは、上記ヒ
ステリシス発生回路２のトランジスタＴＲ１５のコレク
タ、すなわち抵抗Ｒ２とこのトランジスタＴＲ１５のコ
レクタとの接続点（さらに、換言すれば、上記第２ヒス
テリシス電圧Ｖｈｉｓ２の発生点）に接続されている。
トランジスタＴＲ１８のコレクタはトランジスタＴＲ２
０のコレクタに接続されているとともに、トランジスタ
ＴＲ１７のベースに接続されている。また、トランジス
タＴＲ１９のベースは、基準電源７の正極に接続されて
いる。つまり、出力段差動回路１０は、反転入力端を第
２ヒステリシス電圧Ｖｈｉｓ２の発生点に接続され、非
反転入力端は基準電源７に接続されている。
ステリシス発生回路２のトランジスタＴＲ１５のコレク
タ、すなわち抵抗Ｒ２とこのトランジスタＴＲ１５のコ
レクタとの接続点（さらに、換言すれば、上記第２ヒス
テリシス電圧Ｖｈｉｓ２の発生点）に接続されている。
トランジスタＴＲ１８のコレクタはトランジスタＴＲ２
０のコレクタに接続されているとともに、トランジスタ
ＴＲ１７のベースに接続されている。また、トランジス
タＴＲ１９のベースは、基準電源７の正極に接続されて
いる。つまり、出力段差動回路１０は、反転入力端を第
２ヒステリシス電圧Ｖｈｉｓ２の発生点に接続され、非
反転入力端は基準電源７に接続されている。
【００２４】このトランジスタＴＲ１９のコレクタは、
トランジスタＴＲ２１のコレクタに接続されているとと
もに、トランジスタＴＲ２１のベースに接続されてい
る。トランジスタＴＲ２１のベースとトランジスタＴＲ
２０のベースは共通に接続されている。トランジスタＴ
Ｒ２０のエミッタとトランジスタＴＲ２１のエミッタ
は、接地されている。かくして、トランジスタＴＲ２０
とトランジスタＴＲ２１とによりカレントミラー回路を
構成している。上記トランジスタＴＲ１７のコレクタは
抵抗９を通して電源Ｖｃｃに接続されており、トランジ
スタＴＲ１７のコレクタは出力端子ＯＵＴに接続されて
いる。
トランジスタＴＲ２１のコレクタに接続されているとと
もに、トランジスタＴＲ２１のベースに接続されてい
る。トランジスタＴＲ２１のベースとトランジスタＴＲ
２０のベースは共通に接続されている。トランジスタＴ
Ｒ２０のエミッタとトランジスタＴＲ２１のエミッタ
は、接地されている。かくして、トランジスタＴＲ２０
とトランジスタＴＲ２１とによりカレントミラー回路を
構成している。上記トランジスタＴＲ１７のコレクタは
抵抗９を通して電源Ｖｃｃに接続されており、トランジ
スタＴＲ１７のコレクタは出力端子ＯＵＴに接続されて
いる。
【００２５】次に、以上のように構成されたこの第１実
施の形態の動作について説明する。まず、入力信号ｖｉ
ｎが第１ヒステリシス電圧Ｖｈｉｓ１より高いとき、す
なわち、ｖｉｎ＞Ｖｈｉｓ１のとき、入力段差動回路１
のトランジスタＴＲ１１がオフとなり、トランジスタＴ
Ｒ１２がオンとなる。これにより、トランジスタＴＲ１
４がオンとなり、カレントミラー回路で反転させて、ト
ランジスタＴＲ１３がオンとなる。トランジスタＴＲ１
３がオンとなることにより、トランジスタＴＲ１のベー
スにベース電流が流れなくなり、トランジスタＴＲ１が
オフとなる。
施の形態の動作について説明する。まず、入力信号ｖｉ
ｎが第１ヒステリシス電圧Ｖｈｉｓ１より高いとき、す
なわち、ｖｉｎ＞Ｖｈｉｓ１のとき、入力段差動回路１
のトランジスタＴＲ１１がオフとなり、トランジスタＴ
Ｒ１２がオンとなる。これにより、トランジスタＴＲ１
４がオンとなり、カレントミラー回路で反転させて、ト
ランジスタＴＲ１３がオンとなる。トランジスタＴＲ１
３がオンとなることにより、トランジスタＴＲ１のベー
スにベース電流が流れなくなり、トランジスタＴＲ１が
オフとなる。
【００２６】したがて、トランジスタＴＲ１５もオフと
なっており、電源Ｖｃｃから定電流源５の定電流Ｉが抵
抗Ｒ１―抵抗Ｒ２−基準電源７の経路を通してアースに
流れる。これにより、第１ヒステリシス電圧Ｖｈｉｓ１
は、基準電圧Ｒｒｅｆから定電流Ｉによる電圧I×Ｒ１
の電圧降下の差、つまり、Ｖｈｉｓ１＝Ｖｒｅｆ−Ｉ×
Ｒ１となる。
なっており、電源Ｖｃｃから定電流源５の定電流Ｉが抵
抗Ｒ１―抵抗Ｒ２−基準電源７の経路を通してアースに
流れる。これにより、第１ヒステリシス電圧Ｖｈｉｓ１
は、基準電圧Ｒｒｅｆから定電流Ｉによる電圧I×Ｒ１
の電圧降下の差、つまり、Ｖｈｉｓ１＝Ｖｒｅｆ−Ｉ×
Ｒ１となる。
【００２７】また、上記とは逆に、入力信号ｖｉｎが第
１ヒステリシス電圧Ｖｈｉｓ１より低いとき、すなわ
ち、ｖｉｎ＜Ｖｈｉｓ１のとき、入力段差動回路１のト
ランジスタＴＲ１１がオンとなり、トランジスタＴＲ１
２がオフとなり、それにより、トランジスタＴＲ１４が
オフとなる。トランジスタＴＲ１４がオフとなることに
より、トランジスタＴＲ１３がオフになる。したがっ
て、トランジスタＴＲ１１のコレクタ電流がトランジス
タＴＲ１のベースに流れ、トランジスタＴＲ１がオンと
なる。
１ヒステリシス電圧Ｖｈｉｓ１より低いとき、すなわ
ち、ｖｉｎ＜Ｖｈｉｓ１のとき、入力段差動回路１のト
ランジスタＴＲ１１がオンとなり、トランジスタＴＲ１
２がオフとなり、それにより、トランジスタＴＲ１４が
オフとなる。トランジスタＴＲ１４がオフとなることに
より、トランジスタＴＲ１３がオフになる。したがっ
て、トランジスタＴＲ１１のコレクタ電流がトランジス
タＴＲ１のベースに流れ、トランジスタＴＲ１がオンと
なる。
【００２８】トランジスタＴＲ１がオンとなることによ
り、トランジスタＴＲ１５がオンとなる。トランジスタ
ＴＲ１５がオンとなることにより、定電流源５の電流Ｉ
がトランジスタＴＲ１５を通ししてアースに流れる。こ
れにより、定電流Ｉは抵抗Ｒ２―抵抗Ｒ１−基準電源７
の経路に殆ど流れず、このときの抵抗Ｒ１とＲ２との接
続点における第１ヒステリシス電圧Ｖｈｉｓ１は、Ｖｈ
ｉｓ１＝Ｖｒｅｆ＋Ｉ×Ｒ１となる。このように、ヒス
テリシス発生回路２はヒステリシスを有する電圧比較回
路としての機能を呈することになる。
り、トランジスタＴＲ１５がオンとなる。トランジスタ
ＴＲ１５がオンとなることにより、定電流源５の電流Ｉ
がトランジスタＴＲ１５を通ししてアースに流れる。こ
れにより、定電流Ｉは抵抗Ｒ２―抵抗Ｒ１−基準電源７
の経路に殆ど流れず、このときの抵抗Ｒ１とＲ２との接
続点における第１ヒステリシス電圧Ｖｈｉｓ１は、Ｖｈ
ｉｓ１＝Ｖｒｅｆ＋Ｉ×Ｒ１となる。このように、ヒス
テリシス発生回路２はヒステリシスを有する電圧比較回
路としての機能を呈することになる。
【００２９】次に、第２ヒステリシス電圧Ｖｈｉｓ２に
関する部分の動作について説明する。出力段差動回路１
０は非反転入力端を基準電源７に接続しており、反転入
力端を第２ヒステリシス電圧Ｖｈｉｓ２の発生するトラ
ンジスタＴＲ１５のコレクタと抵抗Ｒ２との接続点に接
続している。したがって、入力信号Ｖｉｎが第１ヒステ
リシス電圧Ｖｈｉｓ１より高いときには、すなわち、Ｖ
ｉｎ＞Ｖｈｉｓ１のときには、上記のように、トランジ
スタＴＲ１５オフであるから、定電流源５の定電流Ｉは
抵抗Ｒ２，抵抗Ｒ１、基準電源７を通してアースに流れ
る。
関する部分の動作について説明する。出力段差動回路１
０は非反転入力端を基準電源７に接続しており、反転入
力端を第２ヒステリシス電圧Ｖｈｉｓ２の発生するトラ
ンジスタＴＲ１５のコレクタと抵抗Ｒ２との接続点に接
続している。したがって、入力信号Ｖｉｎが第１ヒステ
リシス電圧Ｖｈｉｓ１より高いときには、すなわち、Ｖ
ｉｎ＞Ｖｈｉｓ１のときには、上記のように、トランジ
スタＴＲ１５オフであるから、定電流源５の定電流Ｉは
抵抗Ｒ２，抵抗Ｒ１、基準電源７を通してアースに流れ
る。
【００３０】これにより、第２ヒステリシス電圧Ｖｈｉ
ｓ２は、基準電圧Ｖｒｅｆから定電流Ｉによる抵抗Ｒ２
と抵抗Ｒ１とによる電圧降下の和との差、すなわち、 Ｖｈｉｓ２＝Ｖｒｅｆ−Ｉ×（Ｒ１＋Ｒ２）……（１） となる。このときは、第２ヒステリシス電圧Ｖｈｉｓ２
が基準電源７の基準電圧Ｖｒｅｆより低いときであり、
すなわち、Ｖｈｉｓ２＜Ｖｒｅｆのときであり、このと
き出力段差動回路１０におけるトランジスタＴＲ１８が
オンで、トランジスタＴＲ１９がオフとなる。
ｓ２は、基準電圧Ｖｒｅｆから定電流Ｉによる抵抗Ｒ２
と抵抗Ｒ１とによる電圧降下の和との差、すなわち、 Ｖｈｉｓ２＝Ｖｒｅｆ−Ｉ×（Ｒ１＋Ｒ２）……（１） となる。このときは、第２ヒステリシス電圧Ｖｈｉｓ２
が基準電源７の基準電圧Ｖｒｅｆより低いときであり、
すなわち、Ｖｈｉｓ２＜Ｖｒｅｆのときであり、このと
き出力段差動回路１０におけるトランジスタＴＲ１８が
オンで、トランジスタＴＲ１９がオフとなる。
【００３１】トランジスタＴＲ１９がオフとなることに
より、トランジスタＴＲ２１がオフとなり、トランジス
タＴＲ２０もオフとなる。したがって、トランジスタＴ
Ｒ１８のコレクタ電流がトランジスタＴＲ１７のベース
に供給され、トランジスタＴＲ１７がオンとなる。これ
により、トランジスタＴＲ１７のコレクタ電位が低下
し、出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔがローレ
ベルとなる。
より、トランジスタＴＲ２１がオフとなり、トランジス
タＴＲ２０もオフとなる。したがって、トランジスタＴ
Ｒ１８のコレクタ電流がトランジスタＴＲ１７のベース
に供給され、トランジスタＴＲ１７がオンとなる。これ
により、トランジスタＴＲ１７のコレクタ電位が低下
し、出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔがローレ
ベルとなる。
【００３２】また、上記とは逆に、入力信号Ｖｉｎが第
１ヒステリシス電圧Ｖｈｉｓ１より低いとき、すなわ
ち、Ｖｉｎ＜電圧Ｖｈｉｓ１のときは、すでに述べたよ
うに、トランジスタＴＲ１５がオンであり、定電流源５
の定電流ＩがトランジスタＴＲ１５に流れる。したがっ
て、第２ヒストリシス電圧Ｖｈｉｓ２は、基準電源７の
基準電圧Ｖｒｅｆに２つの抵抗Ｒ１とＲ２の電圧降下の
和、すなわち、 Ｖｈｉｓ２＝Ｖｒｅｆ＋Ｉ×（Ｒ１＋Ｒ２）……（２） となる。
１ヒステリシス電圧Ｖｈｉｓ１より低いとき、すなわ
ち、Ｖｉｎ＜電圧Ｖｈｉｓ１のときは、すでに述べたよ
うに、トランジスタＴＲ１５がオンであり、定電流源５
の定電流ＩがトランジスタＴＲ１５に流れる。したがっ
て、第２ヒストリシス電圧Ｖｈｉｓ２は、基準電源７の
基準電圧Ｖｒｅｆに２つの抵抗Ｒ１とＲ２の電圧降下の
和、すなわち、 Ｖｈｉｓ２＝Ｖｒｅｆ＋Ｉ×（Ｒ１＋Ｒ２）……（２） となる。
【００３３】このときは、第２ヒストリシス電圧Ｖｈｉ
ｓ２は基準電源７の基準電圧Ｖｒｅｆより高いときであ
り、すなわち、電圧Ｖｈｉｓ２＞Ｖｒｅｆのときであ
り、このとき出力段差動回路１０におけるトランジスタ
ＴＲ１８がオフで、トランジスタＴＲ１９がオンとな
る。トランジスタＴＲ２１がオン、トランジスタＴＲ２
０がオンとなる。トランジスタＴＲ２０がオンとなるこ
とにより、トランジスタＴＲ１７がオフとなる。この結
果、トランジスタＴＲ１７のコレクタ電位が上昇し、出
力端子ＯＵＴに現れる出力電圧Ｖｏｕｔはハイレベルと
なる。
ｓ２は基準電源７の基準電圧Ｖｒｅｆより高いときであ
り、すなわち、電圧Ｖｈｉｓ２＞Ｖｒｅｆのときであ
り、このとき出力段差動回路１０におけるトランジスタ
ＴＲ１８がオフで、トランジスタＴＲ１９がオンとな
る。トランジスタＴＲ２１がオン、トランジスタＴＲ２
０がオンとなる。トランジスタＴＲ２０がオンとなるこ
とにより、トランジスタＴＲ１７がオフとなる。この結
果、トランジスタＴＲ１７のコレクタ電位が上昇し、出
力端子ＯＵＴに現れる出力電圧Ｖｏｕｔはハイレベルと
なる。
【００３４】このように、上記（１）式、（２）式から
明らかなように、出力段差動回路１０の入力には、ヒス
テリシス発生回路２で発生するヒステリシス電圧に対し
て（１＋Ｒ２／Ｒ１）倍に増幅された信号が入力され
る。したがって、たとえば、ヒステリシス発生回路２で
発生させるヒステリシス電圧を小さく設定する必要があ
る場合でも、出力段差動回路１０の入力オフセット電圧
以上となるように抵抗Ｒ２を設定することにより、電圧
比較回路として正常に動作可能である。
明らかなように、出力段差動回路１０の入力には、ヒス
テリシス発生回路２で発生するヒステリシス電圧に対し
て（１＋Ｒ２／Ｒ１）倍に増幅された信号が入力され
る。したがって、たとえば、ヒステリシス発生回路２で
発生させるヒステリシス電圧を小さく設定する必要があ
る場合でも、出力段差動回路１０の入力オフセット電圧
以上となるように抵抗Ｒ２を設定することにより、電圧
比較回路として正常に動作可能である。
【００３５】
【発明の効果】以上のように、この発明によれば、入力
段差動回路の入力電圧のレベルに応じてヒステリシス発
生回路にヒステリシスを発生させ、ヒステリシス発生回
路のヒステリシス電圧を増幅した出力電圧に応じて必ず
ヒステリシス発生回路が動作した後に出力端子にハイレ
ベルあるいはローレベルの出力電圧を発生させるように
したので、入力信号に重畳された微小ノイズが増幅され
て出力に現れることを防止することができる。また、ヒ
ステリシス電圧を増幅することにより、出力段差動回路
の入力オフセット電圧に対し十分大きな入力信号を出力
段差動回路の入力に加えることが可能であり、ヒステリ
シス電圧を小さく設定する必要がある電圧比較回路にも
容易に応用が可能である。
段差動回路の入力電圧のレベルに応じてヒステリシス発
生回路にヒステリシスを発生させ、ヒステリシス発生回
路のヒステリシス電圧を増幅した出力電圧に応じて必ず
ヒステリシス発生回路が動作した後に出力端子にハイレ
ベルあるいはローレベルの出力電圧を発生させるように
したので、入力信号に重畳された微小ノイズが増幅され
て出力に現れることを防止することができる。また、ヒ
ステリシス電圧を増幅することにより、出力段差動回路
の入力オフセット電圧に対し十分大きな入力信号を出力
段差動回路の入力に加えることが可能であり、ヒステリ
シス電圧を小さく設定する必要がある電圧比較回路にも
容易に応用が可能である。
【図１】この発明による電圧比較回路の第１実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図２】従来の電圧比較回路の構成を示す回路図であ
る。
る。
【図３】従来の電圧比較回路の課題を説明するための各
部の信号波形図である。
部の信号波形図である。
１……入力段差動回路、２……ヒステリシス発生回路、
４〜６，１１……定電流源、７……基準電源、９、Ｒ
１，Ｒ２……抵抗、１０……出力段差動回路、ＴＲ１，
ＴＲ２、ＴＲ１１〜ＴＲ２１……トランジスタ、ＯＵＴ
……出力端子。
４〜６，１１……定電流源、７……基準電源、９、Ｒ
１，Ｒ２……抵抗、１０……出力段差動回路、ＴＲ１，
ＴＲ２、ＴＲ１１〜ＴＲ２１……トランジスタ、ＯＵＴ
……出力端子。
Claims (4)
- 【請求項１】 入力段差動回路の入力電圧に応じてヒス
テリシス電圧を発生してヒステリシス電圧を増幅するヒ
ステリシス発生回路と、 上記ヒステリシス発生回路で発生して増幅されたヒステ
リシス電圧に応じてハイレベルあるいはローレベルの出
力電圧を上記ヒステリシス電圧の発生後に出力する出力
段差動回路と、 を備えることを特徴とする電圧比較回路。 - 【請求項２】 上記入力段差動回路は、入力信号が第１
ヒステリシス電圧より高いときにオフとなり、入力信号
が第１ヒステリシス電圧より低いときにオンとなる第１
トランジスタと、上記入力信号が第１ヒステリシス電圧
より高いときにオンとなり、入力信号が第１ヒステリシ
ス電圧より低いときにオフとなる第２トランジスタと、
上記第２トランジスタのオン時にオンとなり、かつ上記
第２トランジスタのオフ時にオフとなる第３トランジス
タと、上記第３トランジスタとともに第１カレントミラ
ー回路を構成し、上記第３トランジスタの電流が反転さ
れ、オフ時に入力段差動回路として出力する第４トラン
ジスタとを備えることを特徴とする請求項１記載の電圧
比較回路。 - 【請求項３】 上記ヒステリシス発生回路は、第１ヒス
テリシス電圧発生点とアースとの間に基準電源と直列回
路を構成するように接続され、上記第１ヒステリシス電
圧を発生する第１抵抗と、上記第１抵抗と電源との間に
接続され、電源側の接続点に第２ヒステリシス電圧を発
生する第２抵抗と、上記入力段差動回路の出力により制
御され、上記入力信号が第１ヒステリシス電圧より高い
ときにオフとなり、上記入力信号が第１ヒステリシス電
圧より低いときにオンとなる第５トランジスタと、上記
第５トランジスタにより制御され、上記第１ヒステリシ
ス電圧にヒステリシスを持たせるとともに、上記入力信
号が上記第１ヒステリシス電圧よリ低いときに上記第２
ヒステリシス電圧が上記基準電源の基準電圧より高くな
るようにし、かつ上記入力信号が上記第１ヒステリシス
電圧よリ高いときに上記第２ヒステリシス電圧が上記基
準電源の基準電圧より低くなるようにする第２カレント
ミラー回路とを備えることを特徴とする請求項１記載の
電圧比較回路。 - 【請求項４】 上記出力段差動回路は、ベースに第２ヒ
ステリシス電圧が印加され、第２ヒステリシス電圧が基
準電源の基準電圧より高い場合にオフとなり、かつ第２
ヒステリシス電圧が基準電源の基準電圧より低い場合に
オンとなる第６トランジスタと、常時基準電源の基準電
圧がベースに印加され第２ヒステリシス電圧が基準電源
の基準電圧より高い場合にオンとなり、第２ヒステリシ
ス電圧が基準電源の基準電圧より低い場合にオフとなる
第７トランジスタと、上記第７トランジスタのオン、オ
フ動作に応じてオン、オフする第８トランジスタと、上
記第８トランジスタの電流が反転されてこの第８トラン
ジスタとともに第３カレントミラー回路を構成する第９
トランジスタと、上記第９トランジスタによりオン、オ
フ制御され、上記第２ヒステリシス電圧が基準電源の基
準電圧より高い場合にハイレベルの出力電圧を出力し、
かつ第２ヒステリシス電圧が基準電源の基準電圧より低
い場合にローレベルの出力電圧を出力する第１０トラン
ジスタとを備えることを特徴とする請求項１記載の電圧
比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03576699A JP3512663B2 (ja) | 1999-02-15 | 1999-02-15 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03576699A JP3512663B2 (ja) | 1999-02-15 | 1999-02-15 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000236239A true JP2000236239A (ja) | 2000-08-29 |
| JP3512663B2 JP3512663B2 (ja) | 2004-03-31 |
Family
ID=12450996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03576699A Expired - Fee Related JP3512663B2 (ja) | 1999-02-15 | 1999-02-15 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3512663B2 (ja) |
-
1999
- 1999-02-15 JP JP03576699A patent/JP3512663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3512663B2 (ja) | 2004-03-31 |
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