JP2000224151A - 送信タイミング調整回路 - Google Patents
送信タイミング調整回路Info
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
クの位相が突発的にずれないようにすること、更には、
点受信タイミングが1スロット間で1/8シンボル以上
のずれが生じても、スロット間の送信タイミングを1/
8シンボル以内に抑える。 【解決手段】 受信クロックと送信クロックと自走クロ
ックとを入力して受信クロックの位相と送信クロックの
位相とを比較する位相比較回路1と、自走クロックと位
相比較回路の出力を入力して送信クロックと自走クロッ
クの分周クロックとを出力する位相補正回路2とを備え
た送信タイミング調整回路において、自走クロックの周
波数を受信クロックの周波数より大きくする。そして、
位相比較回路1は、自走クロック、分周クロック、及び
送信クロックとに基いて、位相比較を行い、その比較結
果を出力し、位相補正回路2は、比較結果に基いて、送
信クロックの位相を制御する。
Description
整回路に関し、特に、受信クロックと自走クロックとを
入力して前記受信クロックの位相と送信クロックとの位
相を比較する位相比較回路と、前記自走クロックと前記
位相比較回路の出力とを入力して前記送信クロックと前
記自走クロックの分周クロックとを出力する位相補正回
路とを備えた送信タイミング調整回路に関する。
ックとして使用しても、遅延による位相のずれや無線伝
搬経路の障害による突発的な位相のずれに対応するた
め、送信クロックの位相を同期させる必要がある。その
ため、一般的には、受信信号からクロックを抽出し、フ
レーム同期識別を行い、ディジタル信号をメモリして、
読み出す時間を調整している。
式の自動車電話の標準規格であるRCR(Resear
ch&Deveropement Center fo
r Radio System;電波システム開発セン
ター)−27F規格では、送信クロックが、1スロット
間で1/8シンボル以上ずれないように制御する必要が
あり、その方法が模索されていた。
ずれても、送信クロックの位相が突発的にずれないよう
にすること、更には、受信タイミングが1スロット間で
1/8シンボル以上のずれ、すなわちたとえば送信クロ
ック2クロック幅以上のずれが生じても、スロット間の
送信タイミングを1/8シンボル以内に抑えることを課
題としている。
めの本発明は、受信クロックと送信クロックと自走クロ
ックとを入力して前記受信クロックの位相と送信クロッ
クの位相とを比較する位相比較回路と、前記自走クロッ
クと前記位相比較回路の出力を入力して前記送信クロッ
クと前記自走クロックの分周クロックとを出力する位相
補正回路とを備えた送信タイミング調整回路であって、
前記自走クロックの周波数を前記受信クロックの周波数
より大きくし、前記位相比較回路は、前記自走クロッ
ク、前記分周クロック、及び前記送信クロックとに基い
て、前記比較を行い、その比較結果を出力し、前記位相
補正回路は、前記位相比較回路の前記出力に基いて、前
記送信クロックの位相を制御する。
施の形態について説明する。本発明の実施形態の説明に
おいては、自走クロックの周波数は送信クロックの周波
数の64倍のものを使用した場合について説明する。
のブロック図である。
補正回路2の出力である送信クロック5の位相比較を行
う。
る。第1のクロックは、受信クロックとは別の源振で、
受信及び送信クロックよりも高い周波数であって分周す
ることによって送信クロックの周波数になる自走クロッ
ク3である。第2のクロックは、その自走クロック3の
16分周クロック9である。
位相比較結果7をもとに位相補正を行う。すなわち、位
相補正回路2は、自走クロック3及びトリガ信号6で位
相補正を行い、位相補正後の送信クロック5を出力す
る。
る。位相比較回路1は受信クロック4と自走クロック3
とから内部クロック10を生成する。又、内部クロック
10と16分周クロック9とから内部クロック11を生
成する。そして、内部クロック10、内部クロック1
1、及び送信クロック5を位相比較デコーダ50に入力
して、位相比較結果7を出力させる。
る。
周クロック8を生成する回路である。8分周回路13は
8分周クロック8から64分周クロック17、64分周
クロック18、64分周クロック19、64分周クロッ
ク20、64分周クロック21、64分周クロック2
2、64分周クロック23、64分周クロック24を生
成する回路である。
トリガ信号25の入力タイミングで位相比較結果7をも
とにカウンタの出力値をアップまたはダウンさせる。そ
の出力は8to1セレクタ制御信号26となる。
クロックの中から位相補正後のクロックを選択して送信
クロック5として出力するセレクタである。
ためのタイムチャートである。この位相比較回路1は、
送信クロック5の立ち上がりエッジのタイミングで内部
クロック10,11の状態を調べ、その状態により送信
クロック5が受信クロック4に対してどのような位相関
係にあるかを判断する。
ロック11がLの時は送信クロック5は受信クロック4
に対して位相が進んでいるので、先進と判断する。又、
内部クロック10がH、内部クロック11がLの時は送
信クロック5は受信クロック4に対して位相が同期して
いるので、同期と判断する。又、内部クロック10が
H、内部クロック11がHの時は送信クロック5は受信
クロック4に対して位相が遅れているので、遅延と判断
する。又、内部クロック10がL、内部クロック11が
Hの時は送信クロック5は受信クロック4に対して位相
が遅れているので、遅延と判断する。
相比較結果7として位相補正回路2へ出力する。
ためのタイムチャートである。図5に示すように、自走
クロック3が送信クロック5の64倍の周波数である場
合、8分周回路12にて8分周クロック8を生成する。
類の64分周クロックを生成する。
ロック9を生成する。
らに8分周した64分周クロック17を、8分周クロッ
ク8にて8種類の位相の64分周クロック18から24
を生成する。
to1セレクタ15にて8to1セレクタ制御信号26
の指示に従い選択し、送信クロック5として出力する。
号6で位相比較結果7をもとにアップダウンカウンタ1
4にて生成される。
ロック17に比べて8分周遅延している。
ンタをアップさせて送信クロック5の位相を遅らせる。
一方、位相比較結果7が遅延となった場合、カウンタを
ダウンさせて送信クロック5の位相を早める。又、位相
比較結果7が同期となった場合、カウンタは動作させ
ず、送信クロック5の位相も変化させない。
ち上がりエッジを使って、たとえばフリップフロップ
(FF)60、61等の遅延手段によって、8分周クロ
ック8の2クロック後に切り替えてヒゲの発生を防ぐ。
の64倍の周波数のものを使用することにより、1/8
クロックの精度で位相補正を行うことができる。
明したが、本発明はこれに限らず、さらに高い周波数の
クロックを自走クロックとして使用して、図3における
送信クロックとして用意する位相の種類をさらに増やす
ことにより、もっと細かい単位で位相補正を行うことも
できる。
することにより、図4における内部クロック10と受信
クロック4との立ち上がりエッジの時間差が減らせる。
そして同時に16分周クロック9の周期も短くなること
から、位相が同期していると判定する区間を短くでき
る。これらのことにより、さらに高い精度での位相比較
が行えるようになる。
ックがずれても、そのずれに対して任意の補正タイミン
グで1/8クロックづつ補正を行い、位相の追従を行う
ことにより、送信クロックが突発的にずれることを防ぐ
ことができる。これは、デジタル方式自動車電話システ
ムの標準規格であるRCR−27Fに規定されているよ
うに、受信タイミングが1スロット間で1/8シンボル
以上のずれが生じても、スロット間の送信タイミングを
1/8シンボル以内に抑えることが可能になることを示
すものである。但し、1シンボルとは送信クロック2ク
ロック幅のことであり、本発明では1/16シンボル精
度で位相補正を行うことができることになる。その理由
は、受信クロックとは別の源振であるクロックを使用
し、外部から指定されたタイミングで受信クロックに対
する送信クロックの位相補正を行うからである。また、
位相補正精度を1/8シンボル以上単位で行うことによ
り一回の補正量を1/8シンボル以内に抑えることがで
きるからである。
ャート
ャート
10)
第2分周クロックの周波数の8倍であることを特徴とす
る請求項3記載の送信クロック調整回路。 ─────────────────────────────────────────────────────
8)
Claims (7)
- 【請求項1】 受信クロックと送信クロックと自走クロ
ックとを入力して前記受信クロックの位相と送信クロッ
クの位相とを比較する位相比較回路と、前記自走クロッ
クと前記位相比較回路の出力とを入力して前記送信クロ
ックと前記自走クロックの分周クロックとを出力する位
相補正回路とを備えた送信タイミング調整回路であっ
て、 前記自走クロックの周波数を前記受信クロックの周波数
より大きくし、 前記位相比較回路は、前記自走クロック、前記分周クロ
ック、及び前記送信クロックとに基いて、前記比較を行
い、その比較結果を出力し、 前記位相補正回路は、前記位相比較回路の前記出力に基
いて、前記送信クロックの位相を制御することを特徴と
する送信タイミング調整回路。 - 【請求項2】 前記位相比較回路は、前記受信クロック
と前記自走クロックとを入力して第1内部クロックを出
力する第1フリップフロップと、前記第1内部クロック
と、前記分周クロックとを入力して第2内部クロックを
出力する第2フリップフロップと、前記第1内部クロッ
ク、前記第2内部クロック、及び前記送信クロックとを
入力して前記比較を行う位相比較デコーダとを備え、 前記受信クロックが前記送信クロックに対して、先進、
同期、又は遅延のいずれの関係にあるかを判定し、前記
先進、同期、遅延の3状態を3値信号の比較結果として
出力することを特徴とする請求項1記載の送信タイミン
グ調整回路。 - 【請求項3】 前記位相補正回路は、前記自走クロック
を入力して第1分周クロックを出力する第1分周回路
と、前記第1分周回路の出力を入力して第2分周クロッ
クを出力する第2分周回路と、前記第1及び第2分集回
路の出力とに基いて、周波数が等しく位相が異なる複数
の調整クロックを生成するフリップフロップ群と、前記
複数の調整クロックを入力し選択して出力するセレクタ
とを備え、 前記第1分周クロックと前記第2分周クロックの周波数
を等しくさせ、 前記比較結果に基いて、前記調整クロックの中から一つ
を選択して前記送信クロックとして出力することを特徴
とする請求項1記載の送信タイミング調整回路。 - 【請求項4】 前記第1及び第2分周クロックの周波数
は、前記分周クロックの周波数の2倍であることを特徴
とする請求項3記載の送信タイミング調整回路。 - 【請求項5】 前記位相補正回路は、トリガ信号に基い
て前記制御を開始することを特徴とする請求項1記載の
送信タイミング調整回路。 - 【請求項6】 前記位相補正回路は、前記位相比較結果
と前記トリガ信号と前記送信クロックとを入力するアッ
プダウンカウンタと、前記アップダウンカウンタの出力
を遅延させる遅延手段とを備え、 前記アップダウンカウンタは、前記比較結果が前記先進
である場合には、カウントをアップさせ、前記比較結果
が前記遅延である場合には、カウントをダウンさせ、前
記比較結果が前記同期である場合には、カウンタを動作
させず、 前記セレクタは、前記遅延手段の出力に基いて、前記調
整クロックの中から一つを選択して前記送信クロックと
して出力することを特徴とする請求項4記載の送信タイ
ミング調整回路。 - 【請求項7】 前記遅延手段はフリップフロップである
ことを特徴とする請求項6記載の送信タイミング調整回
路。
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US5173617A (en) * | 1988-06-27 | 1992-12-22 | Motorola, Inc. | Digital phase lock clock generator without local oscillator |
FR2638588B1 (fr) * | 1988-11-03 | 1991-01-11 | Lsi Logic Sa | Dispositif de regeneration d'horloge a verrouillage de phase |
US5398263A (en) * | 1993-01-14 | 1995-03-14 | Motorola, Inc. | Autonomous pulse train timing controls for time-mark alignment |
US5533072A (en) * | 1993-11-12 | 1996-07-02 | International Business Machines Corporation | Digital phase alignment and integrated multichannel transceiver employing same |
US5646519A (en) * | 1995-06-07 | 1997-07-08 | Symmetricom, Inc. | Digital phase detector employing a digitally controllable delay line |
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