JP2000207283A

JP2000207283A - デ―タ処理システムに於けるメモリ制御

Info

Publication number: JP2000207283A
Application number: JP11307335A
Authority: JP
Inventors: Kershaw Daniel; カーショウダニエル
Original assignee: Advanced Risc Machines Ltd
Current assignee: ARM Ltd
Priority date: 1999-01-19
Filing date: 1999-10-28
Publication date: 2000-07-28
Anticipated expiration: 2019-10-28
Also published as: US6684302B2; US7020751B2; GB2345987A; US20020184449A1; JP4712110B2; JP4468521B2; GB2345987B; JP2010049708A; GB2385174B; US6490655B1; GB9901140D0; US20020188809A1; GB2385174A; GB0308740D0

Abstract

(57)【要約】【課題】データ処理システムに於ける効率的なメモリ
システムの管理並びに制御を実現する。【解決手段】メモリアクセス要求が発生してキャッシ
ュミスが生じた場合に、キャッシュを入れ替えるために
取り除くべきキャッシュ（ビクティムキャッシュ）を選
ぶ必要がある。その際、特定の機器で占有されていない
キャッシュか否か、キャッシュ存在中に書き換えられた
ために主メモリに書き戻す必要があるか否か、書き戻し
先の主メモリがビジーであるか否かを判定して最も処理
に要する時間が短くかつ最近最も使用されていないキャ
ッシュの中から、ビクティムキャッシュを選んで効率化
を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理システム
に関する。更に詳細には、本発明はデータ処理システム
に於けるメモリシステムの管理並びに制御に関する。

【０００２】

【従来の技術】データ処理システムは、処理能力に対し
て寄せられる増大する要求に合致するように可能な限り
迅速に動作すべきである。この点に関して不断の進歩が
なされており、より高速で動作し従って毎秒更に多くの
命令を実行できる処理システムが作り出されている。プ
ロセッサの速度が増すに従って、重要な事はデータ処理
システムのその他のシステムも速度を上げて、システム
全体性能を低下させる処理ボトルネックとならないよう
にすることである。その様なその他のシステムの一例は
データ処理システムに関連するメモリシステムである。

【０００３】高性能データ処理システムのメモリシステ
ムは、階層レベル構造のデータ記憶装置、例えば内部オ
ンチップキャッシュ、外部オフチップキャッシュ、ラン
ダムアクセスメモリ及びハードドライブまたはフラッシ
ュＲＯＭの様な不揮発メモリを含む。データ処理システ
ムのメモリシステムの全体性能を向上させることの出来
る技法は非常に有益である。

【０００４】

【課題を解決するための手段】本発明は１つの特徴とし
てデータ処理装置を提供し、これは：（ｉ）複数のキャッシュ格納ラインを有する１つのキャ
ッシュメモリと；（ｉｉ）前記キャッシュメモリ内にキャッシュされるべ
きデータワードを格納するように動作可能な、複数の主
メモリユニットと；（ｉｉｉ）キャッシュミスに続いて前記主メモリユニッ
トの１つから１つまたは複数のデータワードが転送され
るべき宛先であるビクティム（ｖｉｃｔｉｍ）キャッシ
ュ格納ラインを選択するためのキャッシュビクティム選
択回路とを含み；（ｉｖ）前記キャッシュビクティム選択回路が、前記ビ
クティムキャッシュ格納ラインを選択する際に前記主メ
モリユニットの少なくとも１つの動作状態に応答するこ
とを含む。

【０００５】キャッシュメモリは典型的には、システム
から要求される全てのデータを格納するのに十分な記憶
容量を有する訳ではない。従ってキャッシュメモリは全
データの部分集合を格納し、メモリアクセス要求がキャ
ッシュの中に格納されていないデータの項目に行われた
際にはそのデータ項目はキャッシュにフェッチされなけ
ればならない。キャッシュ内にデータの新たな項目用に
余地を作るために、データの既存の項目がキャッシュか
ら取り除かれなければならない。どのキャッシュ格納ラ
イン（データ項目の集合）を置き換えるべきかの選択が
キャッシュ・ビクティム選択回路で実行される。キャッ
シュメモリ内にキャッシュされるべきデータを保持して
いる複数の主メモリユニットが存在する場合、異なる複
数のビクティム選択がこの主メモリユニットの異なる１
つに対してなされる複数のアクセスを要求する。この環
境に於いて、キャッシュビクティム選択回路が少なくと
も１つの主メモリユニットの動作状態に応答すべきであ
ることが強く望まれる。キャッシュビクティム選択回路
が少なくとも１つの主メモリユニットの動作状態に応答
するように構成することにより、ビクティム選択が検出
された動作状態に応じて調整され、従って最も少ない遅
延を生じるキャッシュビクティムの選択を通してより高
い性能を得ることが可能となる。

【０００６】本発明は特に、キャッシュメモリが書き戻
しキャッシュメモリとして構成されている際に有用であ
る。この様な実施例に於いてビクティムキャッシュライ
ンからのデータワードは、それらが元に来た場所である
主メモリに書き戻されねばならず、従ってその特定のキ
ャッシュラインをビクティムキャッシュラインとして選
択することに関連する遅延の程度を決定する際にその主
メモリの動作状態が重要となる。

【０００７】主メモリユニットに関してセンスする高度
に有用な動作パラメータの１つは、その主メモリユニッ
トがそのキャッシュメモリと１つまたは複数のデータワ
ードの交換で既にビジーであるか否かである。この主メ
モリユニットが既にビジーの場合、そのビジー状態の主
メモリユニットへのアクセスを要求するビクティムキャ
ッシュ格納ラインの選択から導かれる全ての要求にサー
ビス出来るようになる前に、その現在動作が完了されな
ければならない。

【０００８】本発明の利点が特に明白であるのは、同時
にアクセス要求を行う多数のメモリマスタが存在し、複
数の主メモリユニットが独立して動作可能であり並行し
てデータワードをキャッシュメモリに転送できる場合で
ある。この様な実施例に於いて、キャッシュメモリとデ
ータ交換を実行するのに既にビジーでないキャッシュ格
納ラインをキャッシュビクティムとして選択することが
強く望ましい。キャッシュメモリとの並列データ交換能
力はシステム性能の増加を生じ、従ってメモリアクセス
作業量を主メモリユニットの間でさえも分割してこの並
列能力を更に使用することが望ましい。

【０００９】好適な実施例に於いて、キャッシュビクテ
ィム選択回路が、キャッシュ格納ラインに関連する汚染
フラグ（ラインが主メモリからキャッシュメモリへ転送
されたために変更された１つまたは複数のデータワード
を含むことを示すフラグ）に応答して、非汚染と印を付
けられているキャッシュ格納ラインを好ましく選択する
ことが望ましい。非汚染キャッシュ格納ラインは主メモ
リへの書き戻しを要求しないので、そのキャッシュ格納
ラインを再充填するための遅延は削減できる。

【００１０】最新の高性能データ処理システムでは、各
々が１つまたは複数のデータワードをキャッシュメモリ
と交換要求する１つ以上のデータワード要求ユニットを
具備することが有益で効率的である。この方法でデータ
ワード要求ユニットの間でメモリ構造を共有することに
より、最大性能の要求と回路資源の最も効率的な使用と
の間の兼ね合いに対して都合の良い妥協を図ることが出
来る。

【００１１】データワード要求ユニットの典型的な例
は、中央処理装置及びビデオ表示駆動回路である。

【００１２】先に説明したような複数のデータワード要
求ユニットを有するシステムに於いて、１つまたは複数
のキャッシュ格納ラインをデータワード要求ユニットの
１つで優先的に使用するようにロックすることが望まし
い。この様にすることで、データワードの１つが別のデ
ータワード要求ユニットの性能に対して過度に損失的な
衝撃を与える可能性を減らすことが出来る。

【００１３】キャッシュメモリ資源の有効使用が計れる
別の方法は、キャッシュビクティム選択回路がビクティ
ムキャッシュ格納ラインを選択する際に、どのキャッシ
ュ格納ラインが最近最も少なく使用されたかの指示に応
答するように構成することである。

【００１４】特に有効であると認められている総合的な
技法は、前記キャッシュビクティム選択回路が前記ビク
ティムキャッシュ格納ラインとして、Ｎ個のプロパティ
ー、ここで１≦Ｎ≦６、のリストの中で最も高いプロパ
ティーを有するキャッシュ格納ラインを選択し、Ｎ個の
プロパティーの前記リストはリスト内でＮ個の最も高い
プロパティーで形成されており：（ｉ）ロックされていなくて汚染されていない、最近最
も使用されていないライン；（ｉｉ）ロックされていなくて、汚染されておりビジー
でない主メモリユニットに書き戻しが可能な、最近最も
使用されていないライン；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならな
い、最近最も使用されていないライン；（ｉｖ）ロックされており、汚染されていない最近最も
使用されていないライン；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能な、最近最も使用さ
れていないライン；（ｖｉ）ロックされており、汚染されておりビジーな主
メモリユニットに書き戻しされなければならない、最近
最も使用されていないライン。

【００１５】ある環境の下では部分ランダムキャッシュ
ビクティム選択手法が開始点として好ましい場合も有
り、この様な実施例に於いて前記キャッシュビクティム
選択回路は前記ビクティムキャッシュ格納ラインとして
Ｎ個のプロパティー、ここで１≦Ｎ≦６、のリストの中
で最も高いプロパティーを有するキャッシュ格納ライン
を選択し、Ｎ個のプロパティーの前記リストはリスト内
でＮ個の最も高いプロパティーで形成されており：（ｉ）ロックされて無く、汚染されていないキャッシュ
格納ラインからランダムに選択される；（ｉｉ）ロックされて無く、汚染されていてビジーでな
い主メモリユニットに書き戻しが出来るキャッシュ格納
ラインからランダムに選択される；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならない
キャッシュ格納ラインからランダムに選択される；（ｉｖ）ロックされており、汚染されていないキャッシ
ュ格納ラインからランダムに選択される；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能なキャッシュ格納ラ
インからランダムに選択される；（ｖｉ）ロックされており、汚染されておりビジーな主
メモリユニットに書き戻しされなければならないキャッ
シュ格納ラインからランダムに選択される。

【００１６】別の環境下では部分ラウンドロビン（ｒｏ
ｕｎｄｒｏｂｉｎ）キャッシュビクティム選択手法が
開始点として好ましい場合も有り、この様な実施例に於
いて前記キャッシュビクティム選択回路は前記ビクティ
ムキャッシュ格納ラインとしてＮ個のプロパティー、こ
こで１≦Ｎ≦６、のリストの中で最も高いプロパティー
を有するキャッシュ格納ラインを選択し、Ｎ個のプロパ
ティーの前記リストはリスト内でＮ個の最も高いプロパ
ティーで形成されており：（ｉ）ロックされて無く、汚染されていないキャッシュ
格納ラインから順番に選択される；（ｉｉ）ロックされて無く、汚染されていてビジーでな
い主メモリユニットに書き戻しが出来るキャッシュ格納
ラインから順番に選択される；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならない
キャッシュ格納ラインから順番に選択される；（ｉｖ）ロックされており、汚染されていないキャッシ
ュ格納ラインから順番に選択される；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能なキャッシュ格納ラ
インから順番に選択される；（ｖｉ）汚染されておりビジーな主メモリユニットに書
き戻しされなければならないキャッシュ格納ラインから
順番に選択される。

【００１７】システムはいくつかのプロパティーのみで
（例えばプロパティー（ｉ）、（ｉｉ）と（ｉｉｉ）ま
たは（ｉ）と（ｉｉ）に応答する）動作するように構成
されており、整合するキャッシュ格納ラインが見つから
ない場合、システムの最小部分が適切なビクティムが利
用可能となるまで待機状態に置かれる。

【００１８】複数の主メモリユニットがメモリ階層の中
で同一レベルの主メモリユニットであるかも知れない。
この様な状況に於いては、併発的にそして独立してアク
セスされるダイナミックランダムアクセスメモリのバン
クが本発明と共に使用するのに特に良く適合しており、
また例えば低価格シングルチップ設計の様なその他の理
由からも特に望ましい。

【００１９】本発明の別の特徴としてデータ処理方法が
具備されており、これは：（ｉ）キャッシュメモリの複数のキャッシュ格納ライン
の中にデータワードを格納し；（ｉｉ）複数の主メモリユニットの中に前記キャッシュ
メモリ内にキャッシュされるべき前記データワードを格
納し；そして（ｉｉｉ）その中に１つまたは複数のデータワードを、
キャッシュミスに続いて前記主メモリユニットの１つか
ら転送されるべきビクティムキャッシュ格納ラインを選
択する、以上のステップを含み、（ｉｖ）前記ビクティムキャッシュ格納ラインを選択す
る際に、前記選択が少なくとも１つの前記主メモリユニ
ットの動作状態に応答する。

【００２０】本発明の更に別の特徴としてデータ処理装
置が具備されており、これは：（ｉ）複数のキャッシュ格納ラインを有する１つの書き
戻しキャッシュメモリと；（ｉｉ）前記キャッシュメモリの中にキャッシュされる
べきデータワードを格納するように動作可能な少なくと
も１つの主メモリユニット、該少なくとも１つの主メモ
リユニットから前記キャッシュ格納ラインに転送された
ために変更された何らかのデータワードを含む場合に汚
染されたことになるキャッシュ格納ラインと；そして（ｉｉｉ）背景処理として汚染キャッシュ格納ラインか
ら前記少なくとも１つの主メモリユニットへのデータワ
ードの書き戻しのトリガを掛けるための背景動作制御回
路で、前記背景処理を用いて書き戻されたキャッシュ格
納ラインは非汚染状態となり、書き戻された前記データ
ワードの格納を継続する、前記背景動作制御回路とを含
む。

【００２１】書き戻しキャッシュは、キャッシュと主メ
モリとの間でのデータ転送回数を減らせるという特長を
有する。更に詳細には、主メモリへのデータ転送はデー
タワードがキャッシュの中にロードされた時、またデー
タワードがキャッシュからフラッシュされた時にのみ生
じる。データワードがキャッシュの中に格納されていた
際に生じた変更は主メモリに送られず、データワードの
最終状態が主メモリの中に書き込まれた際に、キャッシ
ュデータが主メモリからフラッシュされるまで残され
る。キャッシュされたデータワードがキャッシュ内に格
納されていた間に変更されなかった場合は、それらを主
メモリに書き戻す必要はない。従って書き戻しを必要と
するキャッシュデータワードと書き戻しを必要としない
ものとの間の差別を付けるために汚染フラグが用意され
ている。

【００２２】本発明は汚染キャッシュラインへのキャッ
シュ補充は非汚染キャッシュラインの補充より遅いこと
を認識しているので、汚染キャッシュラインに必要なキ
ャッシュ補充の数を減らすことの出来る対策は有効であ
る。本発明は更に、システムからの全てのデータ要求が
キャッシュデータから一致する場合、主メモリとキャッ
シュメモリの帯域幅が完全に利用されていないか、また
は完全にアイドル状態にあることを認識している。本発
明はこの使用されていない能力を利用して、背景処理と
してキャッシュメモリ内の汚染キャッシュラインの数を
減らしている。これは続いて前景処理操作中に実行され
るべき汚染キャッシュデータの書き戻し回数を削減す
る。

【００２３】通常システムに於いて、汚染データはそれ
がキャッシュメモリからフラッシュ（すなわち除去）さ
れる際に主メモリに書き戻される。これと比較して本発
明では汚染データは主メモリに書き戻されても未だキャ
ッシュメモリ内に保持されるが、非汚染と印が付けられ
る。

【００２４】本発明は、独立にまた同時にデータワード
をキャッシュメモリに転送するように動作可能な複数の
主メモリを有するシステムで特に有用であるが、その様
なシステムはしばしばキャッシュメモリと主メモリとの
間の使用されていない帯域幅を有し、これは本発明の背
景処理で利用できるからである。

【００２５】好適な実施例に於いて、背景処理はまたキ
ャッシュデータワードが汚染されている場合にそれが書
き戻されるべきか否かを判定する際に、それがどれだけ
最近に使用されたかにも応答する。キャッシュデータワ
ードが非常に頻繁に使用され、従って非常に頻繁に変更
されそうな場合、それを背景処理の一部として書き戻し
されるべきで無いことが有効であり、それは電力を不要
に消費しまた、それほど頻繁には変更されず、従って１
度書き戻されると非汚染状態に保持されるであろうキャ
ッシュデータワードの書き戻しで、更に効果的に使用で
きるはずの主メモリシステムの予備帯域幅を使用してし
まうからである。

【００２６】背景処理の更なる改善として、別のメモリ
アクセス要求サービスで既にビジーである主メモリユニ
ットに対して書き戻しは試みられるべきではない。

【００２７】本発明は特に主メモリがフラッシュメモリ
のダイナミックランダムアクセスメモリの複数のバンク
を含み、シングルチップ素子として製造されている実施
例に適しているが、汎用ＤＲＡＭまたはフラッシュメモ
リも使用可能である。

【００２８】本発明の更に別の特徴としてデータ処理方
法が提供されており：（ｉ）データワードを書き戻しキャッシュメモリの複数
のキャッシュ格納ライン内に格納し；（ｉｉ）少なくとも１つの主メモリユニット内に前記キ
ャッシュメモリ内にキャッシュされるべき前記データワ
ードを格納し、キャッシュ格納ラインはそれが前記少な
くとも１つの主メモリユニットから前記キャッシュ格納
ラインに転送されてから後に変更されたデータワードを
含む場合に汚染されているといい；（ｉｉｉ）データワードを汚染キャッシュ格納ラインか
ら前記少なくとも１つの主メモリユニットに背景処理と
して書き戻し、前記背景処理を用いて書き戻されたキャ
ッシュ格納ラインは非汚染となり、書き戻された前記デ
ータワードの格納を継続する、以上のステップを含む。

【００２９】本発明の更に別の特徴としてデータ処理装
置が提供されており：（ｉ）メモリ回路と；（ｉｉ）前記メモリ回路に結合されたデータバスと；（ｉｉｉ）前記データバスに結合され、メモリアクセス
要求を前記メモリ回路に前記データバスを経由して送る
複数のバスマスタ回路と；（ｉｖ）バスマスタ優先度の階層に基づき、どのバスマ
スタが前記データバスの使用を獲得する優先度を許可さ
れるかを、２つまたはそれ以上のバスマスタが暫定的に
重複するメモリアクセス要求の発した際に制御するため
のバス調停回路とを含むデータ処理装置に於いて、（ｖ）前記調停回路がバスマスタ間で前記データバスの
使用を獲得するための優先度を再調停するために係属中
のメモリアクセス要求の待ち時間の決定に応答して、第
１係属メモリアクセス要求を有し、前記階層内で第２係
属メモリアクセス要求を有する第２マスタ回路より低い
位置にある第１バスマスタ回路が、前記第１メモリアク
セス要求が前記第２メモリアクセス要求よりも低い待ち
時間を有する場合に、前記第２バスマスタ回路に先行し
て前記データバスの使用を獲得するように応答する。

【００３０】異なるバスマスタ間のバス調停は通常、固
定された優先度の階層に基づいて実施される。しかしな
がら、バス調停回路が異なるメモリアクセス要求の待ち
時間の判定に応答し、その決定された待ち時間に依存し
て優先度の再調停を行える場合に、本発明はバス帯域幅
を更に効率的に使用出来ることを認識している。

【００３１】特に好適実施例に於いて、第２メモリアク
セス要求を第１メモリアクセス要求が実際にデータバス
の使用を必要とする前の、その第１メモリアクセス要求
の完全に待ち時間期間内に開始して完了することが可能
である。

【００３２】本発明が効果的に使用される共通の状況
は、メモリシステムが１つのキャッシュメモリと１つの
主メモリとを含むものである。その様なシステムに於い
て、高い優先度の第１メモリアクセス要求が結果として
キャッシュミスを起こし、一方低い優先度の第２メモリ
アクセス要求が結果としてキャッシュヒットを起こす場
合、優先度の再調停を行って第２メモリアクセス要求が
キャッシュメモリからサービスを受け、一方第１メモリ
アクセス要求は主メモリからデータフェッチを行いそし
てキャッシュラインの再充填を行うように継続させるよ
うにするのが好適である。

【００３３】類似の方法により、独立して併発的に動作
できる複数の主メモリユニットを含むシステムに於い
て、本発明は好適にビジーで無い主メモリユニットへの
１つの要求を、そうでない場合はより高い優先度を持つ
ビジーな主メモリユニットへの要求より先に移動させる
ように複数のメモリアクセス要求の間の再調停を行うよ
うに動作する。

【００３４】本発明は特に、主メモリが１つまたは複数
のダイナミックランダムアクセスのバンクを含み、シン
グルチップとして提供されているシステムでの実施例で
有用である。

【００３５】本発明の更に別の特徴として、データ処理
方法が用意されており、これは：（ｉ）複数のバスマスタ回路からメモり回路にデータバ
スを経由してメモりアクセス要求を出し；（ｉｉ）バスマスタ優先度の階層に基づき、２つ以上の
バスマスタが過渡的に重複するメモリアクセス要求を出
す際に、どのバスマスタが前記データバスの使用獲得の
優先度を許可されるかを制御するステップを含み；（ｉｉｉ）係属しているメモリアクセス要求の待ち時間
に応答して、バスマスタ間で前記データバス使用獲得優
先度が再調停されて、第１係属メモリアクセス要求と、
第２係属メモリアクセス要求を有する第２バスマスタ回
路よりも前記階層内でより低い位置とを有する第１バス
マスタ回路が、前記第１メモリアクセス要求が前記第２
メモリアクセス要求よりも低い待ち時間を有する場合、
前記データバスの使用権を前記第２バスマスタ回路に先
んじて獲得するようにしている。

【００３６】本発明の上記並びにその他の目的、特徴は
添付図と共に読まれるべき、図示を目的とした実施例の
以下の詳細な説明から明らかであろう。

【００３７】

【発明の実施の形態】図１はシングルチップデータ処理
システム２を示し、これは中央処理装置４、ビデオ表示
制御回路６およびキャッシュメモリ８を含む。キャッシ
ュ制御装置１０がキャッシュメモリ８の動作を制御する
ために具備されている。バス調停回路１２は中央処理装
置４とビデオ表示制御回路６のどちらがメモりアクセス
要求（ＭＡＲ）を行う際にデータバス１４へのアクセス
を獲得するかを制御する。

【００３８】４つのバンクのオンチップダイナミックラ
ンダムアクセスメモリ１６，１８，２０および２２がＤ
ＲＡＭ制御装置２４と共に具備されている。

【００３９】動作に際して中央処理装置４またはビデオ
表示制御回路６のどちらかがメモリアクセス要求をデー
タバス１４上へ出す。このメモリアクセス要求は、メモ
リ階層内の第１レベルとしてキャッシュメモリ８へ通
る。キャッシュヒットが生じると、要求されたデータが
キャッシュメモリ８の中からアクセスされる。このメモ
リアクセス要求がキャッシュメモリ８内のデータに変更
を加える場合、汚染ビット２６が対応するキャッシュ格
納ライン２８に対してセットされる。キャッシュ制御装
置１０内で最少頻度使用（ＬＲＵ）回路３０が、キャッ
シュメモリ８内で各々のキャッシュ格納ライン２８が最
近如何にアクセスされたかを示すデータを格納する。部
分的ランダムまたは部分的ラウンドロビン置き換え技法
を実行する制御回路を代わりに用意出来ることは理解さ
れよう。この様な部分的ランダムまたは部分的ラウンド
ロビン技法はメモリシステムの検出された状態に依存し
て、ＬＲＵ置き換えに関する下記と類似の方法で修正さ
れる。

【００４０】メモリアクセス要求に応答してキャッシュ
ミスが生じると、対象データワードはＤＲＡＭバンク１
６，１８，２０，２２のそれぞれの１つからフェッチさ
れてキャッシュ格納ライン２８の１つの中に書き込まれ
なければならない。その中にこのフェッチされたデータ
が書き込まれるビクティムキャッシュ格納ラインとして
どのキャッシュ格納ライン２８が選択されるかは、キャ
ッシュ制御装置１０内のビクティム選択回路３２で制御
される。このビクティムキャッシュラインが汚染されて
いる場合、フェッチデータワードがキャッシュ格納ライ
ン２８の中に書き込まれる前に、ＤＲＡＭバンク１６，
１８，２０，２２の１つへ書き戻すように要求する。従
ってビクティム選択回路３２は汚染ビクティムよりも非
汚染ビクティムを選択しようとする。キャッシュメモリ
８にはまたロック領域が具備されていて、これはメモリ
アクセス要求ユニットの特定の１つ、例えば中央処理装
置４およびビデオ表示制御回路６に専用である。一例と
して中央処理装置４で要求される高速割り込みコードは
キャッシュメモリ８の領域内にロックされていて、要求
された際に迅速なアクセスが行えるように保証してい
る。ビクティム選択回路３２は非ロック領域をロック領
域に先んじて選択する。

【００４１】ＤＲＡＭ制御装置２４はデータをキャッシ
ュメモリ８とＤＲＡＭバンク１６，１８，２０，２２と
の間を通すように動作する。ＤＲＡＭ制御装置２４はそ
れぞれのＤＲＡＭバンク１６，１８，２０，２２とキャ
ッシュメモリ８との間の独立で併発的データ転送が実現
できるように構成されている。どのＤＲＡＭバンク１
６，１８，２０，２２が現在ビジー状態であるかを示す
信号がＤＲＡＭ制御装置２４からキャッシュ制御装置１
０へ送られ、ここでビクティム選択回路３２によって使
用される。ビクティム選択回路３２はビクティムキャッ
シュ格納ライン２８を選択し、これはビジーなＤＲＡＭ
バンク１６，１８，２０，２２へ書き戻しが必要なもの
に応答して、非ビジーＤＲＡＭバンク１６，１８，２
０，２２への書き戻しを要求する。

【００４２】全体動作としてビクティム選択回路３２は
そのビクティムキャッシュ格納ラインを、Ｎ個のプロパ
ティー、ここで１≦Ｎ≦６、のリストの中で最も高いプ
ロパティーを有するものとなるように選択し、Ｎ個のプ
ロパティーの前記リストはリスト内でＮ個の最も高いプ
ロパティーで形成されており：（ｉ）ロックされていなくて汚染されていない、最近最
も使用されていないライン；（ｉｉ）ロックされていなくて、汚染されておりビジー
でない主メモリユニットに書き戻しが可能な、最近最も
使用されていないライン；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならな
い、最近最も使用されていないライン；（ｉｖ）ロックされており、汚染されていない最近最も
使用されていないライン；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能な、最近最も使用さ
れていないライン；（ｖｉ）ロックされており、汚染されておりビジーな主
メモリユニットに書き戻しされなければならない、最近
最も使用されていないライン。

【００４３】部分ランダム置き換え技法に於いて、ビク
ティム選択回路３２はそのビクティムキャッシュ格納ラ
インとしてそれがＮ個のプロパティー、ここで１≦Ｎ≦
６、のリストの中で最も高いプロパティーを有する様に
選択し、Ｎ個のプロパティーの前記リストはリスト内で
Ｎ個の最も高いプロパティーで形成されており：（ｉ）ロックされて無く、汚染されていないキャッシュ
格納ラインからランダムに選択される；（ｉｉ）ロックされて無く、汚染されていてビジーでな
い主メモリユニットに書き戻しが出来るキャッシュ格納
ラインからランダムに選択される；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならない
キャッシュ格納ラインからランダムに選択される；（ｉｖ）ロックされており、汚染されていないキャッシ
ュ格納ラインからランダムに選択される；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能なキャッシュ格納ラ
インからランダムに選択される；（ｖｉ）ロックされており、汚染されておりビジーな主
メモリユニットに書き戻しされなければならないキャッ
シュ格納ラインからランダムに選択される。

【００４４】部分的ラウンドロビン置き換え技法に於い
て、ビクティム選択回路３２はそのビクティムキャッシ
ュ格納ラインをそれがＮ個のプロパティー、ここで１≦
Ｎ≦６、のリストの中で最も高いプロパティーを有する
様に選択し、Ｎ個のプロパティーの前記リストはリスト
内でＮ個の最も高いプロパティーで形成されており：（ｉ）ロックされて無く、汚染されていないキャッシュ
格納ラインから順番に選択される；（ｉｉ）ロックされて無く、汚染されていてビジーでな
い主メモリユニットに書き戻しが出来るキャッシュ格納
ラインから順番に選択される；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならない
キャッシュ格納ラインから順番に選択される；（ｉｖ）ロックされており、汚染されていないキャッシ
ュ格納ラインから順番に選択される；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能なキャッシュ格納ラ
インから順番に選択される；（ｖｉ）汚染されておりビジーな主メモリユニットに書
き戻しされなければならないキャッシュ格納ラインから
順番に選択される。

【００４５】システムがこれらのリストからいくつかの
プロパティーのみしか使用しない場合もあるであろう、
何故ならばより低いプロパティーが非常に不利であっ
て、より好ましいプロパティーと一致するキャッシュビ
クティムが利用できるまでシステムの少なくとも一部が
待機状態に入った方が良い場合である（例えば、キャッ
シュビクティム選択がロックされたキャッシュ格納ライ
ンを尊重する場合、プロパティー（ｉ），（ｉｉ）およ
び（ｉｉｉ）は使用されるが、プロパティー（ｉｖ），
（ｖ）および（ｖｉ）は使用されない）。

【００４６】ビクティム選択回路３２のこの動作はまた
図２に図示されている。キャッシュミスが発生すると、
図２に図示されている処理が開始し第１ステップ３４は
ロックされていないキャッシュ格納ラインが存在するか
を判定する。ロックされていないキャッシュ格納ライン
が存在する場合、処理はステップ３６へ進む。ロックさ
れていないキャッシュ格納ラインが存在しない場合、処
理はステップ３８へ進む。

【００４７】ステップ３６に於いて、そのロックされて
いない格納ラインの中に非汚染キャッシュ格納ラインが
存在するか否かの検査が行われる。非汚染でロックされ
ていない格納ラインが存在する場合、これらの中で最近
最も使用されていないものがビクティムとしてステップ
４０で選択される。ロックされていない格納ラインの中
に非汚染キャッシュ格納ラインが存在しない場合、ステ
ップ４２はビジーでないＤＲＡＭバンクに書き戻しが要
求される、ロックされていない汚染キャッシュ格納ライ
ンが存在するかの判定を行う。その様なロックされてい
なくて汚染されているビジーでないキャッシュ格納ライ
ンが存在すると、これらの中で最近最も使用されていな
いものがステップ４４で選択される。ロックされていな
くて汚染されているビジーでないキャッシュ格納ライン
が存在しない場合、ステップ４６はロックされていなく
て汚染されているビジーなキャッシュ格納ラインをビク
ティムキャッシュ格納ラインとして使用するように選択
する。

【００４８】ステップ３４でロックされていないキャッ
シュ格納ラインが存在しないと判明すると、処理はステ
ップ３８へ進み、ここでロックされているキャッシュ格
納ラインで汚染されていないものが存在するかの検査が
行われる。ロックされていて汚染されていないキャッシ
ュ格納ラインが存在する場合、これらの中の最近最も使
用されていないものがビクティムキャッシュ格納ライン
としてステップ４８で選択される。ロックされていて非
汚染ロックキャッシュ格納ラインが存在しないとステッ
プ３８で検出された場合、ステップ５０が使用されてロ
ックされていて、汚染されておりビジーでないキャッシ
ュ格納ラインが存在するかの判定が行われる。その様な
ロックされていて、汚染されておりビジーでないキャッ
シュ格納ラインが存在する場合、それらの中で最近最も
使用されていないものがステップ５２で、ビクティムキ
ャッシュ格納ラインとして選択される。ロックされてい
て、汚染されておりビジーでないキャッシュ格納ライン
が存在しない場合、ステップ５４は最近最も使用されて
いない、ロックされていて、汚染されていてビジーなキ
ャッシュ格納ラインをビクティムキャッシュ格納ライン
として選択する。この技法に基づいてビクティム選択回
路３２で行われる選択の優先順位は、図２のステップ４
０，４４，４６，４８，５２および５４の右上隅に中抜
き番号で図示されている。

【００４９】図１に戻ると、ＤＲＡＭ制御装置２４はま
た背景動作制御回路５６を含む。この背景動作制御回路
５６は背景処理を連続的に実行し、これはある条件に合
致したＤＲＡＭバンク１６，１８，２０，２２にキャッ
シュメモリ８内から汚染キャッシュ格納ラインを書き戻
すように試みる。背景動作制御回路５６で実行される背
景処理は、キャッシュ制御装置１０内の最少頻度使用回
路３０から供給されるキャッシュライン２８の最近最も
使用されていない状態（またはその他のメモリシステム
状態情報）、また同様にその対象としているキャッシュ
ラインに関連するＤＲＡＭバンク１６，１８，２０，２
２のビジー状態とに応答する。

【００５０】図３は背景動作制御回路５６で連続的に動
作される処理を図示する。ステップ５８，６０および６
２は効果的にループを形成し、ここでキャッシュライン
チェックはキャッシュメモリ８内の各々のキャッシュラ
インに対して繰り返し実行される。各々のキャッシュラ
インに対して順番にチェックが実施され、ステップ６６
でそれが汚染されているか、ステップ６８でその最少頻
度使用値がある閾値未満であるか（それがアクセスされ
る頻度が或る閾値より少ないことを示す）、そしてステ
ップ７０でその非ビジー状態がチェックされる。ステッ
プ６６，６８および７０での各々の判定結果がＹＥＳの
場合ステップ７２はそのキャッシュラインを非ビジーＤ
ＲＡＭバンク１６，１８，２０，２２に書き戻し、その
キャッシュラインに対する汚染ビット２６を汚染から非
汚染に変更し、そのデータはキャッシュライン２８に残
すように働く。ステップ６６，６８および７０のいずれ
かがＮｏに戻ると、これは検査されているキャッシュラ
インが背景処理の一部として書き戻されるのに適してい
ないことを示し、従ってステップ７２はバイパスされて
次のキャッシュラインが順に検査される。

【００５１】図３に関連して記述された技法は、各々の
キャッシュラインを順番に検査して、それが背景書き戻
し動作の基準に合致するか否かのチェックを行う。これ
に代わる実施例として各々のキャッシュラインに関連し
て、そのキャッシュラインが基準に合致するか否かを連
続的に監視する回路を具備することも可能である。基準
に合致するキャッシュラインが同定されると、書き戻し
動作が開始される。これらの監視回路は並列に動作する
ので、２つまたはそれ以上のキャッシュラインが同時に
基準に合致するような状況を処理するための調停回路が
必要であろう。

【００５２】図１に戻るとこれはバス調停回路１２を示
し、これは中央処理装置４およびビデオ表示制御回路６
のメモリアクセス要求に対して、これが過渡的に重複し
た場合、そのどちらか１つにデータバス１４の使用を与
えるかを判定するように動作する。一般的にバス調停回
路１２で使用される制御の第１レベルは、予め定められ
た優先度の階層を適用し、ここではビデオ表示制御回路
６が中央処理装置４よりも高い優先度を有し、従ってそ
のメモリアクセス要求は中央処理装置４に対するよりも
優先してサービスされる。バス調停回路１２はまたキャ
ッシュ制御装置１０及びＤＲＡＭ制御装置２４にも結合
されている。これらのリンクはバス調停回路１２に対し
て、サービスされた個別のメモリアクセス要求の結果が
キャッシュミスであったか、また更にそのキャッシュミ
スの結果、ビジー状態のＤＲＡＭバンク１６，１８，２
０，２２へのメモリアクセス要求となったかを示す信号
を送ることを可能としている。バス調停回路はこの追加
情報を利用してメモリアクセス要求間の優先度の通常階
層を再調停する。

【００５３】図４はバス調停回路１２で実施されるバス
再調停処理を図示する。処理は少なくとも１つのメモリ
アクセスＭＡＲが受信された時に開始される。ステップ
７４で複数のＭＡＲがそのサイクルで受信されたか否か
を判定するチェックが行われる。唯ひとつのＭＡＲのみ
が受信された場合、これは図示されるようにステップ７
６および７８で開始されて完了する。

【００５４】複数のＭＡＲが受信された場合、ステップ
８０はより高い優先度のＭＡＲを第１メモリアクセス要
求ＭＡＲ１として開始し、より低い優先度のＭＡＲを第
２メモリアクセス要求ＭＡＲ２として保持する。

【００５５】ステップ８２に於いて、第１メモリアクセ
ス要求ＭＡＲ１が結果としてキャッシュミスとなったか
否かの検査をキャッシュ制御装置１０で提供された情報
を用いて行う。キャッシュミスが発生しなかった場合、
第１メモリアクセス要求ＭＡＲ１はステップ８４で完了
し、第２メモリアクセス要求ＭＡＲ２がステップ８６お
よび８８で開始されて完了する。

【００５６】第１メモリアクセス要求ＭＡＲ１の結果キ
ャッシュミスとなった場合、ステップ９０で第２メモリ
アクセス要求がキャッシュデータに対するものか否かが
判定される。第２メモリアクセス要求ＭＡＲ２がキャッ
シュデータに対するものでない場合（すなわち、それ自
身で結果としてキャッシュミスとなる）、処理は上記の
様にステップ８４，８６および８８を経由して進む。し
かしながら、第２メモリアクセス要求ＭＡＲ２がキャッ
シュされている場合、バス調停回路１２はステップ９２
で第１メモリアクセス要求ＭＡＲ１と第２メモリアクセ
ス要求ＭＡＲ２との間で再調停を行うように動作する。
この再調停は第２メモリアクセス要求ＭＡＲ２動作を開
始する一方で第１メモリアクセス要求ＭＡＲ１動作をそ
のキャッシュラインの充填動作を実行させるままに残す
が、これはシステム設計がバス調停器で行った待ち時間
判定の結果、第１メモリアクセス要求ＭＡＲ１がキャッ
シュミスして、そのキャッシュミスからのデータがデー
タバス１４に、キャッシュされているデータへの第２メ
モリアクセス要求が終了するまで戻らないことが保証さ
れていると認められるからである。従って、ステップ９
４は第２メモリアクセス要求ＭＡＲ２を、第１メモリア
クセス要求ＭＡＲ１が完了するステップ９６の前に完了
する。

【００５７】図４に図示された例に於いて、バス調停回
路１２での待ち時間の判定はキャッシュミスが生じたか
否かの判定を介して行われる。バス調停回路１２はま
た、メモリアクセス要求がビジー状態のＤＲＡＭバンク
１６，１８，２０，２２に対するものであるか否かにも
応答し、従って特に高い待ち時間を有しデータバス１４
を更に良く使用するための再調停の機会を可能とするよ
うにも出来る。更にこの一般原理に基づいたバスマスタ
再調停用の待ち時間判定および制御技法も可能である。

【００５８】本発明の上記の実施例はシングルチップ素
子に関して説明してきたが、この中でＤＲＡＭバンク１
６，１８，２０，２２、キャッシュメモリ８、キャッシ
ュ制御装置１０並びにその他の全ての回路が単一の集積
回路として具備されている。上記の技術はまた“仮想チ
ャンネルメモリ”として知られているものにも効果的に
適用出来る。仮想チャンネルメモリはオンチップバッフ
ァ／キャッシュと共に複数のＤＲＡＭバンクを有する集
積回路の形式で用意される。その様な仮想チャンネルメ
モリチップを使用する回路は、メモリ制御装置を含みこ
れは何が仮想チャンネルメモリのオンチップバッファ／
キャッシュの中に格納されているかを追尾する。図１に
関連して、キャッシュメモリ８並びにＤＲＡＭバンク１
６，１８，２０，２２はその他の構成要素が全て別々の
チップ上に用意されている、仮想チャンネルメモリチッ
プ上に具備されていると考えられる。上記の技術はその
様な仮想チャンネルメモリシステムを最も効率的に使用
するのに特に有効である。

【００５９】本発明の図示を目的とした実施例を添付図
を参照して此処に詳細に説明してきたが、本発明はこれ
らの詳細な実施例に限定されるものではなく、種々の変
化並びに修正を添付の特許請求項に定められた本発明の
範囲および精神から逸脱することなく、当業者が行える
ことは理解されよう。

【図面の簡単な説明】

【図１】図１はデータ処理システムを図示する。

【図２】図２はキャッシュ制御装置内のビクティム選択
回路の動作を図示する。

【図３】図３は汚染キャッシュライン書き戻し用背景処
理機能の動作を図示する。

【図４】図４はバス調停器内のバス再調停動作を図示す
る。

【符号の説明】

２データ処理システム４中央処理装置６ビデオ表示制御回路８キャッシュメモリ１０キャッシュ制御装置１２バス調停回路１４データバス１６，１８，２０，２２ＤＲＡＭバンク２４ＤＲＡＭ制御装置２６汚染ビット２８キャッシュ格納ライン３０最少頻度使用（ＬＲＵ）回路３２ビクティム選択回路５６背景動作制御回路

Claims

【特許請求の範囲】

【請求項１】データ処理装置であって：（ｉ）複数のキャッシュ格納ラインを有する１つのキャ
ッシュメモリと；（ｉｉ）前記キャッシュメモリ内にキャッシュされるべ
きデータワードを格納するように動作可能な、複数の主
メモリユニットと；（ｉｉｉ）キャッシュミスに続いて前記主メモリユニッ
トの１つから１つまたは複数のデータワードをその中に
転送されるべきビクティムキャッシュ格納ラインを選択
するためのキャッシュビクティム選択回路とを含み；（ｉｖ）前記キャッシュビクティム選択回路が、前記ビ
クティムキャッシュ格納ラインを選択する際に前記主メ
モリユニットの少なくとも１つの動作状態に応答するこ
とを含む、前記データ処理装置。
【請求項２】請求項１記載のデータ処理装置に於い
て、前記キャッシュメモリが書き戻しキャッシュメモリ
である、前記データ処理装置。
【請求項３】請求項１記載のデータ処理装置に於い
て、前記動作状態が前記少なくとも１つの主メモリが１
つまたは複数のデータワードを前記キャッシュメモリと
交換するのにビジーであるか否かである、前記データ処
理装置。
【請求項４】請求項３記載のデータ処理装置に於い
て、前記複数の主メモリユニットが独立的にかつ併発的
にデータワードを前記キャッシュメモリに転送するよう
に動作可能である、前記データ処理装置。
【請求項５】請求項１記載のデータ処理装置に於い
て、前記キャッシュビクティム選択回路がキャッシュ格
納ラインが前記キャッシュメモリに前記複数の主メモリ
ユニットの１つから転送されてから後に変更された１つ
または複数のデータワードを含むことで汚染されている
か否かに応答し、前記キャッシュメモリ内で置き換えら
れた際に前記主メモリユニットの１つへ書き戻し要求
し、汚染されていないビクティムキャッシュ格納ライン
を汚染されているキャッシュ格納ラインよりも優先して
選択する、前記データ処理装置。
【請求項６】請求項１記載のデータ処理装置であっ
て、各々が前記キャッシュメモリ内に格納されている１
つまたは複数のデータワードの交換を要求する、複数の
データワード要求ユニットを含む、前記データ処理装
置。
【請求項７】請求項６記載のデータ処理装置に於い
て、前記データワード要求ユニットが中央処理装置であ
る、前記データ処理装置。
【請求項８】請求項６記載のデータ処理装置に於い
て、前記データワード要求ユニットがビデオ表示制御回
路である、前記データ処理装置。
【請求項９】請求項６記載のデータ処理装置に於い
て、前記１つまたは複数のキャッシュ格納ラインが前記
データワード要求ユニットの１つで優先的に使用するた
めにロックされている、前記データ処理装置。
【請求項１０】請求項１記載のデータ処理装置に於い
て、前記キャッシュビクティム選択回路が、前記ビクテ
ィムキャッシュ格納ラインを選択する際に前記複数のキ
ャッシュ格納ラインのどれが最近最も使用されていなか
ったかに応答し、最近最も使用されていないキャッシュ
格納ラインが前記ビクティムキャッシュ格納ラインとし
て、より頻繁に使用されているキャッシュ格納ラインよ
り優先して選択されるようにしている、前記データ処理
装置。
【請求項１１】請求項５記載のデータ処理装置に於い
て、１つまたは複数のキャッシュ格納ラインが前記デー
タワード要求ユニットの１つで優先して使用されるよう
にロックされ、前記キャッシュビクティム選択回路が、
前記ビクティムキャッシュ格納ラインを選択する際に前
記複数のキャッシュ格納ラインのどれが最近最も使用さ
れていなかったかに応答し、最近最も使用されていない
キャッシュ格納ラインが前記ビクティムキャッシュ格納
ラインとして、より頻繁に使用されているキャッシュ格
納ラインより優先して選択し、前記キャッシュビクティ
ム選択回路が前記ビクティムキャッシュ格納ラインとし
て、Ｎ個のプロパティー、ここで１≦Ｎ≦６、のリスト
の中で最も高いプロパティーを有するキャッシュ格納ラ
インを選択し、Ｎ個のプロパティーの前記リストはリス
ト内でＮ個の最も高いプロパティーで形成されており：（ｉ）ロックされていなくて汚染されていない、最近最
も使用されていないライン；（ｉｉ）ロックされていなくて、汚染されておりビジー
でない主メモリユニットに書き戻しが可能な、最近最も
使用されていないライン；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならな
い、最近最も使用されていないライン；（ｉｖ）ロックされており、汚染されていない最近最も
使用されていないライン；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能な、最近最も使用さ
れていないライン；（ｖｉ）ロックされており、汚染されておりビジーな主
メモリユニットに書き戻しされなければならない、最近
最も使用されていないライン、である前記データ処理装
置。
【請求項１２】請求項５記載のデータ処理装置に於い
て、１つまたは複数のキャッシュ格納ラインが前記デー
タワード要求ユニットの１つで優先して使用されるよう
にロックされ、前記キャッシュビクティム選択回路が、
前記ビクティムキャッシュ格納ラインとしてＮ個のプロ
パティー、ここで１≦Ｎ≦６、のリストの中で最も高い
プロパティーを有するキャッシュ格納ラインを選択し、
Ｎ個のプロパティーの前記リストはリスト内でＮ個の最
も高いプロパティーで形成されており：（ｉ）ロックされて無く、汚染されていないキャッシュ
格納ラインからランダムに選択される；（ｉｉ）ロックされて無く、汚染されていてビジーでな
い主メモリユニットに書き戻しが出来るキャッシュ格納
ラインからランダムに選択される；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならない
キャッシュ格納ラインからランダムに選択される；（ｉｖ）ロックされており、汚染されていないキャッシ
ュ格納ラインからランダムに選択される；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能なキャッシュ格納ラ
インからランダムに選択される；（ｖｉ）ロックされており、汚染されておりビジーな主
メモリユニットに書き戻しされなければならないキャッ
シュ格納ラインからランダムに選択される、前記データ
処理装置。
【請求項１３】請求項５記載のデータ処理装置に於い
て、１つまたは複数のキャッシュ格納ラインが前記デー
タワード要求ユニットの１つで優先して使用されるよう
にロックされ、前記キャッシュビクティム選択回路が、
前記ビクティムキャッシュ格納ラインとしてＮ個のプロ
パティー、ここで１≦Ｎ≦６、のリストの中で最も高い
プロパティーを有するキャッシュ格納ラインを選択し、
Ｎ個のプロパティーの前記リストはリスト内でＮ個の最
も高いプロパティーで形成されており：（ｉ）ロックされて無く、汚染されていないキャッシュ
格納ラインから順番に選択される；（ｉｉ）ロックされて無く、汚染されていてビジーでな
い主メモリユニットに書き戻しが出来るキャッシュ格納
ラインから順番に選択される；（ｉｉｉ）ロックされていなくて、汚染されておりビジ
ーな主メモリユニットに書き戻しされなければならない
キャッシュ格納ラインから順番に選択される；（ｉｖ）ロックされており、汚染されていないキャッシ
ュ格納ラインから順番に選択される；（ｖ）ロックされており、汚染されていてビジーでない
主メモリユニットに書き戻しが可能なキャッシュ格納ラ
インから順番に選択される；（ｖｉ）汚染されておりビジーな主メモリユニットに書
き戻しされなければならないキャッシュ格納ラインから
順番に選択される、前記データ処理装置。
【請求項１４】請求項１記載のデータ処理装置に於い
て、前記複数の主メモリユニットが、ダイナミック随意
アクセスメモリの複数のバンクである、前記データ処理
装置。
【請求項１５】請求項１４記載のデータ処理装置に於
いて、ダイナミック随意アクセスメモリのバンク内に保
持されているデータ値の更新が、前記ダイナミック随意
アクセスメモリのバンク内のデータ値に対応して、前記
キャッシュメモリ内にキャッシュされているデータ値へ
のアクセスと同時に行うことの出来る、前記データ処理
装置。
【請求項１６】請求項１記載のデータ処理装置に於い
て、前記複数の主メモリユニットが複数のフラッシュメ
モリである、前記データ処理装置。
【請求項１７】請求項１記載のデータ処理装置に於い
て、前記複数の主メモリユニットが前記キャッシュメモ
リと共に１つの集積回路上に具備されている前記データ
処理装置。
【請求項１８】請求項６記載のデータ処理装置に於い
て、前記複数の主メモリユニットが前記キャッシュメモ
リと共に１つの集積回路上に具備されており、前記複数
のデータワード要求ユニットもまた前記集積回路上に具
備されている、前記データ処理装置。
【請求項１９】データ処理方法であって：（ｉ）キャッシュメモリの複数のキャッシュ格納ライン
の中にデータワードを格納し；（ｉｉ）複数の主メモリユニットの中に前記キャッシュ
メモリ内にキャッシュされるべき前記データワードを格
納し；そして（ｉｉｉ）その中に１つまたは複数のデータワードを、
キャッシュ失敗に続いて前記主メモリユニットの１つか
ら転送されるべきビクティムキャッシュ格納ラインを選
択する、以上のステップを含み、（ｉｖ）前記ビクティムキャッシュ格納ラインを選択す
る際に、前記選択が少なくとも１つの前記主メモリユニ
ットの動作状態に応答する、以上のステップを含む前記
データ処理方法。
【請求項２０】データ処理装置装置であって：（ｉ）複数のキャッシュ格納ラインを有する１つの書き
戻しキャッシュメモリと；（ｉｉ）前記キャッシュメモリの中にキャッシュされる
べきデータワードを格納するように動作可能な少なくと
も１つの主メモリユニット、該少なくとも１つの主メモ
リユニットから前記キャッシュ格納ラインに転送された
ために変更された何らかのデータワードを含む場合に汚
染されたことになるキャッシュ格納ラインと；そして（ｉｉｉ）背景処理として汚染キャッシュ格納ラインか
ら前記少なくとも１つの主メモリユニットへのデータワ
ードの書き戻しのトリガを掛けるための背景動作制御回
路で、前記背景処理を用いて書き戻されたキャッシュ格
納ラインは非汚染状態となり、書き戻された前記データ
ワードの格納を継続する、前記背景動作制御回路とを含
む前記データ処理装置。
【請求項２１】請求項２０記載のデータ処理装置に於
いて、前記少なくとも１つの主メモリユニットが複数の
主メモリユニットを含む、前記データ処理装置。
【請求項２２】請求項２１記載のデータ処理装置に於
いて、前記少なくとも１つの主メモリユニットがデータ
ワードを前記キャッシュメモリに独立的にかつ併発的に
転送するように動作可能な、前記データ処理装置。
【請求項２３】請求項２０記載のデータ処理装置に於
いて、前記背景動作制御回路が、前記汚染キャッシュ格
納ラインが前記少なくとも１つの主メモリユニットに書
き戻されるべきか否かを判定する際に、汚染キャッシュ
ラインからのデータワードが最近どれだけ使用されたか
に応答し、閾値レベルよりも頻繁に使用されている汚染
キャッシュ格納ラインを前記少なくとも１つの主メモリ
ユニットへ書き戻さないようにする、前記データ処理装
置。
【請求項２４】請求項２０記載のデータ処理装置に於
いて、前記主メモリユニットが１つまたは複数のデータ
ワードを前記キャッシュメモリと交換している時にビジ
ーであり、前記背景動作制御回路がビジー状態の主メモ
リユニットへの書き戻し動作のトリガを掛けないように
動作する、前記データ処理装置。
【請求項２５】請求項２０記載のデータ処理装置に於
いて、前記少なくとも１つの主メモリユニットがダイナ
ミック随意アクセスメモリのバンクである、前記データ
処理装置。
【請求項２６】請求項２０記載のデータ処理装置に於
いて、前記少なくとも１つの主メモリユニットが前記キ
ャッシュメモリと共に１つの集積回路上に具備されてい
る、前記データ処理装置。
【請求項２７】請求項２６記載のデータ処理装置であ
って、１つまたは複数のデータワードを前記キャッシュ
メモリと交換するように要求する少なくとも１つのデー
タワード要求ユニットを含み、前記少なくとも１つのデ
ータワード要求ユニットもまた前記集積回路上に具備さ
れている、前記データ処理装置。
【請求項２８】請求項２７記載のデータ処理装置に於
いて、前記少なくとも１つのデータワード要求ユニット
が中央処理装置を含む、前記データ処理装置。
【請求項２９】請求項２７記載のデータ処理装置に於
いて、前記少なくとも１つのデータワード要求ユニット
がビデオ表示制御回路を含む、前記データ処理装置。
【請求項３０】データ処理方法であって：（ｉ）データワードを書き戻しキャッシュメモリの複数
のキャッシュ格納ライン内に格納し；（ｉｉ）少なくとも１つの主メモリユニット内に前記キ
ャッシュメモリ内にキャッシュされるべき前記データワ
ードを格納し、キャッシュ格納ラインはそれが前記少な
くとも１つの主メモリユニットから前記キャッシュ格納
ラインに転送されてから後に変更されたデータワードを
含む場合に汚染されているといい；（ｉｉｉ）データワードを汚染キャッシュ格納ラインか
ら前記少なくとも１つの主メモリユニットに背景処理と
して書き戻し、前記背景処理を用いて書き戻されたキャ
ッシュ格納ラインは非汚染となり、書き戻された前記デ
ータワードの格納を継続する、以上のステップを含む前
記データ処理方法。
【請求項３１】データ処理装置であって：（ｉ）メモリ回路と；（ｉｉ）前記メモリ回路に結合されたデータバスと；（ｉｉｉ）前記データバスに結合され、メモリアクセス
要求を前記メモリ回路に前記データバスを経由して送る
複数のバスマスタ回路と；（ｉｖ）バスマスタ優先度の階層に基づき、どのバスマ
スタが前記データバスの使用を獲得する優先度を許可さ
れるかを、２つまたはそれ以上のバスマスタが暫定的に
重複するメモリアクセス要求の発した際に制御するため
のバス調停回路とを含むデータ処理装置に於いて、（ｖ）前記調停回路がバスマスタ間で前記データバスの
使用を獲得するための優先度を再調停するために係属中
のメモリアクセス要求の待ち時間の決定に応答して、第
１係属メモリアクセス要求を有し、前記階層内で第２係
属メモリアクセス要求を有する第２マスタ回路より低い
位置にある第１バスマスタ回路が、前記第１メモリアク
セス要求が前記第２メモリアクセス要求よりも低い待ち
時間を有する場合に、前記第２バスマスタ回路に先行し
て前記データバスの使用を獲得するように応答する、前
記データ処理装置。
【請求項３２】請求項３１記載のデータ処理装置に於
いて、前記第１メモリアクセス要求が、前記第２メモリ
アクセス要求が前記データバスを経由してデータワード
の転送準備が整うまでに完了するような待ち時間を有す
る際に、前記第１バスマスタ回路に前記第２バスマスタ
回路に優先して前記データバスの使用が与えられる、前
記データ処理装置。
【請求項３３】請求項３１記載のデータ処理装置に於
いて、前記メモリ回路が１つのキャッシュメモリと１つ
の主メモリとを含む、前記データ処理装置。
【請求項３４】請求項３３記載のデータ処理装置に於
いて、前記第２メモリアクセス要求が結果としてキャッ
シュミスとなり、主メモリアクセスが要求された際に、
前記第２メモリアクセス要求が結果としてキャッシュミ
スとなった場合、前記第１バスマスタ回路が前記第１バ
スマスタ回路に優先して前記データバスの使用を獲得す
るように、前記バス調停回路が優先度を再調停する、前
記データ処理装置。
【請求項３５】請求項３１記載のデータ処理装置に於
いて、前記メモリ回路が複数の主メモリユニットを含
み、前記複数の主メモリユニットが独立的にかつ併発的
にそれぞれのメモリアクセス要求にサービスするように
動作可能である、前記データ処理装置。
【請求項３６】請求項３５記載のデータ処理装置に於
いて、前記第２メモリアクセス要求が既に別のメモリア
クセス要求に対してサービスを行っているためビジーで
ある主メモリユニットに対するものであり、また前記第
２メモリアクセス要求がメモリアクセス要求にサービス
するために既にビジーではない主メモリに対するもので
あって、前記第２メモリアクセス要求の待ち時間が前記
第１メモリアクセス要求のそれよりも低い場合、前記バ
ス調停回路は前記複数のバスマスタ回路の間で、前記第
２バスマスタ回路が前記第１バスマスタ回路に優先して
前記データバスの使用を獲得するように再調停を行う、
前記データ処理装置。
【請求項３７】請求項３５記載のデータ処理装置に於
いて、前記複数の主メモリユニットがダイナミック随意
アクセスメモリの複数のバンクである、前記データ処理
装置。
【請求項３８】請求項３１記載のデータ処理装置に於
いて、前記メモリ回路、前記データバス、前記複数のバ
スマスタ回路及び前記バス調停回路が共に１つの集積回
路の上に具備されている、前記データ処理装置。
【請求項３９】請求項３１記載のデータ処理装置に於
いて、前記複数のバスマスタ回路が中央処理装置を含
む、前記データ処理装置。
【請求項４０】請求項３１記載のデータ処理装置に於
いて、前記複数のバスマスタ回路がビデオ表示制御回路
を含む、前記データ処理装置。
【請求項４１】データ処理方法であって：（ｉ）複数のバスマスタ回路からメモリ回路にデータバ
スを経由してメモリアクセス要求を出し；（ｉｉ）バスマスタ優先度の階層に基づき、２つ以上の
バスマスタが過渡的に重複するメモリアクセス要求を出
す際に、どのバスマスタが前記データバスの使用獲得の
優先度を許可されるかを制御するステップを含み；（ｉｉｉ）係属しているメモリアクセス要求の待ち時間
に応答して、バスマスタ間で前記データバス使用獲得優
先度が再調停されて、第１係属メモリアクセス要求と、
第２係属メモリアクセス要求を有する第２バスマスタ回
路よりも前記階層内でより低い位置とを有する第１バス
マスタ回路が、前記第１メモリアクセス要求が前記第２
メモリアクセス要求よりも低い待ち時間を有する場合、
前記データバスの使用権を前記第２バスマスタ回路に先
んじて獲得するようにする、以上のステップを含む前記
データ処理方法。
【請求項４２】請求項１及び請求項２０記載のデータ
処理装置。
【請求項４３】請求項１及び請求項３１記載のデータ
処理装置。
【請求項４４】請求項２０及び請求項３１記載のデー
タ処理装置。
【請求項４５】請求項１９及び請求項３０記載のデー
タ処理方法。
【請求項４６】請求項１９及び請求項４１記載のデー
タ処理方法。
【請求項４７】請求項３０及び請求項４１記載のデー
タ処理方法。