JPH02245858A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JPH02245858A JPH02245858A JP6782489A JP6782489A JPH02245858A JP H02245858 A JPH02245858 A JP H02245858A JP 6782489 A JP6782489 A JP 6782489A JP 6782489 A JP6782489 A JP 6782489A JP H02245858 A JPH02245858 A JP H02245858A
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- 238000012546 transfer Methods 0.000 title claims abstract description 49
- 230000015654 memory Effects 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- QAWIHIJWNYOLBE-OKKQSCSOSA-N acivicin Chemical compound OC(=O)[C@@H](N)[C@@H]1CC(Cl)=NO1 QAWIHIJWNYOLBE-OKKQSCSOSA-N 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
１０とインタリーブ方式メモリとの間のＤＭＡ方式のデ
ータ転送制御に関し、 インタリーブ方式のメモリに対して効率よくＤＭＡ転送
を行うことができるデータ転送制御袋１置を提供するこ
とを目的とし、 複数のメモリバンクをインタリーブ方式で動作させる記
憶装置と複数の入出力装置との間で、該入出力装置から
のデータ転送要求に基づいてダイレクトメモリアクセス
方式のデータ転送を制御する制御部を有する装置であっ
て、該記憶装置との間のインタフェース信号に基づいて
前記各メモリバンクの使用可能状態を管理する手段と、
複数の該入出力装置についてデータ転送の優先順位を予
め設定する手段と、該設定手段による優先順位及び該管
理手段によるバンクの使用可能状態に基づいて優先する
入出力装置を選択する手段とを設け、複数の該入出力装
置から同時にデータ転送要求が発生したとき、該制御部
は該選択手段（１３１によって選択された入出力装置を
優先してデータ転送を行うように構成する。
ータ転送制御に関し、 インタリーブ方式のメモリに対して効率よくＤＭＡ転送
を行うことができるデータ転送制御袋１置を提供するこ
とを目的とし、 複数のメモリバンクをインタリーブ方式で動作させる記
憶装置と複数の入出力装置との間で、該入出力装置から
のデータ転送要求に基づいてダイレクトメモリアクセス
方式のデータ転送を制御する制御部を有する装置であっ
て、該記憶装置との間のインタフェース信号に基づいて
前記各メモリバンクの使用可能状態を管理する手段と、
複数の該入出力装置についてデータ転送の優先順位を予
め設定する手段と、該設定手段による優先順位及び該管
理手段によるバンクの使用可能状態に基づいて優先する
入出力装置を選択する手段とを設け、複数の該入出力装
置から同時にデータ転送要求が発生したとき、該制御部
は該選択手段（１３１によって選択された入出力装置を
優先してデータ転送を行うように構成する。
本発明は、入出力装置（以下、１０という）とインタリ
ーブ方式メモリとの間のダイレクトメモリアクセス（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ、以下、ＤＭ
Ａという）方式のデータ転送制御に関する。
ーブ方式メモリとの間のダイレクトメモリアクセス（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ、以下、ＤＭ
Ａという）方式のデータ転送制御に関する。
近年、計算機システムの高速化の要求に伴い、複数台の
記憶装置（個々の記憶装置をメモリバンクという）を設
置して、それぞれ少しずつ動作サイクルをずらして使用
し、記憶装置への高速アクセスを実現するインタリーブ
方式の主記憶装置が広く採用されている。一方、接続す
る入出力装置の増加に伴う処理装置の負荷を軽減するた
めに処理装置の介入なしに１０と主記憶装置との間で直
接、データの転送を行うＤＭＡ方式のデータ転送が広〈
実施されている。従って、インタリーブ方式の主記憶装
置の特徴を生かしてデータのＤＭＡ転送を効率よく行う
ことができるデータ転送制御装置が望まれている。
記憶装置（個々の記憶装置をメモリバンクという）を設
置して、それぞれ少しずつ動作サイクルをずらして使用
し、記憶装置への高速アクセスを実現するインタリーブ
方式の主記憶装置が広く採用されている。一方、接続す
る入出力装置の増加に伴う処理装置の負荷を軽減するた
めに処理装置の介入なしに１０と主記憶装置との間で直
接、データの転送を行うＤＭＡ方式のデータ転送が広〈
実施されている。従って、インタリーブ方式の主記憶装
置の特徴を生かしてデータのＤＭＡ転送を効率よく行う
ことができるデータ転送制御装置が望まれている。
第５図は従来例を示すブロック図である。全図を通じて
同一符号は同一対象物を示す。
同一符号は同一対象物を示す。
図において、
ＤＭＡ制御装置（以下、ＤＭＡＣという）ＩＡは４つの
メモリバンク（ＢＫＯ〜３）を有するインタリーブ方式
の主メモリ２Ａと４台の１００〜３との間でＤＭＡ方式
のデータ転送を制御する。ＤＭＡＣＩＡは１００〜３に
対応して、ＤＭＡ転送を制御するレジスタ類を含む４組
の図示省略する制御部（チャネル０〜３という）を備え
ている。データ転送の要求が発生したとき１００〜３は
ＤＭＡ要求信号を出力してデータ転送を要求する。ＤＭ
ＡＣＩＡは入力されたＤＭＡ要求信号に対応するチャネ
ル０〜３の制御に従って主メモリ２Ａとの間でデータ転
送を行う。このとき、複数のＤＭＡ要求信号が同時に入
力された場合は、予め設定された優先順位に従って優先
制御部１３ａが選択したＩＯのデータ転送を優先して行
う。ここで、他のＤＭＡＣ等がアクセス中で優先選択さ
れた■０がアクセス要求するメモリバンクが使用可能で
ない場合、そのバンクが使用可能状態になるまで待機し
た後、主メモリ２Ａにアクセスすることができる。
メモリバンク（ＢＫＯ〜３）を有するインタリーブ方式
の主メモリ２Ａと４台の１００〜３との間でＤＭＡ方式
のデータ転送を制御する。ＤＭＡＣＩＡは１００〜３に
対応して、ＤＭＡ転送を制御するレジスタ類を含む４組
の図示省略する制御部（チャネル０〜３という）を備え
ている。データ転送の要求が発生したとき１００〜３は
ＤＭＡ要求信号を出力してデータ転送を要求する。ＤＭ
ＡＣＩＡは入力されたＤＭＡ要求信号に対応するチャネ
ル０〜３の制御に従って主メモリ２Ａとの間でデータ転
送を行う。このとき、複数のＤＭＡ要求信号が同時に入
力された場合は、予め設定された優先順位に従って優先
制御部１３ａが選択したＩＯのデータ転送を優先して行
う。ここで、他のＤＭＡＣ等がアクセス中で優先選択さ
れた■０がアクセス要求するメモリバンクが使用可能で
ない場合、そのバンクが使用可能状態になるまで待機し
た後、主メモリ２Ａにアクセスすることができる。
上記のように従来方法によると、１００と１０１から同
時にＤＭＡ要求信号が発生したとき優先制御部１３ａは
、優先度の高い方、例えば１００を優先選択する。この
とき、１０１がアクセス要求するバンクが使用可能であ
ってもＩｏｏがアクセス要求するバンクが使用可能でな
い場合、１０１のメモリアクセスは、■００がバンク使
用可能になるまで待機した後メモリアクセスを実行し、
その後になって初めて、アクセス可能となる。従って、
インクリーブ方式のメモリの本来の特徴を生かすＤＭＡ
転送を行うことができないという問題点があった。
時にＤＭＡ要求信号が発生したとき優先制御部１３ａは
、優先度の高い方、例えば１００を優先選択する。この
とき、１０１がアクセス要求するバンクが使用可能であ
ってもＩｏｏがアクセス要求するバンクが使用可能でな
い場合、１０１のメモリアクセスは、■００がバンク使
用可能になるまで待機した後メモリアクセスを実行し、
その後になって初めて、アクセス可能となる。従って、
インクリーブ方式のメモリの本来の特徴を生かすＤＭＡ
転送を行うことができないという問題点があった。
本発明は、インタリーブ方式のメモリに対して効率よ＜
ＤＭＡ転送を行うことができるデータ転送制御装置を
提供することを目的とする。
ＤＭＡ転送を行うことができるデータ転送制御装置を
提供することを目的とする。
第１図は本発明の原理ブロック図を示す。
図において、
２は複数のメモリバンクをインタリーブ方式で動作させ
る記憶装置、 １０は記憶装置２と複数の入出力装置３との間で、入出
力装置３からのデータ転送要求に基づいてダイレクトメ
モリアクセス方式のデータ転送を制御する制御部、 １１は記憶装置２との間のインタフェース信号に基づい
て各メモリバンクの使用可能状態を管理する手段、 １２は複数の入出力装置３についてデータ転送の優先順
位を予め設定する手段、 ｌ３は設定手段１２による優先順位及び管理手段１１に
よるバンクの使用可能状態に基づいて優先する入出力装
置３を選択する手段である。
る記憶装置、 １０は記憶装置２と複数の入出力装置３との間で、入出
力装置３からのデータ転送要求に基づいてダイレクトメ
モリアクセス方式のデータ転送を制御する制御部、 １１は記憶装置２との間のインタフェース信号に基づい
て各メモリバンクの使用可能状態を管理する手段、 １２は複数の入出力装置３についてデータ転送の優先順
位を予め設定する手段、 ｌ３は設定手段１２による優先順位及び管理手段１１に
よるバンクの使用可能状態に基づいて優先する入出力装
置３を選択する手段である。
従って、複数の入出力装置３から同時にデータ転送要求
が発生したとき、制御部１０は該選択手段１３によって
選択された入出力装置３を優先してデータ転送を行うよ
うに構成されている。
が発生したとき、制御部１０は該選択手段１３によって
選択された入出力装置３を優先してデータ転送を行うよ
うに構成されている。
本発明によれば、管理手段１１は各メモリバンクの使用
可能状態を管理し、設定手段１２は複数の入出内装Ｗ３
のデータ転送の優先順位を予め設定し、選択手段１３は
設定手段１２による優先順位及び管理手段１１によるバ
ンクの使用可能状態に基づいて優先する入出内装Ｗ３を
選択するので、複数の入出力装置３から同時にデータ転
送要求が発生したとき制御部１０は、選択手段１３によ
りバンクの使用可能状態を鑑みて選択された入出力装置
３を優先してデータ転送を行うことができる。
可能状態を管理し、設定手段１２は複数の入出内装Ｗ３
のデータ転送の優先順位を予め設定し、選択手段１３は
設定手段１２による優先順位及び管理手段１１によるバ
ンクの使用可能状態に基づいて優先する入出内装Ｗ３を
選択するので、複数の入出力装置３から同時にデータ転
送要求が発生したとき制御部１０は、選択手段１３によ
りバンクの使用可能状態を鑑みて選択された入出力装置
３を優先してデータ転送を行うことができる。
以下、本発明の実施例を第２図〜第４図を参照して説明
する。全図を通じて同一符号は同一対象物を示す、第２
図で第１図に対応するものは一点鎖線で囲んである。
する。全図を通じて同一符号は同一対象物を示す、第２
図で第１図に対応するものは一点鎖線で囲んである。
第２図において、
ＤＭＡＣＩＢは、従来例で説明した主メモリ２八と１０
０〜３との間のＤＭＡ転送を制御する本発明に成るＤＭ
Ａ制御装置である。
０〜３との間のＤＭＡ転送を制御する本発明に成るＤＭ
Ａ制御装置である。
チャネル制御部１０ｂは、１００〜３に対応する４つの
チャネル０〜３それぞれに備えられ、データを転送する
主メモリ２Ａのアドレスを保持するアドレスレジスタ（
以下、ＤＡＲという、ＤＡＲの下位２ビツトはバンク０
〜３を指定する）、転送するデータのバイト数を保持す
るバイトカウンタＣ以下、ＢＣという）等に基づいてＤ
ＭＡ転送を制御する。転送終了時には転送したバイト数
に従ってＤＡＲとＢＣを更新して次のデータ転送に備え
る。
チャネル０〜３それぞれに備えられ、データを転送する
主メモリ２Ａのアドレスを保持するアドレスレジスタ（
以下、ＤＡＲという、ＤＡＲの下位２ビツトはバンク０
〜３を指定する）、転送するデータのバイト数を保持す
るバイトカウンタＣ以下、ＢＣという）等に基づいてＤ
ＭＡ転送を制御する。転送終了時には転送したバイト数
に従ってＤＡＲとＢＣを更新して次のデータ転送に備え
る。
ＤＭＡバス制御部１０ｄは、ＤＭＡバスイスイフェース
Ｉｄを介して１００〜３がらＤＭＡ要求信号（ＤＲＥＱ
Ｏ〜３）を受信し、応答信号（ＤＡＣＫＯ〜３）を送信
することにより、データバス上で１００〜３とデータの
入出力を行う。
Ｉｄを介して１００〜３がらＤＭＡ要求信号（ＤＲＥＱ
Ｏ〜３）を受信し、応答信号（ＤＡＣＫＯ〜３）を送信
することにより、データバス上で１００〜３とデータの
入出力を行う。
優先制御部１３ｂは、ＤＭＡ要求信号が同時に発生した
場合、予め定めた優先順位（例えば、１００が最優先で
１００〜３の降順）及びメモリバス制御部１０ｍからの
バンク使用可／不可信号に従って、最も優先度の高いＩ
Ｏを選択する。
場合、予め定めた優先順位（例えば、１００が最優先で
１００〜３の降順）及びメモリバス制御部１０ｍからの
バンク使用可／不可信号に従って、最も優先度の高いＩ
Ｏを選択する。
メモリバス制御部１０ｍは、メモリバスインタフェース
１ｍを介して主メモリ２Ａとの間で、優先制御部１３ｂ
によって優先選択された１０に対するＤＭＡ転送を制御
する。即ち、アクセスするバンクを指定する信号（ＢＮ
ＫＯ〜３）を管理部１１ｂにより監視してバンクの使用
可能状態を常時、管理すると共に、ｒｏｏ〜３からＤＭ
Ａ要求信号（ＤＲＥＱＯ〜３）を受信したとき、チャネ
ル制御部１０ｂのＤＡＲ及び管理部１１ｂの内容に基づ
いてメモリ要求信号（ＲＥＱ）を送信し、優先制御部１
３ｂによって優先選択された１０についてＢＮＫ０〜３
信号によりバンクを指定し、アドレスバスにＤＡＲの内
容を出力し、データバス上でデータを送受する。
１ｍを介して主メモリ２Ａとの間で、優先制御部１３ｂ
によって優先選択された１０に対するＤＭＡ転送を制御
する。即ち、アクセスするバンクを指定する信号（ＢＮ
ＫＯ〜３）を管理部１１ｂにより監視してバンクの使用
可能状態を常時、管理すると共に、ｒｏｏ〜３からＤＭ
Ａ要求信号（ＤＲＥＱＯ〜３）を受信したとき、チャネ
ル制御部１０ｂのＤＡＲ及び管理部１１ｂの内容に基づ
いてメモリ要求信号（ＲＥＱ）を送信し、優先制御部１
３ｂによって優先選択された１０についてＢＮＫ０〜３
信号によりバンクを指定し、アドレスバスにＤＡＲの内
容を出力し、データバス上でデータを送受する。
第３図を参照して、本発明の主要な構成要素である（ｌ
光制御部１３ｂの動作を入出力装置Ｉ００を代表して説
明する。
光制御部１３ｂの動作を入出力装置Ｉ００を代表して説
明する。
監視部１１ｂはアクセスするバンクを指定する信号（Ｂ
ＮＫＯ〜３）を監視して使用可能なバンクを示すＢｎＡ
ＶＬ（ｎはバンクの番号）を出力する。
ＮＫＯ〜３）を監視して使用可能なバンクを示すＢｎＡ
ＶＬ（ｎはバンクの番号）を出力する。
ＩｏｏからＤＭＡ要求信号ＤＲＥＱ０が入力されたとき
デコーダ３１はチャネル制御部１０ｂのチャネルＯのＤ
ＡＲの下位２ビツト（バンクアドレスを指定する）をデ
コードし、アクセス要求するバンクを示すＣｘＢｎＲＱ
（ｘは■０番号、この場合Ｘ＝０、ｎはバンク番号）を
出力する。マルチプレクサ３２はアクセス要求するバン
クが使用可能なときは要求信号Ｃ０ＲＱを出力する。優
先選択回路３３は１０１〜３に関してＣｏＲＱと同様な
信号ＣＩＲＱ。
デコーダ３１はチャネル制御部１０ｂのチャネルＯのＤ
ＡＲの下位２ビツト（バンクアドレスを指定する）をデ
コードし、アクセス要求するバンクを示すＣｘＢｎＲＱ
（ｘは■０番号、この場合Ｘ＝０、ｎはバンク番号）を
出力する。マルチプレクサ３２はアクセス要求するバン
クが使用可能なときは要求信号Ｃ０ＲＱを出力する。優
先選択回路３３は１０１〜３に関してＣｏＲＱと同様な
信号ＣＩＲＱ。
ｃｚＲＱ及びＣ３ＲＱを優先選択することにより、予め
設定された優先順位が高い順に、かつ、使用可能なバン
クをアクセス要求するＩＯを優先選択する。
設定された優先順位が高い順に、かつ、使用可能なバン
クをアクセス要求するＩＯを優先選択する。
第４図のタイミング図を基に第２図及び第３図を参照し
て本実施例の作用を説明する。
て本実施例の作用を説明する。
■ＤＭＡバスインタフェースＩｄを介して、例えばＩｏ
ｏ及び１０１からＤＭＡ要求信号ＤＲＥＱ０及びＤＲＥ
ＱＩが入力される。このとき、管理部１１ｂはバンクＯ
が使用可能でなく（Ｂ、ＡＶＬがオフ）、バンク１が使
用可能（Ｂ、ＡＶＬがオン）であることを示している。
ｏ及び１０１からＤＭＡ要求信号ＤＲＥＱ０及びＤＲＥ
ＱＩが入力される。このとき、管理部１１ｂはバンクＯ
が使用可能でなく（Ｂ、ＡＶＬがオフ）、バンク１が使
用可能（Ｂ、ＡＶＬがオン）であることを示している。
■メモリバス制御部１０ａ＋はメモリバスインタフェー
スＩｍにメモリ要求信号ＲＥＱを出力する。優先制御部
１３ｂは予め設定された優先順位及びバンクの使用可能
状態に基づいて１００と１０１の優先順位を、決定する
。即ち、チャネル制御部１０ｂのチャネル０及び１のＤ
ＡＲの下位２ビツトによりＩｏｏ及び１０１が夫々、例
えばバンクＯ及び１をアクセス要求しているとき、夫々
のデコーダ３１はＣ０ＢＯＲＱ及びＣ，Ｂ、 ＲＱを出
力する。バンク０が使用可能でなく （Ｂ６ＡＶＬがオ
フ）、バンク１が使用可能（Ｂ、ＡＶＬがオン）のとき
、夫々のマルチプレクサ３２においてＣ０ＲＱはオンと
ならずＣ，ＲＱがオンとなり、優先選択回路３３はＣ，
ＲＱ ＰをオンにしてＩＯＩを優先選択する。
スＩｍにメモリ要求信号ＲＥＱを出力する。優先制御部
１３ｂは予め設定された優先順位及びバンクの使用可能
状態に基づいて１００と１０１の優先順位を、決定する
。即ち、チャネル制御部１０ｂのチャネル０及び１のＤ
ＡＲの下位２ビツトによりＩｏｏ及び１０１が夫々、例
えばバンクＯ及び１をアクセス要求しているとき、夫々
のデコーダ３１はＣ０ＢＯＲＱ及びＣ，Ｂ、 ＲＱを出
力する。バンク０が使用可能でなく （Ｂ６ＡＶＬがオ
フ）、バンク１が使用可能（Ｂ、ＡＶＬがオン）のとき
、夫々のマルチプレクサ３２においてＣ０ＲＱはオンと
ならずＣ，ＲＱがオンとなり、優先選択回路３３はＣ，
ＲＱ ＰをオンにしてＩＯＩを優先選択する。
■優先制御部１３ｂによる１０１の選択に従ってメモリ
バス制御部１０ｍはバンク１をアクセス要求するＢＮＫ
１信号を出力し、チャネル制御部１０ｂのチャネル１の
ＤＡＲの内容をアドレスバスに出力する。
バス制御部１０ｍはバンク１をアクセス要求するＢＮＫ
１信号を出力し、チャネル制御部１０ｂのチャネル１の
ＤＡＲの内容をアドレスバスに出力する。
■ＤＭＡバス制御部１０ｄは（例えば、１０１が主メモ
リ２Ａにデータを格納するとき）ＤＭＡバスイスイフェ
ースＩｄのデータバスからストアデータを取り込み、応
答信号ＤＡＣＫ１を送出する。
リ２Ａにデータを格納するとき）ＤＭＡバスイスイフェ
ースＩｄのデータバスからストアデータを取り込み、応
答信号ＤＡＣＫ１を送出する。
■メモリバスインタフェースＩｍに１０１からのストア
データを送出する。
データを送出する。
以上説明したように本発明によれば、予め設定された優
先順位が高い順に、かつ、使用可能なバンクをアクセス
要求する■０を優先してＤＭＡ転送を行うので、バンク
が使用可能であるにも拘わらず設定順位が低いためにメ
モリアクセスできない従来方式と異なり、使用可能なバ
ンクをアクセス要求するＩＯのＤＭＡ転送を優先するこ
とによりインタリーブ方式のメモリの特徴を生がして効
率よ＜ＤＭＡ転送を行うことができるという効果がある
。
先順位が高い順に、かつ、使用可能なバンクをアクセス
要求する■０を優先してＤＭＡ転送を行うので、バンク
が使用可能であるにも拘わらず設定順位が低いためにメ
モリアクセスできない従来方式と異なり、使用可能なバ
ンクをアクセス要求するＩＯのＤＭＡ転送を優先するこ
とによりインタリーブ方式のメモリの特徴を生がして効
率よ＜ＤＭＡ転送を行うことができるという効果がある
。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は本
発明の実施例の優先制御部、第４図は本発明の実施例の
タイミング図、第５図は従来例を示すブロック図である
。 図におい′て、 ｌはデータ転送制御装置、 １ＢはＤＭＡ制御装置（ＤＭＡＣ）、 ２は記憶装置、 ２Ａは主メモリ、 ３．１００〜１０３は入出力装置、 １０は制御部、 １０ｂはチャネル制御部、 １０ｄはＤＭＡバス制御部、 １０ｍはメモリバス制御部、 １１は管理手段、 １１ｂは管理部、 １２は設定手段、 １３は選択手段、 １３ｂは優先制御部、 ３１はデコーダ、 ３２はマルチプレクサ、 ３３は優先選択回路、 ＩｄはＤＭＡバスインタフェース、 １ｍはメモリバスインタフェース を示す。 本息明刀＆Ｊ里７゛口・、り図 め１ 回 本肥ａＪｌｌ ／）疋Ｊ乞移゛ｊの９１ミンブ日心 図
発明の実施例の優先制御部、第４図は本発明の実施例の
タイミング図、第５図は従来例を示すブロック図である
。 図におい′て、 ｌはデータ転送制御装置、 １ＢはＤＭＡ制御装置（ＤＭＡＣ）、 ２は記憶装置、 ２Ａは主メモリ、 ３．１００〜１０３は入出力装置、 １０は制御部、 １０ｂはチャネル制御部、 １０ｄはＤＭＡバス制御部、 １０ｍはメモリバス制御部、 １１は管理手段、 １１ｂは管理部、 １２は設定手段、 １３は選択手段、 １３ｂは優先制御部、 ３１はデコーダ、 ３２はマルチプレクサ、 ３３は優先選択回路、 ＩｄはＤＭＡバスインタフェース、 １ｍはメモリバスインタフェース を示す。 本息明刀＆Ｊ里７゛口・、り図 め１ 回 本肥ａＪｌｌ ／）疋Ｊ乞移゛ｊの９１ミンブ日心 図
Claims (1)
- 【特許請求の範囲】 複数のメモリバンクをインタリーブ方式で動作させる記
憶装置（２）と複数の入出力装置（３）との間で、該入
出力装置（３）からのデータ転送要求に基づいてダイレ
クトメモリアクセス方式のデータ転送を制御する制御部
（１０）を有する装置（１）であって、該記憶装置（２
）との間のインタフェース信号に基づいて前記各メモリ
バンクの使用可能状態を管理する手段（１１）と、 複数の該入出力装置（３）についてデータ転送の優先順
位を予め設定する手段（１２）と、 該設定手段（１２）による優先順位及び該管理手段（１
１）によるバンクの使用可能状態に基づいて優先する入
出力装置（３）を選択する手段（１３）とを設け、複数
の該入出力装置（３）から同時にデータ転送要求が発生
したとき、該制御部（１０）は該選択手段（１３）によ
って選択された入出力装置（３）を優先してデータ転送
を行うことを特徴とするデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6782489A JPH02245858A (ja) | 1989-03-20 | 1989-03-20 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6782489A JPH02245858A (ja) | 1989-03-20 | 1989-03-20 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245858A true JPH02245858A (ja) | 1990-10-01 |
Family
ID=13356082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6782489A Pending JPH02245858A (ja) | 1989-03-20 | 1989-03-20 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049708A (ja) * | 1999-01-19 | 2010-03-04 | Arm Ltd | データ処理システムに於けるメモリ制御 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348433A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Precedence control system |
| JPS57211659A (en) * | 1981-06-23 | 1982-12-25 | Fujitsu Ltd | Memory access controller |
-
1989
- 1989-03-20 JP JP6782489A patent/JPH02245858A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348433A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Precedence control system |
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|---|---|---|---|---|
| JP2010049708A (ja) * | 1999-01-19 | 2010-03-04 | Arm Ltd | データ処理システムに於けるメモリ制御 |
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