JP2000195794A

JP2000195794A - 多結晶シリコン膜の作製方法

Info

Publication number: JP2000195794A
Application number: JP10371428A
Authority: JP
Inventors: Tatsuya Ohori; 達也大堀; Kota Yoshikawa; 浩太吉川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-25
Filing date: 1998-12-25
Publication date: 2000-07-14

Abstract

(57)【要約】【課題】オフ電流の小さいＴＦＴの製造に適した多結
晶シリコン膜の作製方法を提供する。【解決手段】基板の表面上に、アモルファス状態のシ
リコン膜を形成する。シリコン膜にＮｉを添加して加熱
し、シリコン膜を結晶化させる。シリコン膜の上にマス
クパターンを形成する。マスクパターンをマスクとし、
シリコン膜に、Ｎｉに対してゲッタリング作用を示す不
純物を添加する。シリコン膜を、該シリコン膜中のＮｉ
が不純物にゲッタリングされる温度まで加熱する。シリ
コン膜をパターニングしてシリコン領域を残す。このシ
リコン領域の外周は、マスクパターンの外周に一致する
か、それよりも内側に位置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多結晶シリコン膜
の作製方法に関し、特にＮｉを触媒としてアモルファス
シリコン膜を多結晶化する多結晶シリコン膜の作製方法
に関する。多結晶シリコン膜は、アクティブマトリクス
型液晶表示装置の薄膜トランジスタ（ＴＦＴ）の活性領
域に適用される。

【０００２】

【従来の技術】活性領域に多結晶シリコンを用いたＴＦ
Ｔは、液晶表示装置の各画素のスイッチングのみなら
ず、その周辺駆動回路にも適用することができる。この
ため、表示部と駆動部とを１枚のガラス基板上に配置す
ることが可能になる。表示部のＴＦＴには、画素電極の
電圧を保持するために、オフ電流の少ない特性が要求さ
れる。

【０００３】オフ電流を少なくするには、良質な多結晶
シリコン膜を形成する必要がある。ところが、液晶表示
装置の基板に用いられているガラスの軟化点が約６００
℃であるため、この温度以上に加熱することはできな
い。ガラスの軟化点以下で、良質の多結晶シリコンを形
成する技術が望まれている。

【０００４】ガラス基板上にアモルファスシリコン膜を
形成し、エキシマレーザを照射してアモルファスシリコ
ンを溶融させ、多結晶化させる技術が知られている。こ
の方法で形成された多結晶シリコン膜を活性領域とする
ＴＦＴの特性は、照射したエキシマレーザのエネルギに
敏感である。従って、エキシマレーザのエネルギ及びそ
の面内分布を厳密に制御する必要があり、量産に適した
方法とはいえない。

【０００５】ガラス基板を、その軟化点よりもやや低い
温度まで加熱し、熱エネルギによってアモルファスシリ
コンを多結晶化することも可能である。しかし、この方
法では、十数時間といった長時間の熱処理が必要となる
ため、量産には適さない。さらに、軟化点に近い高温に
より、ガラス基板が変形する場合もある。

【０００６】特開平６−３３３９５１号公報及び特開平
６−３１８７０１号公報に、アモルファスシリコン中に
１×１０¹⁸ｃｍ^-3程度のニッケルを添加することによ
り、シリコンの多結晶化に必要な温度を下げることがで
きる技術が開示されている。さらに、シリコン中に添加
したニッケルの、素子特性への影響を抑制する技術が、
特開平８−３３０６０２号公報に開示されている。この
技術は、ＴＦＴのソース及びドレイン領域に添加したリ
ンのゲッタリング作用を利用して、チャネル中のニッケ
ル濃度を減少させるというものである。

【０００７】

【発明が解決しようとする課題】本願発明者らの追試実
験によると、特開平８−３３０６０２号公報に記載され
た技術では、オフ電流の十分小さなＴＦＴを得ることが
困難であることがわかった。

【０００８】本発明の目的は、オフ電流の小さいＴＦＴ
の製造に適した多結晶シリコン膜の作製方法を提供する
ことである。

【０００９】

【課題を解決するための手段】本発明の一観点による
と、基板の表面上に、アモルファス状態のシリコン膜を
形成する工程と、前記シリコン膜にＮｉを添加して加熱
し、該シリコン膜を結晶化させる工程と、前記シリコン
膜の上にマスクパターンを形成する工程と、前記マスク
パターンをマスクとし、前記シリコン膜に、Ｎｉに対し
てゲッタリング作用を示す不純物を添加する工程と、前
記シリコン膜を、該シリコン膜中のＮｉが前記不純物に
ゲッタリングされる温度まで加熱する工程と、前記シリ
コン膜をパターニングしてシリコン領域を残す工程であ
って、該シリコン領域の外周が前記マスクパターンの外
周に一致するか、それよりも内側に位置するようにシリ
コン領域を残す工程とを有する多結晶シリコン膜の作製
方法が提供される。

【００１０】Ｎｉを添加して加熱することにより、比較
的低温でシリコンを結晶化することができる。シリコン
膜をパターニングする前にＮｉをゲッタリングするた
め、Ｎｉを吸収する領域がＮｉを除去すべき領域に比べ
て広い。このため、効率的にゲッタリングを行うことが
できる。

【００１１】

【発明の実施の形態】図１は、本発明の実施例による多
結晶シリコン膜の作製方法を用いて製造するＴＦＴの平
面図を示す。ガラス基板の表面上に、多結晶シリコンか
らなる活性領域５０が形成されている。活性領域５０
は、一対の電極取出部５０Ａ、５０Ｂ、及び両者を連結
する連結部５０Ｃを含んで構成される。ゲート電極６０
が、連結部５０Ｃを横切る。

【００１２】次に、図２を参照して、第１の実施例によ
る多結晶シリコン膜の作製方法について説明する。作製
された多結晶シリコン膜は、例えば図１に示すＴＦＴの
活性領域５０に適用される。

【００１３】図２（Ａ）に示すように、ガラス基板１の
表面上に厚さ２００ｎｍのＳｉＯ₂膜２をプラズマ励起
型化学気相成長（ＰＥ−ＣＶＤ）により形成する。Ｓｉ
Ｏ₂膜２の上に、アモルファス状態の厚さ５０ｎｍのシ
リコン膜５０ａをＰＥ−ＣＶＤにより形成する。シリコ
ン膜５０ａの表面上に濃度１０ｐｐｍの酢酸ニッケル水
溶液をスピン塗布する。基板温度５５０℃で４時間の熱
処理を行う。このとき、アモルファス状態のシリコン膜
５０ａ内にＮｉが拡散し、このＮｉが触媒として働き、
シリコンの多結晶化が促進される。

【００１４】結晶化されずアモルファスのまま残された
部分を結晶化するために、ＫｒＦエキシマレーザを照射
する。レーザビームのパルス幅は１０ｎｓであり、エネ
ルギ密度は３３０ｍＪ／ｃｍ²である。

【００１５】多結晶化したシリコン膜５０ａの上に、Ｐ
Ｅ−ＣＶＤにより厚さ１００ｎｍのＳｉＯ₂膜３を形成
する。下地のＳｉＯ₂膜２の成膜温度は３００℃である
が、このＳｉＯ₂膜３の成膜温度は２００℃とする。こ
のような温度条件で成膜を行うと、５０倍希釈フッ酸に
対するＳｉＯ₂膜３のエッチング速度が、ＳｉＯ₂膜２の
エッチング速度の約４倍になる。

【００１６】ＳｉＯ₂膜３の上に、レジストパターン４
を形成する。レジストパターン４は、図１に示す活性領
域５０に整合したパターンを有し、レジストパターン４
の外周が活性領域５０の外周よりもやや外側に位置す
る。レジストパターン４をマスクとしてＳｉＯ₂膜３を
異方性エッチングした後、さらに等方的にエッチングす
る。ＳｉＯ₂膜３の異方性エッチングは、例えばＣＨＦ
₃とＯ₂を用いたＲＩＥにより行い、等方性エッチング
は、例えば濃度５％の弗酸水溶液を用いたウェットエッ
チングにより行うことができる。

【００１７】図２（Ｂ）に示すように、レジストパター
ン４の下にＳｉＯ₂膜３ａが残る。等方性エッチング時
にＳｉＯ₂膜がサイドエッチングされるため、ＳｉＯ₂
膜３ａの端面がレジストパターン４の縁よりも後退す
る。レジストパターン４及びＳｉＯ₂膜３ａをマスクと
し、イオンドーピング法を用いて、シリコン膜５０ａに
リン（Ｐ）を注入する。この注入は、例えば、ドーピン
グガスとして水素で１０％に希釈されたＰＨ₃を用い、
加速電圧が１０ｋＶ、ドーズ量がリンイオン換算で１×
１０¹⁵ｃｍ^-2となる条件で行う。シリコン膜５０ａの、
レジストパターン４の両側の領域に、リン添加領域６が
形成される。

【００１８】注入されたリン原子が横方向に拡散するた
め、リン添加領域６は、レジストパターン４の縁よりも
やや内側まで侵入する。本願発明者らの実験によると、
この侵入の深さは０．１μｍ程度である。ＳｉＯ₂膜３
ａの端面をレジストパターン４の縁から０．１μｍ以上
後退させておくと、リン添加領域６はＳｉＯ₂膜３ａの
縁までは到達しない。

【００１９】図２（Ｃ）に示すように、レジストパター
ン４を除去する。基板温度５５０℃で２時間の熱処理を
行う。リンのゲッタリング作用により、シリコン膜５０
ａ内に分布するＮｉ原子がリン添加領域６内に吸収され
る。ＳｉＯ₂膜３ａをマスクとして、シリコン膜５０ａ
をエッチングする。シリコン膜５０ａのエッチングは、
ＳＦ６とＯ₂とを用いた反応性イオンエッチング（ＲＩ
Ｅ）により行うことができる。

【００２０】その後、ＳｉＯ₂膜３ａを除去する。Ｓｉ
Ｏ₂膜３ａのエッチング速度が下地のＳｉＯ₂膜２のエッ
チング速度の約４倍であるため、下地のＳｉＯ₂膜２の
エッチングの深さを浅くすることができる。この場合に
は、下地のＳｉＯ₂膜２のエッチングの深さが約２０ｎ
ｍになる。

【００２１】図２（Ｄ）に示すように、ＳｉＯ₂膜２の
上に、多結晶シリコンからなる活性領域５０が残る。図
２（Ｂ）において、ＳｉＯ₂膜３ａの端面の、レジスト
パターン４の縁からの後退の深さが、ドープされたリン
原子の横方向の拡散距離よりも長くなるように設定され
ている。このため、図２（Ｃ）に示すリン添加領域６と
ＳｉＯ₂膜３ａとは、相互に離れている。

【００２２】このＳｉＯ₂膜３ａをマスクとしてシリコ
ン膜５０ａをエッチングするため、残った活性領域５０
内には、リン添加領域６が含まれない。活性領域５０内
に分布していたＮｉ原子は、図２（Ｃ）に示すゲッタリ
ング工程でリン添加領域６に吸収されている。このた
め、Ｎｉ濃度の低い良質な多結晶シリコンからなる活性
領域５０を得ることができる。

【００２３】また、図２（Ｃ）のゲッタリング工程時に
は、シリコン膜５０ａがガラス基板１の全領域上に残っ
ている。すなわち、図１に示す活性領域５０の全周囲に
リン添加領域６が配置される。Ｎｉを除去すべき領域の
周囲をリン添加領域６が取り囲み、かつＮｉを除去すべ
き領域の面積に比べてリン添加領域６の面積が大きいた
め、効率的にＮｉをゲッタリングすることができる。

【００２４】また、ゲッタリング時には、ゲート電極が
形成されていない。このため、ゲート電極材料による熱
処理温度の制約を受けることなく、ゲッタリング温度を
設定することができる。

【００２５】次に、図３を参照して、第２の実施例によ
る多結晶シリコン膜の作製方法について説明する。

【００２６】図３（Ａ）に示すように、ガラス基板１の
表面上に、ＳｉＯ₂膜２及びシリコン膜５０ａを形成す
る。ＳｉＯ₂膜２及びシリコン膜５０ａの形成方法は、
図２（Ａ）に示す第１の実施例の場合と同様である。シ
リコン膜５０ａの上に、厚さ５０ｎｍのＳｉＯ₂膜１０
と厚さ２００ｎｍのＳｉＮ膜１１を、ＰＥ−ＣＶＤによ
り形成する。ＳｉＮ膜１１の上にレジストパターン１２
を形成する。ＳｉＯ₂膜１０は、図２（Ａ）に示す第１
の実施例のＳｉＯ₂膜３よりも薄くすることができる。
第１の実施例においてＳｉＯ₂膜３を薄くしすぎると、
図２（Ｂ）に示すイオンドーピングの工程でイオンがＳ
ｉＯ₂膜３ａを突き抜けるおそれがある。このため、Ｓ
ｉＯ₂膜３を比較的厚くする必要がある。

【００２７】レジストパターン１２をマスクとして、Ｓ
ｉＮ膜１１及びＳｉＯ₂膜１０をエッチングする。Ｓｉ
Ｎ膜１１のエッチングは、ＳＦ６とＯ₂を用いたＲＩＥ
により行い、ＳｉＯ₂膜１０のエッチングはＣＨＦ₃と
Ｏ₂を用いたＲＩＥにより行う。ＳｉＮ膜１１とＳｉＯ
₂膜１０のエッチング後、レジストパターン１２を除去
する。

【００２８】図３（Ｂ）に示すように、シリコン膜５０
ａの上に、ＳｉＯ₂膜１０ａとＳｉＮ膜１１ａからなる
積層パターンが残る。ＳｉＮ膜１１ａとＳｉＯ₂膜１０
ａをマスクとして、イオンドーピング法を用いて、シリ
コン膜５０ａにリンイオンを注入する。ドーピングの条
件は、図２（Ｂ）で説明した第１の実施例における注入
条件と同様である。ＳｉＯ₂膜１０ａの両側に、リン添
加領域６が形成される。図２（Ｃ）に示す第１の実施例
のゲッタリング工程と同様の条件で、Ｎｉのゲッタリン
グを行う。

【００２９】図３（Ｃ）に示すように、ＳｉＮ膜１１ａ
をマスクとしてＳｉＯ₂膜１０ａを等方的にエッチング
する。ＳｉＯ₂膜１０ａのエッチングは、例えば濃度５
％の弗酸水溶液に１２秒間浸漬させることにより行う。
この条件で、ＳｉＯ₂膜１０ａが、約０．２μｍサイド
エッチングされる。

【００３０】図３（Ｄ）に示すように、ＳｉＯ₂膜１０
ａをマスクとして、ＳｉＮ膜１１ａとシリコン膜５０ａ
の双方をエッチングする。ＳＦ₆とＯ₂との混合ガスを
用いたＲＩＥにより、この双方を同時にエッチングする
ことができる。ＳｉＯ₂膜１０ａを除去することによ
り、図２（Ｄ）に示す第１の実施例の場合と同様のシリ
コン領域５０を形成することができる。第２の実施例で
は、ＳｉＯ₂膜１０ａが図２（Ｃ）に示す第１の実施例
のＳｉＯ₂膜３ａよりも薄いため、下地のＳｉＯ₂膜２の
エッチング量を小さくすることができる。

【００３１】第２の実施例においては、図３（Ｃ）に示
す工程において、ＳｉＯ₂膜１０ａがサイドエッチング
される。このサイドエッチングにより、リン添加領域６
とＳｉＯ₂膜１０ａとが、ある間隔を隔てて分離され
る。図３（Ｄ）に示す工程において、リン添加領域６か
ら分離されたＳｉＯ₂膜１０ａをマスクとしてシリコン
膜５０ａをエッチングするため、シリコン領域５０内に
は、リン添加領域６が含まれない。また、図３（Ｂ）の
状態で行うゲッタリング工程時に、ゲッタリングすべき
領域をリン添加領域６が取り囲むため、第１の実施例の
場合と同様に、効率的にＮｉのゲッタリングを行うこと
ができる。

【００３２】なお、第１の実施例の場合には、図２
（Ｂ）に示すリンイオンの注入時に、マスクとなるレジ
ストパターン４の端部がシリコン膜５０ａの表面から浮
いている。これに対し、第２の実施例の場合には、図３
（Ｂ）に示すリンイオンの注入時に、マスクすべき全領
域にＳｉＯ₂膜１０ａが密着している。このため、リン
添加領域６の端部の位置をより厳密に制御することがで
きる。

【００３３】次に、図４を参照して、第３の実施例によ
る多結晶シリコン膜の作製方法について説明する。

【００３４】図４（Ａ）に示すように、ガラス基板１の
表面上に、ＳｉＯ₂膜２及びシリコン膜５０ａを形成す
る。ＳｉＯ₂膜２及びシリコン膜５０ａの形成方法は、
図２（Ａ）に示す第１の実施例の場合と同様である。シ
リコン膜５０ａの上に、厚さ１００ｎｍのＳｉＯ₂膜２
０を、ＰＥ−ＣＶＤにより形成する。ＳｉＯ₂膜２０の
上に、レジストパターン２１を形成する。レジストパタ
ーン２１をマスクとしてＳｉＯ₂膜２０をエッチングす
る。ＳｉＯ₂膜２０のエッチングは、例えばＣＨＦ₃と
Ｏ₂を用いたＲＩＥにより行う。

【００３５】図４（Ｂ）に示すように、レジストパター
ン２１の下にＳｉＯ₂膜２０ａが残る。レジストパター
ン２１及びＳｉＯ₂膜２０ａをマスクとして、シリコン
膜５０ａにリンイオンを注入する。注入方法及び条件
は、第１の実施例の図２（Ｂ）の工程で行うリンイオン
の注入と同様である。ＳｉＯ₂膜２０ａの両側に、リン
添加領域６が形成される。

【００３６】図４（Ｃ）に示すように、レジストパター
ン２１を除去した後、基板温度５５０℃で２時間のゲッ
タリング処理を行う。このとき、第１の実施例の図２
（Ｃ）の場合と同様に、ゲッタリングすべき領域がリン
添加領域６で囲まれているため、効率的にＮｉのゲッタ
リングを行うことができる。ＳｉＯ₂膜２０ａをマスク
としてシリコン膜５０ａをエッチングする。このエッチ
ングは、ＳｉＯ₂膜２０ａも、その外周近傍部分がエッ
チングされる条件で行う。例えば、ＣＦ₄とＯ₂との流
量比を５０：３３、圧力を４Ｐａ、印加高周波電力を１
ｋＷとしたＲＩＥにより、このようなエッチングを行う
ことができる。

【００３７】図４（Ｄ）は、シリコン膜５０ａをエッチ
ングした後の状態を示す。ＳｉＯ₂膜２０ａの下に、多
結晶シリコンからなる活性領域５０が残っている。Ｓｉ
Ｏ₂膜２０ａの外周近傍部分がエッチングされるため、
ＳｉＯ₂膜２０ａと活性領域５０との積層からなり、側
面が傾斜したメサ状の積層構造体５１が残る。すなわ
ち、活性領域５０の側面は、図４（Ｃ）に示すＳｉＯ₂
膜２０ａの端面よりも内側に位置することになる。この
ため、活性領域５０内に図４（Ｃ）に示すリン添加領域
６が含まれないような構成とすることができる。

【００３８】次に、図５を参照して、上記第１〜第３の
実施例で作製した活性領域５０を使用したＴＦＴの製造
方法を説明する。

【００３９】図５（Ａ）に示すように、ガラス基板１の
表面上にＳｉＯ₂膜２が形成されている。ＳｉＯ₂膜２
の上に、多結晶シリコンからなる活性領域５０が形成さ
れている。活性領域５０は、上記第１〜第３の実施例の
いずれかの方法で形成される。活性領域５０を覆うよう
に、ＳｉＯ₂膜２の上にＳｉＯ₂からなる厚さ１２０ｎ
ｍのゲート絶縁膜２３を形成する。ゲート絶縁膜２３の
形成は、ＳｉＨ₄とＮ ₂Ｏを用いたＰＥ−ＣＶＤにより
行う。

【００４０】ゲート絶縁膜２３の表面のうち、活性領域
５０の上方の一部の領域上に、ＡｌＳｉ合金からなる厚
さ３００ｎｍのゲート電極２５を形成する。ゲート電極
２５のＳｉ濃度は０．２重量％である。ＡｌＳｉ合金膜
の堆積は、スパッタリングにより行い、ＡｌＳｉ合金膜
のエッチングは、リン酸系のエッチャントを用いて行
う。

【００４１】図５（Ｂ）に示すように、ゲート絶縁膜２
３をパターニングし、ゲート絶縁膜２３ａを残す。ゲー
ト絶縁膜２３のエッチングは、ＣＨＦ₃とＯ₂との混合
ガスを用いたＲＩＥにより行う。ゲート絶縁膜２３ａ
は、ゲート電極２５の両側に約１μｍ程度張り出してい
る。ゲート絶縁膜２３ａの両側には、活性領域５０が張
り出している。

【００４２】本実施例では、ゲート電極２５とゲート絶
縁膜２３ａとの位置合わせを、通常のフォトリソグラフ
ィ技術を用いて行うが、自己整合的に両者の位置合わせ
を行ってもよい。例えば、特開平８−３３２６０２号公
報に開示されているＡｌゲート電極の陽極酸化を利用し
て、ゲート絶縁膜２３ａの張り出し部分を自己整合的に
形成することができる。

【００４３】イオンドーピング法により、活性領域５０
のうちゲート絶縁膜２３ａの両側に張り出した部分にリ
ンイオンを注入する。リンイオンの注入は、ドーピング
ガスとしてＨ₂で１０％に希釈されたＰＨ₃を用い、加速
電圧が１０ｋＶ、ドーズ量がリンイオン換算で１×１０
¹⁵ｃｍ^-2となる条件で行う。この条件では、ゲート絶縁
膜２３ａに覆われている部分には、リンイオンが注入さ
れない。

【００４４】図５（Ｃ）に示すように、イオンドーピン
グ法により２回目のリンイオンの注入を行う。このとき
の加速電圧は７０ｋＶ、ドーズ量は２×１０¹⁴ｃｍ^-2と
する。この条件では、ゲート絶縁膜２３ａのうちゲート
電極２５の両側に張り出した部分の下方までリンイオン
が到達する。エキシマレーザアニールを行い、注入され
たＰを活性化する。照射レーザビームのパルス幅は２０
ｎｓ、そのエネルギ密度は２３０ｍＪ／ｃｍ²である。

【００４５】ゲート絶縁膜２３ａのうちゲート電極２５
の両側に張り出した部分の下方に、ソース低濃度領域２
６Ｓ及びドレイン低濃度領域２６Ｄが形成される。活性
領域５０の、ゲート絶縁膜２３ａの両側に張り出した領
域に、ソース高濃度領域２４Ｓ及びドレイン高濃度領域
２４Ｄが形成される。このようにして、ＬＤＤ構造を有
するＴＦＴが形成される。

【００４６】次に、図６及び図７を参照して、上記実施
例による方法で作製した多結晶シリコン膜を活性領域と
するＴＦＴのオフ電流特性について説明する。

【００４７】図６（Ａ）は、上記第２の実施例による方
法で作製した多結晶シリコン膜を活性領域とする複数の
ＴＦＴのオフ電流の分布を示す。すなわち、Ｎｉのゲッ
タリングを、基板温度５５０℃で２時間行った場合であ
る。横軸はオフ電流を単位Ａで表し、縦軸は、横軸の該
当範囲内のオフ電流を有するＴＦＴの個数を表す。な
お、ソース／ドレイン間電圧Ｖ_dcを１０Ｖ、ゲート電圧
Ｖ_gsを−１０Ｖとした場合の電流をオフ電流をした。

【００４８】比較のために、図６（Ｂ）に、ゲッタリン
グ温度を５５０℃、ゲッタリング時間を４時間とした場
合、図６（Ｃ）に、ゲッタリング温度を６００℃、ゲッ
タリング時間を１２時間とした場合、図７（Ｄ）に、ゲ
ッタリングを行わなかった場合、図７（Ｅ）に、ゲッタ
リング温度を４５０℃、ゲッタリング時間を３時間とし
た場合のオフ電流のばらつきを示す。

【００４９】図６（Ａ）と図７（Ｄ）とを比較すると、
ゲッタリングを行うことによりオフ電流が低減している
ことがわかる。なお、図６（Ａ）に、１×１０^-9Ａ以上
のオフ電流を示した試料がみられるが、これは、ゲッタ
リングとは無関係の他の要因によるオフ電流不良と思わ
れる。

【００５０】図７（Ｅ）に示すように、ゲッタリング温
度を４５０℃とした場合には、１×１０^-11Ａ以上のオ
フ電流を示す試料が散見される。この結果から、ゲッタ
リング温度が４５０℃では、十分なゲッタリングの効果
を得られないことがわかる。

【００５１】図６（Ｂ）及び図６（Ｃ）を図６（Ａ）と
比較すると、ゲッタリング時間を２時間以上、あるいは
ゲッタリング温度を５５０℃以上としても、ゲッタリン
グの効果に大きな差がないことがわかる。このことか
ら、ゲッタリング温度の好適な範囲は５５０℃以上、ゲ
ッタリング時間の好適な範囲は２時間以上であると考え
られる。

【００５２】図８は、図５（Ｃ）に示すＴＦＴを適用し
たアクティブマトリクス型液晶表示装置の断面図を示
す。ガラス基板１の上に形成されたＴＦＴを覆うよう
に、ＳｉＯ₂膜２の上に、厚さ４００ｎｍのＳｉＯ₂膜
３０が形成されている。ＳｉＯ₂膜３０は、例えばＰＥ
−ＣＶＤにより形成される。ＳｉＯ₂膜３０の、ドレイ
ン高濃度領域２４Ｄ及びソース高濃度領域２４Ｓに対応
する位置に、それぞれコンタクトホール３１及び３２が
形成されている。コンタクトホール３１及び３２の形成
は、例えばＣＨＦ₃とＯ₂との混合ガスを用いたＲＩＥ
により行う。

【００５３】ＳｉＯ₂膜３０の表面上に、ドレインバス
ライン３３が形成されている。ドレインバスライン３３
は、コンタクトホール３１内を経由してドレイン高濃度
領域２４Ｄに接続されている。ドレインバスライン３３
は、厚さ５０ｎｍのＴｉ膜と厚さ２００ｎｍのＡｌＳｉ
合金膜との２層構造を有する。

【００５４】ＳｉＯ₂膜３０の表面上の、コンタクトホ
ール３２に対応する位置に、接続電極３４が形成されて
いる。接続電極３４は、ソース高濃度領域２４Ｓに接続
されている。

【００５５】ＳｉＯ₂膜３０の上に、ドレインバスライ
ン３３及び接続電極３４を覆うように、ＳｉＮ膜３５が
形成されている。ＳｉＮ膜３５の表面上に、インジウム
錫オキサイド（ＩＴＯ）からなる画素電極３６が形成さ
れている。画素電極３６は、ＳｉＮ膜３５に形成された
コンタクトホールを介して接続電極３４に接続されてい
る。ＳｉＮ膜３５の上に、画素電極３６を覆うように配
向膜３７が形成されている。

【００５６】ガラス基板１に対向するように、対向基板
４０が配置されている。対向基板４０の対向面上に、Ｉ
ＴＯからなる共通電極４１が形成されている。共通電極
４１の表面の所定の遮光すべき領域上に、遮光膜４２が
形成されている。共通電極４１の表面上に、遮光膜４２
を覆うように配向膜４３が形成されている。２枚の配向
膜３７及び４３の間に、液晶材料４５が充填されてい
る。

【００５７】実施例１〜３による多結晶シリコン膜を活
性領域５０とするＴＦＴを用いると、オフ電流の増加を
抑制することができる。このため、画素電極３６に印加
された電圧を長時間維持することが可能になる。

【００５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
多結晶化されたシリコン膜をパターニングする前に、Ｎ
ｉのゲッタリングを行う。Ｎｉを除去すべき領域に比べ
て、Ｎｉを吸収する領域が広く、かつＮｉを吸収する領
域が、Ｎｉを除去すべき領域の周囲を取り囲んでいるた
め、効率的にゲッタリングを行うことができる。

【図面の簡単な説明】

【図１】ＴＦＴの平面図である。

【図２】第１の実施例による多結晶シリコンからなる活
性領域を作製する方法を説明するための基板の断面図で
ある。

【図３】第２の実施例による多結晶シリコンからなる活
性領域を作製する方法を説明するための基板の断面図で
ある。

【図４】第３の実施例による多結晶シリコンからなる活
性領域を作製する方法を説明するための基板の断面図で
ある。

【図５】実施例による多結晶シリコンを活性領域とする
ＴＦＴの製造方法を説明するための断面図である。

【図６】実施例による多結晶シリコンを活性領域とする
ＴＦＴのオフ電流のばらつきを示すグラフである。

【図７】比較例による多結晶シリコンを活性領域とする
ＴＦＴのオフ電流のばらつきを示すグラフである。

【図８】実施例による多結晶シリコンを活性領域とする
ＴＦＴを用いた液晶表示装置の断面図である。

【符号の説明】

１ガラス基板２、３、１０、２０、３０ＳｉＯ₂膜４、１２、２１レジストパターン６リン添加領域１１、３５ＳｉＮ膜２３ゲート絶縁膜２４Ｓソース高濃度領域２４Ｄドレイン高濃度領域２５、６０ゲート電極２６Ｓソース低濃度領域２６Ｄドレイン低濃度領域３１、３２コンタクトホール３３ドレインバスライン３４接続電極３６画素電極３７、４３配向膜４０対向基板４１共通電極４２遮光膜４５液晶材料５０活性領域５０ａシリコン膜５１メサ状積層構造体

フロントページの続きＦターム(参考） 5F004 BA04 BC06 DA16 DA18 DA26 DB02 DB03 5F052 AA02 BB07 DA02 DB03 FA01 JA01 5F110 AA06 BB01 CC02 DD02 DD13 EE06 EE23 EE34 EE44 FF02 FF30 GG02 GG13 GG25 GG33 GG41 GG45 GG52 GG58 HJ01 HJ13 HJ23 HL04 HL06 HL07 HM15 NN03 NN23 NN24 NN35 NN41 NN72 PP03 PP10 QQ11 QQ28

Claims

【特許請求の範囲】

【請求項１】基板の表面上に、アモルファス状態のシ
リコン膜を形成する工程と、前記シリコン膜にＮｉを添加して加熱し、該シリコン膜
を結晶化させる工程と、前記シリコン膜の上にマスクパターンを形成する工程
と、前記マスクパターンをマスクとし、前記シリコン膜に、
Ｎｉに対してゲッタリング作用を示す不純物を添加する
工程と、前記シリコン膜を、該シリコン膜中のＮｉが前記不純物
にゲッタリングされる温度まで加熱する工程と、前記シリコン膜をパターニングしてシリコン領域を残す
工程であって、該シリコン領域の外周が前記マスクパタ
ーンの外周に一致するか、それよりも内側に位置するよ
うにシリコン領域を残す工程とを有する多結晶シリコン
膜の作製方法。
【請求項２】前記マスクパターンが、離散的に配置さ
れた複数の孤立パターンを含む請求項１に記載の多結晶
シリコン膜の作製方法。
【請求項３】前記マスクパターンを形成する工程が、前記シリコン膜の上に、該シリコン膜とはエッチング耐
性の異なる材料からなる第１の膜を形成する工程と、前記第１の膜の上に、該第１の膜とはエッチング耐性の
異なる材料からなる第２の膜を形成する工程と、前記第２の膜をパターニングする工程と、パターニングされた前記第２の膜をマスクとして前記第
１の膜を選択的にエッチングするとともに、該第１の膜
を該第２の膜の縁よりも内側までサイドエッチングする
工程とを含み、前記不純物を添加する工程が、パターニングされた前記
第２の膜をマスクとして前記不純物を注入する工程を含
み、前記シリコン領域を残す工程が、パターニングされた前
記第１の膜をマスクとして前記シリコン膜をエッチング
する工程を含む請求項１または２に記載の多結晶シリコ
ン膜の作製方法。
【請求項４】前記マスクパターンが、前記シリコン膜
とはエッチング耐性の異なる第１の膜と、前記シリコン
膜及び前記第１の膜のいずれともエッチング耐性の異な
る第２の膜とが、この順番に積層されたマスクパターン
であり、前記シリコン領域を残す工程が、前記第２の膜をマスクとして、前記第１の膜を、その端
面からサイドエッチングする工程と、サイドエッチングされた前記第１の膜をマスクとして、
前記シリコン膜をエッチングする工程とを含む請求項１
または２に記載の多結晶シリコン膜の作製方法。
【請求項５】前記シリコン領域を残す工程が、前記マ
スクパターンをマスクとし、該マスクパターンもその外
周近傍部分がエッチングされ、前記シリコン膜と前記マ
スクパターンとを含む積層構造を有し、かつ側面が傾斜
したメサ状部分が残る条件でエッチングする工程を含む
請求項１または２に記載の多結晶シリコン膜の作製方
法。
【請求項６】さらに、前記シリコン領域を覆うゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上に、基板法線方向から見たとき、
前記シリコン領域の内部を通過するパターンを有するゲ
ート電極を形成する工程と、前記シリコン領域のうち前記ゲート電極の両側の領域
に、シリコンに導電性を付与する不純物を添加する工程
とを含む請求項１〜５のいずれかに記載の多結晶シリコ
ン膜の作製方法。