JP2000196095A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【課題】 オフ電流が小さく、比較的高いキャリア移動
度を有するＴＦＴを提供する。 【解決手段】 基板の主表面の一部の領域上に多結晶
シリコン膜が形成されている。多結晶シリコン膜に、そ
の面内の第１の方向に沿ってドレイン高濃度領域、ドレ
イン低濃度領域、チャネル領域、ソース低濃度領域、及
びソース高濃度領域がこの順番に画定されている。この
多結晶シリコン膜中にニッケルが添加されている。ドレ
イン低濃度領域及びソース低濃度領域のニッケル濃度
が、前記チャネル領域、ドレイン高濃度領域、及びソー
ス高濃度領域のそれよりも低い。多結晶シリコン膜の前
記チャネル領域上にゲート絶縁膜が形成されている。ゲ
ート絶縁膜の上にゲート電極が形成されている。
度を有するＴＦＴを提供する。 【解決手段】 基板の主表面の一部の領域上に多結晶
シリコン膜が形成されている。多結晶シリコン膜に、そ
の面内の第１の方向に沿ってドレイン高濃度領域、ドレ
イン低濃度領域、チャネル領域、ソース低濃度領域、及
びソース高濃度領域がこの順番に画定されている。この
多結晶シリコン膜中にニッケルが添加されている。ドレ
イン低濃度領域及びソース低濃度領域のニッケル濃度
が、前記チャネル領域、ドレイン高濃度領域、及びソー
ス高濃度領域のそれよりも低い。多結晶シリコン膜の前
記チャネル領域上にゲート絶縁膜が形成されている。ゲ
ート絶縁膜の上にゲート電極が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）及びその製造方法に関し、特に活性領域に多
結晶シリコンを用いた薄膜トランジスタ及びその製造方
法に関する。
（ＴＦＴ）及びその製造方法に関し、特に活性領域に多
結晶シリコンを用いた薄膜トランジスタ及びその製造方
法に関する。
【０００２】
【従来の技術】活性領域に多結晶シリコンを用いたＴＦ
Ｔは、液晶表示装置の各画素のスイッチングのみなら
ず、その周辺駆動回路にも適用することができる。この
ため、表示部と駆動部とを１枚のガラス基板上に配置す
ることが可能になる。ＴＦＴを周辺駆動回路に適用する
には、比較的高いキャリア移動度が要求される。また、
表示部のＴＦＴには、画素電極の電圧を保持するため
に、オフ電流の低減が要求される。
Ｔは、液晶表示装置の各画素のスイッチングのみなら
ず、その周辺駆動回路にも適用することができる。この
ため、表示部と駆動部とを１枚のガラス基板上に配置す
ることが可能になる。ＴＦＴを周辺駆動回路に適用する
には、比較的高いキャリア移動度が要求される。また、
表示部のＴＦＴには、画素電極の電圧を保持するため
に、オフ電流の低減が要求される。
【０００３】ＴＦＴのソース／ドレイン領域を、低濃度
ドレイン（ＬＤＤ）構造とすることにより、オフ電流を
低減することができる。
ドレイン（ＬＤＤ）構造とすることにより、オフ電流を
低減することができる。
【０００４】キャリア移動度を向上させるためには、良
質な多結晶シリコン膜を形成する必要がある。ところ
が、液晶表示装置の基板に用いられているガラスの軟化
点が約６００℃であるため、この温度以上に加熱するこ
とはできない。ガラスの軟化点以下で、良質の多結晶シ
リコンを形成する技術が望まれている。
質な多結晶シリコン膜を形成する必要がある。ところ
が、液晶表示装置の基板に用いられているガラスの軟化
点が約６００℃であるため、この温度以上に加熱するこ
とはできない。ガラスの軟化点以下で、良質の多結晶シ
リコンを形成する技術が望まれている。
【０００５】ガラス基板上にアモルファスシリコン膜を
形成し、エキシマレーザを照射してアモルファスシリコ
ンを溶融させ、多結晶化させる技術が知られている。こ
の方法で形成された多結晶シリコン膜に形成したＴＦＴ
の特性は、照射したエキシマレーザのエネルギに敏感で
ある。従って、エキシマレーザのエネルギ及びその面内
分布を厳密に制御する必要があり、量産に適した方法と
はいえない。
形成し、エキシマレーザを照射してアモルファスシリコ
ンを溶融させ、多結晶化させる技術が知られている。こ
の方法で形成された多結晶シリコン膜に形成したＴＦＴ
の特性は、照射したエキシマレーザのエネルギに敏感で
ある。従って、エキシマレーザのエネルギ及びその面内
分布を厳密に制御する必要があり、量産に適した方法と
はいえない。
【０００６】ガラス基板を、その軟化点よりもやや低い
温度まで加熱し、熱エネルギによってアモルファスシリ
コンを多結晶化することも可能である。しかし、この方
法では、十数時間といった長時間の熱処理が必要となる
ため、量産には適さない。さらに、軟化点に近い高温に
より、ガラス基板が変形する場合もある。
温度まで加熱し、熱エネルギによってアモルファスシリ
コンを多結晶化することも可能である。しかし、この方
法では、十数時間といった長時間の熱処理が必要となる
ため、量産には適さない。さらに、軟化点に近い高温に
より、ガラス基板が変形する場合もある。
【０００７】特開平６−３３３９５１号公報及び特開平
６−３１８７０１号公報に、アモルファスシリコン中
に、１×１０18ｃｍ-3程度のニッケルを添加することに
より、シリコンの多結晶化に必要な温度を下げることが
できる技術が開示されている。さらに、シリコン中に添
加したニッケルの、素子特性への影響を抑制する技術
が、特開平８−３３０６０２号公報に開示されている。
この技術は、ＴＦＴのソース及びドレイン領域に添加し
たリンのゲッタリング作用を利用して、チャネル中のニ
ッケル濃度を減少させるというものである。
６−３１８７０１号公報に、アモルファスシリコン中
に、１×１０18ｃｍ-3程度のニッケルを添加することに
より、シリコンの多結晶化に必要な温度を下げることが
できる技術が開示されている。さらに、シリコン中に添
加したニッケルの、素子特性への影響を抑制する技術
が、特開平８−３３０６０２号公報に開示されている。
この技術は、ＴＦＴのソース及びドレイン領域に添加し
たリンのゲッタリング作用を利用して、チャネル中のニ
ッケル濃度を減少させるというものである。
【０００８】
【発明が解決しようとする課題】本願発明者らの追試実
験によると、特開平８−３３０６０２号公報に記載され
た技術では、オフ電流の十分小さなＴＦＴを得ることが
困難であることがわかった。さらに、ゲッタリング時の
高温により、Ａｌ等のゲート電極にヒロック等が発生し
得ることがわかった。
験によると、特開平８−３３０６０２号公報に記載され
た技術では、オフ電流の十分小さなＴＦＴを得ることが
困難であることがわかった。さらに、ゲッタリング時の
高温により、Ａｌ等のゲート電極にヒロック等が発生し
得ることがわかった。
【０００９】本発明の目的は、オフ電流が小さく、比較
的高いキャリア移動度を有するＴＦＴ及びその製造方法
を提供することである。
的高いキャリア移動度を有するＴＦＴ及びその製造方法
を提供することである。
【００１０】本発明の他の目的は、ゲッタリングの高温
処理を経ても、ヒロック等の発生しにくいゲート電極を
有するＴＦＴを提供することである。
処理を経ても、ヒロック等の発生しにくいゲート電極を
有するＴＦＴを提供することである。
【００１１】
【課題を解決するための手段】本発明の一観点による
と、主表面を有する基板と、前記基板の主表面の一部の
領域上に形成された多結晶シリコン膜であって、該多結
晶シリコン膜に、その面内の第１の方向に沿ってドレイ
ン高濃度領域、ドレイン低濃度領域、チャネル領域、ソ
ース低濃度領域、及びソース高濃度領域がこの順番に画
定され、該多結晶シリコン膜中にニッケルが添加され、
該ドレイン高濃度領域、ドレイン低濃度領域、ソース低
濃度領域、及びソース高濃度領域に、導電性を付与する
不純物が添加され、前記ドレイン低濃度領域の前記不純
物の濃度が、前記ドレイン高濃度領域のそれよりも低
く、前記ソース低濃度領域の前記不純物の濃度が、前記
ソース高濃度領域のそれよりも低く、前記ドレイン低濃
度領域及びソース低濃度領域のニッケル濃度が、前記チ
ャネル領域、ドレイン高濃度領域、及びソース高濃度領
域のそれよりも低い前記多結晶シリコン膜と、前記多結
晶シリコン膜の前記チャネル領域上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電
極とを有する薄膜トランジスタが提供される。
と、主表面を有する基板と、前記基板の主表面の一部の
領域上に形成された多結晶シリコン膜であって、該多結
晶シリコン膜に、その面内の第１の方向に沿ってドレイ
ン高濃度領域、ドレイン低濃度領域、チャネル領域、ソ
ース低濃度領域、及びソース高濃度領域がこの順番に画
定され、該多結晶シリコン膜中にニッケルが添加され、
該ドレイン高濃度領域、ドレイン低濃度領域、ソース低
濃度領域、及びソース高濃度領域に、導電性を付与する
不純物が添加され、前記ドレイン低濃度領域の前記不純
物の濃度が、前記ドレイン高濃度領域のそれよりも低
く、前記ソース低濃度領域の前記不純物の濃度が、前記
ソース高濃度領域のそれよりも低く、前記ドレイン低濃
度領域及びソース低濃度領域のニッケル濃度が、前記チ
ャネル領域、ドレイン高濃度領域、及びソース高濃度領
域のそれよりも低い前記多結晶シリコン膜と、前記多結
晶シリコン膜の前記チャネル領域上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電
極とを有する薄膜トランジスタが提供される。
【００１２】ソース低濃度領域及びドレイン低濃度領域
内のニッケル濃度が低いため、多結晶シリコン膜中のニ
ッケルに起因するオフ電流の増加を抑制することができ
る。
内のニッケル濃度が低いため、多結晶シリコン膜中のニ
ッケルに起因するオフ電流の増加を抑制することができ
る。
【００１３】本発明の他の観点によると、主表面を有す
る基板と、前記基板の主表面の一部の領域上に形成され
た多結晶シリコン膜であって、該多結晶シリコン膜に、
その面内の第１の方向に沿ってドレイン高濃度領域、ド
レイン低濃度領域、チャネル領域、ソース低濃度領域、
及びソース高濃度領域がこの順番に画定され、該多結晶
シリコン膜中にニッケルシリサイドの結晶粒が分布し、
該ドレイン高濃度領域、ドレイン低濃度領域、ソース低
濃度領域、及びソース高濃度領域に、導電性を付与する
不純物が添加され、前記ドレイン低濃度領域の前記不純
物の濃度が、前記ドレイン高濃度領域のそれよりも低
く、前記ソース低濃度領域の前記不純物の濃度が、前記
ソース高濃度領域のそれよりも低く、前記ドレイン低濃
度領域及びソース低濃度領域内にはニッケルシリサイド
結晶粒が分布していないか、または前記ドレイン低濃度
領域及びソース低濃度領域内のニッケルシリサイド結晶
粒の分布密度が、前記チャネル領域、ドレイン高濃度領
域、及びソース高濃度領域内のそれよりも低い前記多結
晶シリコン膜と、前記多結晶シリコン膜の前記チャネル
領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
の上に形成されたゲート電極とを有する薄膜トランジス
タが提供される。
る基板と、前記基板の主表面の一部の領域上に形成され
た多結晶シリコン膜であって、該多結晶シリコン膜に、
その面内の第１の方向に沿ってドレイン高濃度領域、ド
レイン低濃度領域、チャネル領域、ソース低濃度領域、
及びソース高濃度領域がこの順番に画定され、該多結晶
シリコン膜中にニッケルシリサイドの結晶粒が分布し、
該ドレイン高濃度領域、ドレイン低濃度領域、ソース低
濃度領域、及びソース高濃度領域に、導電性を付与する
不純物が添加され、前記ドレイン低濃度領域の前記不純
物の濃度が、前記ドレイン高濃度領域のそれよりも低
く、前記ソース低濃度領域の前記不純物の濃度が、前記
ソース高濃度領域のそれよりも低く、前記ドレイン低濃
度領域及びソース低濃度領域内にはニッケルシリサイド
結晶粒が分布していないか、または前記ドレイン低濃度
領域及びソース低濃度領域内のニッケルシリサイド結晶
粒の分布密度が、前記チャネル領域、ドレイン高濃度領
域、及びソース高濃度領域内のそれよりも低い前記多結
晶シリコン膜と、前記多結晶シリコン膜の前記チャネル
領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
の上に形成されたゲート電極とを有する薄膜トランジス
タが提供される。
【００１４】ソース低濃度領域及びドレイン低濃度領域
内のニッケルシリサイドの分布密度が低いため、多結晶
シリコン膜中のニッケルシリサイドに起因するオフ電流
の増加を抑制することができる。
内のニッケルシリサイドの分布密度が低いため、多結晶
シリコン膜中のニッケルシリサイドに起因するオフ電流
の増加を抑制することができる。
【００１５】本発明の他の観点によると、主表面を有す
る基板と、前記基板の主表面の一部の領域上に形成され
た多結晶シリコン膜であって、該多結晶シリコン膜に、
その面内の第１の方向に沿ってドレイン高濃度領域、ド
レイン低濃度領域、チャネル領域、ソース低濃度領域、
及びソース高濃度領域がこの順番に画定され、該多結晶
シリコン膜中にニッケルが分布し、該ドレイン高濃度領
域、ドレイン低濃度領域、ソース低濃度領域、及びソー
ス高濃度領域に、導電性を付与する不純物が添加され、
該多結晶シリコン膜中にニッケルシリサイドの結晶粒が
分布していないか、またはニッケルシリサイドの結晶粒
の分布密度が１０×１０μｍ2 内に１個以下である前記
多結晶シリコン膜と、前記多結晶シリコン膜の前記チャ
ネル領域上に形成されたゲート絶縁膜と、前記ゲート絶
縁膜の上に形成されたゲート電極とを有する薄膜トラン
ジスタが提供される。
る基板と、前記基板の主表面の一部の領域上に形成され
た多結晶シリコン膜であって、該多結晶シリコン膜に、
その面内の第１の方向に沿ってドレイン高濃度領域、ド
レイン低濃度領域、チャネル領域、ソース低濃度領域、
及びソース高濃度領域がこの順番に画定され、該多結晶
シリコン膜中にニッケルが分布し、該ドレイン高濃度領
域、ドレイン低濃度領域、ソース低濃度領域、及びソー
ス高濃度領域に、導電性を付与する不純物が添加され、
該多結晶シリコン膜中にニッケルシリサイドの結晶粒が
分布していないか、またはニッケルシリサイドの結晶粒
の分布密度が１０×１０μｍ2 内に１個以下である前記
多結晶シリコン膜と、前記多結晶シリコン膜の前記チャ
ネル領域上に形成されたゲート絶縁膜と、前記ゲート絶
縁膜の上に形成されたゲート電極とを有する薄膜トラン
ジスタが提供される。
【００１６】多結晶シリコン膜中にニッケルシリサイド
の結晶粒が分布していないか、またはニッケルシリサイ
ドの結晶粒の分布密度が１０×１０μｍ2 内に１個以下
であるため、ニッケルシリサイドに起因するオフ電流の
増加を抑制することができる。
の結晶粒が分布していないか、またはニッケルシリサイ
ドの結晶粒の分布密度が１０×１０μｍ2 内に１個以下
であるため、ニッケルシリサイドに起因するオフ電流の
増加を抑制することができる。
【００１７】本発明の他の観点によると、面内の第１の
方向に沿ってドレイン領域、チャネル領域、及びソース
領域がこの順番に画定され、膜内にニッケルが分布し、
該ドレイン領域及びソース領域に、導電性を付与する不
純物が添加されている多結晶シリコン膜と、前記チャネ
ル領域において、前記多結晶シリコン膜の表面に接する
ように配置されたゲート絶縁膜と、前記ゲート絶縁膜
の、前記多結晶シリコン膜とは反対側の表面上に配置さ
れ、高融点金属のシリサイドからなるゲート電極とを有
する薄膜トランジスタが提供される。
方向に沿ってドレイン領域、チャネル領域、及びソース
領域がこの順番に画定され、膜内にニッケルが分布し、
該ドレイン領域及びソース領域に、導電性を付与する不
純物が添加されている多結晶シリコン膜と、前記チャネ
ル領域において、前記多結晶シリコン膜の表面に接する
ように配置されたゲート絶縁膜と、前記ゲート絶縁膜
の、前記多結晶シリコン膜とは反対側の表面上に配置さ
れ、高融点金属のシリサイドからなるゲート電極とを有
する薄膜トランジスタが提供される。
【００１８】ゲート電極を高融点金属のシリサイドで形
成しているため、ニッケルをゲッタリングするための高
温熱処理によるヒロックの発生を防止することができ
る。
成しているため、ニッケルをゲッタリングするための高
温熱処理によるヒロックの発生を防止することができ
る。
【００１９】本発明の他の観点によると、面内の第１の
方向に沿ってドレイン領域、チャネル領域、及びソース
領域がこの順番に画定され、膜内にニッケルが分布し、
該ドレイン領域及びソース領域に、導電性を付与する不
純物が添加されている多結晶シリコン膜と、前記チャネ
ル領域において、前記多結晶シリコン膜の表面に接する
ように配置されたゲート絶縁膜と、前記ゲート絶縁膜
の、前記多結晶シリコン膜とは反対側の表面上に配置さ
れ、積層構造を有し、前記ゲート絶縁膜に接する層が、
高融点金属のシリサイドまたは貴金属からなる第１の層
であり、前記ゲート絶縁膜に対して該第１の層よりも遠
い位置に、アルミニウムと高融点金属との合金または高
融点金属からなる第２の層を含むゲート電極とを有する
薄膜トランジスタが提供される。
方向に沿ってドレイン領域、チャネル領域、及びソース
領域がこの順番に画定され、膜内にニッケルが分布し、
該ドレイン領域及びソース領域に、導電性を付与する不
純物が添加されている多結晶シリコン膜と、前記チャネ
ル領域において、前記多結晶シリコン膜の表面に接する
ように配置されたゲート絶縁膜と、前記ゲート絶縁膜
の、前記多結晶シリコン膜とは反対側の表面上に配置さ
れ、積層構造を有し、前記ゲート絶縁膜に接する層が、
高融点金属のシリサイドまたは貴金属からなる第１の層
であり、前記ゲート絶縁膜に対して該第１の層よりも遠
い位置に、アルミニウムと高融点金属との合金または高
融点金属からなる第２の層を含むゲート電極とを有する
薄膜トランジスタが提供される。
【００２０】高融点金属のシリサイドまたは貴金属から
なる第１の層が、ゲート電極とゲート絶縁膜との反応を
防止する。アルミニウムと高融点金属との合金または高
融点金属からなる第２の層が、ニッケルをゲッタリング
するための高温熱処理によるヒロックの発生を防止す
る。
なる第１の層が、ゲート電極とゲート絶縁膜との反応を
防止する。アルミニウムと高融点金属との合金または高
融点金属からなる第２の層が、ニッケルをゲッタリング
するための高温熱処理によるヒロックの発生を防止す
る。
【００２１】本発明の他の観点によると、面内の第１の
方向に沿ってドレイン領域、チャネル領域、及びソース
領域がこの順番に画定され、膜内にニッケルが分布し、
該ドレイン領域及びソース領域に、導電性を付与する不
純物が添加されている多結晶シリコン膜と、前記チャネ
ル領域において、前記多結晶シリコン膜の表面に接する
ように配置されたゲート絶縁膜と、前記ゲート絶縁膜
の、前記多結晶シリコン膜とは反対側の表面上に配置さ
れ、酸素原子を含まない絶縁材料からなるバリア層と、
前記バリア層の、前記ゲート絶縁膜とは反対側の表面上
に配置され、アルミニウムと高融点金属との合金または
高融点金属からなる第１の層を含むゲート電極とを有す
る薄膜トランジスタが提供される。
方向に沿ってドレイン領域、チャネル領域、及びソース
領域がこの順番に画定され、膜内にニッケルが分布し、
該ドレイン領域及びソース領域に、導電性を付与する不
純物が添加されている多結晶シリコン膜と、前記チャネ
ル領域において、前記多結晶シリコン膜の表面に接する
ように配置されたゲート絶縁膜と、前記ゲート絶縁膜
の、前記多結晶シリコン膜とは反対側の表面上に配置さ
れ、酸素原子を含まない絶縁材料からなるバリア層と、
前記バリア層の、前記ゲート絶縁膜とは反対側の表面上
に配置され、アルミニウムと高融点金属との合金または
高融点金属からなる第１の層を含むゲート電極とを有す
る薄膜トランジスタが提供される。
【００２２】バリア層が、ゲート電極とゲート絶縁膜と
の反応を防止する。アルミニウムと高融点金属との合金
または高融点金属からなる第２の層が、ニッケルをゲッ
タリングするための高温熱処理によるヒロックの発生を
防止する。
の反応を防止する。アルミニウムと高融点金属との合金
または高融点金属からなる第２の層が、ニッケルをゲッ
タリングするための高温熱処理によるヒロックの発生を
防止する。
【００２３】本発明の他の観点によると、絶縁性の表面
を有する基板の表面上に、ニッケルを含むアモルファス
シリコン膜を形成する工程と、前記アモルファスシリコ
ン膜を多結晶化し、多結晶シリコン膜を得る工程と、前
記多結晶シリコン膜内に画定されたチャネル領域の両側
に、該チャネル領域とある間隔を隔てて画定されたソー
ス及びドレイン領域にリンを添加する工程と、前記多結
晶シリコン膜を加熱し、該多結晶シリコン膜中のニッケ
ルの一部を、前記ソース及びドレイン領域中のリンのゲ
ッタリング作用によって該ソース及びドレイン領域中に
移動させるゲッタリング工程と、前記ゲッタリング工程
の後に、前記チャネル領域と前記ソース領域との間の領
域、及び前記チャネル領域と前記ドレイン領域との間の
領域に、前記ソース及びドレイン領域中のリン濃度より
も低濃度になるように、ｎ型不純物を導入する工程とを
有し、前記アモルファスシリコン膜を形成する工程の後
に、さらに、前記チャネル領域上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にゲート電極を形成
する工程とを有する薄膜トランジスタの製造方法が提供
される。
を有する基板の表面上に、ニッケルを含むアモルファス
シリコン膜を形成する工程と、前記アモルファスシリコ
ン膜を多結晶化し、多結晶シリコン膜を得る工程と、前
記多結晶シリコン膜内に画定されたチャネル領域の両側
に、該チャネル領域とある間隔を隔てて画定されたソー
ス及びドレイン領域にリンを添加する工程と、前記多結
晶シリコン膜を加熱し、該多結晶シリコン膜中のニッケ
ルの一部を、前記ソース及びドレイン領域中のリンのゲ
ッタリング作用によって該ソース及びドレイン領域中に
移動させるゲッタリング工程と、前記ゲッタリング工程
の後に、前記チャネル領域と前記ソース領域との間の領
域、及び前記チャネル領域と前記ドレイン領域との間の
領域に、前記ソース及びドレイン領域中のリン濃度より
も低濃度になるように、ｎ型不純物を導入する工程とを
有し、前記アモルファスシリコン膜を形成する工程の後
に、さらに、前記チャネル領域上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜の上にゲート電極を形成
する工程とを有する薄膜トランジスタの製造方法が提供
される。
【００２４】ニッケルのゲッタリングを行った後に、ソ
ース低濃度領域及びドレイン低濃度領域に不純物を導入
している。ゲッタリング時にはソース低濃度領域及びド
レイン低濃度領域内に、ニッケルに対してゲッタリング
作用を示す不純物が添加されていない。このため、ソー
ス低濃度領域及びドレイン低濃度領域内のニッケルを、
効率的にソース及びドレイン領域内にゲッタリングする
ことができる。
ース低濃度領域及びドレイン低濃度領域に不純物を導入
している。ゲッタリング時にはソース低濃度領域及びド
レイン低濃度領域内に、ニッケルに対してゲッタリング
作用を示す不純物が添加されていない。このため、ソー
ス低濃度領域及びドレイン低濃度領域内のニッケルを、
効率的にソース及びドレイン領域内にゲッタリングする
ことができる。
【００２５】本発明の他の観点によると、絶縁性の表面
を有する基板の表面上に、ニッケルを含むアモルファス
シリコン膜を形成する工程と、前記アモルファスシリコ
ン膜を多結晶化し、多結晶シリコン膜を得る工程と、前
記多結晶シリコン膜内に画定されたチャネル領域の両側
に、該チャネル領域とある間隔を隔てて画定されたソー
ス及びドレイン領域に、リンを添加する工程と、前記チ
ャネル領域とソース領域との間の領域、及び前記チャネ
ル領域とドレイン領域との間の領域に、ニッケルに対し
てゲッタリング作用を示さないｎ型不純物を、前記ソー
ス及びドレイン領域中のリン濃度よりも低濃度になるよ
うに添加する工程と、前記多結晶シリコン膜を得る工程
で形成されるニッケルシリサイド結晶粒中のニッケル
を、前記多結晶シリコン膜中に再拡散させるのに十分な
エネルギ密度のレーザを、前記多結晶シリコン膜に照射
する工程とを有し、前記多結晶シリコン膜を形成する工
程の後に、さらに、前記チャネル領域上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上にゲート電極
を形成する工程とを有する薄膜トランジスタの製造方法
が提供される。
を有する基板の表面上に、ニッケルを含むアモルファス
シリコン膜を形成する工程と、前記アモルファスシリコ
ン膜を多結晶化し、多結晶シリコン膜を得る工程と、前
記多結晶シリコン膜内に画定されたチャネル領域の両側
に、該チャネル領域とある間隔を隔てて画定されたソー
ス及びドレイン領域に、リンを添加する工程と、前記チ
ャネル領域とソース領域との間の領域、及び前記チャネ
ル領域とドレイン領域との間の領域に、ニッケルに対し
てゲッタリング作用を示さないｎ型不純物を、前記ソー
ス及びドレイン領域中のリン濃度よりも低濃度になるよ
うに添加する工程と、前記多結晶シリコン膜を得る工程
で形成されるニッケルシリサイド結晶粒中のニッケル
を、前記多結晶シリコン膜中に再拡散させるのに十分な
エネルギ密度のレーザを、前記多結晶シリコン膜に照射
する工程とを有し、前記多結晶シリコン膜を形成する工
程の後に、さらに、前記チャネル領域上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上にゲート電極
を形成する工程とを有する薄膜トランジスタの製造方法
が提供される。
【００２６】ソース領域とチャネル領域との間の領域、
及びドレイン領域とチャネル領域との間の領域に添加さ
れている不純物は、ニッケルに対してゲッタリング作用
を示さない。このため、ソース低濃度領域及びドレイン
低濃度領域内のニッケルを、効率的にソース及びドレイ
ン領域内にゲッタリングすることができる。
及びドレイン領域とチャネル領域との間の領域に添加さ
れている不純物は、ニッケルに対してゲッタリング作用
を示さない。このため、ソース低濃度領域及びドレイン
低濃度領域内のニッケルを、効率的にソース及びドレイ
ン領域内にゲッタリングすることができる。
【００２７】本発明の他の観点によると、絶縁性の表面
を有する基板の表面上に、ニッケルを含むアモルファス
シリコン膜を形成する工程と、前記アモルファスシリコ
ン膜を多結晶化し、多結晶シリコン膜を得る工程と、前
記多結晶シリコン膜内に画定されたチャネル領域の両側
に、該チャネル領域とある間隔を隔てて画定されたソー
ス及びドレイン領域に、導電性を付与する不純物を添加
する工程と、前記チャネル領域と前記ソース領域との間
の領域、及び前記チャネル領域と前記ドレイン領域との
間の領域に、前記ソース及びドレイン領域中の不純物濃
度よりも低濃度になるように、該ソース及びドレイン領
域の導電型と同一の導電型の不純物を導入する工程と、
前記多結晶シリコン膜に、ニッケルシリサイド結晶粒が
分解するのに十分なエネルギ密度のレーザを照射する工
程とを有し、前記アモルファスシリコン膜を形成する工
程の後に、さらに、前記チャネル領域上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上にゲート電極
を形成する工程とを有する薄膜トランジスタの製造方法
が提供される。
を有する基板の表面上に、ニッケルを含むアモルファス
シリコン膜を形成する工程と、前記アモルファスシリコ
ン膜を多結晶化し、多結晶シリコン膜を得る工程と、前
記多結晶シリコン膜内に画定されたチャネル領域の両側
に、該チャネル領域とある間隔を隔てて画定されたソー
ス及びドレイン領域に、導電性を付与する不純物を添加
する工程と、前記チャネル領域と前記ソース領域との間
の領域、及び前記チャネル領域と前記ドレイン領域との
間の領域に、前記ソース及びドレイン領域中の不純物濃
度よりも低濃度になるように、該ソース及びドレイン領
域の導電型と同一の導電型の不純物を導入する工程と、
前記多結晶シリコン膜に、ニッケルシリサイド結晶粒が
分解するのに十分なエネルギ密度のレーザを照射する工
程とを有し、前記アモルファスシリコン膜を形成する工
程の後に、さらに、前記チャネル領域上にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜の上にゲート電極
を形成する工程とを有する薄膜トランジスタの製造方法
が提供される。
【００２８】ニッケルを触媒として用いてアモルファス
シリコン膜の多結晶化を行うと、多結晶シリコン膜中に
ニッケルシリサイド結晶粒が形成される場合がある。レ
ーザ照射によってニッケルシリサイド結晶粒を分解する
ことにより、ニッケルシリサイド結晶粒に起因するオフ
電流の増加を抑制することができる。
シリコン膜の多結晶化を行うと、多結晶シリコン膜中に
ニッケルシリサイド結晶粒が形成される場合がある。レ
ーザ照射によってニッケルシリサイド結晶粒を分解する
ことにより、ニッケルシリサイド結晶粒に起因するオフ
電流の増加を抑制することができる。
【００２９】
【発明の実施の形態】本発明の実施例を説明する前に、
本願発明者らの行った追試実験の結果について説明す
る。ガラス基板上にアモルファスシリコン膜を形成し、
ニッケル（Ｎｉ）を添加した。熱処理を行い、アモルフ
ァスシリコン膜を多結晶化した。多結晶シリコン膜にリ
ンを注入して活性化熱処理を行い、ＬＤＤ構造のソース
／ドレイン領域を形成した。比較のために、ソース／ド
レイン領域にボロンを注入したｐチャネルＴＦＴを作製
した。
本願発明者らの行った追試実験の結果について説明す
る。ガラス基板上にアモルファスシリコン膜を形成し、
ニッケル（Ｎｉ）を添加した。熱処理を行い、アモルフ
ァスシリコン膜を多結晶化した。多結晶シリコン膜にリ
ンを注入して活性化熱処理を行い、ＬＤＤ構造のソース
／ドレイン領域を形成した。比較のために、ソース／ド
レイン領域にボロンを注入したｐチャネルＴＦＴを作製
した。
【００３０】ｎチャネルＴＦＴにおいては、リンのゲッ
タリング作用によりチャネル領域内のＮｉ濃度が低下
し、オフ電流が下がると期待される。ところが、ｎチャ
ネルＴＦＴのオフ電流は、ｐチャネルＴＦＴのオフ電流
とほぼ同程度であった。
タリング作用によりチャネル領域内のＮｉ濃度が低下
し、オフ電流が下がると期待される。ところが、ｎチャ
ネルＴＦＴのオフ電流は、ｐチャネルＴＦＴのオフ電流
とほぼ同程度であった。
【００３１】以下に、オフ電流の十分な低下が見られな
かった原因について考察する。追試実験で作製したＴＦ
Ｔを、ＯＢＩＣ（optical beam induced current）法に
より評価した。
かった原因について考察する。追試実験で作製したＴＦ
Ｔを、ＯＢＩＣ（optical beam induced current）法に
より評価した。
【００３２】図６（Ａ）は、ＯＢＩＣ法による評価方法
を示す。ソース領域１００、ドレイン領域１０１、及び
ゲート電極１０２によりＴＦＴ１０５が構成されてい
る。ソース領域１００のゲート電極１０２側の先端に
は、低濃度領域１００ａが配置され、ドレイン領域１０
１のゲート電極１０２側の先端にも、低濃度領域１０１
ａが配置されている。ソース領域１００とドレイン領域
１０１との間に電圧を印加し、ソース領域１００及びド
レイン領域１０１の表面にレーザビームを照射する。レ
ーザビームの照射点を移動させながら、光誘起電流の変
化を測定する。
を示す。ソース領域１００、ドレイン領域１０１、及び
ゲート電極１０２によりＴＦＴ１０５が構成されてい
る。ソース領域１００のゲート電極１０２側の先端に
は、低濃度領域１００ａが配置され、ドレイン領域１０
１のゲート電極１０２側の先端にも、低濃度領域１０１
ａが配置されている。ソース領域１００とドレイン領域
１０１との間に電圧を印加し、ソース領域１００及びド
レイン領域１０１の表面にレーザビームを照射する。レ
ーザビームの照射点を移動させながら、光誘起電流の変
化を測定する。
【００３３】図６（Ｂ）は、オフ電流の特に大きなＴＦ
Ｔの低濃度領域１００ａ内の誘起電流の分布を示す。領
域１０３にレーザビームを照射しているときには、大き
な光誘起電流が観測された。これに対し、領域１０４に
レーザビームを照射しているときには、光誘起電流が小
さかった。オフ電流の小さいＴＦＴにおいては、低濃度
領域１００ａ及び１０１ａ内のほぼ全域で大きな光誘起
電流が観測された。
Ｔの低濃度領域１００ａ内の誘起電流の分布を示す。領
域１０３にレーザビームを照射しているときには、大き
な光誘起電流が観測された。これに対し、領域１０４に
レーザビームを照射しているときには、光誘起電流が小
さかった。オフ電流の小さいＴＦＴにおいては、低濃度
領域１００ａ及び１０１ａ内のほぼ全域で大きな光誘起
電流が観測された。
【００３４】光誘起電流の小さかった領域１０４を、透
過型電子顕微鏡（ＴＥＭ）で観察し、ＥＤＸにより元素
分析を行った。その結果、領域１０４は、結晶性のニッ
ケルシリサイド（ＮｉＳｉ）であることがわかった。低
濃度領域１００ａ内にＮｉＳｉが形成されると、その部
分が電流リークパスになり、オフ電流が増加するものと
考えられる。ＴＦＴがオフ状態のときには、チャネル領
域と低濃度領域１００ａとの境界領域に大きな電界が発
生する。この大きな電界が発生する領域にＮｉＳｉの結
晶粒が形成されると、特に、オフ電流が大きくなると考
えられる。
過型電子顕微鏡（ＴＥＭ）で観察し、ＥＤＸにより元素
分析を行った。その結果、領域１０４は、結晶性のニッ
ケルシリサイド（ＮｉＳｉ）であることがわかった。低
濃度領域１００ａ内にＮｉＳｉが形成されると、その部
分が電流リークパスになり、オフ電流が増加するものと
考えられる。ＴＦＴがオフ状態のときには、チャネル領
域と低濃度領域１００ａとの境界領域に大きな電界が発
生する。この大きな電界が発生する領域にＮｉＳｉの結
晶粒が形成されると、特に、オフ電流が大きくなると考
えられる。
【００３５】次に、図７〜図９を参照して、ＮｉＳｉ結
晶粒の形成を抑制するための評価実験の結果について説
明する。
晶粒の形成を抑制するための評価実験の結果について説
明する。
【００３６】図７（Ａ）に示すように、ガラス基板１１
０の表面上に厚さ２００ｎｍのＳｉＯ2 膜１１１を形成
する。ＳｉＯ2 膜１１１の表面上に、厚さ５０ｎｍのア
モルファスシリコン膜１１２をプラズマ励起型化学気相
成長（ＰＥ−ＣＶＤ）により形成する。シリコン膜１１
２の表面上に、濃度１０ｐｐｍの酢酸ニッケル水溶液
を、スピンコーティングする。温度５５０℃で４時間の
熱処理を行い、シリコン膜１１２を多結晶化する。結晶
化されずアモルファスのまま残された部分を結晶化する
ために、ＸｅＣｌエキシマレーザを照射する。レーザビ
ームのパルス幅は２０ｎｓであり、エネルギ密度は３３
０ｍＪ／ｃｍ2 である。
０の表面上に厚さ２００ｎｍのＳｉＯ2 膜１１１を形成
する。ＳｉＯ2 膜１１１の表面上に、厚さ５０ｎｍのア
モルファスシリコン膜１１２をプラズマ励起型化学気相
成長（ＰＥ−ＣＶＤ）により形成する。シリコン膜１１
２の表面上に、濃度１０ｐｐｍの酢酸ニッケル水溶液
を、スピンコーティングする。温度５５０℃で４時間の
熱処理を行い、シリコン膜１１２を多結晶化する。結晶
化されずアモルファスのまま残された部分を結晶化する
ために、ＸｅＣｌエキシマレーザを照射する。レーザビ
ームのパルス幅は２０ｎｓであり、エネルギ密度は３３
０ｍＪ／ｃｍ2 である。
【００３７】多結晶化したシリコン膜１１２の上に、厚
さ１００ｎｍのＳｉＯ2 パターン１１３を形成する。Ｓ
ｉＯ2 膜の堆積は、ＰＥ−ＣＶＤにより行い、エッチン
グは、ＣＨＦ3 とＯ2 との混合ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）により行う。
さ１００ｎｍのＳｉＯ2 パターン１１３を形成する。Ｓ
ｉＯ2 膜の堆積は、ＰＥ−ＣＶＤにより行い、エッチン
グは、ＣＨＦ3 とＯ2 との混合ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）により行う。
【００３８】ＳｉＯ2 パターン１１３をマスクとして、
シリコン膜１１２にリン（Ｐ）を注入する。Ｐの注入
は、イオンドーピング法を用いて行う。ドーピングガス
はＨ2で１０％に希釈されたＰＨ3 、加速電圧は１０ｋ
Ｖ、ドーズ量はリンイオン換算で１×１０15ｃｍ-2であ
る。ＳｉＯ2 パターン１１３で覆われていない領域に、
リン添加領域１１４が形成される。
シリコン膜１１２にリン（Ｐ）を注入する。Ｐの注入
は、イオンドーピング法を用いて行う。ドーピングガス
はＨ2で１０％に希釈されたＰＨ3 、加速電圧は１０ｋ
Ｖ、ドーズ量はリンイオン換算で１×１０15ｃｍ-2であ
る。ＳｉＯ2 パターン１１３で覆われていない領域に、
リン添加領域１１４が形成される。
【００３９】図７（Ｂ）に示す工程において、窒素雰囲
気中で熱処理を行う。シリコン膜１１２内のＮｉ原子
が、Ｐのゲッタリング作用によりリン添加領域１１４内
に移動する。
気中で熱処理を行う。シリコン膜１１２内のＮｉ原子
が、Ｐのゲッタリング作用によりリン添加領域１１４内
に移動する。
【００４０】図７（Ｃ）に示す工程において、５％に希
釈した弗酸水溶液で１０分間のエッチングを行う。Ｓｉ
Ｏ2 パターン１１３が除去されるとともに、露出したシ
リコン膜１１２の表面のうちＮｉＳｉ結晶粒の形成され
ている部分にエッチピットが現れる。
釈した弗酸水溶液で１０分間のエッチングを行う。Ｓｉ
Ｏ2 パターン１１３が除去されるとともに、露出したシ
リコン膜１１２の表面のうちＮｉＳｉ結晶粒の形成され
ている部分にエッチピットが現れる。
【００４１】図８は、エッチピットの分布の様子を示す
平面図である。リン添加領域１１４の表面に、多数のエ
ッチピット１２０が現れている。Ｐの添加されていない
領域のうち、当該領域とリン添加領域１１４との境界１
１５の近傍領域１１６の表面には、ほとんどエッチピッ
トが現れない。境界１１５から遠ざかると、リンの添加
されていない領域の表面にもエッチピットが現れる。
平面図である。リン添加領域１１４の表面に、多数のエ
ッチピット１２０が現れている。Ｐの添加されていない
領域のうち、当該領域とリン添加領域１１４との境界１
１５の近傍領域１１６の表面には、ほとんどエッチピッ
トが現れない。境界１１５から遠ざかると、リンの添加
されていない領域の表面にもエッチピットが現れる。
【００４２】領域１１６内にエッチピットが現れないの
は、ＰがＮｉをゲッタリングしたことにより、領域１１
６内のＮｉ濃度が低下し、ＮｉＳｉ結晶粒の形成が抑制
されたためと考えられる。領域１１６の幅ＬＧを、ゲッ
タリング長と呼ぶこととする。
は、ＰがＮｉをゲッタリングしたことにより、領域１１
６内のＮｉ濃度が低下し、ＮｉＳｉ結晶粒の形成が抑制
されたためと考えられる。領域１１６の幅ＬＧを、ゲッ
タリング長と呼ぶこととする。
【００４３】図９は、ゲッタリング長ＬＧと、ゲッタリ
ング時の熱処理温度との関係を示す。横軸は、ゲッタリ
ング熱処理の絶対温度をＴとしたとき、１０００／Ｔを
表し、縦軸は、ゲッタリング長ＬＧを単位「μｍ」で表
す。図中の記号△及び○は、１枚の基板上の異なる場所
で測定したゲッタリング長ＬＧを示す。なお、熱処理時
間は、２時間とした。ゲッタリング工程の熱処理の温度
を高くすると、ゲッタリング長ＬＧが長くなることがわ
かる。
ング時の熱処理温度との関係を示す。横軸は、ゲッタリ
ング熱処理の絶対温度をＴとしたとき、１０００／Ｔを
表し、縦軸は、ゲッタリング長ＬＧを単位「μｍ」で表
す。図中の記号△及び○は、１枚の基板上の異なる場所
で測定したゲッタリング長ＬＧを示す。なお、熱処理時
間は、２時間とした。ゲッタリング工程の熱処理の温度
を高くすると、ゲッタリング長ＬＧが長くなることがわ
かる。
【００４４】次に、図１及び図２を参照して、本発明の
第１の実施例によるＴＦＴの製造方法を説明する。
第１の実施例によるＴＦＴの製造方法を説明する。
【００４５】図１（Ａ）に示すように、ガラス基板１の
表面上に、ＣＶＤにより厚さ２００ｎｍのＳｉＯ2 膜２
を形成する。ＳｉＯ2 膜２の表面上に、ＰＥ−ＣＶＤに
より厚さ５０ｎｍのアモルファスシリコン膜３を形成す
る。アモルファスシリコン膜３の表面上に、濃度１０ｐ
ｐｍの酢酸ニッケル水溶液をスピンコートする。温度５
５０℃で４時間の熱処理を行い、アモルファスシリコン
膜３を多結晶化する。結晶化されずアモルファスのまま
残された部分を結晶化するために、ＸｅＣｌエキシマレ
ーザを照射する。レーザビームのパルス幅は１０ｎｓで
あり、エネルギ密度は３３０ｍＪ／ｃｍ2 である。
表面上に、ＣＶＤにより厚さ２００ｎｍのＳｉＯ2 膜２
を形成する。ＳｉＯ2 膜２の表面上に、ＰＥ−ＣＶＤに
より厚さ５０ｎｍのアモルファスシリコン膜３を形成す
る。アモルファスシリコン膜３の表面上に、濃度１０ｐ
ｐｍの酢酸ニッケル水溶液をスピンコートする。温度５
５０℃で４時間の熱処理を行い、アモルファスシリコン
膜３を多結晶化する。結晶化されずアモルファスのまま
残された部分を結晶化するために、ＸｅＣｌエキシマレ
ーザを照射する。レーザビームのパルス幅は１０ｎｓで
あり、エネルギ密度は３３０ｍＪ／ｃｍ2 である。
【００４６】図１（Ｂ）に示すように、シリコン膜３を
パターニングして、ポリシリコン薄膜の活性領域３ａを
残す。ポリシリコン膜のエッチングは、ＣＦ4 とＯ2 と
の混合ガスを用いたＲＩＥにより行う。活性領域３ａを
覆うように、ＳｉＯ2 膜２の上にＳｉＯ2 からなる厚さ
１２０ｎｍのゲート絶縁膜４を形成する。ゲート絶縁膜
４の形成は、ＳｉＨ4 とＮ2 Ｏを用いたＰＥ−ＣＶＤに
より行う。
パターニングして、ポリシリコン薄膜の活性領域３ａを
残す。ポリシリコン膜のエッチングは、ＣＦ4 とＯ2 と
の混合ガスを用いたＲＩＥにより行う。活性領域３ａを
覆うように、ＳｉＯ2 膜２の上にＳｉＯ2 からなる厚さ
１２０ｎｍのゲート絶縁膜４を形成する。ゲート絶縁膜
４の形成は、ＳｉＨ4 とＮ2 Ｏを用いたＰＥ−ＣＶＤに
より行う。
【００４７】ゲート絶縁膜４の表面のうち、活性領域３
ａの上方の一部の領域上に、ＡｌＳｉ合金からなる厚さ
３００ｎｍのゲート電極５を形成する。ゲート電極５の
Ｓｉ濃度は０．２重量％である。ＡｌＳｉ合金膜の堆積
は、スパッタリングにより行い、ＡｌＳｉ合金膜のエッ
チングは、リン酸系のエッチャントを用いて行う。
ａの上方の一部の領域上に、ＡｌＳｉ合金からなる厚さ
３００ｎｍのゲート電極５を形成する。ゲート電極５の
Ｓｉ濃度は０．２重量％である。ＡｌＳｉ合金膜の堆積
は、スパッタリングにより行い、ＡｌＳｉ合金膜のエッ
チングは、リン酸系のエッチャントを用いて行う。
【００４８】図２（Ａ）に示すように、ゲート絶縁膜４
をパターニングし、ゲート絶縁膜４ａを残す。ゲート絶
縁膜４のエッチングは、ＣＨＦ3 とＯ2 との混合ガスを
用いたＲＩＥにより行う。ゲート絶縁膜４ａは、ゲート
電極５の両側に約１μｍ程度張り出している。ゲート絶
縁膜４ａの両側には、活性領域３ａが張り出している。
をパターニングし、ゲート絶縁膜４ａを残す。ゲート絶
縁膜４のエッチングは、ＣＨＦ3 とＯ2 との混合ガスを
用いたＲＩＥにより行う。ゲート絶縁膜４ａは、ゲート
電極５の両側に約１μｍ程度張り出している。ゲート絶
縁膜４ａの両側には、活性領域３ａが張り出している。
【００４９】本実施例では、ゲート電極５とゲート絶縁
膜４ａとの位置合わせを、通常のフォトリソグラフィ技
術を用いて行うが、自己整合的に両者の位置合わせを行
ってもよい。例えば、特開平８−３３２６０２号公報に
開示されているＡｌゲート電極の陽極酸化を利用して、
ゲート絶縁膜４ａの張り出し部分を自己整合的に形成す
ることができる。
膜４ａとの位置合わせを、通常のフォトリソグラフィ技
術を用いて行うが、自己整合的に両者の位置合わせを行
ってもよい。例えば、特開平８−３３２６０２号公報に
開示されているＡｌゲート電極の陽極酸化を利用して、
ゲート絶縁膜４ａの張り出し部分を自己整合的に形成す
ることができる。
【００５０】イオンドーピング法により、活性領域３ａ
のうちゲート絶縁膜４ａの両側に張り出した部分にリン
イオンを注入する。注入条件は、図７（Ａ）のリン添加
領域１１４へのリンの注入条件と同一である。この条件
では、ゲート絶縁膜４ａに覆われている部分には、リン
イオンが注入されない。
のうちゲート絶縁膜４ａの両側に張り出した部分にリン
イオンを注入する。注入条件は、図７（Ａ）のリン添加
領域１１４へのリンの注入条件と同一である。この条件
では、ゲート絶縁膜４ａに覆われている部分には、リン
イオンが注入されない。
【００５１】温度４００℃で２時間の熱処理を行う。図
９からわかるように、この条件で、約２μｍのゲッタリ
ング長ＬＧが得られる。このため、ゲート絶縁膜４ａが
ゲート電極５の両側に張り出している部分の下方の活性
領域３ａ内において、ＮｉＳｉ結晶粒の形成を抑制する
ことができる。また、この熱処理により、注入されてい
るＰが活性化し、ゲート絶縁膜４ａの両側に、ソース高
濃度領域１０Ｓ及びドレイン高濃度領域１０Ｄが形成さ
れる。
９からわかるように、この条件で、約２μｍのゲッタリ
ング長ＬＧが得られる。このため、ゲート絶縁膜４ａが
ゲート電極５の両側に張り出している部分の下方の活性
領域３ａ内において、ＮｉＳｉ結晶粒の形成を抑制する
ことができる。また、この熱処理により、注入されてい
るＰが活性化し、ゲート絶縁膜４ａの両側に、ソース高
濃度領域１０Ｓ及びドレイン高濃度領域１０Ｄが形成さ
れる。
【００５２】図２（Ｂ）に示すように、イオンドーピン
グ法により２回目のリンイオンの注入を行う。このとき
の加速電圧は７０ｋＶ、ドーズ量は２×１０14ｃｍ-2と
する。この条件では、ゲート絶縁膜４ａのうちゲート電
極５の両側に張り出した部分の下方までリンイオンが到
達する。エキシマレーザアニールを行い、注入されたＰ
を活性化する。照射レーザビームのパルス幅は２０ｎ
ｓ、そのエネルギ密度は２３０ｍＪ／ｃｍ2 である。ゲ
ート絶縁膜４ａのうちゲート電極５の両側に張り出した
部分の下方に、ソース低濃度領域１１Ｓ及びドレイン低
濃度領域１１Ｄが形成される。
グ法により２回目のリンイオンの注入を行う。このとき
の加速電圧は７０ｋＶ、ドーズ量は２×１０14ｃｍ-2と
する。この条件では、ゲート絶縁膜４ａのうちゲート電
極５の両側に張り出した部分の下方までリンイオンが到
達する。エキシマレーザアニールを行い、注入されたＰ
を活性化する。照射レーザビームのパルス幅は２０ｎ
ｓ、そのエネルギ密度は２３０ｍＪ／ｃｍ2 である。ゲ
ート絶縁膜４ａのうちゲート電極５の両側に張り出した
部分の下方に、ソース低濃度領域１１Ｓ及びドレイン低
濃度領域１１Ｄが形成される。
【００５３】上記第１の実施例では、図２（Ａ）に示す
ソース高濃度領域１０Ｓ及びドレイン高濃度領域１０Ｄ
を形成するためのＰの注入を行った後、図２（Ｂ）に示
すソース低濃度領域１１Ｓ及びドレイン低濃度領域１１
Ｄを形成するためのＰの注入を行う前に、Ｎｉのゲッタ
リングを行う。このとき、ソース低濃度領域１１Ｓ及び
ドレイン低濃度領域１１Ｄ内のＮｉが、ソース高濃度領
域１０Ｓ及びドレイン高濃度領域１０Ｄ内のＰによって
ゲッタリングされる。このため、ソース低濃度領域１１
Ｓ及びドレイン低濃度領域１１Ｄ内におけるＮｉＳｉ結
晶粒の形成を抑制することができる。
ソース高濃度領域１０Ｓ及びドレイン高濃度領域１０Ｄ
を形成するためのＰの注入を行った後、図２（Ｂ）に示
すソース低濃度領域１１Ｓ及びドレイン低濃度領域１１
Ｄを形成するためのＰの注入を行う前に、Ｎｉのゲッタ
リングを行う。このとき、ソース低濃度領域１１Ｓ及び
ドレイン低濃度領域１１Ｄ内のＮｉが、ソース高濃度領
域１０Ｓ及びドレイン高濃度領域１０Ｄ内のＰによって
ゲッタリングされる。このため、ソース低濃度領域１１
Ｓ及びドレイン低濃度領域１１Ｄ内におけるＮｉＳｉ結
晶粒の形成を抑制することができる。
【００５４】オフ電流の増加を抑制するためには、少な
くともソース低濃度領域１１Ｓ及びドレイン低濃度領域
１１Ｄ内のＮｉをゲッタリングすることが好ましい。基
板内の場所によるゲッタリング長ＬＧのばらつきを考慮
すると、ゲッタリング長ＬＧが、ソース低濃度領域１１
Ｓ及びドレイン低濃度領域１１Ｄの長さの２倍以上とな
る条件でゲッタリングを行うことが好ましい。
くともソース低濃度領域１１Ｓ及びドレイン低濃度領域
１１Ｄ内のＮｉをゲッタリングすることが好ましい。基
板内の場所によるゲッタリング長ＬＧのばらつきを考慮
すると、ゲッタリング長ＬＧが、ソース低濃度領域１１
Ｓ及びドレイン低濃度領域１１Ｄの長さの２倍以上とな
る条件でゲッタリングを行うことが好ましい。
【００５５】第１の実施例の場合には、ソース低濃度領
域１１Ｓ及びドレイン低濃度領域１１Ｄの長さを約１μ
ｍとしている。この２倍のゲッタリング長２μｍを得る
ためには、図９から、ゲッタリング条件を、４００℃、
２時間とすればよいことがわかる。
域１１Ｓ及びドレイン低濃度領域１１Ｄの長さを約１μ
ｍとしている。この２倍のゲッタリング長２μｍを得る
ためには、図９から、ゲッタリング条件を、４００℃、
２時間とすればよいことがわかる。
【００５６】上記第１の実施例では、図１（Ａ）の工程
でシリコン膜３の熱処理による多結晶化を行った後、ア
モルファスのまま残っている領域を多結晶化するために
エキシマレーザを照射した。以下、これらの多結晶化工
程におけるシリコン膜３中のＮｉの挙動について説明す
る。
でシリコン膜３の熱処理による多結晶化を行った後、ア
モルファスのまま残っている領域を多結晶化するために
エキシマレーザを照射した。以下、これらの多結晶化工
程におけるシリコン膜３中のＮｉの挙動について説明す
る。
【００５７】図１０（Ａ）は、熱処理による多結晶化後
のシリコン膜３のＴＥＭ写真をスケッチした図である。
シリコン結晶粒１３０の粒界に、ＮｉＳｉ結晶粒１３１
が形成されている。
のシリコン膜３のＴＥＭ写真をスケッチした図である。
シリコン結晶粒１３０の粒界に、ＮｉＳｉ結晶粒１３１
が形成されている。
【００５８】図１０（Ｂ）は、エキシマレーザ照射後の
シリコン膜３を示す。ＮｉＳｉ結晶粒が消滅しているこ
とがわかる。これは、レーザのエネルギによりＮｉＳｉ
が分解し、Ｎｉ原子がシリコン膜３内に拡散したためと
考えられる。
シリコン膜３を示す。ＮｉＳｉ結晶粒が消滅しているこ
とがわかる。これは、レーザのエネルギによりＮｉＳｉ
が分解し、Ｎｉ原子がシリコン膜３内に拡散したためと
考えられる。
【００５９】図１０（Ｃ）は、図１０（Ｂ）の状態か
ら、さらに３００℃以上の熱処理を行った場合のシリコ
ン膜３を示す。再び、ＮｉＳｉ結晶粒１３１が形成され
ていることがわかる。
ら、さらに３００℃以上の熱処理を行った場合のシリコ
ン膜３を示す。再び、ＮｉＳｉ結晶粒１３１が形成され
ていることがわかる。
【００６０】ＮｉＳｉ結晶粒は化学的に安定であるた
め、ＮｉＳｉ結晶粒が形成されると、Ｎｉのゲッタリン
グ効果が低減する。従って、ＮｉＳｉ結晶粒が分解する
のに十分なエネルギ密度を有するレーザ照射を行った
後、ゲッタリングを行うまでの間に、基板を３００℃以
上に加熱しないようにすることが好ましい。
め、ＮｉＳｉ結晶粒が形成されると、Ｎｉのゲッタリン
グ効果が低減する。従って、ＮｉＳｉ結晶粒が分解する
のに十分なエネルギ密度を有するレーザ照射を行った
後、ゲッタリングを行うまでの間に、基板を３００℃以
上に加熱しないようにすることが好ましい。
【００６１】第１の実施例では、シリコン膜３の多結晶
化のためのエキシマレーザの照射を行った後、基板を３
００℃以上に加熱することなくゲッタリングを行ってい
る。すなわち、図１０（Ｂ）に示す状態でゲッタリング
を行っている。このため、ＮｉＳｉ結晶粒が形成されて
いる状態でゲッタリングを行う場合に比べて、より高い
ゲッタリング効果を得ることができる。
化のためのエキシマレーザの照射を行った後、基板を３
００℃以上に加熱することなくゲッタリングを行ってい
る。すなわち、図１０（Ｂ）に示す状態でゲッタリング
を行っている。このため、ＮｉＳｉ結晶粒が形成されて
いる状態でゲッタリングを行う場合に比べて、より高い
ゲッタリング効果を得ることができる。
【００６２】次に、第２の実施例について説明する。第
１の実施例と同様の工程を経て、図２（Ａ）に示すソー
ス高濃度領域１０Ｓ及びドレイン高濃度領域１０ＤにＰ
を注入する。第１の実施例では、この後にゲッタリング
を行ったが、第２の実施例では、ゲッタリングを行う前
に、図２（Ｂ）に示すソース低濃度領域１１Ｓ及びドレ
イン低濃度領域１１Ｄを形成するための不純物の注入を
行う。ここで用いる不純物は、Ｎｉに対してゲッタリン
グ作用を示さないｎ型不純物である。例えばＡｓを用い
ることができる。
１の実施例と同様の工程を経て、図２（Ａ）に示すソー
ス高濃度領域１０Ｓ及びドレイン高濃度領域１０ＤにＰ
を注入する。第１の実施例では、この後にゲッタリング
を行ったが、第２の実施例では、ゲッタリングを行う前
に、図２（Ｂ）に示すソース低濃度領域１１Ｓ及びドレ
イン低濃度領域１１Ｄを形成するための不純物の注入を
行う。ここで用いる不純物は、Ｎｉに対してゲッタリン
グ作用を示さないｎ型不純物である。例えばＡｓを用い
ることができる。
【００６３】ソース低濃度領域１１Ｓ及びドレイン低濃
度領域１１Ｄを形成するための不純物の注入を行った
後、ゲッタリングを行う。ソース低濃度領域１１Ｓ及び
ドレイン低濃度領域１１Ｄに不純物は添加されている
が、この不純物はＮｉに対してゲッタリング作用を示さ
ない。このため、第１の実施例の場合と同様に、ソース
低濃度領域１１Ｓ及びドレイン低濃度領域１１Ｄ内のＮ
ｉをソース高濃度領域１０Ｓ及びドレイン高濃度領域１
０Ｄ内のＰによって効率的にゲッタリングすることがで
きる。
度領域１１Ｄを形成するための不純物の注入を行った
後、ゲッタリングを行う。ソース低濃度領域１１Ｓ及び
ドレイン低濃度領域１１Ｄに不純物は添加されている
が、この不純物はＮｉに対してゲッタリング作用を示さ
ない。このため、第１の実施例の場合と同様に、ソース
低濃度領域１１Ｓ及びドレイン低濃度領域１１Ｄ内のＮ
ｉをソース高濃度領域１０Ｓ及びドレイン高濃度領域１
０Ｄ内のＰによって効率的にゲッタリングすることがで
きる。
【００６４】次に、第３の実施例について説明する。上
記第１の実施例では、図２（Ａ）に示す工程で、ソース
高濃度領域１０Ｓ及びドレイン高濃度領域１０Ｄを形成
するためのＰの注入を行った後、ゲッタリングを行っ
た。第３の実施例では、Ｐの注入後、ゲッタリングを行
う前に、レーザ照射によってＰを活性化する。ゲッタリ
ングを行う前にＰを活性化しておくことにより、ゲッタ
リングの効果を高めることができる。
記第１の実施例では、図２（Ａ）に示す工程で、ソース
高濃度領域１０Ｓ及びドレイン高濃度領域１０Ｄを形成
するためのＰの注入を行った後、ゲッタリングを行っ
た。第３の実施例では、Ｐの注入後、ゲッタリングを行
う前に、レーザ照射によってＰを活性化する。ゲッタリ
ングを行う前にＰを活性化しておくことにより、ゲッタ
リングの効果を高めることができる。
【００６５】次に、第４の実施例について説明する。上
記第１〜第３の実施例では、ＰによってＮｉをゲッタリ
ングすることにより、ＮｉＳｉ結晶粒の形成を抑制し
た。第４の実施例では、Ｎｉのゲッタリングを行うこと
なくＮｉＳｉ結晶粒の形成を抑制するものである。
記第１〜第３の実施例では、ＰによってＮｉをゲッタリ
ングすることにより、ＮｉＳｉ結晶粒の形成を抑制し
た。第４の実施例では、Ｎｉのゲッタリングを行うこと
なくＮｉＳｉ結晶粒の形成を抑制するものである。
【００６６】第１の実施例と同様の工程を経て、図２
（Ｂ）のソース低濃度領域１１Ｓ及びドレイン低濃度領
域１１Ｄを形成するための不純物の注入を行う。ただ
し、第４の実施例では、ゲッタリングのための熱処理を
行わない。従って、図２（Ｂ）の状態では、ソース低濃
度領域１１Ｓ及びドレイン低濃度領域１１Ｄ内にＮｉＳ
ｉ結晶粒が形成されていると考えられる。
（Ｂ）のソース低濃度領域１１Ｓ及びドレイン低濃度領
域１１Ｄを形成するための不純物の注入を行う。ただ
し、第４の実施例では、ゲッタリングのための熱処理を
行わない。従って、図２（Ｂ）の状態では、ソース低濃
度領域１１Ｓ及びドレイン低濃度領域１１Ｄ内にＮｉＳ
ｉ結晶粒が形成されていると考えられる。
【００６７】ガラス基板１側から活性領域３ａにエキシ
マレーザを照射する。このレーザのエネルギ密度は、Ｎ
ｉＳｉ結晶粒を分解するのに十分な大きさとする。Ｐの
活性化のためのレーザのエネルギ密度約２３０ｍＪ／ｃ
ｍ2 では、ＮｉＳｉ結晶粒の分解は不十分であった。こ
のため、エネルギ密度２３０ｍＪ／ｃｍ2 よりも大きな
エネルギ密度とすることが好ましい。なお、アモルファ
スシリコンを多結晶化するために必要なエネルギ密度よ
り低くてもよい。
マレーザを照射する。このレーザのエネルギ密度は、Ｎ
ｉＳｉ結晶粒を分解するのに十分な大きさとする。Ｐの
活性化のためのレーザのエネルギ密度約２３０ｍＪ／ｃ
ｍ2 では、ＮｉＳｉ結晶粒の分解は不十分であった。こ
のため、エネルギ密度２３０ｍＪ／ｃｍ2 よりも大きな
エネルギ密度とすることが好ましい。なお、アモルファ
スシリコンを多結晶化するために必要なエネルギ密度よ
り低くてもよい。
【００６８】ニッケルを触媒として用いて多結晶化した
多結晶シリコン膜には、ＮｉＳｉ結晶粒が、５×５μｍ
2 内に１個以上の割合で分布していた。上記条件でレー
ザ照射を行うと、ＮｉＳｉ結晶粒の分布が１０×１０μ
ｍ2 内に１個以下の割合に減少した。ＮｉＳｉ結晶粒の
分布密度がこの程度であると、実用上問題ない程度まで
オフ電流を低減させることができる。
多結晶シリコン膜には、ＮｉＳｉ結晶粒が、５×５μｍ
2 内に１個以上の割合で分布していた。上記条件でレー
ザ照射を行うと、ＮｉＳｉ結晶粒の分布が１０×１０μ
ｍ2 内に１個以下の割合に減少した。ＮｉＳｉ結晶粒の
分布密度がこの程度であると、実用上問題ない程度まで
オフ電流を低減させることができる。
【００６９】ＮｉＳｉ結晶粒を分解した後、基板を３０
０℃以上に加熱すると、図１０（Ｃ）に示すように再び
ＮｉＳｉ結晶粒が形成される。このため、ＮｉＳｉ結晶
粒の分解のためのレーザ照射は、全工程のうち基板温度
を３００℃とする工程が終了した後に行う必要がある。
０℃以上に加熱すると、図１０（Ｃ）に示すように再び
ＮｉＳｉ結晶粒が形成される。このため、ＮｉＳｉ結晶
粒の分解のためのレーザ照射は、全工程のうち基板温度
を３００℃とする工程が終了した後に行う必要がある。
【００７０】図３は、第５の実施例によるＴＦＴの断面
図を示す。第１〜第４の実施例では、ＴＦＴのゲート電
極をＡｌＳｉ合金で形成した。第５の実施例では、ゲー
ト電極５を、下層５Ａ、中層５Ｂ及び上層５Ｃからなる
積層構造とする。その他の構成は、図２（Ｂ）に示す第
１の実施例の構成と同様である。
図を示す。第１〜第４の実施例では、ＴＦＴのゲート電
極をＡｌＳｉ合金で形成した。第５の実施例では、ゲー
ト電極５を、下層５Ａ、中層５Ｂ及び上層５Ｃからなる
積層構造とする。その他の構成は、図２（Ｂ）に示す第
１の実施例の構成と同様である。
【００７１】下層５Ａは、高融点金属のシリサイドまた
は貴金属で形成されている。高融点金属として、例えば
モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル
（Ｔａ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、ネ
オジウム（Ｎｄ）等が挙げられる。貴金属として、例え
ば金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム
（Ｐｄ）等が挙げられる。
は貴金属で形成されている。高融点金属として、例えば
モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル
（Ｔａ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、ネ
オジウム（Ｎｄ）等が挙げられる。貴金属として、例え
ば金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム
（Ｐｄ）等が挙げられる。
【００７２】上層５Ｃは、アルミニウムと高融点金属と
の合金または高融点金属で形成される。中層５Ｂは、Ａ
ｌもしくはＡｌと高融点金属以外の金属との合金で形成
される。これらの各層の堆積は、スパッタリングにより
行うことができる。Ａｌ膜のエッチングは、ＢＣｌ3 と
Ｃｌ2 との混合ガスを用いたＲＩＥにより行なうことが
できる。Ｍｏ及びＷ等の高融点金属膜のエッチングは、
ＳＦ6 とＯ2 との混合ガスを用いたＲＩＥにより行なう
ことができる。
の合金または高融点金属で形成される。中層５Ｂは、Ａ
ｌもしくはＡｌと高融点金属以外の金属との合金で形成
される。これらの各層の堆積は、スパッタリングにより
行うことができる。Ａｌ膜のエッチングは、ＢＣｌ3 と
Ｃｌ2 との混合ガスを用いたＲＩＥにより行なうことが
できる。Ｍｏ及びＷ等の高融点金属膜のエッチングは、
ＳＦ6 とＯ2 との混合ガスを用いたＲＩＥにより行なう
ことができる。
【００７３】下層５Ａは、中層５Ｂとゲート絶縁膜４ａ
中の酸素との反応を防止する。上層５Ｃは、高温のゲッ
タリングにより中層５Ｂにヒロック等が発生することを
防止する。中層５Ｂは、ゲート電極５の低抵抗化に寄与
する。このように、３層構造にすることにより、ゲート
電極５の酸化を防止し、ゲッタリング工程中のヒロック
の発生を防止することができる。なお、中層５Ｂが無く
ても十分な導電率を得ることができる場合には、下層５
Ａと上層５Ｃとの２層構造としてもよい。
中の酸素との反応を防止する。上層５Ｃは、高温のゲッ
タリングにより中層５Ｂにヒロック等が発生することを
防止する。中層５Ｂは、ゲート電極５の低抵抗化に寄与
する。このように、３層構造にすることにより、ゲート
電極５の酸化を防止し、ゲッタリング工程中のヒロック
の発生を防止することができる。なお、中層５Ｂが無く
ても十分な導電率を得ることができる場合には、下層５
Ａと上層５Ｃとの２層構造としてもよい。
【００７４】なお、ゲート電極５を、高融点金属のシリ
サイドからなる１層のみで形成してもよい。高融点金属
のシリサイドは、それ自体酸化されにくいため、ゲート
絶縁膜４ａとゲート電極５との間に酸化防止のための層
を挿入する必要はない。また、高融点金属のシリサイド
を用いると、高温の熱処理を経てもヒロック等が発生し
にくい。
サイドからなる１層のみで形成してもよい。高融点金属
のシリサイドは、それ自体酸化されにくいため、ゲート
絶縁膜４ａとゲート電極５との間に酸化防止のための層
を挿入する必要はない。また、高融点金属のシリサイド
を用いると、高温の熱処理を経てもヒロック等が発生し
にくい。
【００７５】図４は、第６の実施例によるＴＦＴの断面
図を示す。第６の実施例によるＴＦＴでは、第５の実施
例のＴＦＴの下層５Ａを配置する代わりに、ゲート電極
５とゲート絶縁膜４ａとの間に、酸素原子を含まない絶
縁材料からなるバリア層６が配置されている。バリア層
６は、例えばＳｉＮで形成される。
図を示す。第６の実施例によるＴＦＴでは、第５の実施
例のＴＦＴの下層５Ａを配置する代わりに、ゲート電極
５とゲート絶縁膜４ａとの間に、酸素原子を含まない絶
縁材料からなるバリア層６が配置されている。バリア層
６は、例えばＳｉＮで形成される。
【００７６】バリア層６が、中層５Ｂとゲート絶縁膜４
ａ中の酸素との反応を防止する。このため、第５の実施
例の場合と同様に、ゲート電極５の酸化を防止すること
ができる。
ａ中の酸素との反応を防止する。このため、第５の実施
例の場合と同様に、ゲート電極５の酸化を防止すること
ができる。
【００７７】上記第５及び第６の実施例によるゲート電
極の構造は、図３及び図４に示すスタガ型ＴＦＴのみな
らず、活性領域の下にゲート電極が配置された逆スタガ
型ＴＦＴにも適用可能である。
極の構造は、図３及び図４に示すスタガ型ＴＦＴのみな
らず、活性領域の下にゲート電極が配置された逆スタガ
型ＴＦＴにも適用可能である。
【００７８】図５は、上記第１〜第６の実施例によるＴ
ＦＴを適用したアクティブマトリクス型液晶表示装置の
断面図を示す。ガラス基板１の上にＳｉＯ2 膜２が形成
され、その表面上に第１〜第６の実施例のうちいずれか
の実施例によるＴＦＴ２０が形成されている。
ＦＴを適用したアクティブマトリクス型液晶表示装置の
断面図を示す。ガラス基板１の上にＳｉＯ2 膜２が形成
され、その表面上に第１〜第６の実施例のうちいずれか
の実施例によるＴＦＴ２０が形成されている。
【００７９】ＴＦＴ２０を覆うように、ＳｉＯ2 膜２の
上に、厚さ４００ｎｍのＳｉＯ2 膜３０が形成されてい
る。ＳｉＯ2 膜３０は、例えばＰＥ−ＣＶＤにより形成
される。ＳｉＯ2 膜３０の、ドレイン高濃度領域１０Ｄ
及びソース高濃度領域１０Ｓに対応する位置に、それぞ
れコンタクトホール３１及び３２が形成されている。コ
ンタクトホール３１及び３２の形成は、例えばＣＨＦ3
とＯ2 との混合ガスを用いたＲＩＥにより行う。
上に、厚さ４００ｎｍのＳｉＯ2 膜３０が形成されてい
る。ＳｉＯ2 膜３０は、例えばＰＥ−ＣＶＤにより形成
される。ＳｉＯ2 膜３０の、ドレイン高濃度領域１０Ｄ
及びソース高濃度領域１０Ｓに対応する位置に、それぞ
れコンタクトホール３１及び３２が形成されている。コ
ンタクトホール３１及び３２の形成は、例えばＣＨＦ3
とＯ2 との混合ガスを用いたＲＩＥにより行う。
【００８０】ＳｉＯ2 膜３０の表面上に、ドレインバス
ライン３３が形成されている。ドレインバスライン３３
は、コンタクトホール３１内を経由してドレイン高濃度
領域１０Ｄに接続されている。ドレインバスライン３３
は、厚さ５０ｎｍのＴｉ膜と厚さ２００ｎｍのＡｌＳｉ
合金膜との２層構造を有する。
ライン３３が形成されている。ドレインバスライン３３
は、コンタクトホール３１内を経由してドレイン高濃度
領域１０Ｄに接続されている。ドレインバスライン３３
は、厚さ５０ｎｍのＴｉ膜と厚さ２００ｎｍのＡｌＳｉ
合金膜との２層構造を有する。
【００８１】ＳｉＯ2 膜３０の表面上の、コンタクトホ
ール３２に対応する位置に、接続電極３４が形成されて
いる。接続電極３４は、ソース高濃度領域１０Ｓに接続
されている。
ール３２に対応する位置に、接続電極３４が形成されて
いる。接続電極３４は、ソース高濃度領域１０Ｓに接続
されている。
【００８２】ＳｉＯ2 膜３０の上に、ドレインバスライ
ン３３及び接続電極３４を覆うように、ＳｉＮ膜３５が
形成されている。ＳｉＮ膜３５の表面上に、インジウム
錫オキサイド（ＩＴＯ）からなる画素電極３６が形成さ
れている。画素電極３６は、ＳｉＮ膜３５に形成された
コンタクトホールを介して接続電極３４に接続されてい
る。ＳｉＮ膜３５の上に、画素電極３６を覆うように配
向膜３７が形成されている。
ン３３及び接続電極３４を覆うように、ＳｉＮ膜３５が
形成されている。ＳｉＮ膜３５の表面上に、インジウム
錫オキサイド（ＩＴＯ）からなる画素電極３６が形成さ
れている。画素電極３６は、ＳｉＮ膜３５に形成された
コンタクトホールを介して接続電極３４に接続されてい
る。ＳｉＮ膜３５の上に、画素電極３６を覆うように配
向膜３７が形成されている。
【００８３】ガラス基板１に対向するように、対向基板
４０が配置されている。対向基板４０の対向面上に、Ｉ
ＴＯからなる共通電極４１が形成されている。共通電極
４０の表面の所定の遮光すべき領域上に、遮光膜４２が
形成されている。共通電極４０の表面上に、遮光膜４２
を覆うように配向膜４３が形成されている。２枚の配向
膜３７及び４３の間に、液晶材料５０が充填されてい
る。
４０が配置されている。対向基板４０の対向面上に、Ｉ
ＴＯからなる共通電極４１が形成されている。共通電極
４０の表面の所定の遮光すべき領域上に、遮光膜４２が
形成されている。共通電極４０の表面上に、遮光膜４２
を覆うように配向膜４３が形成されている。２枚の配向
膜３７及び４３の間に、液晶材料５０が充填されてい
る。
【００８４】実施例１〜６によるＴＦＴ２０を用いる
と、オフ電流の増加を抑制することができる。このた
め、画素電極３６に印加された電圧を長時間維持するこ
とが可能になる。
と、オフ電流の増加を抑制することができる。このた
め、画素電極３６に印加された電圧を長時間維持するこ
とが可能になる。
【００８５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００８６】
【発明の効果】以上説明したように、本発明によれば、
Ｎｉを触媒として用いることにより、アモルファスシリ
コンを比較的低温で多結晶化することができる。リンに
よるＮｉのゲッタリング、もしくはレーザ照射によるＮ
ｉＳｉの分解により、多結晶シリコン膜に形成したＴＦ
Ｔのソース領域及びドレイン領域の低濃度領域内にＮｉ
Ｓｉ結晶粒が形成されることを抑制することができる。
これにより、ＴＦＴのオフ電流の増加を防止することが
できる。
Ｎｉを触媒として用いることにより、アモルファスシリ
コンを比較的低温で多結晶化することができる。リンに
よるＮｉのゲッタリング、もしくはレーザ照射によるＮ
ｉＳｉの分解により、多結晶シリコン膜に形成したＴＦ
Ｔのソース領域及びドレイン領域の低濃度領域内にＮｉ
Ｓｉ結晶粒が形成されることを抑制することができる。
これにより、ＴＦＴのオフ電流の増加を防止することが
できる。
【図１】本発明の第１の実施例によるＴＦＴの製造方法
を説明するための基板の断面図（その１）である。
を説明するための基板の断面図（その１）である。
【図２】本発明の第１の実施例によるＴＦＴの製造方法
を説明するための基板の断面図（その２）である。
を説明するための基板の断面図（その２）である。
【図３】第５の実施例によるＴＦＴの断面図である。
【図４】第６の実施例によるＴＦＴの断面図である。
【図５】第１〜第６の実施例によるＴＦＴを用いた液晶
表示装置の断面図である。
表示装置の断面図である。
【図６】図６（Ａ）は、ＯＢＩＣ法によるＴＦＴの評価
方法を示す等価回路図であり、図６（Ｂ）は、オフ電流
の特に大きなＴＦＴの低濃度領域内の誘起電流の分布を
示す平面図である。
方法を示す等価回路図であり、図６（Ｂ）は、オフ電流
の特に大きなＴＦＴの低濃度領域内の誘起電流の分布を
示す平面図である。
【図７】Ｎｉのゲッタリング効果を評価するために行っ
た実験で用いた試料の作製方法を説明するための断面図
である。
た実験で用いた試料の作製方法を説明するための断面図
である。
【図８】評価実験で得られた多結晶シリコン膜の表面上
のエッチピットの分布を示す平面図である。
のエッチピットの分布を示す平面図である。
【図９】ゲッタリング長と熱処理温度との関係を示すグ
ラフである。
ラフである。
【図１０】シリコン多結晶化の熱処理後、及びレーザ照
射後の多結晶シリコン膜のＴＥＭ写真をスケッチした図
である。
射後の多結晶シリコン膜のＴＥＭ写真をスケッチした図
である。
１ ガラス基板 ２ ＳｉＯ2 膜 ３ シリコン膜 ３ａ 活性領域 ４、４ａ ゲート絶縁膜 ５ ゲート電極 ６ バリア層 １０Ｓ ソース高濃度領域 １０Ｄ ドレイン高濃度領域 １１Ｓ ソース低濃度領域 １１Ｄ ドレイン低濃度領域 ２０ ＴＦＴ ３０ ＳｉＯ2 膜 ３１、３２ コンタクトホール ３３ ドレインバスライン ３４ 接続電極 ３５ ＳｉＮ膜 ３６ 画素電極 ３７、４３ 配向膜 ４０ 対向基板 ４１ 共通電極 ４２ 遮光膜 ５０ 液晶材料 １００ ソース領域 １０１ ドレイン領域 １０２ ゲート電極 １０３ 光誘起電流の大きな領域 １０４ 光誘起電流の小さな領域 １１０ ガラス基板 １１１ ＳｉＯ2 膜 １１２ シリコン膜 １１３ ＳｉＯ2 パターン １１４ リン添加領域 １１５ 境界 １１６ エッチピットの現れない領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 明人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 張 宏勇 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F052 AA01 BB07 DA02 DB03 EA15 EA16 JA01 5F110 AA01 AA06 AA26 BB02 CC02 DD02 DD13 EE02 EE03 EE04 EE05 EE06 EE15 EE44 FF02 FF30 GG02 GG13 GG25 GG45 HJ13 HL07 HM15 NN02 NN13 NN23 NN24 PP03 PP34 QQ11 QQ28
Claims (16)
- 【請求項１】 主表面を有する基板と、 前記基板の主表面の一部の領域上に形成された多結晶シ
リコン膜であって、該多結晶シリコン膜に、その面内の
第１の方向に沿ってドレイン高濃度領域、ドレイン低濃
度領域、チャネル領域、ソース低濃度領域、及びソース
高濃度領域がこの順番に画定され、該多結晶シリコン膜
中にニッケルが添加され、該ドレイン高濃度領域、ドレ
イン低濃度領域、ソース低濃度領域、及びソース高濃度
領域に、導電性を付与する不純物が添加され、前記ドレ
イン低濃度領域の前記不純物の濃度が、前記ドレイン高
濃度領域のそれよりも低く、前記ソース低濃度領域の前
記不純物の濃度が、前記ソース高濃度領域のそれよりも
低く、前記ドレイン低濃度領域及びソース低濃度領域の
ニッケル濃度が、前記チャネル領域、ドレイン高濃度領
域、及びソース高濃度領域のそれよりも低い前記多結晶
シリコン膜と、 前記多結晶シリコン膜の前記チャネル領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを有す
る薄膜トランジスタ。 - 【請求項２】 前記ドレイン高濃度領域、ドレイン低濃
度領域、ソース低濃度領域、及びソース高濃度領域に添
加されている不純物がリンである請求項１に記載の薄膜
トランジスタ。 - 【請求項３】 前記ドレイン高濃度領域及びソース高濃
度領域に添加されている不純物がリンであり、前記ドレ
イン低濃度領域及びソース低濃度領域に添加されている
不純物が、リン以外のｎ型不純物である請求項１に記載
の薄膜トランジスタ。 - 【請求項４】 主表面を有する基板と、 前記基板の主表面の一部の領域上に形成された多結晶シ
リコン膜であって、該多結晶シリコン膜に、その面内の
第１の方向に沿ってドレイン高濃度領域、ドレイン低濃
度領域、チャネル領域、ソース低濃度領域、及びソース
高濃度領域がこの順番に画定され、該多結晶シリコン膜
中にニッケルシリサイドの結晶粒が分布し、該ドレイン
高濃度領域、ドレイン低濃度領域、ソース低濃度領域、
及びソース高濃度領域に、導電性を付与する不純物が添
加され、前記ドレイン低濃度領域の前記不純物の濃度
が、前記ドレイン高濃度領域のそれよりも低く、前記ソ
ース低濃度領域の前記不純物の濃度が、前記ソース高濃
度領域のそれよりも低く、前記ドレイン低濃度領域及び
ソース低濃度領域内にはニッケルシリサイド結晶粒が分
布していないか、または前記ドレイン低濃度領域及びソ
ース低濃度領域内のニッケルシリサイド結晶粒の分布密
度が、前記チャネル領域、ドレイン高濃度領域、及びソ
ース高濃度領域内のそれよりも低い前記多結晶シリコン
膜と、 前記多結晶シリコン膜の前記チャネル領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを有す
る薄膜トランジスタ。 - 【請求項５】 前記ドレイン高濃度領域、ドレイン低濃
度領域、ソース低濃度領域、及びソース高濃度領域に添
加されている不純物がリンである請求項４に記載の薄膜
トランジスタ。 - 【請求項６】 主表面を有する基板と、 前記基板の主表面の一部の領域上に形成された多結晶シ
リコン膜であって、該多結晶シリコン膜に、その面内の
第１の方向に沿ってドレイン高濃度領域、ドレイン低濃
度領域、チャネル領域、ソース低濃度領域、及びソース
高濃度領域がこの順番に画定され、該多結晶シリコン膜
中にニッケルが分布し、該ドレイン高濃度領域、ドレイ
ン低濃度領域、ソース低濃度領域、及びソース高濃度領
域に、導電性を付与する不純物が添加され、該多結晶シ
リコン膜中にニッケルシリサイドの結晶粒が分布してい
ないか、またはニッケルシリサイドの結晶粒の分布密度
が１０×１０μｍ2 内に１個以下である前記多結晶シリ
コン膜と、 前記多結晶シリコン膜の前記チャネル領域上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極とを有す
る薄膜トランジスタ。 - 【請求項７】 面内の第１の方向に沿ってドレイン領
域、チャネル領域、及びソース領域がこの順番に画定さ
れ、膜内にニッケルが分布し、該ドレイン領域及びソー
ス領域に、導電性を付与する不純物が添加されている多
結晶シリコン膜と、 前記チャネル領域において、前記多結晶シリコン膜の表
面に接するように配置されたゲート絶縁膜と、 前記ゲート絶縁膜の、前記多結晶シリコン膜とは反対側
の表面上に配置され、高融点金属のシリサイドからなる
ゲート電極とを有する薄膜トランジスタ。 - 【請求項８】 面内の第１の方向に沿ってドレイン領
域、チャネル領域、及びソース領域がこの順番に画定さ
れ、膜内にニッケルが分布し、該ドレイン領域及びソー
ス領域に、導電性を付与する不純物が添加されている多
結晶シリコン膜と、 前記チャネル領域において、前記多結晶シリコン膜の表
面に接するように配置されたゲート絶縁膜と、 前記ゲート絶縁膜の、前記多結晶シリコン膜とは反対側
の表面上に配置され、積層構造を有し、前記ゲート絶縁
膜に接する層が、高融点金属のシリサイドまたは貴金属
からなる第１の層であり、前記ゲート絶縁膜に対して該
第１の層よりも遠い位置に、アルミニウムと高融点金属
との合金または高融点金属からなる第２の層を含むゲー
ト電極とを有する薄膜トランジスタ。 - 【請求項９】 さらに、前記第１の層と第２の層との間
に、アルミニウムを主成分とする導電層が配置されてい
る請求項８に記載の薄膜トランジスタ。 - 【請求項１０】 面内の第１の方向に沿ってドレイン領
域、チャネル領域、及びソース領域がこの順番に画定さ
れ、膜内にニッケルが分布し、該ドレイン領域及びソー
ス領域に、導電性を付与する不純物が添加されている多
結晶シリコン膜と、 前記チャネル領域において、前記多結晶シリコン膜の表
面に接するように配置されたゲート絶縁膜と、 前記ゲート絶縁膜の、前記多結晶シリコン膜とは反対側
の表面上に配置され、酸素原子を含まない絶縁材料から
なるバリア層と、 前記バリア層の、前記ゲート絶縁膜とは反対側の表面上
に配置され、アルミニウムと高融点金属との合金または
高融点金属からなる第１の層を含むゲート電極とを有す
る薄膜トランジスタ。 - 【請求項１１】 前記ゲート電極が、さらに、前記バリ
ア層と第１の層との間に、アルミニウムを主成分とする
導電層を含む請求項１０に記載の薄膜トランジスタ。 - 【請求項１２】 絶縁性の表面を有する基板の表面上
に、ニッケルを含むアモルファスシリコン膜を形成する
工程と、 前記アモルファスシリコン膜を多結晶化し、多結晶シリ
コン膜を得る工程と、 前記多結晶シリコン膜内に画定されたチャネル領域の両
側に、該チャネル領域とある間隔を隔てて画定されたソ
ース及びドレイン領域にリンを添加する工程と、 前記多結晶シリコン膜を加熱し、該多結晶シリコン膜中
のニッケルの一部を、前記ソース及びドレイン領域中の
リンのゲッタリング作用によって該ソース及びドレイン
領域中に移動させるゲッタリング工程と、 前記ゲッタリング工程の後に、前記チャネル領域と前記
ソース領域との間の領域、及び前記チャネル領域と前記
ドレイン領域との間の領域に、前記ソース及びドレイン
領域中のリン濃度よりも低濃度になるように、ｎ型不純
物を導入する工程とを有し、前記アモルファスシリコン
膜を形成する工程の後に、さらに、 前記チャネル領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有する薄膜トランジスタの製造方法。 - 【請求項１３】 前記多結晶シリコン膜を得る工程が、
前記アモルファスシリコン膜が多結晶化するのに十分な
エネルギ密度の第１のレーザを該アモルファスシリコン
膜に照射する工程を含み、 前記第１のレーザを照射する工程と、前記ソース領域及
びドレイン領域にリンを添加する工程との間には、前記
多結晶シリコン膜を、前記ゲッタリング工程で行われる
加熱の温度よりも高い温度に加熱しない請求項１２に記
載の薄膜トランジスタの製造方法。 - 【請求項１４】 前記ソース領域及びドレイン領域にリ
ンを添加する工程の後、前記ゲッタリング工程の前に、
前記第１のレーザのエネルギ密度よりも低いエネルギ密
度の第２のレーザを前記多結晶シリコン膜に照射し、前
記ソース領域及びドレイン領域中のリンを活性化する工
程を含む請求項１２または１３に記載の薄膜トランジス
タの製造方法。 - 【請求項１５】 絶縁性の表面を有する基板の表面上
に、ニッケルを含むアモルファスシリコン膜を形成する
工程と、 前記アモルファスシリコン膜を多結晶化し、多結晶シリ
コン膜を得る工程と、 前記多結晶シリコン膜内に画定されたチャネル領域の両
側に、該チャネル領域とある間隔を隔てて画定されたソ
ース及びドレイン領域に、リンを添加する工程と、 前記チャネル領域とソース領域との間の領域、及び前記
チャネル領域とドレイン領域との間の領域に、ニッケル
に対してゲッタリング作用を示さないｎ型不純物を、前
記ソース及びドレイン領域中のリン濃度よりも低濃度に
なるように添加する工程と、 前記多結晶シリコン膜を得る工程で形成されるニッケル
シリサイド結晶粒中のニッケルを、前記多結晶シリコン
膜中に再拡散させるのに十分なエネルギ密度のレーザ
を、前記多結晶シリコン膜に照射する工程とを有し、前
記多結晶シリコン膜を形成する工程の後に、さらに、 前記チャネル領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有する薄膜トランジスタの製造方法。 - 【請求項１６】 絶縁性の表面を有する基板の表面上
に、ニッケルを含むアモルファスシリコン膜を形成する
工程と、 前記アモルファスシリコン膜を多結晶化し、多結晶シリ
コン膜を得る工程と、 前記多結晶シリコン膜内に画定されたチャネル領域の両
側に、該チャネル領域とある間隔を隔てて画定されたソ
ース及びドレイン領域に、導電性を付与する不純物を添
加する工程と、 前記チャネル領域と前記ソース領域との間の領域、及び
前記チャネル領域と前記ドレイン領域との間の領域に、
前記ソース及びドレイン領域中の不純物濃度よりも低濃
度になるように、該ソース及びドレイン領域の導電型と
同一の導電型の不純物を導入する工程と、 前記多結晶シリコン膜に、ニッケルシリサイド結晶粒が
分解するのに十分なエネルギ密度のレーザを照射する工
程とを有し、前記アモルファスシリコン膜を形成する工
程の後に、さらに、 前記チャネル領域上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上にゲート電極を形成する工程とを
有する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371429A JP2000196095A (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371429A JP2000196095A (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタ及びその製造方法 |
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518102B1 (en) | 1995-03-27 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor semiconductor devices with step of annealing to getter metal with phosphorous |
| JP2003077832A (ja) * | 2001-08-30 | 2003-03-14 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2008118153A (ja) * | 2007-12-17 | 2008-05-22 | Sharp Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-12-25 JP JP10371429A patent/JP2000196095A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518102B1 (en) | 1995-03-27 | 2003-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing transistor semiconductor devices with step of annealing to getter metal with phosphorous |
| JP2003077832A (ja) * | 2001-08-30 | 2003-03-14 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2008118153A (ja) * | 2007-12-17 | 2008-05-22 | Sharp Corp | 半導体装置及びその製造方法 |
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