JP2000187992A - 電気的書換可能な不揮発性メモリのリフレッシュ制御回路 - Google Patents
電気的書換可能な不揮発性メモリのリフレッシュ制御回路Info
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Abstract
(57)【要約】
【課題】 再書き込みのタイミングを判断でき、適切な
再書き込みを実施可能にすることである。 【解決手段】 電気的書換可能な不揮発性メモリの再書
き込みの必要なタイミングを判定し決定するための再書
込タイミング決定手段と、該再書込タイミング決定手段
により決定した前記タイミングをもとに、メモリ領域を
再書き込みするリフレッシュ手段とを備える。
再書き込みを実施可能にすることである。 【解決手段】 電気的書換可能な不揮発性メモリの再書
き込みの必要なタイミングを判定し決定するための再書
込タイミング決定手段と、該再書込タイミング決定手段
により決定した前記タイミングをもとに、メモリ領域を
再書き込みするリフレッシュ手段とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書換可能
な不揮発性メモリのリフレッシュ制御回路に関するもの
である。
な不揮発性メモリのリフレッシュ制御回路に関するもの
である。
【０００２】
【従来の技術】一般に、電気的書換可能な不揮発性メモ
リ（以下、フラッシュメモリという）におけるメモリセ
ルのＶＧＳ−ＩＤＳ特性は、図８に示すように未書き込
み時は符号１０１で示す特性（読み出し時 Ｈｉｇｈレ
ベル）、書き込み時は符号１０２で示す特性（読み出し
時 Ｌｏｗレベル）となる。
リ（以下、フラッシュメモリという）におけるメモリセ
ルのＶＧＳ−ＩＤＳ特性は、図８に示すように未書き込
み時は符号１０１で示す特性（読み出し時 Ｈｉｇｈレ
ベル）、書き込み時は符号１０２で示す特性（読み出し
時 Ｌｏｗレベル）となる。
【０００３】ところで、長期にデータを保存したり、ま
たは使用していると、経年変化により、書き込まれたメ
モリセルの閾値が下がり、符号１０３で示すような特性
になり、未書き込み時の特性に近づいてくる。
たは使用していると、経年変化により、書き込まれたメ
モリセルの閾値が下がり、符号１０３で示すような特性
になり、未書き込み時の特性に近づいてくる。
【０００４】たとえば、センスアンプの閾値が符号１０
４で示すレベルにある場合、符号１０２で示す特性のメ
モリセルは正しくＬｏｗレベルを読み出すが、符号１０
３で示すレベルのメモリセルはＨｉｇｈレベルを読み出
し、誤読み出しをしてしまう。このため、符号１０２お
よび符号１０３で示す特性のメモリセルをともに正しく
Ｌｏｗレベルと読み出すためには、センスアンプの閾値
が符号１０５にあればよい。
４で示すレベルにある場合、符号１０２で示す特性のメ
モリセルは正しくＬｏｗレベルを読み出すが、符号１０
３で示すレベルのメモリセルはＨｉｇｈレベルを読み出
し、誤読み出しをしてしまう。このため、符号１０２お
よび符号１０３で示す特性のメモリセルをともに正しく
Ｌｏｗレベルと読み出すためには、センスアンプの閾値
が符号１０５にあればよい。
【０００５】しかしながら、符号１０１で示す特性のメ
モリセルとのマージンが少なくなってしまうため、符号
１０３で示す特性になってしまったメモリセルに対して
再書き込み（リフレッシュ動作）を行う必要がある。
モリセルとのマージンが少なくなってしまうため、符号
１０３で示す特性になってしまったメモリセルに対して
再書き込み（リフレッシュ動作）を行う必要がある。
【０００６】
【発明が解決しようとする課題】従来の電気的書換可能
な不揮発性メモリのリフレッシュ制御回路は以上のよう
に構成されており、符号１０３で示す特性になってしま
ったメモリセルに対して再書き込み動作を行う必要があ
る一方、前記メモリセルに対しての再書き込み動作を行
う時期について的確に判断できる構成にはなっていない
という課題があった。
な不揮発性メモリのリフレッシュ制御回路は以上のよう
に構成されており、符号１０３で示す特性になってしま
ったメモリセルに対して再書き込み動作を行う必要があ
る一方、前記メモリセルに対しての再書き込み動作を行
う時期について的確に判断できる構成にはなっていない
という課題があった。
【０００７】この発明は、上記のような課題を解決する
ためになされたものであり、再書き込みのタイミングを
判断でき、適切な再書き込みを実施できる電気的書換可
能な不揮発性メモリのリフレッシュ制御回路を得ること
を目的とする。
ためになされたものであり、再書き込みのタイミングを
判断でき、適切な再書き込みを実施できる電気的書換可
能な不揮発性メモリのリフレッシュ制御回路を得ること
を目的とする。
【０００８】
【課題を解決するための手段】この発明に係るフラッシ
ュメモリのリフレッシュ制御回路は、電気的書換可能な
不揮発性メモリの再書き込みの必要なタイミングを判定
し決定するための再書込タイミング決定手段と、該再書
込タイミング決定手段により決定した前記タイミングを
もとに、メモリ領域を再書き込みするリフレッシュ手段
とを備えるようにしたものである。
ュメモリのリフレッシュ制御回路は、電気的書換可能な
不揮発性メモリの再書き込みの必要なタイミングを判定
し決定するための再書込タイミング決定手段と、該再書
込タイミング決定手段により決定した前記タイミングを
もとに、メモリ領域を再書き込みするリフレッシュ手段
とを備えるようにしたものである。
【０００９】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、メモリの読み出し信号をもとにソフ
トライトされる特定のメモリセルと、前記ソフトライト
により変化した前記特定のメモリセルの閾値を、再書き
込みを行うタイミングを決める所定の判定レベルをもと
に判別するための特定メモリセル閾値判別回路とを再書
込タイミング決定手段が備え、リフレッシュ手段は、前
記特定メモリセル閾値判別回路による判別結果により得
られたタイミングをもとにメモリ領域を再書き込みする
構成を備えるようにしたものである。
ッシュ制御回路は、メモリの読み出し信号をもとにソフ
トライトされる特定のメモリセルと、前記ソフトライト
により変化した前記特定のメモリセルの閾値を、再書き
込みを行うタイミングを決める所定の判定レベルをもと
に判別するための特定メモリセル閾値判別回路とを再書
込タイミング決定手段が備え、リフレッシュ手段は、前
記特定メモリセル閾値判別回路による判別結果により得
られたタイミングをもとにメモリ領域を再書き込みする
構成を備えるようにしたものである。
【００１０】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、パワーオンリセットを示す信号をも
とにソフトライトされる特定のメモリセルと、前記ソフ
トライトにより変化した前記特定のメモリセルの閾値
を、再書き込みを行うタイミングを決める所定の判定レ
ベルをもとに判別するための特定メモリセル閾値判別回
路とを再書込タイミング決定手段が備え、リフレッシュ
手段は、前記特定メモリセル閾値判別回路による判別結
果により得られたタイミングをもとにメモリ領域を再書
き込みする構成を備えるようにしたものである。
ッシュ制御回路は、パワーオンリセットを示す信号をも
とにソフトライトされる特定のメモリセルと、前記ソフ
トライトにより変化した前記特定のメモリセルの閾値
を、再書き込みを行うタイミングを決める所定の判定レ
ベルをもとに判別するための特定メモリセル閾値判別回
路とを再書込タイミング決定手段が備え、リフレッシュ
手段は、前記特定メモリセル閾値判別回路による判別結
果により得られたタイミングをもとにメモリ領域を再書
き込みする構成を備えるようにしたものである。
【００１１】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、パワーオンとともに発振する発振信
号をもとにソフトライトされる特定のメモリセルと、前
記ソフトライトにより変化した前記特定のメモリセルの
閾値を、再書き込みを行うタイミングを決める所定の判
定レベルをもとに判別するための特定メモリセル閾値判
別回路とを再書込タイミング決定手段が備え、リフレッ
シュ手段は、前記特定メモリセル閾値判別回路による判
別結果により得られたタイミングをもとにメモリ領域を
再書き込みする構成を備えるようにしたものである。
ッシュ制御回路は、パワーオンとともに発振する発振信
号をもとにソフトライトされる特定のメモリセルと、前
記ソフトライトにより変化した前記特定のメモリセルの
閾値を、再書き込みを行うタイミングを決める所定の判
定レベルをもとに判別するための特定メモリセル閾値判
別回路とを再書込タイミング決定手段が備え、リフレッ
シュ手段は、前記特定メモリセル閾値判別回路による判
別結果により得られたタイミングをもとにメモリ領域を
再書き込みする構成を備えるようにしたものである。
【００１２】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、リフレッシュ手段が再書き込みの必
要なメモリ領域を判別するための再書込必要領域判定手
段を備え、特定メモリセル閾値判別回路による判別結果
から得られたタイミングをもとに、前記再書込必要領域
判定手段により判別した前記再書き込みの必要なメモリ
領域に対し再書き込みする構成を備えるようにしたもの
である。
ッシュ制御回路は、リフレッシュ手段が再書き込みの必
要なメモリ領域を判別するための再書込必要領域判定手
段を備え、特定メモリセル閾値判別回路による判別結果
から得られたタイミングをもとに、前記再書込必要領域
判定手段により判別した前記再書き込みの必要なメモリ
領域に対し再書き込みする構成を備えるようにしたもの
である。
【００１３】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、リフレッシュ手段が特定メモリセル
閾値判別回路による判別結果から得られたタイミングを
もとに、全メモリ領域を再書き込みする構成を備えるよ
うにしたものである。
ッシュ制御回路は、リフレッシュ手段が特定メモリセル
閾値判別回路による判別結果から得られたタイミングを
もとに、全メモリ領域を再書き込みする構成を備えるよ
うにしたものである。
【００１４】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、リフレッシュ手段がパワーオンリセ
ット期間を識別するパワーオンリセット期間識別手段を
備え、特定メモリセル閾値判別回路による判別結果から
得られたタイミングをもとに、前記パワーオンリセット
期間識別手段が識別したパワーオンリセット期間、全メ
モリ領域を再書き込みする構成を備えるようにしたもの
である。
ッシュ制御回路は、リフレッシュ手段がパワーオンリセ
ット期間を識別するパワーオンリセット期間識別手段を
備え、特定メモリセル閾値判別回路による判別結果から
得られたタイミングをもとに、前記パワーオンリセット
期間識別手段が識別したパワーオンリセット期間、全メ
モリ領域を再書き込みする構成を備えるようにしたもの
である。
【００１５】この発明に係るフラッシュメモリのリフレ
ッシュ制御回路は、リフレッシュ手段がパワーオンリセ
ット期間を識別するパワーオンリセット期間識別手段を
備え、特定メモリセル閾値判別回路による判別結果から
得られたタイミングをもとに、前記パワーオンリセット
期間識別手段が識別したパワーオンリセット期間、再書
込必要領域判定手段により判別した前記再書き込みの必
要なメモリ領域に対し再書き込みする構成を備えるよう
にしたものである。
ッシュ制御回路は、リフレッシュ手段がパワーオンリセ
ット期間を識別するパワーオンリセット期間識別手段を
備え、特定メモリセル閾値判別回路による判別結果から
得られたタイミングをもとに、前記パワーオンリセット
期間識別手段が識別したパワーオンリセット期間、再書
込必要領域判定手段により判別した前記再書き込みの必
要なメモリ領域に対し再書き込みする構成を備えるよう
にしたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１の電気的書換
可能な不揮発性メモリ（以下、フラッシュメモリとい
う）のリフレッシュ制御回路の特徴的な回路構成部分を
示す回路図である。図１において、１は特定のフラッシ
ュメモリトランジスタ（特定のメモリセル，再書込タイ
ミング決定手段）、２は読み出しパルス、３は抵抗（再
書込タイミング決定手段）、４は制御入力付きのセンス
アンプ（特定メモリセル閾値判別回路，再書込タイミン
グ決定手段）、５はフラグ出力を示す。
ついて説明する。 実施の形態１．図１は、この実施の形態１の電気的書換
可能な不揮発性メモリ（以下、フラッシュメモリとい
う）のリフレッシュ制御回路の特徴的な回路構成部分を
示す回路図である。図１において、１は特定のフラッシ
ュメモリトランジスタ（特定のメモリセル，再書込タイ
ミング決定手段）、２は読み出しパルス、３は抵抗（再
書込タイミング決定手段）、４は制御入力付きのセンス
アンプ（特定メモリセル閾値判別回路，再書込タイミン
グ決定手段）、５はフラグ出力を示す。
【００１７】次に、動作について説明する。一般的に、
フラッシュメモリの書き込み時には、ＶＤＳを８Ｖ程
度、ＶＧＳを１２Ｖ程度に設定し、フラッシュメモリセ
ルのフローティングゲートに電子を注入する。また、読
み出し時には、ＶＧＳを５Ｖに設定して未書き込みのメ
モリセル時のＶＤＳを１Ｖ程度になるようにしている。
フラッシュメモリの書き込み時には、ＶＤＳを８Ｖ程
度、ＶＧＳを１２Ｖ程度に設定し、フラッシュメモリセ
ルのフローティングゲートに電子を注入する。また、読
み出し時には、ＶＧＳを５Ｖに設定して未書き込みのメ
モリセル時のＶＤＳを１Ｖ程度になるようにしている。
【００１８】この実施の形態では、読み出し時のＶＤＳ
を１Ｖより高い電圧にすることにより、読み出し時に特
定のフラッシュメモリトランジスタ１のフローティング
ゲートに電子を少量注入させ、回数を重ねるごとに注入
された電子量が増えてゆくようにする。この結果、図２
に示すようにＶＧＳ＝５Ｖ時のＶＤＳの値は徐々に上昇
していく。このときセンスアンプ４の閾値を符号６で示
すレベルに設定しておく。この結果、ＶＤＳが符号６で
示すレベルを越えた時点でフラグ出力５はＨｉｇｈレベ
ルとなるので、このＨｉｇｈレベルのフラグ出力５によ
りメモリセルに対しての再書き込み動作を行う時期を判
断する。なお、センスアンプ４は、読み出しパルス２が
Ｈｉｇｈレベルの間、動作させる。
を１Ｖより高い電圧にすることにより、読み出し時に特
定のフラッシュメモリトランジスタ１のフローティング
ゲートに電子を少量注入させ、回数を重ねるごとに注入
された電子量が増えてゆくようにする。この結果、図２
に示すようにＶＧＳ＝５Ｖ時のＶＤＳの値は徐々に上昇
していく。このときセンスアンプ４の閾値を符号６で示
すレベルに設定しておく。この結果、ＶＤＳが符号６で
示すレベルを越えた時点でフラグ出力５はＨｉｇｈレベ
ルとなるので、このＨｉｇｈレベルのフラグ出力５によ
りメモリセルに対しての再書き込み動作を行う時期を判
断する。なお、センスアンプ４は、読み出しパルス２が
Ｈｉｇｈレベルの間、動作させる。
【００１９】図３は、図１に示す回路によりフラグ出力
５を得て、再書き込み動作をどのように実行するかを示
したフローチャートである。このフローチャートによれ
ば、先ず、フラグ出力５がＨｉｇｈレベルになるまでフ
ラグ出力５を監視する（ステップＳＴ１，リフレッシュ
手段）。次に、フラグ出力５がＨｉｇｈレベルになれ
ば、アドレスカウンタを“０”にクリアする（ステップ
ＳＴ２，リフレッシュ手段）。そして、前記アドレスカ
ウンタが示すメモリのデータを読み出し、同じデータで
再書き込みを行う（ステップＳＴ３，リフレッシュ手
段）。
５を得て、再書き込み動作をどのように実行するかを示
したフローチャートである。このフローチャートによれ
ば、先ず、フラグ出力５がＨｉｇｈレベルになるまでフ
ラグ出力５を監視する（ステップＳＴ１，リフレッシュ
手段）。次に、フラグ出力５がＨｉｇｈレベルになれ
ば、アドレスカウンタを“０”にクリアする（ステップ
ＳＴ２，リフレッシュ手段）。そして、前記アドレスカ
ウンタが示すメモリのデータを読み出し、同じデータで
再書き込みを行う（ステップＳＴ３，リフレッシュ手
段）。
【００２０】次に、前記アドレスカウンタがメモリの最
終アドレスまで進んでいるか否かを判定し（ステップＳ
Ｔ４，リフレッシュ手段）、この結果、最終アドレスま
で進んでいなければ、前記アドレスカウンタの値を＋１
し（ステップＳＴ５，リフレッシュ手段）、ステップＳ
Ｔ３へ戻る。また、前記ステップＳＴ４で前記アドレス
カウンタがメモリの最終アドレスまで進んでいれば終了
する。
終アドレスまで進んでいるか否かを判定し（ステップＳ
Ｔ４，リフレッシュ手段）、この結果、最終アドレスま
で進んでいなければ、前記アドレスカウンタの値を＋１
し（ステップＳＴ５，リフレッシュ手段）、ステップＳ
Ｔ３へ戻る。また、前記ステップＳＴ４で前記アドレス
カウンタがメモリの最終アドレスまで進んでいれば終了
する。
【００２１】以上のように、この実施の形態１によれ
ば、特別な記憶素子を用意することなく、読み出しの回
数をおおよそ把握することができ、この読み出しの回数
によって再書き込みのタイミングを計り、適切な再書き
込みを実施できる電気的書換可能な不揮発性メモリのリ
フレッシュ制御回路が得られる効果がある。
ば、特別な記憶素子を用意することなく、読み出しの回
数をおおよそ把握することができ、この読み出しの回数
によって再書き込みのタイミングを計り、適切な再書き
込みを実施できる電気的書換可能な不揮発性メモリのリ
フレッシュ制御回路が得られる効果がある。
【００２２】実施の形態２．この実施の形態２の電気的
書換可能な不揮発性メモリのリフレッシュ制御回路で
は、前記実施の形態１の図１に示した構成を用いるが、
再書き込みを実行する際の動作が異なる。図４は、この
実施の形態の電気的書換可能な不揮発性メモリのリフレ
ッシュ制御回路の再書き込みを実行する際の動作を示す
フローチャートである。この実施の形態２では、先ず、
フラグ出力５がＨｉｇｈレベルになるまでフラグ出力５
を監視する（ステップＳＴ１１，リフレッシュ手段）。
この結果、フラグ出力がＨｉｇｈレベルになれば、アド
レスカウンタを“０”にクリアする（ステップＳＴ１
２，リフレッシュ手段）。次に、前記アドレスカウンタ
が示すメモリのデータを、センスアンプ４の閾値が図８
の符号１０４で示した値で読み出す。さらに、前記アド
レスカウンタが示している同じメモリのデータを今度は
閾値が図８の符号１０５で示した値で読み出す（ステッ
プＳＴ１３，再書込必要領域判定手段，リフレッシュ手
段）。
書換可能な不揮発性メモリのリフレッシュ制御回路で
は、前記実施の形態１の図１に示した構成を用いるが、
再書き込みを実行する際の動作が異なる。図４は、この
実施の形態の電気的書換可能な不揮発性メモリのリフレ
ッシュ制御回路の再書き込みを実行する際の動作を示す
フローチャートである。この実施の形態２では、先ず、
フラグ出力５がＨｉｇｈレベルになるまでフラグ出力５
を監視する（ステップＳＴ１１，リフレッシュ手段）。
この結果、フラグ出力がＨｉｇｈレベルになれば、アド
レスカウンタを“０”にクリアする（ステップＳＴ１
２，リフレッシュ手段）。次に、前記アドレスカウンタ
が示すメモリのデータを、センスアンプ４の閾値が図８
の符号１０４で示した値で読み出す。さらに、前記アド
レスカウンタが示している同じメモリのデータを今度は
閾値が図８の符号１０５で示した値で読み出す（ステッ
プＳＴ１３，再書込必要領域判定手段，リフレッシュ手
段）。
【００２３】次に、前記ステップＳＴ１３で、それぞれ
読み出した結果が“同じ”であるかを判定し（ステップ
ＳＴ１４，再書込必要領域判定手段，リフレッシュ手
段）、“同じ”であればステップＳＴ１６（リフレッシ
ュ手段）へ飛ぶ。
読み出した結果が“同じ”であるかを判定し（ステップ
ＳＴ１４，再書込必要領域判定手段，リフレッシュ手
段）、“同じ”であればステップＳＴ１６（リフレッシ
ュ手段）へ飛ぶ。
【００２４】一方、ステップＳＴ１４での判定結果が
“同じ”でなければ、前記ステップＳＴ１３において閾
値が図８の符号１０５で示した値で読み出したデータで
再書き込みする（ステップＳＴ１５，リフレッシュ手
段）。
“同じ”でなければ、前記ステップＳＴ１３において閾
値が図８の符号１０５で示した値で読み出したデータで
再書き込みする（ステップＳＴ１５，リフレッシュ手
段）。
【００２５】続いてステップＳＴ１６へ進み、前記アド
レスカウンタの示す値がメモリの最終アドレスまで進ん
でいるか否かを判定し、最終アドレスまで進んでいなけ
れば、アドレスカウンタの値を＋１して（ステップＳＴ
１７，リフレッシュ手段）、ステップＳＴ１３へ戻る。
レスカウンタの示す値がメモリの最終アドレスまで進ん
でいるか否かを判定し、最終アドレスまで進んでいなけ
れば、アドレスカウンタの値を＋１して（ステップＳＴ
１７，リフレッシュ手段）、ステップＳＴ１３へ戻る。
【００２６】一方、前記アドレスカウンタがメモリの最
終アドレスまで進んでいれば、終了する。
終アドレスまで進んでいれば、終了する。
【００２７】以上のように、この実施の形態２によれ
ば、特別な記憶素子を用意することなく、読み出しの回
数をおおよそ把握することができ、この読み出しの回数
によって再書き込みのタイミングを計るとともに、ステ
ップＳＴ１４での判定結果が“同じ”でない、つまりＶ
ＧＳの低下したデータ化けを起こす可能性のあるフラッ
シュメモリのデータに対してのみ、正しいデータの適切
な再書き込みを実施できる電気的書換可能な不揮発性メ
モリのリフレッシュ制御回路が得られる効果がある。
ば、特別な記憶素子を用意することなく、読み出しの回
数をおおよそ把握することができ、この読み出しの回数
によって再書き込みのタイミングを計るとともに、ステ
ップＳＴ１４での判定結果が“同じ”でない、つまりＶ
ＧＳの低下したデータ化けを起こす可能性のあるフラッ
シュメモリのデータに対してのみ、正しいデータの適切
な再書き込みを実施できる電気的書換可能な不揮発性メ
モリのリフレッシュ制御回路が得られる効果がある。
【００２８】実施の形態３．この実施の形態３では、、
パワーオンリセット回路の出力が例えばＨｉｇｈレベル
の期間のみフラグ出力５をチェックする。そして、前記
期間にＨｉｇｈレベルのフラグ出力５が得られれば、前
記実施の形態１の図１に示す構成と図３に示す再書き込
み動作、または前記実施の形態２の図４に示す再書き込
み動作を実行する。
パワーオンリセット回路の出力が例えばＨｉｇｈレベル
の期間のみフラグ出力５をチェックする。そして、前記
期間にＨｉｇｈレベルのフラグ出力５が得られれば、前
記実施の形態１の図１に示す構成と図３に示す再書き込
み動作、または前記実施の形態２の図４に示す再書き込
み動作を実行する。
【００２９】この場合、図３のフローチャートではステ
ップＳＴ２からステップＳＴ５までの処理を実行し、ま
た図４に示すフローチャートではステップＳＴ１２から
ステップＳＴ１７までの処理を実行し、前記実施の形態
１または前記実施の形態２の再書き込みを行う。
ップＳＴ２からステップＳＴ５までの処理を実行し、ま
た図４に示すフローチャートではステップＳＴ１２から
ステップＳＴ１７までの処理を実行し、前記実施の形態
１または前記実施の形態２の再書き込みを行う。
【００３０】図５は、この実施の形態３の電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の動作を示
すフローチャートである。先ず、パワーオンリセット回
路からのＨｉｇｈレベルの出力の有無をもとにパワーオ
ンリセットが行われたかを判定し（ステップＳＴ２１，
パワーオンリセット期間識別手段，リフレッシュ手
段）、この結果、パワーオンリセットが行われたなら
ば、このパワーオンリセットが行われている期間、再書
き込みルーチンへ移行する。すなわち、前記再書き込み
ルーチンは前記図３または前記図４に示した各ステップ
から構成されており、前記パワーオンリセットが行われ
ている期間内にＨｉｇｈレベルのフラグ出力５があるか
を判定し（ステップＳＴ２２，リフレッシュ手段）、フ
ラグ出力５がＨｉｇｈレベルになっていれば前記実施の
形態１または前記実施の形態２の再書き込み動作を行
う。
能な不揮発性メモリのリフレッシュ制御回路の動作を示
すフローチャートである。先ず、パワーオンリセット回
路からのＨｉｇｈレベルの出力の有無をもとにパワーオ
ンリセットが行われたかを判定し（ステップＳＴ２１，
パワーオンリセット期間識別手段，リフレッシュ手
段）、この結果、パワーオンリセットが行われたなら
ば、このパワーオンリセットが行われている期間、再書
き込みルーチンへ移行する。すなわち、前記再書き込み
ルーチンは前記図３または前記図４に示した各ステップ
から構成されており、前記パワーオンリセットが行われ
ている期間内にＨｉｇｈレベルのフラグ出力５があるか
を判定し（ステップＳＴ２２，リフレッシュ手段）、フ
ラグ出力５がＨｉｇｈレベルになっていれば前記実施の
形態１または前記実施の形態２の再書き込み動作を行
う。
【００３１】以上のように、この実施の形態３によれ
ば、特別な記憶素子を用意することなく、電源が投入さ
れるたびに再書き込みを行うべきタイミングであるか否
かを検出し、再書き込みを行うべき時であれば前記パワ
ーオンリセットが行われている期間、適切な再書き込
み、または正しいデータについての適切な再書き込みを
実施できる電気的書換可能な不揮発性メモリのリフレッ
シュ制御回路が得られる効果がある。
ば、特別な記憶素子を用意することなく、電源が投入さ
れるたびに再書き込みを行うべきタイミングであるか否
かを検出し、再書き込みを行うべき時であれば前記パワ
ーオンリセットが行われている期間、適切な再書き込
み、または正しいデータについての適切な再書き込みを
実施できる電気的書換可能な不揮発性メモリのリフレッ
シュ制御回路が得られる効果がある。
【００３２】実施の形態４．図６は、この実施の形態４
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路の特徴的な回路構成部分を示す回路図である。な
お、図６において図１と同等の部分については同一の符
号を付し説明を省略する。図６において、７は電源投入
時に一定のパルス幅の例えばＨｉｇｈレベルの信号を出
力するパワーオンリセット回路である。
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路の特徴的な回路構成部分を示す回路図である。な
お、図６において図１と同等の部分については同一の符
号を付し説明を省略する。図６において、７は電源投入
時に一定のパルス幅の例えばＨｉｇｈレベルの信号を出
力するパワーオンリセット回路である。
【００３３】次に、動作について説明する。この実施の
形態４では、パワーオンリセット回路７からのＨｉｇｈ
レベルの出力８によりソフトライトを行い、特定のフラ
ッシュメモリトランジスタ１の閾値を上げて行き、電源
が立ち上げられた回数をもとに再書き込みのチェックの
タイミングを計る。
形態４では、パワーオンリセット回路７からのＨｉｇｈ
レベルの出力８によりソフトライトを行い、特定のフラ
ッシュメモリトランジスタ１の閾値を上げて行き、電源
が立ち上げられた回数をもとに再書き込みのチェックの
タイミングを計る。
【００３４】また、再書き込み動作は、前記実施の形態
１の図３、前記実施の形態２の図４、または前記実施の
形態３の図５で示したフローチャートに従って行うこと
が出来る。
１の図３、前記実施の形態２の図４、または前記実施の
形態３の図５で示したフローチャートに従って行うこと
が出来る。
【００３５】以上のように、この実施の形態４によれ
ば、特別な記憶素子を用意することなく、電源の投入回
数をおおよそ把握することができ、これにより再書き込
みのタイミングを計り、適切な再書き込みを実施できる
効果がある。
ば、特別な記憶素子を用意することなく、電源の投入回
数をおおよそ把握することができ、これにより再書き込
みのタイミングを計り、適切な再書き込みを実施できる
効果がある。
【００３６】実施の形態５．図７は、この実施の形態５
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路の特徴的な回路構成部分を示す回路図である。図７
において図１と同等の部分については同一の符号を付し
説明を省略する。図７において、９は発振回路、１０は
発振回路９の発振出力である。
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路の特徴的な回路構成部分を示す回路図である。図７
において図１と同等の部分については同一の符号を付し
説明を省略する。図７において、９は発振回路、１０は
発振回路９の発振出力である。
【００３７】次に、動作について説明する。この実施の
形態では、発振出力１０がＨｉｇｈレベルになることに
より、特定のフラッシュメモリトランジスタ１の閾値を
上げていく。これにより、発振回路９の発振出力のデュ
ーティを変えることにより、フラグ出力５がＨｉｇｈレ
ベルになるまでの時間を変えることが出来るため、これ
により再書き込みのタイミングを計ることが出来る。
形態では、発振出力１０がＨｉｇｈレベルになることに
より、特定のフラッシュメモリトランジスタ１の閾値を
上げていく。これにより、発振回路９の発振出力のデュ
ーティを変えることにより、フラグ出力５がＨｉｇｈレ
ベルになるまでの時間を変えることが出来るため、これ
により再書き込みのタイミングを計ることが出来る。
【００３８】以上のように、この実施の形態５によれ
ば、発振回路９の発振出力１０のデューティをもとに電
源の投入時間をおおよそ計ることができ、これにより再
書き込みのタイミングを計り、適切な再書き込みを実施
できる電気的書換可能な不揮発性メモリのリフレッシュ
制御回路が得られる効果がある。
ば、発振回路９の発振出力１０のデューティをもとに電
源の投入時間をおおよそ計ることができ、これにより再
書き込みのタイミングを計り、適切な再書き込みを実施
できる電気的書換可能な不揮発性メモリのリフレッシュ
制御回路が得られる効果がある。
【００３９】実施の形態６．なお、以上説明した各実施
の形態による電気的書換可能な不揮発性メモリのリフレ
ッシュ制御回路において、特定のフラッシュメモリトラ
ンジスタ１に消去回路を接続することにより、再書き込
み実施後、特定のフラッシュメモリトランジスタ１を消
去し、繰り返し使用できるように構成することが可能で
ある。
の形態による電気的書換可能な不揮発性メモリのリフレ
ッシュ制御回路において、特定のフラッシュメモリトラ
ンジスタ１に消去回路を接続することにより、再書き込
み実施後、特定のフラッシュメモリトランジスタ１を消
去し、繰り返し使用できるように構成することが可能で
ある。
【００４０】
【発明の効果】以上のように、この発明によれば、電気
的書換可能な不揮発性メモリの再書き込みの必要なタイ
ミングを判定し決定するための再書込タイミング決定手
段と、該再書込タイミング決定手段により決定した前記
タイミングをもとに、メモリ領域を再書き込みするリフ
レッシュ手段とを備えるように構成したので、再書き込
みのタイミングを判断でき、適切な再書き込みを行うこ
とが出来る効果がある。
的書換可能な不揮発性メモリの再書き込みの必要なタイ
ミングを判定し決定するための再書込タイミング決定手
段と、該再書込タイミング決定手段により決定した前記
タイミングをもとに、メモリ領域を再書き込みするリフ
レッシュ手段とを備えるように構成したので、再書き込
みのタイミングを判断でき、適切な再書き込みを行うこ
とが出来る効果がある。
【００４１】この発明によれば、メモリの読み出し信号
をもとにソフトライトされる特定のメモリセルと、前記
ソフトライトにより変化した前記特定のメモリセルの閾
値を、再書き込みを行うタイミングを決める所定の判定
レベルをもとに判別するための特定メモリセル閾値判別
回路とを再書込タイミング決定手段が備え、リフレッシ
ュ手段は、前記特定メモリセル閾値判別回路による判別
結果により得られたタイミングをもとにメモリ領域を再
書き込みするように構成したので、再書き込みのタイミ
ングを前記メモリの読み出し信号をもとに行われたソフ
トライトにより変化した前記特定のメモリセルの閾値か
ら判断でき、適切な再書き込みを行うことができ、特に
通常のユーザエリアと異なるメモリセルを前記特定のメ
モリセルとして用いた場合には特別な記憶素子を用意す
ることなく読み出しの回数をおおよそ把握することがで
き、これにより再書き込みのタイミングを判断し、適切
な再書き込みを実施できる効果がある。
をもとにソフトライトされる特定のメモリセルと、前記
ソフトライトにより変化した前記特定のメモリセルの閾
値を、再書き込みを行うタイミングを決める所定の判定
レベルをもとに判別するための特定メモリセル閾値判別
回路とを再書込タイミング決定手段が備え、リフレッシ
ュ手段は、前記特定メモリセル閾値判別回路による判別
結果により得られたタイミングをもとにメモリ領域を再
書き込みするように構成したので、再書き込みのタイミ
ングを前記メモリの読み出し信号をもとに行われたソフ
トライトにより変化した前記特定のメモリセルの閾値か
ら判断でき、適切な再書き込みを行うことができ、特に
通常のユーザエリアと異なるメモリセルを前記特定のメ
モリセルとして用いた場合には特別な記憶素子を用意す
ることなく読み出しの回数をおおよそ把握することがで
き、これにより再書き込みのタイミングを判断し、適切
な再書き込みを実施できる効果がある。
【００４２】この発明によれば、パワーオンリセットを
示す信号をもとにソフトライトされる特定のメモリセル
と、前記ソフトライトにより変化した前記特定のメモリ
セルの閾値を、再書き込みを行うタイミングを決める所
定の判定レベルをもとに判別するための特定メモリセル
閾値判別回路とを再書込タイミング決定手段が備え、リ
フレッシュ手段が前記特定メモリセル閾値判別回路によ
る判別結果により得られたタイミングをもとにメモリ領
域を再書き込みする構成を備えるようにしたので、再書
き込みのタイミングを前記パワーオンリセットを示す信
号をもとに行われたソフトライトにより変化した前記特
定のメモリセルの閾値から判断でき、適切な再書き込み
を行うことができ、特に通常のユーザエリアと異なるメ
モリセルを前記特定のメモリセルとして用いた場合には
特別な記憶素子を用意することなく前記パワーオンリセ
ットの回数をおおよそ把握することができ、これにより
再書き込みのタイミングを判断し、適切な再書き込みを
実施できる効果がある
示す信号をもとにソフトライトされる特定のメモリセル
と、前記ソフトライトにより変化した前記特定のメモリ
セルの閾値を、再書き込みを行うタイミングを決める所
定の判定レベルをもとに判別するための特定メモリセル
閾値判別回路とを再書込タイミング決定手段が備え、リ
フレッシュ手段が前記特定メモリセル閾値判別回路によ
る判別結果により得られたタイミングをもとにメモリ領
域を再書き込みする構成を備えるようにしたので、再書
き込みのタイミングを前記パワーオンリセットを示す信
号をもとに行われたソフトライトにより変化した前記特
定のメモリセルの閾値から判断でき、適切な再書き込み
を行うことができ、特に通常のユーザエリアと異なるメ
モリセルを前記特定のメモリセルとして用いた場合には
特別な記憶素子を用意することなく前記パワーオンリセ
ットの回数をおおよそ把握することができ、これにより
再書き込みのタイミングを判断し、適切な再書き込みを
実施できる効果がある
【００４３】この発明によれば、パワーオンとともに発
振する発振信号をもとにソフトライトされる特定のメモ
リセルと、前記ソフトライトにより変化した前記特定の
メモリセルの閾値を、再書き込みを行うタイミングを決
める所定の判定レベルをもとに判別するための特定メモ
リセル閾値判別回路とを再書込タイミング決定手段が備
え、リフレッシュ手段が前記特定メモリセル閾値判別回
路による判別結果により得られたタイミングをもとにメ
モリ領域を再書き込みする構成を備えるようにしたの
で、再書き込みのタイミングを前記発振信号をもとに行
われたソフトライトにより変化した前記特定のメモリセ
ルの閾値から判断でき、適切な再書き込みを行うことが
でき、特に通常のユーザエリアと異なるメモリセルを前
記特定のメモリセルとして用いた場合には特別な記憶素
子を用意することなくパワーオンの期間をおおよそ把握
することができ、これにより再書き込みのタイミングを
判断し、適切な再書き込みを実施できる効果がある
振する発振信号をもとにソフトライトされる特定のメモ
リセルと、前記ソフトライトにより変化した前記特定の
メモリセルの閾値を、再書き込みを行うタイミングを決
める所定の判定レベルをもとに判別するための特定メモ
リセル閾値判別回路とを再書込タイミング決定手段が備
え、リフレッシュ手段が前記特定メモリセル閾値判別回
路による判別結果により得られたタイミングをもとにメ
モリ領域を再書き込みする構成を備えるようにしたの
で、再書き込みのタイミングを前記発振信号をもとに行
われたソフトライトにより変化した前記特定のメモリセ
ルの閾値から判断でき、適切な再書き込みを行うことが
でき、特に通常のユーザエリアと異なるメモリセルを前
記特定のメモリセルとして用いた場合には特別な記憶素
子を用意することなくパワーオンの期間をおおよそ把握
することができ、これにより再書き込みのタイミングを
判断し、適切な再書き込みを実施できる効果がある
【００４４】この発明によれば、再書き込みの必要なメ
モリ領域を判別するための再書込必要領域判定手段を備
え、特定メモリセル閾値判別回路による判別結果をもと
に、前記再書込必要領域判定手段により判別した前記再
書き込みの必要なメモリ領域に対しリフレッシュ手段が
再書き込みする構成を備えるようにしたので、再書き込
みのタイミングを判断して適切な再書き込みを前記再書
き込みの必要なメモリ領域に対してのみ行うことが出来
る効果がある。
モリ領域を判別するための再書込必要領域判定手段を備
え、特定メモリセル閾値判別回路による判別結果をもと
に、前記再書込必要領域判定手段により判別した前記再
書き込みの必要なメモリ領域に対しリフレッシュ手段が
再書き込みする構成を備えるようにしたので、再書き込
みのタイミングを判断して適切な再書き込みを前記再書
き込みの必要なメモリ領域に対してのみ行うことが出来
る効果がある。
【００４５】この発明によれば、特定メモリセル閾値判
別回路による判別結果により得られたタイミングをもと
に、リフレッシュ手段が全メモリ領域を再書き込みする
構成を備えるようにしたので、再書き込みのタイミング
を判断して適切な再書き込みを前記全メモリ領域に対し
て行うことが出来る効果がある。
別回路による判別結果により得られたタイミングをもと
に、リフレッシュ手段が全メモリ領域を再書き込みする
構成を備えるようにしたので、再書き込みのタイミング
を判断して適切な再書き込みを前記全メモリ領域に対し
て行うことが出来る効果がある。
【００４６】この発明によれば、パワーオンリセット期
間を識別するパワーオンリセット期間識別手段を備え、
特定メモリセル閾値判別回路による判別結果をもとに、
前記パワーオンリセット期間識別手段が識別したパワー
オンリセット期間、全メモリ領域をリフレッシュ手段が
再書き込みする構成を備えるようにしたので、再書き込
みのタイミングを判断して前記全メモリ領域に対して適
切な再書き込みを前記パワーオンリセット期間に行うこ
とが出来る効果がある。
間を識別するパワーオンリセット期間識別手段を備え、
特定メモリセル閾値判別回路による判別結果をもとに、
前記パワーオンリセット期間識別手段が識別したパワー
オンリセット期間、全メモリ領域をリフレッシュ手段が
再書き込みする構成を備えるようにしたので、再書き込
みのタイミングを判断して前記全メモリ領域に対して適
切な再書き込みを前記パワーオンリセット期間に行うこ
とが出来る効果がある。
【００４７】この発明によれば、パワーオンリセット期
間を識別するパワーオンリセット期間識別手段を備え、
特定メモリセル閾値判別回路による判別結果をもとに、
前記パワーオンリセット期間識別手段が識別したパワー
オンリセット期間、再書込必要領域判定手段により判別
した前記再書き込みの必要なメモリ領域に対しリフレッ
シュ手段が再書き込みする構成を備えるようにしたの
で、再書き込みのタイミングを判断して前記再書き込み
の必要なメモリ領域に対して適切な再書き込みを前記パ
ワーオンリセット期間に行うことが出来る効果がある。
間を識別するパワーオンリセット期間識別手段を備え、
特定メモリセル閾値判別回路による判別結果をもとに、
前記パワーオンリセット期間識別手段が識別したパワー
オンリセット期間、再書込必要領域判定手段により判別
した前記再書き込みの必要なメモリ領域に対しリフレッ
シュ手段が再書き込みする構成を備えるようにしたの
で、再書き込みのタイミングを判断して前記再書き込み
の必要なメモリ領域に対して適切な再書き込みを前記パ
ワーオンリセット期間に行うことが出来る効果がある。
【図１】 この発明の実施の形態１による電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の特徴的な
回路構成部分を示す回路図である。
能な不揮発性メモリのリフレッシュ制御回路の特徴的な
回路構成部分を示す回路図である。
【図２】 この発明の実施の形態１による電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の読み出し
回数に対するフラッシュメモリトランジスタのＶＤＳの
変化を示す説明図である。
能な不揮発性メモリのリフレッシュ制御回路の読み出し
回数に対するフラッシュメモリトランジスタのＶＤＳの
変化を示す説明図である。
【図３】 この発明の実施の形態１による電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の再書き込
み動作を示すフローチャートである。
能な不揮発性メモリのリフレッシュ制御回路の再書き込
み動作を示すフローチャートである。
【図４】 この発明の実施の形態２による電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の再書き込
み動作を示すフローチャートである。
能な不揮発性メモリのリフレッシュ制御回路の再書き込
み動作を示すフローチャートである。
【図５】 この発明の実施の形態３による電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の再書き込
み動作を示すフローチャートである。
能な不揮発性メモリのリフレッシュ制御回路の再書き込
み動作を示すフローチャートである。
【図６】 この発明の実施の形態４による電気的書換可
能な不揮発性メモリのリフレッシュ制御回路の特徴的な
回路構成部分を示す回路図である。
能な不揮発性メモリのリフレッシュ制御回路の特徴的な
回路構成部分を示す回路図である。
【図７】 この実施の形態５の電気的書換可能な不揮発
性メモリのリフレッシュ制御回路の特徴的な回路構成部
分を示す回路図である。
性メモリのリフレッシュ制御回路の特徴的な回路構成部
分を示す回路図である。
【図８】 従来のフラッシュメモリにおけるＶＧＳ−Ｉ
ＤＳ特性図である。
ＤＳ特性図である。
１ 特定のフラッシュメモリトランジスタ（特定のメモ
リセル，再書込タイミング決定手段）、３ 抵抗（再書
込タイミング決定手段）、４ センスアンプ（特定メモ
リセル閾値判別回路，再書込タイミング決定手段）、７
パワーオンリセット回路、ステップＳＴ１〜ステップ
ＳＴ５，ステップＳＴ１１，ステップＳＴ１２，ステッ
プＳＴ１５，ステップＳＴ１６，ステップＳＴ１７，ス
テップＳＴ２２ リフレッシュ手段、ステップＳＴ１
３，ステップＳＴ１４ 再開込必要領域判定手段，リフ
レッシュ手段、ステップＳＴ２１ パワーオンリセット
期間識別手段，リフレッシュ手段。
リセル，再書込タイミング決定手段）、３ 抵抗（再書
込タイミング決定手段）、４ センスアンプ（特定メモ
リセル閾値判別回路，再書込タイミング決定手段）、７
パワーオンリセット回路、ステップＳＴ１〜ステップ
ＳＴ５，ステップＳＴ１１，ステップＳＴ１２，ステッ
プＳＴ１５，ステップＳＴ１６，ステップＳＴ１７，ス
テップＳＴ２２ リフレッシュ手段、ステップＳＴ１
３，ステップＳＴ１４ 再開込必要領域判定手段，リフ
レッシュ手段、ステップＳＴ２１ パワーオンリセット
期間識別手段，リフレッシュ手段。
Claims (8)
- 【請求項１】 電気的書換可能な不揮発性メモリの再書
き込みの必要なタイミングを判定し決定するための再書
込タイミング決定手段と、 該再書込タイミング決定手段により決定した前記タイミ
ングをもとに、メモリ領域を再書き込みするリフレッシ
ュ手段とを備えていることを特徴とする電気的書換可能
な不揮発性メモリのリフレッシュ制御回路。 - 【請求項２】 再書込タイミング決定手段は、 メモリの読み出し信号をもとにソフトライトされる特定
のメモリセルと、 前記ソフトライトにより変化した前記特定のメモリセル
の閾値を、再書き込みを行うタイミングを決める所定の
判定レベルをもとに判別するための特定メモリセル閾値
判別回路とを備え、 リフレッシュ手段は、前記特定メモリセル閾値判別回路
による判別結果により得られたタイミングをもとにメモ
リ領域を再書き込みすることを特徴とする請求項１記載
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路。 - 【請求項３】 再書込タイミング決定手段は、 パワーオンリセットを示す信号をもとにソフトライトさ
れる特定のメモリセルと、 前記ソフトライトにより変化した前記特定のメモリセル
の閾値を、再書き込みを行うタイミングを決める所定の
判定レベルをもとに判別するための特定メモリセル閾値
判別回路とを備え、 リフレッシュ手段は、前記特定メモリセル閾値判別回路
による判別結果により得られたタイミングをもとにメモ
リ領域を再書き込みすることを特徴とする請求項１記載
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路。 - 【請求項４】 再書込タイミング決定手段は、 パワーオンとともに発振する発振信号をもとにソフトラ
イトされる特定のメモリセルと、 前記ソフトライトにより変化した前記特定のメモリセル
の閾値を、再書き込みを行うタイミングを決める所定の
判定レベルをもとに判別するための特定メモリセル閾値
判別回路とを備え、 リフレッシュ手段は、前記特定メモリセル閾値判別回路
による判別結果により得られたタイミングをもとにメモ
リ領域を再書き込みすることを特徴とする請求項１記載
の電気的書換可能な不揮発性メモリのリフレッシュ制御
回路。 - 【請求項５】 リフレッシュ手段は、 再書き込みの必要なメモリ領域を判別するための再書込
必要領域判定手段を備え、 特定メモリセル閾値判別回路による判別結果をもとに、
前記再書込必要領域判定手段により判別した前記再書き
込みの必要なメモリ領域に対し再書き込みすることを特
徴とする請求項２から請求項４のうちのいずれか１項記
載の電気的書換可能な不揮発性メモリのリフレッシュ制
御回路。 - 【請求項６】 リフレッシュ手段は、 特定メモリセル閾値判別回路による判別結果により得ら
れたタイミングをもとに、全メモリ領域を再書き込みす
ることを特徴とする請求項２から請求項４のうちのいず
れか１項記載の電気的書換可能な不揮発性メモリのリフ
レッシュ制御回路。 - 【請求項７】 リフレッシュ手段は、 パワーオンリセット期間を識別するパワーオンリセット
期間識別手段を備え、 特定メモリセル閾値判別回路による判別結果をもとに、
前記パワーオンリセット期間識別手段が識別したパワー
オンリセット期間、全メモリ領域を再書き込みすること
を特徴とする請求項６記載の電気的書換可能な不揮発性
メモリのリフレッシュ制御回路。 - 【請求項８】 リフレッシュ手段は、 パワーオンリセット期間を識別するパワーオンリセット
期間識別手段を備え、 特定メモリセル閾値判別回路による判別結果をもとに、
前記パワーオンリセット期間識別手段が識別したパワー
オンリセット期間、再書込必要領域判定手段により判別
した前記再書き込みの必要なメモリ領域に対し再書き込
みすることを特徴とする請求項５記載の電気的書換可能
な不揮発性メモリのリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35956298A JP2000187992A (ja) | 1998-12-17 | 1998-12-17 | 電気的書換可能な不揮発性メモリのリフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35956298A JP2000187992A (ja) | 1998-12-17 | 1998-12-17 | 電気的書換可能な不揮発性メモリのリフレッシュ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000187992A true JP2000187992A (ja) | 2000-07-04 |
Family
ID=18465145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35956298A Pending JP2000187992A (ja) | 1998-12-17 | 1998-12-17 | 電気的書換可能な不揮発性メモリのリフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000187992A (ja) |
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-
1998
- 1998-12-17 JP JP35956298A patent/JP2000187992A/ja active Pending
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