JP2000183304A

JP2000183304A - 半導体装置の製造方法

Info

Publication number: JP2000183304A
Application number: JP10352929A
Authority: JP
Inventors: Masato Sakao; 眞人坂尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-12-11
Filing date: 1998-12-11
Publication date: 2000-06-30
Anticipated expiration: 2018-12-11
Also published as: JP3168999B2

Abstract

(57)【要約】（修正有）【課題】１つの素子領域に一対のスイッチングトラン
ジスタが形成されるＤＲＡＭの製造方法を提供する。【解決手段】ゲート電極１０４と共通ドレイン領域１２
０ｂと個別ソース領域１２０ａ、１２０ｃとを含む基板
１０１の主面全体を層間絶縁膜１１６で覆い、その層間
絶縁膜１１６に、共通ドレイン領域１２０ｂに達する第
１の開口を最小加工寸法より大きい寸法で形成し、その
第１の開口の内側面にエッチングバリア膜１２７を形成
し、層間絶縁膜に、個別ソース領域１２０ａ、１２０ｃ
に達する第２の開口を最小加工寸法より大きい寸法で形
成し、第１の開口と第２の開口に導電性材料を充填し
て、共通ドレイン領域１２０ｂと個別ソース領域１２０
ａ、１２０ｃにそれぞれに独立して接触する引出し電極
１３３、１３４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わるものであり、特に、ＤＲＡＭにおいてペア
のスイッチングトランジスタの特性が対称性よく形成で
きる半導体装置の製造方法に係わるものである。

【０００２】

【従来の技術】電荷の形で２値情報を貯蔵するＤＡＲＭ
セルは、その構成要素が、１つのトランジスタと１つの
キャパシタのみであり、その構成要素の少なさから、セ
ル面積が小さくできる大きな利点を有している。さらな
るメモリセルの小型化、メモリの大容量化のために、フ
ォトリソグラフィーやドライエッチングに代表される微
細加工技術の進展とともに、メモリセルの構造の工夫や
セルの製造方法の改善がなされてきた。

【０００３】セル面積の小型化が図られたメモリセルの
製造方法の従来例として、例えば、米国特許第５６７１
１７５号明細書に開示された方法がある。図１１
（ａ）、（ｂ）は、その製造方法により形成されたＤＲ
ＡＭを説明するための平面図と断面図である。図１１
（ｂ）は図１１（ａ）の線Ａ−Ａ’の断面図である。

【０００４】シリコン基板３０１の表面に、図面におい
て横に細長い矩形の素子領域３０２の一つ一つの周囲を
囲むように素子分離３０８が形成されている。そのよう
な素子領域３０２に直交するようにスイッチングトラン
ジスタのワード線３０４が配置されている。ワード線３
０４は、各スイッチングトランジスタの上では、ゲート
電極として機能する。各素子領域３０２には、１つの共
通ドレイン領域３２０ｂと２つのソース領域３２０ａ及
び３２０ｃが形成されている。ワード線３０４を含む半
導体基板の表面を覆うように層間絶縁膜３１６が形成さ
れている。そして、その層間絶縁膜３１６には開口が開
けられて、ソース領域３２０ａ及び３２０ｃとドレイン
領域３２０ｂに接続するドープト多結晶シリコンプラグ
（引出し電極に相当）またはコンタクト３１０と３１２
が形成されている。

【０００５】ワード線３０４に直交するように延びるビ
ット線（図１１（ａ）、（ｂ）には不図示、図１１
（ｃ）の３１８）とドープト多結晶シリコンプラグ３１
２との接続のための接続部分３１４は、ドープト多結晶
シリコンプラグ３１２の直上から、ワード線３０４に平
行に素子分離３０８の上方に延在している。図１１
（ｃ）は、ビット線と素子領域（ドレイン領域）の概略
的な位置関係をわかりやすく立体的透視図で示してい
る。ドープト多結晶シリコンプラグ３１０は、セル容量
の蓄積電極（不図示）とソース領域３２０ａ及び３２０
ｃを接続し、ドープト多結晶シリコンプラグ３１２は、
接続部分３１４を介してビット線とドレイン領域３２０
ｂを接続する。

【０００６】図１２（ｄ）から図１２（ｆ）、図１３
（ｇ）から図１３（ｊ）は、図１１（ａ）、（ｂ）、
（ｃ）に示したＤＲＡＭメモリセルの製造方法を図解す
る、図１１（ａ）の線Ａ−Ａ’の断面図または線Ｂ−
Ｂ’の断面図である。図１１（ａ）の線Ａ−Ａ’の断面
図である図１２（ｄ）に示すように、シリコン基板３０
１に素子分離３０８が形成される。ゲート酸化膜３２２
上に、ワード線３０４とキャップ窒化膜３２４が形成さ
れる。更に窒化膜を成膜した後にエッチバックすること
により、側壁窒化膜３２６がワード線の側面に形成され
る。ワード線３０４とキャップ窒化膜３２４と側壁窒化
膜３２６との集合体をマスクにしてイオン注入すること
により、素子領域３０２にソース領域３２０ａ及び３２
０ｃとドレイン領域３２０ｂが形成される。

【０００７】図１１（ａ）の線Ｂ−Ｂ’の断面図である
図１２（ｅ）に示すように、層間絶縁膜３１６が、ワー
ド線を含むシリコン基板３０１主面上に形成される。層
間絶縁膜３１６は、テトラエトキシシラン（ＴＥＯＳ；
ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）またはＢＰＳＧ
（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒｏｕｓｓｉｌｉｃａ
ｔｅｇｒａｓｓ）を使用して形成される。

【０００８】図１１（ａ）の線Ａ−Ａ’の断面図である
図１２（ｆ）のように、この状態で選択的エッチングを
用いた自己整合コンタクトプロセスが施され、層間絶縁
膜３１６にコンタクト孔３２８がワード線３０４に対し
て自己整合的に開口される。次いで、不純物が導入され
た多結晶シリコンを堆積してコンタクト孔３２８に多結
晶シリコンを充填し、更に、堆積多結晶シリコンを、層
間絶縁膜３１６の上面より少し高いレベルまでエッチバ
ックする。その後、エッチバックされた多結晶シリコン
３２４上の、シリコンプラグ３１０、３１２及び接続部
分３１４に相当する位置にマスク３２２を形成する。図
１３（ｇ）及び図１３（ｈ）は、この状態での図１１
（ａ）の線Ａ−Ａ’の断面図及びの線Ｂ−Ｂ’の断面図
である。

【０００９】更に、マスク３３２を用いて多結晶シリコ
ン３２４をパターニングして、図１１（ａ）の線Ａ−
Ａ’の断面図である図１３（ｉ）のように、ドープト多
結晶シリコンプラグ３１０、３１２並びに接続部分３１
４（図１１（ｃ））を形成する。そのあと、つづいてビ
ット線とセル容量が形成される。

【００１０】以上のように設計すると、自己整合コンタ
クトプロセスを用いても、図１１（ａ）の線Ａ−Ａ’の
断面図である図１３（ｊ）に示されるように、ゲート長
方向でのドレイン領域３２０ｂの中心を中心にしてペア
のスイッチングトランジスタのドープト多結晶シリコン
プラグ３１０及び３１２が非対称性に形成される場合が
ある。すなわち、ワード線３０４とドープト多結晶シリ
コンプラグとの間隔が、図中のｄ１とｄ１’、ｄ２とｄ
２’のように異なってしまう。この非対称性は、ドープ
ト多結晶シリコンプラグから染み出す不純物により、ス
イッチングトランジスタの特性に影響する。図中では、
ドープト多結晶シリコンプラグからの染み出しを破線で
示している。かくして、ドープト多結晶シリコンプラグ
３１２に接続される共通ドレイン領域３２０ｂとソース
領域３２０ａとを含むスイッチングトランジスタと、共
通ドレイン領域３２０ｂとソース領域３２０ｃとを含む
スイッチングトランジスタとの特性が異なってしまう。

【００１１】このように、自己整合コンタクト技術を使
いながらも、メモリセル内の重ねあわせ余裕がなくなっ
た状態では、ペアのスイッチングトランジスタの特性に
アンバランスが生じる問題が発生している。

【００１２】このような問題を解決していると思われる
半導体装置の製造方法が、特開平９−００８２５４号公
報に開示されている。この特開平９−００８２５４号公
報に開示されている方法では、前述した図１２（ｆ）の
ように各素子領域当たり３つのコンタクト孔３２８を層
間絶縁膜３１６に形成する代りに、ソース領域３２０ａ
と３２０ｃとドレイン領域３２０ｂの上だけでなく、ソ
ース領域３２０ａとドレイン領域３２０ｂの間のワード
線３０４上からもソース領域３２０ｃとドレイン領域３
２０ｂの間のワード線３０４上からも層間絶縁膜３１６
を除去して、各素子領域上から層間絶縁膜を全て除去す
る。その上で、素子領域上に導電層を形成し、層間絶縁
膜の厚さまでエッチバックし、全体に第２キャッピング
層を形成する。

【００１３】次いで、共通ドレイン領域上の位置に、第
２キャッピング層と導電層を貫通するコンタクト孔を形
成し、その内壁面をスペーサ層で覆う。その結果、共通
ドレイン領域の両側にあるソース領域に接続する導電層
は、内壁面がスペーサ層で覆われたコンタクト孔によ
り、互いに分離される。各ソース領域に接続するこの導
電層が、ストレージノード（蓄積電極）用パッドを構成
する。また、導電層上面は第２キャッピング層で覆われ
且つコンタクト孔の内壁面がスペーサ層で覆われている
ので、コンタクト孔の内部スペースは、ソース領域に接
続する導電層から絶縁されている。そのコンタクト孔の
内部にビットラインパッドを充填して、共通ドレイン領
域とのコンタクトが形成される。

【００１４】しかし、特開平９−００８２５４号公報に
開示されている従来方法では、ストレージノード（蓄積
電極）用パッド（第１パッド）の上に、第１キャッピン
グ層を介してビットラインパッド（第２パッド）を配置
している。そのため、ストレージノードパッドとストー
レージノード（特開平９−００８２５４号公報には不図
示）の間に、ビットラインパッドと第１キャッピング層
が介在することになり、ストレージノードパッドとスト
レージノードの間が高さ方向に離れる。すなわち両者を
接続するコンタクトが深くなる。ストレージノードパッ
ドは、その使用の目的の一つには、このコンタクト深さ
の低減があるので、このコンタクトが深くなることは好
ましくない。なぜならば、コンタクト深さが深くなり、
サイズ縮小も行われると、コンタクトのアスペクト比が
増大し、コンタクト内の埋めこみ材の埋めこみが困難、
更には不可能になる。

【００１５】

【発明が解決しようとする課題】本発明は、上述した従
来技術の問題を解決した半導体装置の製造方法を提供す
るものである。具体的には、本発明は、重ね合わせずれ
が生じても、ペアートランジスタに非対称な特性がでな
いようなメモリセルの製造方法を提供するものである。
更に、本発明は、重ね合わせずれが生じても、ペアート
ランジスタの特性が非対称ならず、また、ストレージノ
ード用パッドとビットラインパッドをほぼ同じ高さの形
成できる、メモリセルの製造方法を提供するものであ
る。

【００１６】

【課題を解決するための手段】本発明の第１の特徴によ
るならば、１つの素子領域に一対のトランジスタが形成
されて、一対のトランジスタのそれぞれのゲート電極の
間に、一対のトランジスタに共通の共通拡散層が形成さ
れ、それぞれのゲート電極の外側に、一対のトランジス
タのそれぞれの個別拡散層が形成され、共通拡散層と個
別拡散層とが引出し電極を介して上層導電層にそれぞれ
接続される半導体装置の製造方法において、ゲート電極
と共通拡散層と個別拡散層とを含む基板主面全体を層間
絶縁膜で覆い、前記層間絶縁膜に、共通拡散層と個別拡
散層の一方に達する第１の開口を最小加工寸法より大き
い寸法で形成し、その第１の開口の内側面にエッチング
バリア膜を形成し、前記層間絶縁膜に、共通拡散層と個
別拡散層の他方に達する第２の開口を最小加工寸法より
大きい寸法で形成し、前記第１の開口と前記第２の開口
とに同時に導電性材料を充填して、共通拡散層と個別拡
散層のそれぞれに独立して接触する前記引出し電極を形
成することを特徴とする半導体装置の製造方法が提供さ
れる。

【００１７】上記した本発明の第１の特徴による半導体
装置の製造方法の１つの態様では、前記導電性材料を前
記層間絶縁膜より厚く堆積した後エッチバックすること
により、前記第１の開口と前記第２の開口とに同時に前
記導電性材料を充填し、更に、前記導電性材料上の前記
第１の開口と前記第２の開口の位置に、前記第１の開口
と前記第２の開口の寸法より小さい寸法のマスクパター
ンを形成して、該マスクパターンをマスクにして前記導
電性材料を、前記層間絶縁膜の上面より低いレベルまで
エッチングして、前記第１の開口に充填された導電性材
料により形成される引出し電極と、前記第２の開口に充
填された導電性材料により形成される引出し電極とを、
前記層間絶縁膜と前記エッチングバリア膜とにより、互
いに分離することができる。

【００１８】上記した本発明の第１の特徴による半導体
装置の製造方法の別の態様では、前記導電性材料を前記
層間絶縁膜より厚く堆積した後エッチバックすることに
より、前記第１の開口と前記第２の開口とに同時に前記
導電性材料を充填し、更に、前記導電性材料上の前記第
１の開口の位置に、前記第１の開口の寸法とほぼ同じ寸
法のマスクパターンを形成して、該マスクパターンをマ
スクにして前記導電性材料を、前記層間絶縁膜の上面よ
り低いレベルまでエッチングして、前記第１の開口に充
填された導電性材料により形成される引出し電極と、前
記第２の開口に充填された導電性材料により形成される
引出し電極とを、前記層間絶縁膜と前記エッチングバリ
ア膜とにより、互いに分離することができる。

【００１９】本発明の第２の特徴によるならば、１つの
素子領域に一対のトランジスタが形成されて、一対のト
ランジスタのそれぞれのゲート電極の間に、一対のトラ
ンジスタに共通の共通拡散層が形成され、それぞれのゲ
ート電極の外側に、一対のトランジスタのそれぞれの個
別拡散層が形成され、共通拡散層と個別拡散層とが引出
し電極を介して上層導電層にそれぞれ接続される半導体
装置の製造方法において、ゲート電極と共通拡散層と個
別拡散層とを含む基板主面全体を層間絶縁膜で覆い、そ
の層間絶縁膜に、共通拡散層と個別拡散層の一方に達す
る第１の開口を最小加工寸法より大きい寸法で形成し、
その第１の開口の内側面にエッチングバリア膜を形成
し、前記第１の開口を画成する該エッチングバリア膜を
残す一方、共通拡散層と個別拡散層の両方を中に含む大
きさの第２の開口を前記層間絶縁膜に形成し、該第２の
開口に導電性材料を充填して、更に前記エッチングバリ
ア膜の上部が露出するまでエッチバックして、共通拡散
層と個別拡散層のそれぞれに独立して接触する前記引出
し電極を、前記第１の開口内と、前記エッチングバリア
膜により分割された前記第２の開口内とに形成すること
を特徴とする半導体装置の製造方法が提供される。

【００２０】上記した本発明の第１の特徴による半導体
装置の製造方法においても、上記した本発明の第２の特
徴による半導体装置の製造方法においても、前記ゲート
電極を、側壁窒化膜とキャップ窒化膜とで覆い、前記エ
ッチングバリア膜を窒化膜で形成し、前記層間絶縁膜を
酸化膜で形成し、前記第２の開口は、酸化膜に対するエ
ッチング速度が窒化膜に対するエッチング速度より十分
高いエッチング選択比のエッチングで前記層間絶縁膜を
エッチングすることにより形成することができる。

【００２１】さらに、前記第１の開口を形成した後で前
記第２の開口を形成する前に、前記第１の開口の底部に
導電性材料を充填することもできる。また、前記第１の
開口及び前記第２の開口に充填される前記導電性材料
は、高濃度で不純物が導入された半導体材料である。そ
して、前記第１の開口及び前記第２の開口に充填された
前記導電性材料をエッチングするとき、前記第１の開口
内に充填された前記導電性材料が前記素子領域の外部ま
で延びるように前記層間絶縁膜上に延在するように前記
導電性材料をパターニングすることもできる。

【００２２】

【作用】上記した本発明の第１の特徴による半導体装置
の製造方法を、ＤＲＡＭの製造に適用した場合を説明す
る。図１（ａ）は、本発明の半導体装置の製造方法を説
明するためのＤＲＡＭメモリセルの平面模式図であり、
図４（ｉ）は、図１（ａ）のＡ−Ａ’線断面図である。
なお、図１(ａ)には、簡単のためにビット線コンタクト
孔、容量コンタクト孔、ビット線、蓄積電極は描いてい
ない。

【００２３】半導体基板１０１の主面に形成された素子
分離１０８により囲まれた素子領域１０２内において、
半導体基板１０１の主面上にゲート絶縁膜１２２を介し
て一対のゲート電極１０４が形成され、一対のゲート電
極１０４の間に、一対のスイッチングトランジスタに共
通のドレイン領域１２０ｂが形成され、それぞれのゲー
ト電極１０４の外側に、一対のスイッチングトランジス
タのそれぞれの個別のソース領域１２０ａと１２０ｃが
形成されている。ソース領域１２０ａとドレイン領域１
２０ｂとそれらの間のゲート電極１０４とにより１つの
スイッチングトランジスタが構成され、ソース領域１２
０ｃとドレイン領域１２０ｂとそれらの間のゲート電極
１０４とによりもう１つのスイッチングトランジスタが
構成されて、１つの素子領域に一対のスイッチングトラ
ンジスタが形成されている。

【００２４】更に、セルキャパシタを構成する蓄積電極
１４５が、第２の引出し電極１３４を介してスイッチン
グトランジスタのソース領域１２０ａ、１２０ｃに接続
されている。一方、スイッチングトランジスタのドレイ
ン領域１２０ｂは、第１の引出し電極１３３を介してビ
ット線（図示せず）と接続している。

【００２５】図４（ｊ）を図１１（ｂ）と比較すればか
らわかるように、第１の引出し電極１３３、第２の引出
し電極１３４のためのコンタクト孔は、最小加工寸法よ
り大きい寸法で層間絶縁膜１１６に開口し、寸法の大き
な自己整合コンタクトが形成されている。更に、第１の
引出し電極１３３、第２の引出し電極１３４の間には、
そのコンタクトの開口時にエッチングバリアとして機能
するバリア窒化膜１２７が配置されている。

【００２６】従って、図１３（ｊ）に示すように、コン
タクト孔が多少位置ずれして形成されても、コンタクト
孔自体の寸法が大きいため、第１の引出し電極１３３、
第２の引出し電極１３４は、ドレイン領域１２０ｂおよ
びソース領域１２０ａ、１２０ｃに対して重ねあわせの
ずれがなく、それぞれ自己整合的に接続される。従っ
て、微細化にともない面積が縮小されたＤＲＡＭなどの
半導体メモリにおいて、ペアのスイッチングトランジス
タの特性の特性が対称になるように構成できる。

【００２７】更に、本発明の製造方法では、第１の引出
し電極１３３及び第２の引出し電極１３４のためのコン
タクト孔に同時に導電性材料を充填することにより、第
１の引出し電極１３３及び第２の引出し電極１３４を形
成する。すなわち、ストレージノード用パッドの上端と
なる部分の膜とビットラインパッドの上端となる部分の
膜とを、同時に成膜する。従って、第２の引出し電極１
３４の頂部に相当するストレージノード用パッドと、第
１の引出し電極１３３の頂部に相当するビットラインパ
ッドとが、ほぼ同じ高さで形成されるため、両者が積層
されたり、両者の間に膜厚方向にキャッピング層が介在
することもなく、コンタクトの深さが、特開平９−００
８２５４号公報に開示されている従来方法に比べ浅くで
きる。これは、メモリセルのサイズを縮小した場合、非
常に有利である。すなわち、コンタクト深さが深くな
り、サイズ縮小も行われると、このコンタクトのアスペ
クト比が増大し、コンタクト内の埋めこみ材の埋めこみ
が不可能になるが、コンタクト深さが浅ければ、メモリ
セルのアスペクト比の増大もなく、メモリセルの縮小に
も、対応ができる。

【００２８】以上の説明からわかるように、本発明で
「最小加工寸法」とは、引出し電極が接すべき拡散層の
基板主面上でゲート長方向の寸法である。但し、ＤＲＡ
Ｍセルなどにあってワード線の線幅と間隔が、設計ルー
ルに等しい最小寸法になっている場合には、この「最小
加工寸法」は、設計ルールに等しい寸法に対応する。

【００２９】

【発明の実施の形態】第１の実施の形態まず、図１（ａ）を用いて、スイッチングトランジス
タ、ワード線、コンタクト、引出し電極等の接続、配置
関係を説明する。図１（ａ）は、ＤＲＡＭセルのビット
線コンタクト孔、容量コンタクト孔、ビット線、蓄積電
極を省略した状態のメモリセルを示す平面模式図であ
る。パターン設計、プロセス等は０．２μｍルールを採
用する。

【００３０】Ｐ型シリコン基板の表面に、例えばトレン
チ分離により形成された素子分離領域、活性化領域を規
定する。素子分離領域と活性化領域との境界である素子
領域１０２の内部にスイッチングトランジスタが形成さ
れている。この素子領域１０２は、図面において横に細
長い矩形をしており、そのような形状の素子領域１０２
の長手方向に概略直交して、ワード線１０４が配置され
ている。ワード線１０４はスイッチングトランジスタの
ゲート電極を兼ねる。スイッチングトランジスタは、こ
れらワード線１０４と、Ｎ型拡散層からなるソース領域
１２０ａ、１２０ｃ、ドレイン領域１２０ｂとから構成
される。

【００３１】ソース領域１２０ａ、１２０ｃの上には、
それぞれ第２のコンタクト孔１３０が設けられている。
第２の引出し電極１３４は、第２のコンタクト孔１３０
を介してソース領域１２０ａ、１２０ｃに接続されてい
る。ドレイン領域１２０ｂの上には、第１のコンタクト
孔１１８が設けられている。第１の引出し電極１３３
が、この第１のコンタクト孔１１８を介して、ドレイン
領域１２０ｃに接続されている。この図１（ａ）では、
ワード線１０４の線幅と間隔が、設計ルールに等しい最
小寸法になっている。

【００３２】図１（ａ）から明らかなように、第１のコ
ンタクト孔１１８と第２のコンタクト孔１３０との間隔
は、最小寸法（最小間隔）より小さくなっている。第１
のコンタクト孔１１８と第２のコンタクト孔１３０との
間隔をこのように可能な限り小さくするために、後述す
るように、両方のパターンをそれぞれ別の２回の工程に
分けて、リソグラフィーおよびエッチングを行う。

【００３３】かくして、ワード線１０４の間隔部の寸法
よりも、第１のコンタクト孔１１８および第２のコンタ
クト孔１３０が大きくとれるので、たとえ、第１のコン
タクト孔１１８および第２のコンタクト孔１３０のリソ
グラフィー工程で重ね合わせずれが発生しても、ワード
線１０４の間隔部全体を中に含み込むコンタクト孔が自
己整合的に形成できる。従って、ワード線１０４の間隔
部全体（実際には、後程詳細に説明するが、図４（ｊ）
に示される側壁窒化膜１２６の幅を含めたワード線１０
４の間隔部）が、引出し電極とソース領域１２０ａ、１
２０ｃ及びドレイン領域１２０ｂとの接触領域として使
用できるため、ソース領域１２０ａとドレイン領域１２
０ｂを構成要素とするスイッチングトランジスタとソー
ス領域１２０ｃとドレイン領域１２０ｂを構成要素とす
るスイッチングトランジスタの特性が同一な、アンバラ
ンスのないペアのスイッチングトランジスタが構成でき
る。

【００３４】次に、図１（ａ）および図２から図４の
（ａ）から（ｊ）を用いて、第１の実施の形態の半導体
装置の製造方法を説明する。なお、図２から図４の
（ａ）から（ｊ）は、図１（ａ）における一点鎖線Ａ−
Ａ’又はＢ−Ｂ’における模式的断面図である。

【００３５】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１０１上に、例えば既知のトレンチ分離による
素子分離１０８が形成される。このトレンチの深さは２
００ｎｍ程度である。シリコン酸化膜に換算して膜厚７
ｎｍ程度のゲート酸化膜１２２を形成した後、Ｎ型多結
晶シリコン膜を７０ｎｍ程度堆積する。次にタングステ
ンシリサイド（ＷＳｉ）を１００ｎｍ程度堆積する。さ
らに、窒化膜を１５０ｎｍ程度堆積したのち、フォトリ
ソグラフィー工程とエッチング工程により、窒化膜、Ｗ
Ｓｉ、多結晶シリコンをパターニングして、キャップ窒
化膜１２４、ワード線１０４を形成する。ワード線１０
４の線幅と間隔は、互いに等しく、上述したように設計
ルールに等しい最小寸法になっている。

【００３６】これらの幅、すなわちゲート長は、０．２
μｍである。このワード線の材料としては、多結晶シリ
コンとＷＳｉを例としてあげたが、このＷＳｉのかわり
に、さらに抵抗値の低減が可能なチタンシリサイド（Ｔ
ｉＳｉ）やタングステン（Ｗ）を用いてもよい。

【００３７】ついで窒化膜を６０ｎｍ程度の膜厚に成膜
し、ドライエッチングによりエッチバックを行い、側壁
窒化膜１２６を形成する。ワード線１０４および側壁窒
化膜１２６をマスクに用いたイオン注入によりＮ⁻型拡
散層が形成される。このイオン注入はワード線１０４の
形成後に実施しても、ワード線形成後と側壁窒化膜形成
後の両方の機会に実施してもよい（ＬＤＤ構造）。これ
は、所望なトランジスタ特性を確保するために適宜選択
される。このＮ−型拡散層により、ソース領域１２０
ａ、１２０ｃ、ドレイン領域１２０ｃが形成される。

【００３８】つぎに、層間絶縁膜１１６となるノンドー
プ酸化膜（ＮＳＧ）とボロンリンシリケートガラス（Ｂ
ＰＳＧ）の積層膜が堆積される。この状態での図１
（ａ）のＡ−Ａ’の線断面の模式図が図２（ｂ）であ
る。層間絶縁膜１１６の膜厚は、キャップ窒化膜１２４
の上側に２５０ｎｍ程度になるように形成される。フォ
トリソグラフィー技術とエッチング技術により、レジス
トパターン１１７を用いて第１のコンタクト孔１１８を
層間絶縁膜１１６に設ける（図２（ｃ））。このエッチ
ングの際に酸化膜と窒化膜のエッチング速度に２０：１
以上の速度比を有する高選択比のエッチングを用いる。
第１のコンタクト孔１１８の寸法は、上述したように、
ワード線１０４の間隔部の寸法よりも大きくとってあ
る。従って、リソグラフィー工程においてレジストパタ
ーン１１７が多少ずれても、第１のコンタクト孔１１８
は、その中に、ドレイン領域１２０ｂを完全に露出させ
ることができる。

【００３９】レジストパターン１１７を除去し、多結晶
シリコンを堆積した後、等方性のエッチバックを用いて
第１のコンタクト孔１１８の底部に、図２（ｄ）のよう
にドレイン領域１０２ｂを完全に覆うように多結晶シリ
コン１２８を少なくとも残置する。さらに、窒化膜を堆
積し、異方性のエッチバックを行い、第１のコンタクト
孔１１８の側壁部分のみにバリア窒化膜１２７を形成す
る。これの膜厚は８０ｎｍ程度である。この時の状態の
図１（ａ）のＢ−Ｂ’断面は、図３（ｅ）のようにな
る。

【００４０】さらに、図３（ｆ）に示すように、フォト
リソグラフィー技術とエッチング技術により、レジスト
パターン１２９を用いて第２のコンタクト孔１３０を層
間絶縁膜１１６に設ける。第２のコンタクト孔１３０の
寸法も、上述したように、ワード線１０４の間隔部の寸
法よりも大きくとってある。このエッチングも先に説明
した高選択比のエッチング技術を用いることにより、こ
のレジストパターン１２９が、リソグラフィー工程の重
ね合せずれにより、例えば、バリア窒化膜１２７に掛か
る位置に第２のコンタクト１３０が形成されるような状
態で形成されても、キャップ窒化膜１２４、側壁窒化膜
１２６、バリア窒化膜１２７がエッチングのストッパと
なり、これら窒化膜で構成された部分は加工されず、第
２のコンタクト孔１３０はソース領域１２０ａ、１２０
ｃを充分に露出露出することができる。

【００４１】従って、バリア窒化膜１２７を設けるの
で、ワード線１０４の間隔部の寸法よりも大きい第１の
コンタクト孔１１８と第２のコンタクト孔１３０の寸法
は、ワード線１０４の間隔部の寸法よりも最大で５０％
大きすることが可能である。しかし、実際に生じるマス
クずれの大きさの許容最大値を考慮して、第１のコンタ
クト孔１１８と第２のコンタクト孔１３０の寸法は、ワ
ード線１０４の間隔部の寸法よりも１０％から３０％程
度で十分である。

【００４２】次いで、図４（ｇ）に示すように、多結晶
シリコンを堆積し、さらに等方性のエッチバックを施し
て、上面が平坦化した多結晶シリコン層１３１を形成す
る。この多結晶シリコン層１３１の厚さは、層間絶縁膜
１１６の上面も完全に覆うに十分である反面、層間絶縁
膜１１６の上面上での厚さは可能な範囲で薄くする。こ
の多結晶シリコン層１３１上の、第１のコンタクト孔１
１８と第２のコンタクト孔１３０の位置にレジストパタ
ーン１３２を形成する。

【００４３】レジストパターン１３２の寸法は、図４
（ｇ）に示すように、第１のコンタクト孔１１８と第２
のコンタクト孔１３０の寸法より小さい。レジストパタ
ーン１３２をマスクに用いて、多結晶シリコン層１３１
を、層間絶縁膜１１６の上面のレベルより低いレベルま
でエッチングして、図４（ｈ）に示すように、ドレイン
領域１２０ｂに接触する第１の引出し電極１３３と、ソ
ース領域１２０ａ及び１２０ｃにそれぞれに接触する２
つの第２の引出し電極１３４を形成する。これら第１の
引出し電極１３３及び第２の引出し電極１３４は、層間
絶縁膜１１６及びバリア窒化膜１２７により、互いに分
離されている。

【００４４】図面では、省略するが、さらにＢＰＳＧを
主体とした層間絶縁膜を成膜し、第１の引出し電極１３
３の上にビット線コンタクト孔を開口する。このビット
線コンタクト孔は、平面図では、図１（ａ）において素
子領域１０２の上辺中央から上方に突き出た第１の引出
し電極１３３の部分に相当する。更に、例えば多結晶シ
リコンとタングステンシリサイドの積層膜を堆積してパ
ターニングすることにより、多結晶シリコンとタングス
テンシリサイドの積層膜により構成されるビット線をビ
ット線コンタクト孔を介して第１の引出し電極１３３に
接続する。ビット線はワード線１０４と概略垂直になる
ように配置される。

【００４５】次いで、図４（ｉ）に示すように、ＢＰＳ
Ｇを主体とした層間絶縁膜１４３を堆積し、フォトリソ
グラフィー技術とエッチング技術により、レジストパタ
ーン（不図示）を用いて容量コンタクト孔１４４を開口
し、更に、Ｎ型不純物が導入された多結晶シリコンを堆
積した後、フォトリソグラフィー技術とエッチング技術
によりパターニングを行い、蓄積電極１４５を形成す
る。

【００４６】引き続き、例えば酸化膜と窒化膜の積層膜
からなる、酸化膜換算膜厚にして４．５ｎｍから５ｎｍ
程度の容量絶縁膜１４６を成膜する。この容量絶縁膜と
しては、タンタル酸化膜（Ｔａ_２Ｏ_５）に代表される高
誘電率膜を用いることもできる。この高誘電率膜を適用
した方がセル容量の確保の面では有利である。つづい
て、Ｎ型不純物が導入された多結晶シリコンを堆積し、
フォトリソグラフィー技術とエッチング技術によりパタ
ーニングを行い、対向電極１４７を形成する。

【００４７】次に、ＢＰＳＧまたはノンドープ酸化膜
（ＮＳＧ）を用いた層間絶縁膜１４８を堆積している。
さらに、ＤＲＡＭのチップ全体としては、コンタクト孔
（図示せず）とメタル配線の形成を複数回に渡って繰り
返すことにより、その形成を完了する。

【００４８】以上の製造方法の工程の説明において、第
２のコンタクト孔１３０の開口において第２のコンタク
ト孔１３０の位置が、重ね合わせずれを起こしていない
場合を図３（ｆ）に示した。しかし、第２のコンタクト
孔１３０の位置が、図３（ｊ）に示すように重ね合わせ
ずれを起こしてしても、キャップ窒化膜１２４、側壁窒
化膜１２６、バリア窒化膜１２７はエッチングされず、
形状は保たれ、側壁窒化膜の間隔部に、引出し電極と充
分な接触部を形成することのできるようにソース領域１
２０ａ及び１２０ｃの全体を露出させることができる。
以下に、本発明の効果を整理する。

【００４９】第１の効果は、第１のコンタクト孔および
第２のコンタクト孔が本来重ね合わせずれがなく、ワー
ド線の間隔部に開口、形成されるべきであるが、たとえ
重ねあわせずれが生じても、ワード線の間隔部に自己整
合的にコンタクト孔が形成できるため、ワード線からち
ょうど側壁窒化膜の膜厚分離れたところに、ソース領
域、ドレイン領域を完全に露出させる開口部を形成する
ことができる。

【００５０】このように、ソース領域、ドレイン領域の
開口部すなわち、引出し電極との接触部がワード線から
均等な位置に形成される。引出し電極からは、Ｎ^＋の不
純物が染み出しスイッチングトランジスタの特性に影響
を与えるが、ワード線からの染み出しが同じ位置に生じ
るように構成されるので、ビット線が接続される引出し
電極を中心にしてペアとして構成される２つのスイッチ
ングトランジスタの特性が同一となり、セルへの安定な
書き込み読み出し動作が得られる。

【００５１】また、第２の効果として、第１のコンタク
ト孔、第２のコンタクト孔が最小の設計寸法より大きく
できるため、図１１（ｂ）に示すように最小寸法と間隔
で形成される第１の引出し電極３１２、第２の引出し電
極３１０よりも、第２のコンタクト孔１３０の方が大き
く形成でき、このコンタクト孔内に埋めこまれた多結晶
シリコンも、上層導電層に対して引出し電極と同じよう
に機能するため、図４（ｊ）に示すような容量コンタク
ト孔１４４は重ね合わせマージンが大きくなる効果もあ
る。

【００５２】第２の実施の形態図１（ｂ）および図５（ａ）から図５（ｂ）を用いて、
第２の実施の形態について説明する。図１（ｂ）は、第
１の実施の形態の平面模式図に対応する第２の実施の形
態の平面模式図であり、図５（ａ）から図５（ｂ）は、
第２の実施の形態の製造方法を説明する図２（ｂ）のＡ
−Ａ’線での断面図である。簡略化のため第１の実施の
形態と異なる部分のみ示してある。

【００５３】図１（ｂ）に示すように、第１の引出し電
極１３６のみ配置する構成であり、図１（ａ）の第２の
引出し電極１３４は廃止したものになっている。第２の
引出し電極がない分、第２の引出し電極の専有領域と第
２の引出し電極との間隔を設ける必要がないので、第１
の引出し電極１３６が大きくできる利点が生じる。製造
方法の特徴は、図５（ａ）から図５（ｂ）に示される。
図５（ａ）の前の工程は第１の実施の形態における図３
（ｆ）の状態である。第２のコンタクト孔１３０を開口
した後、第２のコンタクト孔の深さ以上の膜厚のＮ型不
純物が導入された多結晶シリコン１３１を成膜し、ドラ
イエッチング技術を用いて等方的エッチバックにより、
多結晶シリコン表面を平坦にしている。

【００５４】この後、図５（ａ）のように、リソグラフ
ィー技術を用いて第１の引出し電極１３６のレジストパ
ターン１３５を多結晶シリコン１３１上に形成する。こ
れをマスクに多結晶シリコン１３１を、層間絶縁膜１１
６の上面より低いレベルまでエッチングし、図５（ｂ）
のように、第１の引出し電極１３６と第２の引出し電極
１３７を形成する。第２の引出し電極１３７は、第２の
コンタクト孔内に埋設されるように形成される。かくし
て、第１のコンタクト孔内に充填された導電性材料によ
り形成される第１の引出し電極１３６と、第２のコンタ
クト孔内に充填された導電性材料により形成される第２
の引出し電極１３７とは、層間絶縁膜１１６とバリア窒
化膜１２７とにより、互いに分離される。この第２の実
施の形態では、第１の実施の形態よりも第１の引出し電
極が大きく形成でき、第１引出し電極とビット線を接続
するためのビット線コンタクト孔と第１の引出し電極の
重ね合わせ余裕が大きくできるという利点がある。

【００５５】第３の実施の形態第３の実施の形態を示す平面模式図が図６である。また
製造方法は図７から図１０にわたって示される。図７か
ら図１０は、図６に一点鎖線Ａ−Ａ’又はＢ−Ｂ’で示
される断面の模式図である。第３の実施の形態の製造方
法の図７（ａ）から図８（ｆ）に示す工程は、第１の実
施の形態の製造方法について図２（ａ）から図２（ｄ）
を参照して説明した工程と全く同じである。そこで、図
１（ａ）及び図２（ａ）から図２（ｄ）に示す要素に対
応する図７から図１０に示す要素には、図１（ａ）及び
図２（ａ）から図２（ｄ）において付されている１００
番台の参照番号に１００を加えた参照番号を付して説明
を省略する。

【００５６】ただし、図６において示されるように、素
子領域２０２は、第１、第２の実施の形態の素子領域１
０２のように単純な矩形ではなく、凸の字のような形状
になっている。また、この素子領域２０２の凸状の飛び
出した部分も第１のコンタクト孔２１８が開口する領域
として使えるため、第１のコンタクト孔が大きくでい、
リソクラフィー工程でのパターニングの容易性が高ま
り、第１、第２の実施の形態よりもドレイン領域と引出
し電極の接触部分が大きくなることからコンタクト抵抗
を低減できる点で、第１、第２の実施の形態よりも有利
な構成となっている。

【００５７】また、第２のコンタクト孔２３０も、第
１、第２の実施の形態で示された、２つのソース領域上
に形成した２つの第２のコンタクト孔を１つに合わせた
形状、サイズとなるコンタクト孔を使用している。この
第２のコンタクト孔２３０のパターニングも、このコン
タクト孔サイズが大きいため、第１、第２の実施の形態
に比べ、非常に容易になっている。

【００５８】図９（ｇ）に示されるように、第２のコン
タクト孔２３０に対応する開口を有するレジストパター
ン２２９層間絶縁膜２１６上に形成し、そのレジストパ
ターン２２９をマスクとして、前述した酸化膜と窒化膜
の高選択比を有するエッチング条件を用いて、層間絶縁
膜２１６をエッチングして、層間絶縁膜２１６に第２の
コンタクト孔２３０を開口する。第２のコンタクト孔２
３０の開口後、この第２のコンタクト孔の深さよりも厚
い膜厚のＮ型不純物が導入された多結晶シリコンを堆積
し、そののち、マスクなしで、多結晶シリコンを、バリ
ア窒化膜２２７の上部が露出するまでエッチバックす
る。これにより第１のコンタクト孔および第２のコンタ
クト孔内に多結晶シリコンが埋めこまれ、図９（ｉ）及
び（ｊ）に示されるように、第１の引出し電極２３６及
び第２の引出し電極２３７が、バリア窒化膜２２７によ
って互いに分離されて形成される。なお、第２のコンタ
クト孔２３０は、図９（ｉ）において、第１の引出し電
極２３６及び第２の引出し電極２３７を埋め込む前の状
態で、層間絶縁膜２１６とバリア窒化膜２２７に形成さ
れている開口である。

【００５９】次いで、ＢＰＳＧまたはＮＳＧを用いた層
間絶縁膜２４０を形成し、リソグラフィー技術とドライ
エッチング技術を用いてビット線コンタクト孔２４１を
第１の引出し電極２３６の上に形成する。そのあと、Ｎ
型不純物が導入された多結晶シリコンとタングステンシ
リサイドの積層膜を堆積してパターニングしてビット線
２４２を形成する（図１０（ｋ）及び（ｌ））。さら
に、その上層にＢＰＳＧまたは、ＮＳＧを用いた層間絶
縁膜２４３を形成する。この後は、第１の実施の形態の
図４（ｉ）を参照して説明した方法と同様な工程を使用
して、図１０（ｍ）及び（ｎ）に示すようなＤＲＡＭセ
ルが完成する。

【００６０】

【発明の効果】以上説明したように、本発明による製造
方法によれば、たとえ第１のコンタクト孔および第２の
コンタクト孔が重ねあわせずれを生じても、ソース領域
及びドレイン領域を完全に露出させる開口部を形成する
ことができるので、ソース領域及びドレイン領域と引出
し電極との接触部がワード線から均等な位置に形成さ
れ、その結果、引出し電極からのＮ^＋の不純物が染み出
しスイッチングトランジスタの特性に影響を与えても、
ビット線が接続される引出し電極を中心にしてペアとし
て構成される２つのスイッチングトランジスタの特性が
同一となり、セルへの安定な書き込み読み出し動作が得
られる。

【００６１】また、第１のコンタクト孔、第２のコンタ
クト孔が最小の設計寸法より大きくできるため、コンタ
クト孔内に埋めこまれた引出し電極と接続するように上
層の層間絶縁膜に形成されるコンタクト孔の重ね合わせ
マージンが大きくなる。

【００６２】更に、第１のコンタクト孔、第２のコンタ
クト孔に同時に導電性材料を充填することにより、第１
の引出し電極及び第２の引出し電極を形成するので、す
なわち、ストレージノード用パッドの上端となる部分の
膜とビットラインパッドの上端となる部分の膜とを同時
に成膜するので、第２の引出し電極の頂部に相当するス
トレージノード用パッドと、第１の引出し電極の頂部に
相当するビットラインパッドとが、ほぼ同じ高さで形成
される。そのため、コンタクトの深さが従来方法に比べ
浅くでき、コンタクト孔内の埋めこみ材の埋めこみを困
難や不可能にするメモリセルのアスペクト比の増大もな
く、メモリセルを縮小することができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明による半導体装置の製造方
法の第１の実施の形態により製造されるＤＲＡＭの平面
図であり、（ｂ）は、本発明による半導体装置の製造方
法の第２の実施の形態により製造されるＤＲＡＭの平面
図である。

【図２】（ａ）から（ｄ）は、第１の実施の形態の製
造方法の工程を説明する模式断面図である。

【図３】（ｅ）、（ｆ）、（ｊ）は、図２（ｄ）に続
く、第１の実施の形態の製造方法の工程を説明する模式
断面図である。

【図４】（ｇ）から（ｉ）は、図３（ｆ）に続く、第
１の実施の形態の製造方法の工程を説明する模式断面図
である。

【図５】（ａ）から（ｂ）は、第２の実施の形態の製
造方法の工程を説明する模式断面図である。

【図６】本発明による半導体装置の製造方法の第３の
実施の形態により製造される半導体装置の平面図であ
る。

【図７】（ａ）から（ｂ）は、第３の実施の形態の製
造方法の工程を説明する模式断面図である。

【図８】（ｃ）から（ｆ）は、図７に続く、第３の実
施の形態の製造方法の工程を説明する模式断面図であ
る。

【図９】（ｇ）から（ｊ）は、図８に続く、第３の実
施の形態の製造方法の工程を説明する模式断面図であ
る。

【図１０】（ｋ）から（ｎ）は、図９に続く、第３の
実施の形態の製造方法の工程を説明する模式断面図であ
る。

【図１１】（ａ）は従来例のＤＲＡＭの平面図であ
り、（ｂ）は従来例のＤＲＡＭの断面図であり、（ｃ）
は従来例のＤＲＡＭの構造を示す模式透視図である。

【図１２】（ｄ）から（ｆ）は、従来例の製造方法を
説明する模式断面図である。

【図１３】（ｇ）から（ｊ）は、図１２に続く、従来
例の製造方法を説明する模式断面図である。

【符号の説明】

１０１、２０１、３０１シリコン基板１０２、２０２、３０２素子領域１０３、２０３、３０３ワード線１０８、２０８、３０８素子分離１１６、２１６、３１６層間絶縁膜１１８、２１８第１コンタクト孔１２２、２２２、３２２ゲート絶縁膜１２０ａ、１２０ｃ、２２０ａ、２２０ｃ、３２０ａ、
３２０ｃソース領域１２０ｂ、２２０ｂ、３２０ｂドレイン領域１２４、２２４、３２４キャップ窒化膜１２６、２２６、３２６側壁窒化膜１２７、２２７バリア窒化膜１３０、２３０第２コンタクト孔１３３、２３３第１の引出し電極１３４、２３４第２の引出し電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH04 HH19 HH27 HH28 JJ04 KK01 MM07 NN05 NN07 NN08 NN29 QQ08 QQ09 QQ23 QQ26 QQ31 QQ37 RR04 RR06 RR09 RR15 TT02 VV06 VV16 XX03 XX10 5F083 AD10 AD42 AD48 GA02 GA09 GA11 GA27 JA06 JA32 JA35 JA39 JA53 JA56 MA01 MA03 MA06 MA17 MA20 PR03 PR06 PR10 PR29

Claims

【特許請求の範囲】

【請求項１】１つの素子領域に一対のトランジスタが形
成されて、一対のトランジスタのそれぞれのゲート電極
の間に、一対のトランジスタに共通の共通拡散層が形成
され、それぞれのゲート電極の外側に、一対のトランジ
スタのそれぞれの個別拡散層が形成され、共通拡散層と
個別拡散層とが引出し電極を介して上層導電層にそれぞ
れ接続される半導体装置の製造方法において、ゲート電
極と共通拡散層と個別拡散層とを含む基板主面全体を層
間絶縁膜で覆い、前記層間絶縁膜に、共通拡散層と個別
拡散層の一方に達する第１の開口を最小加工寸法より大
きい寸法で形成し、その第１の開口の内側面にエッチン
グバリア膜を形成し、前記層間絶縁膜に、共通拡散層と
個別拡散層の他方に達する第２の開口を最小加工寸法よ
り大きい寸法で形成し、前記第１の開口と前記第２の開
口とに同時に導電性材料を充填して、共通拡散層と個別
拡散層のそれぞれに独立して接触する前記引出し電極を
形成することを特徴とする半導体装置の製造方法。
【請求項２】前記導電性材料を前記層間絶縁膜より厚く
堆積した後エッチバックすることにより、前記第１の開
口と前記第２の開口とに同時に前記導電性材料を充填
し、更に、前記導電性材料上の前記第１の開口と前記第
２の開口の位置に、前記第１の開口と前記第２の開口の
寸法より小さい寸法のマスクパターンを形成して、該マ
スクパターンをマスクにして前記導電性材料を、前記層
間絶縁膜の上面より低いレベルまでエッチングして、前
記第１の開口に充填された導電性材料により形成される
引出し電極と、前記第２の開口に充填された導電性材料
により形成される引出し電極とを、前記層間絶縁膜と前
記エッチングバリア膜とにより、互いに分離することを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】前記導電性材料を前記層間絶縁膜より厚く
堆積した後エッチバックすることにより、前記第１の開
口と前記第２の開口とに同時に前記導電性材料を充填
し、更に、前記導電性材料上の前記第１の開口の位置
に、前記第１の開口の寸法とほぼ同じ寸法のマスクパタ
ーンを形成して、該マスクパターンをマスクにして前記
導電性材料を、前記層間絶縁膜の上面より低いレベルま
でエッチングして、前記第１の開口に充填された導電性
材料により形成される引出し電極と、前記第２の開口に
充填された導電性材料により形成される引出し電極と
を、前記層間絶縁膜と前記エッチングバリア膜とによ
り、互いに分離することを特徴とする請求項１記載の半
導体装置の製造方法。
【請求項４】１つの素子領域に一対のトランジスタが形
成されて、一対のトランジスタのそれぞれのゲート電極
の間に、一対のトランジスタに共通の共通拡散層が形成
され、それぞれのゲート電極の外側に、一対のトランジ
スタのそれぞれの個別拡散層が形成され、共通拡散層と
個別拡散層とが引出し電極を介して上層導電層にそれぞ
れ接続される半導体装置の製造方法において、ゲート電
極と共通拡散層と個別拡散層とを含む基板主面全体を層
間絶縁膜で覆い、その層間絶縁膜に、共通拡散層と個別
拡散層の一方に達する第１の開口を最小加工寸法より大
きい寸法で形成し、その第１の開口の内側面にエッチン
グバリア膜を形成し、前記第１の開口を画成する該エッ
チングバリア膜を残す一方、共通拡散層と個別拡散層の
両方を中に含む大きさの第２の開口を前記層間絶縁膜に
形成し、該第２の開口に導電性材料を充填して、更に前
記エッチングバリア膜の上部が露出するまでエッチバッ
クして、共通拡散層と個別拡散層のそれぞれに独立して
接触する前記引出し電極を、前記第１の開口内と、前記
エッチングバリア膜により分割された前記第２の開口内
とに形成することを特徴とする半導体装置の製造方法。
【請求項５】前記ゲート電極を、側壁窒化膜とキャップ
窒化膜とで覆い、前記エッチングバリア膜を窒化膜で形
成し、前記層間絶縁膜を酸化膜で形成し、前記第２の開
口は、酸化膜に対するエッチング速度が窒化膜に対する
エッチング速度より十分高いエッチング選択比のエッチ
ングで前記層間絶縁膜をエッチングすることにより形成
することを特徴とする請求項１から４までのいずれか１
項に記載の半導体装置の製造方法。
【請求項６】前記第１の開口を形成した後で前記第２の
開口を形成する前に、前記第１の開口の底部に導電性材
料を充填することを特徴とする請求項１から５までのい
ずれか１項に記載の半導体装置の製造方法。
【請求項７】前記第１の開口及び前記第２の開口に充填
される前記導電性材料は、高濃度で不純物が導入された
半導体材料であることを特徴とする請求項１から６まで
のいずれか１項に記載の半導体装置の製造方法。
【請求項８】前記第１の開口及び前記第２の開口に充填
された前記導電性材料をエッチングするとき、前記第１
の開口内に充填された前記導電性材料が前記素子領域の
外部まで延びるように前記層間絶縁膜上に延在するよう
に前記導電性材料をパターニングすることを特徴とする
請求項１から７までのいずれか１項に記載の半導体装置
の製造方法。