JP2000151995A - 画像処理装置 - Google Patents
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- JP2000151995A JP2000151995A JP10333432A JP33343298A JP2000151995A JP 2000151995 A JP2000151995 A JP 2000151995A JP 10333432 A JP10333432 A JP 10333432A JP 33343298 A JP33343298 A JP 33343298A JP 2000151995 A JP2000151995 A JP 2000151995A
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Abstract
(57)【要約】 （修正有）
【課題】 主走査方向及び副走査方向の変倍動作におけ
る変倍率の設定値による誤差の影響をなくす。 【解決手段】 副走査方向に対しては、ページメモリ１
上の画像領域に対して上限アドレスＥＮＤＵ及び下限ア
ドレスＥＮＤＬを設定し、回転なしの出力時には、アド
レス判定部９で次ラインのスタートアドレスＬＳＡが上
限アドレスＥＮＤＵ以上になった時点を判定し、ＦＧＡ
ＴＥ信号をディセーブルとして１ページ分の画像出力を
終了させる。１８０°の回転出力時には、アドレス判定
部９で条件１０に従って次ラインのスタートアドレスＬ
ＳＡが下限アドレスＥＮＤＬ以下になった時点で、ＦＧ
ＡＴＥ信号をディセーブルとして１ページ分の画像出力
を終了させる。主走査方向に対しては、上限画素数ＤＣ
を設定し、アドレス判定部９で次の画素アドレスＨＤＡ
が上限画素数以上になった時点で、ＬＧＡＴＥ信号をデ
ィセーブルして１ライン分の画像出力を停止させる。
る変倍率の設定値による誤差の影響をなくす。 【解決手段】 副走査方向に対しては、ページメモリ１
上の画像領域に対して上限アドレスＥＮＤＵ及び下限ア
ドレスＥＮＤＬを設定し、回転なしの出力時には、アド
レス判定部９で次ラインのスタートアドレスＬＳＡが上
限アドレスＥＮＤＵ以上になった時点を判定し、ＦＧＡ
ＴＥ信号をディセーブルとして１ページ分の画像出力を
終了させる。１８０°の回転出力時には、アドレス判定
部９で条件１０に従って次ラインのスタートアドレスＬ
ＳＡが下限アドレスＥＮＤＬ以下になった時点で、ＦＧ
ＡＴＥ信号をディセーブルとして１ページ分の画像出力
を終了させる。主走査方向に対しては、上限画素数ＤＣ
を設定し、アドレス判定部９で次の画素アドレスＨＤＡ
が上限画素数以上になった時点で、ＬＧＡＴＥ信号をデ
ィセーブルして１ライン分の画像出力を停止させる。
Description
【０００１】
【発明の属する技術分野】本発明は、ファクシミリ装置
および複合デジタル複写機等の画像処理装置に関し、特
に、変倍動作での変倍率の設定値による誤差の影響をな
くすことができる画像処理装置に関する。
および複合デジタル複写機等の画像処理装置に関し、特
に、変倍動作での変倍率の設定値による誤差の影響をな
くすことができる画像処理装置に関する。
【０００２】
【従来の技術】従来、出力画像の縮小等の変倍を行う画
像処理装置として、例えば、特開平６−２７８３１６号
公報に示されるようなものがある。この任意変倍方法
は、受信した１ライン毎のデータが記録紙サイズより大
きい場合に、間引き数を設定しておき、プロットデータ
制御部で画素クロックの間引きを行ない、主走査方向の
縮小を行なうようにしたものである。
像処理装置として、例えば、特開平６−２７８３１６号
公報に示されるようなものがある。この任意変倍方法
は、受信した１ライン毎のデータが記録紙サイズより大
きい場合に、間引き数を設定しておき、プロットデータ
制御部で画素クロックの間引きを行ない、主走査方向の
縮小を行なうようにしたものである。
【０００３】この画像処理装置によれば、設定された間
引き数に相当する数の画素データのみが無効となるた
め、画像を任意の変倍率で縮小することができる。
引き数に相当する数の画素データのみが無効となるた
め、画像を任意の変倍率で縮小することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
画像処理装置によると、以下のような問題があった。 （１）副走査方向に変倍を行う場合、変倍率の設定値に
より、ページメモリ上の画像のライン数が、出力時に画
像領域外に余分なラインとして出力されたり、あるい
は、画像領域の内、出力されないラインが発生するとい
う問題があった。
画像処理装置によると、以下のような問題があった。 （１）副走査方向に変倍を行う場合、変倍率の設定値に
より、ページメモリ上の画像のライン数が、出力時に画
像領域外に余分なラインとして出力されたり、あるい
は、画像領域の内、出力されないラインが発生するとい
う問題があった。
【０００５】例えば、図１０に示すように、ページメモ
リ上の４００ｄｐｉのＢ４の画像のライン数は、３６４
ｍｍ×（４００ｄｐｉ／２５．４ｍｍ）≒５７３２ライ
ンであり、このＢ４の画像を副走査方向に変倍してＡ４
で出力させる場合、出力ライン数は２９７ｍｍ×（４０
０ｄｐｉ／２５．４ｍｍ）≒４６７７ラインと設定され
る。このとき、変倍率Ｒは、 Ｒ＝２９７／３６４＝０．８１６ で求められ、これをレジスタ値ＶＲ〔１０：０〕にセッ
トするために、上位３ビットで整数部を、下位８ビット
で少数部を処理すると、整数部ＶＲ〔１０：８〕には
“０００”がセットされ、少数部ＶＲ〔７：０〕には
“１１０１０００１”または“１１０１００００”がセ
ットされる。その理由は、少数部をヘキサ表示すると、
０．８１６×２５６＝２０８．９≒２０９（Ｄ）＝ｄ１
（Ｈ）、または、０．８１６×２５６＝２０８．９≒２
０８（Ｄ）＝ｄ０（Ｈ）となり、誤差が生じるからであ
る。
リ上の４００ｄｐｉのＢ４の画像のライン数は、３６４
ｍｍ×（４００ｄｐｉ／２５．４ｍｍ）≒５７３２ライ
ンであり、このＢ４の画像を副走査方向に変倍してＡ４
で出力させる場合、出力ライン数は２９７ｍｍ×（４０
０ｄｐｉ／２５．４ｍｍ）≒４６７７ラインと設定され
る。このとき、変倍率Ｒは、 Ｒ＝２９７／３６４＝０．８１６ で求められ、これをレジスタ値ＶＲ〔１０：０〕にセッ
トするために、上位３ビットで整数部を、下位８ビット
で少数部を処理すると、整数部ＶＲ〔１０：８〕には
“０００”がセットされ、少数部ＶＲ〔７：０〕には
“１１０１０００１”または“１１０１００００”がセ
ットされる。その理由は、少数部をヘキサ表示すると、
０．８１６×２５６＝２０８．９≒２０９（Ｄ）＝ｄ１
（Ｈ）、または、０．８１６×２５６＝２０８．９≒２
０８（Ｄ）＝ｄ０（Ｈ）となり、誤差が生じるからであ
る。
【０００６】このように、変倍率Ｒのレジスタ値ＶＲ
〔１０：０〕が、ｄ１（Ｈ）で設定されるかまたはｄ０
（Ｈ）で設定されるかにより、実際には４６５７ライン
分となったり４６７９ラインとなったりする。その結
果、画像領域外の余分なラインが出力されたり、画像領
域の内、出力されないラインが発生する。このことは、
Ａ４の画像を副走査方向に変倍してＢ４で出力させる場
合においても同様である。
〔１０：０〕が、ｄ１（Ｈ）で設定されるかまたはｄ０
（Ｈ）で設定されるかにより、実際には４６５７ライン
分となったり４６７９ラインとなったりする。その結
果、画像領域外の余分なラインが出力されたり、画像領
域の内、出力されないラインが発生する。このことは、
Ａ４の画像を副走査方向に変倍してＢ４で出力させる場
合においても同様である。
【０００７】このような場合、ソフトウェアで出力ライ
ン数を調整することも可能であるが、その調整に時間を
要するため処理速度が遅くなったり、そのための制御も
煩雑になる。
ン数を調整することも可能であるが、その調整に時間を
要するため処理速度が遅くなったり、そのための制御も
煩雑になる。
【０００８】（２）また、従来の画像処理装置による
と、主走査方向の出力画素数を設定していたが、変倍誤
差により、前記と同様に、出力されない画素や、余分な
画素が変倍動作時に発生するという問題があった。
と、主走査方向の出力画素数を設定していたが、変倍誤
差により、前記と同様に、出力されない画素や、余分な
画素が変倍動作時に発生するという問題があった。
【０００９】従って、本発明の目的は、主走査方向およ
び副走査方向における変倍動作での変倍率の設定値によ
る誤差の影響をなくすことができる画像処理装置を提供
することにある。
び副走査方向における変倍動作での変倍率の設定値によ
る誤差の影響をなくすことができる画像処理装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、受信部で受け取った画像を印刷するため
に展開するページメモリと、ページメモリから画素デー
タをＤＭＡ転送で読み出し一時保持する第１画素データ
保持手段と、第１画素データ保持手段に保持された画素
データの画素変倍を行うために画素データを保持する第
２画素データ保持手段と、変倍率が設定されるレジスタ
の値で記録手段に出力する画素を選択するための画素ア
ドレスを生成し、画素アドレスによって第２画素データ
保持手段から出力される画素データの画素を間引きまた
は重複することにより主走査方向の縮小または拡大を行
う画素変倍制御手段と、ライン選択信号により次ライン
のラインスタートアドレスを現ラインと同一のラインス
タートアドレスまたは次々ラインのラインスタートアド
レスとすることにより副走査方向の拡大または縮小を行
うライン選択制御手段と、を備え、ページメモリ上の画
像領域にラインスタートアドレスの上限アドレスを設
け、次ラインのラインスタートアドレスが上限アドレス
以上となったとき、１ページ分の画像出力を停止させる
ことを特徴とする画像処理装置を提供するものである。
達成するため、受信部で受け取った画像を印刷するため
に展開するページメモリと、ページメモリから画素デー
タをＤＭＡ転送で読み出し一時保持する第１画素データ
保持手段と、第１画素データ保持手段に保持された画素
データの画素変倍を行うために画素データを保持する第
２画素データ保持手段と、変倍率が設定されるレジスタ
の値で記録手段に出力する画素を選択するための画素ア
ドレスを生成し、画素アドレスによって第２画素データ
保持手段から出力される画素データの画素を間引きまた
は重複することにより主走査方向の縮小または拡大を行
う画素変倍制御手段と、ライン選択信号により次ライン
のラインスタートアドレスを現ラインと同一のラインス
タートアドレスまたは次々ラインのラインスタートアド
レスとすることにより副走査方向の拡大または縮小を行
うライン選択制御手段と、を備え、ページメモリ上の画
像領域にラインスタートアドレスの上限アドレスを設
け、次ラインのラインスタートアドレスが上限アドレス
以上となったとき、１ページ分の画像出力を停止させる
ことを特徴とする画像処理装置を提供するものである。
【００１１】また、本発明は、上記の目的を達成するた
めに、以上の構成に加え、ページメモリ上の画像領域に
スタートアドレスの下限アドレスを設け、次ラインのス
タートアドレスが下限アドレス以下となったとき、１ペ
ージ分の画像出力を停止させることを特徴とする画像処
理装置を提供するものである。
めに、以上の構成に加え、ページメモリ上の画像領域に
スタートアドレスの下限アドレスを設け、次ラインのス
タートアドレスが下限アドレス以下となったとき、１ペ
ージ分の画像出力を停止させることを特徴とする画像処
理装置を提供するものである。
【００１２】更に、本発明は、上記の目的を達成するた
めに、以上の構成に加え、ページメモリ上の画像領域に
１ライン中の上限画素数を設け、画素アドレスが上限画
素数以上となったとき、１ライン分の画像出力を停止さ
せることを特徴とする画像処理装置を提供するものであ
る。
めに、以上の構成に加え、ページメモリ上の画像領域に
１ライン中の上限画素数を設け、画素アドレスが上限画
素数以上となったとき、１ライン分の画像出力を停止さ
せることを特徴とする画像処理装置を提供するものであ
る。
【００１３】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を詳細に説明する。
本発明の実施の形態を詳細に説明する。
【００１４】図１は、本実施の形態による画像処理装置
の構成を示すブロック図である。図において、１は受信
部で受け取った画像を印刷するために展開するページメ
モリ、２はこのページメモリ１から画像データをＤＭＡ
転送で読み出し一旦バッファリングする第１画素データ
バッファ、３は画素間引きまたは重複を行なうために蓄
積しておく第２画素データバッファ、４は画素アドレス
信号によって第２画素データバッファ３から出力される
画素データを１画素ずつ選択する画素データ選択部、５
は画素データ選択部４で選択された画素データを保持す
るラッチ、６は画素変倍を制御する画素変倍制御部、７
はＤＭＡ転送を制御するＤＭＡ制御部、８はメモリアド
レスを生成するメモリアドレス生成部、９は次のライン
スタートアドレスあるいは次の画素アドレスが所定の条
件を満たしているか否かを判定するアドレス判定部、１
０は画像の出力を制御する信号を生成する画像制御信号
生成部、１１はページメモリ１上に展開された画像の各
ラインスタートアドレスを選択するライン選択制御部、
である。
の構成を示すブロック図である。図において、１は受信
部で受け取った画像を印刷するために展開するページメ
モリ、２はこのページメモリ１から画像データをＤＭＡ
転送で読み出し一旦バッファリングする第１画素データ
バッファ、３は画素間引きまたは重複を行なうために蓄
積しておく第２画素データバッファ、４は画素アドレス
信号によって第２画素データバッファ３から出力される
画素データを１画素ずつ選択する画素データ選択部、５
は画素データ選択部４で選択された画素データを保持す
るラッチ、６は画素変倍を制御する画素変倍制御部、７
はＤＭＡ転送を制御するＤＭＡ制御部、８はメモリアド
レスを生成するメモリアドレス生成部、９は次のライン
スタートアドレスあるいは次の画素アドレスが所定の条
件を満たしているか否かを判定するアドレス判定部、１
０は画像の出力を制御する信号を生成する画像制御信号
生成部、１１はページメモリ１上に展開された画像の各
ラインスタートアドレスを選択するライン選択制御部、
である。
【００１５】また、ＰＣＬＫは画素同期クロック信号、
ＰＭＳＹＮＣは記録部からのライン同期信号、ＬＧＡＴ
Ｅは１ライン中の有効画像範囲を示すライン有効期間信
号、ＦＧＡＴＥは１ページ中の有効画像範囲を示すペー
ジ有効期間信号、ＬＳＹＮＣはライン同期信号、Ｄ
〔０：１５〕はページメモリ１から読み出す１ワード分
（１６画素）の画素データバス、ＤＭＤ〔０：１５〕は
第１画素データバッファ２から第２画素データバッファ
３への画素データバス、ＬＤは画素アドレスが１回転す
る前に次の１６画素を第２画素データバッファ３にロー
ドさせるための信号、ＨＤ
ＰＭＳＹＮＣは記録部からのライン同期信号、ＬＧＡＴ
Ｅは１ライン中の有効画像範囲を示すライン有効期間信
号、ＦＧＡＴＥは１ページ中の有効画像範囲を示すペー
ジ有効期間信号、ＬＳＹＮＣはライン同期信号、Ｄ
〔０：１５〕はページメモリ１から読み出す１ワード分
（１６画素）の画素データバス、ＤＭＤ〔０：１５〕は
第１画素データバッファ２から第２画素データバッファ
３への画素データバス、ＬＤは画素アドレスが１回転す
る前に次の１６画素を第２画素データバッファ３にロー
ドさせるための信号、ＨＤ
〔０〕・・・ＨＤ〔１５〕は
第２画素データバッファ３から画素データ選択部４への
画素データバス、ＨＳＤは画素データ選択部４で選択さ
れた画素データ、ＥＳＤはＬＧＡＴＥでマスクされる記
録部への画素データ、ＨＤＡ〔１２：０〕は画素アドレ
スである。なお、ＨＤＡ〔３：０〕は画素アドレスＨＤ
Ａ〔１２：０〕の下位４ビットを使用して画素選択を行
なう画素アドレスであり、以下のように選択される。
第２画素データバッファ３から画素データ選択部４への
画素データバス、ＨＳＤは画素データ選択部４で選択さ
れた画素データ、ＥＳＤはＬＧＡＴＥでマスクされる記
録部への画素データ、ＨＤＡ〔１２：０〕は画素アドレ
スである。なお、ＨＤＡ〔３：０〕は画素アドレスＨＤ
Ａ〔１２：０〕の下位４ビットを使用して画素選択を行
なう画素アドレスであり、以下のように選択される。
【００１６】図２は、画素変倍制御部６の構成を示すブ
ロック図である。図において、１２はカウンタ、１３は
比較器、１４は画素アドレス生成器、１５はレジスタ、
１６は加算器、１７および１８はラッチである。また、
ＲＳＴＨＲは画素変倍制御部６に対するリセット信号、
ＣＮ〔２０：０〕はカウントアップの単位を１００
（Ｈ）とする１ライン中の基準画素カウント値、ＡＤＤ
〔２０：０〕は加算器１６による加算結果（１６進数表
記）、ＡＤＬ〔２０：０〕はＡＤＤ〔２０：０〕を１Ｐ
ＣＬＫ分遅らせた値（１６進数表記）、ＨＲ〔１０：
０〕は主走査変倍率のレジスタ値、ＫＡＫＵＤＡＩは主
走査用の縮小拡大の切り替え信号、ＨＥＸＴおよびＨＲ
ＣはＨＤＡの加算条件を切り替える切り替え信号、ＨＲ
ＤＣはＨＥＸＴ信号とともにＡＤＤの加算条件を切り替
える切り替え信号、ＨＣＭＰＭはＨＲＤＣ信号をライン
先頭で０にマスクする信号、ＬＩＮＥＳＴはラインのス
タートを示す信号であり画像制御信号生成部１０で生成
され画素アドレスの初期化を行なう信号である。
ロック図である。図において、１２はカウンタ、１３は
比較器、１４は画素アドレス生成器、１５はレジスタ、
１６は加算器、１７および１８はラッチである。また、
ＲＳＴＨＲは画素変倍制御部６に対するリセット信号、
ＣＮ〔２０：０〕はカウントアップの単位を１００
（Ｈ）とする１ライン中の基準画素カウント値、ＡＤＤ
〔２０：０〕は加算器１６による加算結果（１６進数表
記）、ＡＤＬ〔２０：０〕はＡＤＤ〔２０：０〕を１Ｐ
ＣＬＫ分遅らせた値（１６進数表記）、ＨＲ〔１０：
０〕は主走査変倍率のレジスタ値、ＫＡＫＵＤＡＩは主
走査用の縮小拡大の切り替え信号、ＨＥＸＴおよびＨＲ
ＣはＨＤＡの加算条件を切り替える切り替え信号、ＨＲ
ＤＣはＨＥＸＴ信号とともにＡＤＤの加算条件を切り替
える切り替え信号、ＨＣＭＰＭはＨＲＤＣ信号をライン
先頭で０にマスクする信号、ＬＩＮＥＳＴはラインのス
タートを示す信号であり画像制御信号生成部１０で生成
され画素アドレスの初期化を行なう信号である。
【００１７】ここで、主走査方向の縮小拡大の切替条件
は以下の条件１により、比較器１３の比較条件は以下の
条件２により、加算器１６の加算条件は条件３により、
画素アドレス生成器１４の生成条件は条件４による。
は以下の条件１により、比較器１３の比較条件は以下の
条件２により、加算器１６の加算条件は条件３により、
画素アドレス生成器１４の生成条件は条件４による。
【００１８】＜条件１＞ ＨＲ〔１０：８〕≧１の時，ＫＡＫＵＤＡＩ＝１（Ｈレ
ベル）等倍及び拡大 ＨＲ〔１０：８〕＝０の時，ＫＡＫＵＤＡＩ＝０（Ｌレ
ベル）縮小
ベル）等倍及び拡大 ＨＲ〔１０：８〕＝０の時，ＫＡＫＵＤＡＩ＝０（Ｌレ
ベル）縮小
【００１９】＜条件２＞ ＫＡＫＵＤＡＩ＝０ かつ ＣＮ＜ＡＤＬの時 ＨＲＤＣ＝０，ＨＥＸＴ＝１ ＣＮ≧ＡＤＬの時 ＨＲＤＣ＝１，ＨＥＸＴ＝１ ＫＡＫＵＤＡＩ＝１ かつ ＣＮ＜ＡＤＬの時 ＨＲＤＣ＝０，ＨＥＸＴ＝０ ＣＮ≧ＡＤＬの時 ＨＲＤＣ＝０，ＨＥＸＴ＝１
【００２０】＜条件３＞ ＫＡＫＵＤＡＩ＝０ かつ ＨＲＤＣ＝０の時 ＡＤＤ＝ＡＤＬ＋ＨＲ ＨＲＤＣ＝１の時 ＡＤＤ＝ＡＤＬ＋（ＨＲ×２） ＫＡＫＵＤＡＩ＝１ かつ ＨＥＸＴ＝０の時 ＡＤＤ＝ＡＤＬ ＨＥＸＴ＝１の時 ＡＤＤ＝ＡＤＬ＋ＨＲ
【００２１】＜条件４＞ ＨＲＣ＝ＨＲＤＣ＆ＨＣＭＰＭ ＰＣＬＫの立ち上がり時において ＨＲＣ＝０，ＨＥＸＴ＝０の時 ＨＤＡ＝ＨＤＡ・・・次アドレスは現在アドレスと同一 ＨＲＣ＝０，ＨＥＸＴ＝１の時 ＨＤＡ＝ＨＤＡ＋１・・・次アドレスは現在アドレスの
次 ＨＲＣ＝１，ＨＥＸＴ＝１の時 ＨＤＡ＝ＨＤＡ＋２・・・次アドレスは現在アドレスの
次々
次 ＨＲＣ＝１，ＨＥＸＴ＝１の時 ＨＤＡ＝ＨＤＡ＋２・・・次アドレスは現在アドレスの
次々
【００２２】図３は、ライン選択制御部１１の構成を示
すブロック図である。図において、１９はカウンタ、２
０は比較器、２１はレジスタ、２２は加算器、２３およ
び２４はラッチ、２５はマスクである。また、ＲＳＴＶ
Ｒはライン選択制御部１１に対するリセット信号、ＣＮ
Ｖ〔２２：０〕はカウントアップの単位を１００（Ｈ）
とする１ライン中の基準ラインカウント値、ＡＤＤＶ
〔２０：０〕は加算器２２による加算結果（１６進数表
記）、ＡＤＬＶはＡＤＤＶ〔２０：０〕を１ＬＳＹＮＣ
分遅らせた値（１６進数表記）、ＶＲ〔１０：０〕は副
走査変倍率のレジスタ値、ＳＵＢＫＡＫＵは副走査用の
縮小拡大の切り替え信号、ＶＥＸＴおよびＶＲＣはメモ
リアドレス生成部８において次ラインのラインスタート
アドレスの選択に使用されるライン選択信号、ＶＲＤＣ
はＶＥＸＴ信号とともにＡＤＤＶの加算条件を切り替え
る切り替え信号、ＶＣＭＰＭはＶＲＤＣ信号をページの
先頭で０にマスクする信号である。
すブロック図である。図において、１９はカウンタ、２
０は比較器、２１はレジスタ、２２は加算器、２３およ
び２４はラッチ、２５はマスクである。また、ＲＳＴＶ
Ｒはライン選択制御部１１に対するリセット信号、ＣＮ
Ｖ〔２２：０〕はカウントアップの単位を１００（Ｈ）
とする１ライン中の基準ラインカウント値、ＡＤＤＶ
〔２０：０〕は加算器２２による加算結果（１６進数表
記）、ＡＤＬＶはＡＤＤＶ〔２０：０〕を１ＬＳＹＮＣ
分遅らせた値（１６進数表記）、ＶＲ〔１０：０〕は副
走査変倍率のレジスタ値、ＳＵＢＫＡＫＵは副走査用の
縮小拡大の切り替え信号、ＶＥＸＴおよびＶＲＣはメモ
リアドレス生成部８において次ラインのラインスタート
アドレスの選択に使用されるライン選択信号、ＶＲＤＣ
はＶＥＸＴ信号とともにＡＤＤＶの加算条件を切り替え
る切り替え信号、ＶＣＭＰＭはＶＲＤＣ信号をページの
先頭で０にマスクする信号である。
【００２３】ここで、副走査方向の縮小拡大の切替条件
は以下の条件５により、比較器１３の比較条件は以下の
条件６により、加算器１６の加算条件は条件７により、
ライン選択の選択条件は条件８による。
は以下の条件５により、比較器１３の比較条件は以下の
条件６により、加算器１６の加算条件は条件７により、
ライン選択の選択条件は条件８による。
【００２４】＜条件５＞ ＶＲ〔１０：８〕≧１の時，ＳＵＢＫＡＫＵ＝１（Ｈレ
ベル）等倍及び拡大 ＶＲ〔１０：８〕＝０の時，ＳＵＢＫＡＫＵ＝０（Ｌレ
ベル）縮小
ベル）等倍及び拡大 ＶＲ〔１０：８〕＝０の時，ＳＵＢＫＡＫＵ＝０（Ｌレ
ベル）縮小
【００２５】＜条件６＞ ＳＵＢＫＡＫＵ＝０ かつ ＣＮＶ＜ＡＤＬＶの時 ＶＲＤＣ＝０，ＶＥＸＴ＝１ ＣＮＶ≧ＡＤＬＶの時 ＶＲＤＣ＝１，ＶＥＸＴ＝１ ＳＵＢＫＡＫＵ＝１ かつ ＣＮＶ＜ＡＤＬＶの時 ＶＲＤＣ＝０，ＶＥＸＴ＝０ ＣＮＶ≧ＡＤＬＶの時 ＶＲＤＣ＝０，ＶＥＸＴ＝１
【００２６】＜条件７＞ ＳＵＢＫＡＫＵ＝０ かつ ＶＲＤＣ＝０の時 ＡＤＤＶ＝ＡＤＬＶ＋ＶＨＲ ＶＲＤＣ＝１の時 ＡＤＤＶ＝ＡＤＬＶ＋（ＶＲ×２） ＳＵＢＫＡＫＵ＝１ かつ ＶＥＸＴ＝０の時 ＡＤＤＶ＝ＡＤＬＶ ＶＥＸＴ＝１の時 ＡＤＤＶ＝ＡＤＬＶ＋ＶＲ
【００２７】＜条件８＞ ＶＲＣ＝ＶＲＤＣ＆ＶＣＭＰＭ ＰＭＳＹＮＣの立ち上がり時において ＶＲＣ＝０，ＶＥＸＴ＝０の時 ＬＳＡ＝ＬＳＡ・・・前ラインと同一のラインスタート
アドレスを選択 ＶＲＣ＝０，ＶＥＸＴ＝１の時 ＬＳＡ＝ＬＳＡ＋ＬＷ・・・次ラインのラインスタート
アドレスを選択 ＶＲＣ＝１，ＶＥＸＴ＝１の時 ＬＳＡ＝ＬＳＡ＋２×ＬＷ・・・次々ラインのラインス
タートアドレスを選択（ＬＳＡ：ラインスタートアドレ
ス，ＬＷ：ライン幅（オフセットアドレス））
アドレスを選択 ＶＲＣ＝０，ＶＥＸＴ＝１の時 ＬＳＡ＝ＬＳＡ＋ＬＷ・・・次ラインのラインスタート
アドレスを選択 ＶＲＣ＝１，ＶＥＸＴ＝１の時 ＬＳＡ＝ＬＳＡ＋２×ＬＷ・・・次々ラインのラインス
タートアドレスを選択（ＬＳＡ：ラインスタートアドレ
ス，ＬＷ：ライン幅（オフセットアドレス））
【００２８】図４および図５は、ページメモリ１上の画
像領域を示す図である。図に示すように、副走査方向に
対しては、ページメモリ１上の画像領域に対して上限ア
ドレスＥＮＤＵおよび下限アドレスＥＮＤＬが設定され
る。回転なしの出力時には、図４に示すように、上限ア
ドレスＥＮＤＵを設定し、アドレス判定部９で条件９に
従って次ラインのラインスタートアドレスＬＳＡが上限
アドレスＥＮＤＵ以上になった時点を判定し、ＦＧＡＴ
Ｅ信号をディセーブルとすることで１ページ分の画像出
力を終了させる。
像領域を示す図である。図に示すように、副走査方向に
対しては、ページメモリ１上の画像領域に対して上限ア
ドレスＥＮＤＵおよび下限アドレスＥＮＤＬが設定され
る。回転なしの出力時には、図４に示すように、上限ア
ドレスＥＮＤＵを設定し、アドレス判定部９で条件９に
従って次ラインのラインスタートアドレスＬＳＡが上限
アドレスＥＮＤＵ以上になった時点を判定し、ＦＧＡＴ
Ｅ信号をディセーブルとすることで１ページ分の画像出
力を終了させる。
【００２９】＜条件９＞ＰＭＳＹＮＣ立ち下がりにおい
て ＶＲＣ＝０，ＶＥＸＴ＝０の時 ＦＧＡＴＥは変化なし ＶＲＣ＝０，ＶＥＸＴ＝１の時 ＬＳＡ＋ＬＷ≧ＥＮＤＵならば、ＦＧＡＴＥをディセー
ブル ＶＲＣ＝１，ＶＥＸＴ＝１の時 ＬＳＡ＋２×ＬＷ≧ＥＮＤＵならば、ＦＧＡＴＥをディ
セーブル
て ＶＲＣ＝０，ＶＥＸＴ＝０の時 ＦＧＡＴＥは変化なし ＶＲＣ＝０，ＶＥＸＴ＝１の時 ＬＳＡ＋ＬＷ≧ＥＮＤＵならば、ＦＧＡＴＥをディセー
ブル ＶＲＣ＝１，ＶＥＸＴ＝１の時 ＬＳＡ＋２×ＬＷ≧ＥＮＤＵならば、ＦＧＡＴＥをディ
セーブル
【００３０】１８０°の回転出力時には、変倍誤差によ
る影響がページメモリ１上の画像領域に対してページの
先頭に現れるため、図５に示すように、下限アドレスＥ
ＮＤＬを設定し、アドレス判定部９で条件１０に従って
次ラインのラインスタートアドレスＬＳＡが下限アドレ
スＥＮＤＬ以下になった時点を判定し、ＦＧＡＴＥ信号
をディセーブルとすることで１ページ分の画像出力を終
了させる。
る影響がページメモリ１上の画像領域に対してページの
先頭に現れるため、図５に示すように、下限アドレスＥ
ＮＤＬを設定し、アドレス判定部９で条件１０に従って
次ラインのラインスタートアドレスＬＳＡが下限アドレ
スＥＮＤＬ以下になった時点を判定し、ＦＧＡＴＥ信号
をディセーブルとすることで１ページ分の画像出力を終
了させる。
【００３１】＜条件１０＞ＰＭＳＹＮＣ立ち下がりにお
いて ＶＲＣ＝０，ＶＥＸＴ＝０の時 ＦＧＡＴＥは変化なし ＶＲＣ＝０，ＶＥＸＴ＝１の時 ＬＳＡ−ＬＷ≦ＥＮＤＬならば、ＦＧＡＴＥをディセー
ブル ＶＲＣ＝１，ＶＥＸＴ＝１の時 ＬＳＡ−２×ＬＷ≦ＥＮＤＬならば、ＦＧＡＴＥをディ
セーブル
いて ＶＲＣ＝０，ＶＥＸＴ＝０の時 ＦＧＡＴＥは変化なし ＶＲＣ＝０，ＶＥＸＴ＝１の時 ＬＳＡ−ＬＷ≦ＥＮＤＬならば、ＦＧＡＴＥをディセー
ブル ＶＲＣ＝１，ＶＥＸＴ＝１の時 ＬＳＡ−２×ＬＷ≦ＥＮＤＬならば、ＦＧＡＴＥをディ
セーブル
【００３２】主走査方向に対しては、図４に示すよう
に、上限画素数ＤＣを設定し、アドレス判定部９で条件
１１に従って次の画素アドレスＨＤＡが上限画素数ＤＣ
以上になった時点を判定し、ＬＧＡＴＥ信号をディセー
ブルとすることで、１ライン分の画像出力を停止させ
る。
に、上限画素数ＤＣを設定し、アドレス判定部９で条件
１１に従って次の画素アドレスＨＤＡが上限画素数ＤＣ
以上になった時点を判定し、ＬＧＡＴＥ信号をディセー
ブルとすることで、１ライン分の画像出力を停止させ
る。
【００３３】＜条件１１＞ＰＣＬＫの立ち上がりにおい
て ＨＲＣ＝０，ＨＥＸＴ＝０の時 ＬＧＡＴＥは変化なし ＨＲＣ＝０，ＨＥＸＴ＝１の時 ＨＤＡ＋１≧ＤＣならば、ＬＧＡＴＥをディセーブル ＨＲＣ＝１，ＨＥＸＴ＝１の時 ＨＤＡ＋２≧ＤＣならば、ＬＧＡＴＥをディセーブル
て ＨＲＣ＝０，ＨＥＸＴ＝０の時 ＬＧＡＴＥは変化なし ＨＲＣ＝０，ＨＥＸＴ＝１の時 ＨＤＡ＋１≧ＤＣならば、ＬＧＡＴＥをディセーブル ＨＲＣ＝１，ＨＥＸＴ＝１の時 ＨＤＡ＋２≧ＤＣならば、ＬＧＡＴＥをディセーブル
【００３４】以下、この画像処理装置の動作について、
主走査変倍および副走査変倍に分けて説明する。
主走査変倍および副走査変倍に分けて説明する。
【００３５】＜主走査変倍＞まず、受信部からページメ
モリ１に展開された画像をＤＭＡ転送によるＤＭＡ応答
信号ＤＡＣＫの立ち上がりで第１画素データバッファ２
に書き込む。次に画素変倍を行うために、画素変倍制御
部６からのＬＤ信号によって第２画素データバッファ３
に画素同期クロック信号ＰＣＬＫの立ち上がりに同期し
て書き込む。この時、ラインの先頭においてはＬＩＮＥ
ＳＴ信号でＬＤ信号を作り、予め第１画素データバッフ
ァ２から第２画素データバッファ３にデータをロードす
る。画素変倍制御部６からは、変倍率が設定されている
レジスタ１５の値によって図６および図７に示すような
画素アドレスＨＤＡ［１２：０］が生成される。この画
素アドレス信号によって第２画素データバッファ３から
出力される画素データの内、画素同期クロック信号ＰＣ
ＬＫに同期して画素データ選択部４で１画素づつ選択す
る。これにより、図６に示すように縮小時には画素を間
引くことができ、図７に示すように拡大時には画素を重
複させることができる。
モリ１に展開された画像をＤＭＡ転送によるＤＭＡ応答
信号ＤＡＣＫの立ち上がりで第１画素データバッファ２
に書き込む。次に画素変倍を行うために、画素変倍制御
部６からのＬＤ信号によって第２画素データバッファ３
に画素同期クロック信号ＰＣＬＫの立ち上がりに同期し
て書き込む。この時、ラインの先頭においてはＬＩＮＥ
ＳＴ信号でＬＤ信号を作り、予め第１画素データバッフ
ァ２から第２画素データバッファ３にデータをロードす
る。画素変倍制御部６からは、変倍率が設定されている
レジスタ１５の値によって図６および図７に示すような
画素アドレスＨＤＡ［１２：０］が生成される。この画
素アドレス信号によって第２画素データバッファ３から
出力される画素データの内、画素同期クロック信号ＰＣ
ＬＫに同期して画素データ選択部４で１画素づつ選択す
る。これにより、図６に示すように縮小時には画素を間
引くことができ、図７に示すように拡大時には画素を重
複させることができる。
【００３６】例えば、第２画素データバッファ３に蓄え
てある１６画素の内から、条件４で求められる画素アド
レスＨＤＡの値によって次に出力する画素を選択する。
仮に、現在出力している画素のアドレスがＨＤＡ＝３と
したとき、間引きまたは重複がない場合（ＨＲＣ＝０，
ＨＥＸＴ＝１）は、次に出力する画素としてＨＤＡ＝４
の画素を選択し出力する。間引きのとき（ＨＲＣ＝１，
ＨＥＸＴ＝１）は、次に出力する画素としてＨＤＡ＝５
の画素を選択する。この時、ＨＤＡ＝４の画素が間引か
れて出力される。重複する場合（ＨＲＣ＝０，ＨＥＸＴ
＝０）は、次に出力される画素としてＨＤＡ＝３を選択
する。これにより、現画素と同じ画素を選択することと
なりＨＤＡ＝３が重複されて出力される。
てある１６画素の内から、条件４で求められる画素アド
レスＨＤＡの値によって次に出力する画素を選択する。
仮に、現在出力している画素のアドレスがＨＤＡ＝３と
したとき、間引きまたは重複がない場合（ＨＲＣ＝０，
ＨＥＸＴ＝１）は、次に出力する画素としてＨＤＡ＝４
の画素を選択し出力する。間引きのとき（ＨＲＣ＝１，
ＨＥＸＴ＝１）は、次に出力する画素としてＨＤＡ＝５
の画素を選択する。この時、ＨＤＡ＝４の画素が間引か
れて出力される。重複する場合（ＨＲＣ＝０，ＨＥＸＴ
＝０）は、次に出力される画素としてＨＤＡ＝３を選択
する。これにより、現画素と同じ画素を選択することと
なりＨＤＡ＝３が重複されて出力される。
【００３７】このとき、ページメモリ１上の画像領域に
対して１ライン中での上限画素数ＤＣが設定されている
ので、アドレス判定部９で条件１１に従って次の画素ア
ドレスＨＤＡが上限画素数ＤＣ以上になった時点を判定
し、ＬＧＡＴＥ信号をディセーブルとすることで、１ラ
イン分の画像出力を停止させる。その結果、主走査方向
の任意変倍を行なった場合でも、主走査方向の変倍率設
定値の誤差により出力画像の後端に現れる余分な画素の
出力や有効画素の欠落を防ぐことができる。
対して１ライン中での上限画素数ＤＣが設定されている
ので、アドレス判定部９で条件１１に従って次の画素ア
ドレスＨＤＡが上限画素数ＤＣ以上になった時点を判定
し、ＬＧＡＴＥ信号をディセーブルとすることで、１ラ
イン分の画像出力を停止させる。その結果、主走査方向
の任意変倍を行なった場合でも、主走査方向の変倍率設
定値の誤差により出力画像の後端に現れる余分な画素の
出力や有効画素の欠落を防ぐことができる。
【００３８】＜副走査変倍＞図８および図９に示すよう
に、副走査方向の変倍については、ライン選択制御部１
１からのライン選択信号ＶＲＣ，ＶＥＸＴによって、次
のラインにおけるラインスタートアドレスＬＳＡを条件
８で選択する。これにより、次ラインのスタートアドレ
スとして現ラインと同一のスタートアドレスを選択すれ
ばラインの重複となり副走査拡大を行うことができる。
また、次ラインのスタートアドレスとして現ラインから
次々ラインのスタートアドレスを選択すれば次ラインの
データが間引かれることとなり副走査縮小を行うことが
できる。
に、副走査方向の変倍については、ライン選択制御部１
１からのライン選択信号ＶＲＣ，ＶＥＸＴによって、次
のラインにおけるラインスタートアドレスＬＳＡを条件
８で選択する。これにより、次ラインのスタートアドレ
スとして現ラインと同一のスタートアドレスを選択すれ
ばラインの重複となり副走査拡大を行うことができる。
また、次ラインのスタートアドレスとして現ラインから
次々ラインのスタートアドレスを選択すれば次ラインの
データが間引かれることとなり副走査縮小を行うことが
できる。
【００３９】例えば、現在出力しているラインのスター
トアドレスがＬＳＡ＝ＳＴ＋３ＬＷ（ＳＴはスタートア
ドレス）としたとき、間引きまたは重複がない場合（Ｖ
ＲＣ＝０，ＶＥＸＴ＝１）は、次に出力するラインのス
タートアドレスとしてＬＳＡ＝ＳＴ＋４ＬＷを選択し出
力する。間引きのとき（ＶＲＣ＝１，ＶＥＸＴ＝１）
は、次に出力するラインのスタートアドレスとしてＬＳ
Ａ＝ＳＴ＋５ＬＷを選択する。この時、ＬＳＡ＝ＳＴ＋
４ＬＷのラインが間引かれて出力されることになる。重
複する場合（ＶＲＣ＝０，ＶＥＸＴ＝０）は、次に出力
されるラインのスタートアドレスとしてＬＳＡ＝ＳＴ＋
３ＬＷを選択する。これにより、現ラインと同じライン
選択することとなりＬＳＡ＝ＳＴ＋３ＬＷが重複されて
出力されることになる。また、条件６，条件７で、周期
的にＶＲＣ，ＶＥＸＴ信号を変化させる。
トアドレスがＬＳＡ＝ＳＴ＋３ＬＷ（ＳＴはスタートア
ドレス）としたとき、間引きまたは重複がない場合（Ｖ
ＲＣ＝０，ＶＥＸＴ＝１）は、次に出力するラインのス
タートアドレスとしてＬＳＡ＝ＳＴ＋４ＬＷを選択し出
力する。間引きのとき（ＶＲＣ＝１，ＶＥＸＴ＝１）
は、次に出力するラインのスタートアドレスとしてＬＳ
Ａ＝ＳＴ＋５ＬＷを選択する。この時、ＬＳＡ＝ＳＴ＋
４ＬＷのラインが間引かれて出力されることになる。重
複する場合（ＶＲＣ＝０，ＶＥＸＴ＝０）は、次に出力
されるラインのスタートアドレスとしてＬＳＡ＝ＳＴ＋
３ＬＷを選択する。これにより、現ラインと同じライン
選択することとなりＬＳＡ＝ＳＴ＋３ＬＷが重複されて
出力されることになる。また、条件６，条件７で、周期
的にＶＲＣ，ＶＥＸＴ信号を変化させる。
【００４０】このとき、ページメモリ１上の画像領域に
対して上限アドレスＥＮＤＵが設定されているので、回
転なしの出力時には、アドレス判定部９で条件９に従っ
て次ラインのラインスタートアドレスＬＳＡが上限アド
レスＥＮＤＵ以上になった時点を判定し、ＦＧＡＴＥ信
号をディセーブルとすることで１ページ分の画像出力を
終了させる。この結果、ページメモリ１上の画像領域内
のデータのみを出力させることができるため、副走査方
向の任意変倍を行なった場合でも、副走査方向の変倍率
設定値の誤差により出力画像の後端に現れる余分なライ
ンの出力や有効ラインの欠落を防ぐことができる。
対して上限アドレスＥＮＤＵが設定されているので、回
転なしの出力時には、アドレス判定部９で条件９に従っ
て次ラインのラインスタートアドレスＬＳＡが上限アド
レスＥＮＤＵ以上になった時点を判定し、ＦＧＡＴＥ信
号をディセーブルとすることで１ページ分の画像出力を
終了させる。この結果、ページメモリ１上の画像領域内
のデータのみを出力させることができるため、副走査方
向の任意変倍を行なった場合でも、副走査方向の変倍率
設定値の誤差により出力画像の後端に現れる余分なライ
ンの出力や有効ラインの欠落を防ぐことができる。
【００４１】また、ページメモリ１上の画像領域に対し
て下限アドレスＥＮＤＬが設定されているので、１８０
°回転出力時には、アドレス判定部９で条件１０に従っ
て次ラインのラインスタートアドレスＬＳＡが下限アド
レスＥＮＤＬ以下になった時点を判定し、ＦＧＡＴＥ信
号をディセーブルとすることで１ページ分の画像出力を
終了させる。この結果、ページメモリ１上の画像領域内
のデータのみを出力させることができるため、１８０°
回転出力時での副走査方向の任意変倍を行なった場合で
も、副走査方向の変倍率設定値の誤差により出力画像の
後端に現れる余分なラインの出力や有効ラインの欠落を
防ぐことができる。
て下限アドレスＥＮＤＬが設定されているので、１８０
°回転出力時には、アドレス判定部９で条件１０に従っ
て次ラインのラインスタートアドレスＬＳＡが下限アド
レスＥＮＤＬ以下になった時点を判定し、ＦＧＡＴＥ信
号をディセーブルとすることで１ページ分の画像出力を
終了させる。この結果、ページメモリ１上の画像領域内
のデータのみを出力させることができるため、１８０°
回転出力時での副走査方向の任意変倍を行なった場合で
も、副走査方向の変倍率設定値の誤差により出力画像の
後端に現れる余分なラインの出力や有効ラインの欠落を
防ぐことができる。
【００４２】
【発明の効果】以上説明したとおり、本発明の画像処理
装置によれば、受信部で受け取った画像を印刷するため
に展開するページメモリと、ページメモリから画素デー
タをＤＭＡ転送で読み出し一時保持する第１画素データ
保持手段と、第１画素データ保持手段に保持された画素
データの画素変倍を行うために画素データを保持する第
２画素データ保持手段と、変倍率が設定されるレジスタ
の値で記録手段に出力する画素を選択するための画素ア
ドレスを生成し、画素アドレスによって第２画素データ
保持手段から出力される画素データの画素を間引きまた
は重複することにより主走査方向の縮小または拡大を行
う画素変倍制御手段と、ライン選択信号により次ライン
のラインスタートアドレスを現ラインと同一のラインス
タートアドレスまたは次々ラインのラインスタートアド
レスとすることにより副走査方向の拡大または縮小を行
うライン選択制御手段と、を備え、ページメモリ上の画
像領域にラインスタートアドレスの上限アドレスを設
け、次ラインのラインスタートアドレスが上限アドレス
以上となったとき、１ページ分の画像出力を停止させる
ようにしたので、副走査方向の回転なしの出力時におけ
る変倍動作での変倍率の設定値による誤差の影響をなく
すことができる。
装置によれば、受信部で受け取った画像を印刷するため
に展開するページメモリと、ページメモリから画素デー
タをＤＭＡ転送で読み出し一時保持する第１画素データ
保持手段と、第１画素データ保持手段に保持された画素
データの画素変倍を行うために画素データを保持する第
２画素データ保持手段と、変倍率が設定されるレジスタ
の値で記録手段に出力する画素を選択するための画素ア
ドレスを生成し、画素アドレスによって第２画素データ
保持手段から出力される画素データの画素を間引きまた
は重複することにより主走査方向の縮小または拡大を行
う画素変倍制御手段と、ライン選択信号により次ライン
のラインスタートアドレスを現ラインと同一のラインス
タートアドレスまたは次々ラインのラインスタートアド
レスとすることにより副走査方向の拡大または縮小を行
うライン選択制御手段と、を備え、ページメモリ上の画
像領域にラインスタートアドレスの上限アドレスを設
け、次ラインのラインスタートアドレスが上限アドレス
以上となったとき、１ページ分の画像出力を停止させる
ようにしたので、副走査方向の回転なしの出力時におけ
る変倍動作での変倍率の設定値による誤差の影響をなく
すことができる。
【００４３】また、ページメモリ上の画像領域にライン
スタートアドレスの下限アドレスを設け、次ラインのラ
インスタートアドレスが下限アドレス以下となったと
き、１ページ分の画像出力を停止させるようにしたの
で、副走査方向の１８０°回転出力時における変倍動作
での変倍率の設定値による誤差の影響をなくすことがで
きる。
スタートアドレスの下限アドレスを設け、次ラインのラ
インスタートアドレスが下限アドレス以下となったと
き、１ページ分の画像出力を停止させるようにしたの
で、副走査方向の１８０°回転出力時における変倍動作
での変倍率の設定値による誤差の影響をなくすことがで
きる。
【００４４】更に、ページメモリ上の画像領域に１ライ
ン中の上限画素数を設け、画素アドレスが上限画素数以
上となったとき、１ライン分の画像出力を停止させるさ
せるようにしたので、主走査方向の変倍率の設定値によ
る誤差の影響をなくすことができる。
ン中の上限画素数を設け、画素アドレスが上限画素数以
上となったとき、１ライン分の画像出力を停止させるさ
せるようにしたので、主走査方向の変倍率の設定値によ
る誤差の影響をなくすことができる。
【図１】本発明の実施の形態による画像処理装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１における画素変倍制御部の構成を示すブロ
ック図である。
ック図である。
【図３】図１におけるライン選択制御部の構成を示すブ
ロック図である。
ロック図である。
【図４】上限アドレスが設定されたページメモリ上の画
像領域を示す図である。
像領域を示す図である。
【図５】下限アドレスが設定されたページメモリ上の画
像領域を示す図である。
像領域を示す図である。
【図６】主走査方向縮小時のタイミングチャートであ
る。
る。
【図７】主走査方向拡大時のタイミングチャートであ
る。
る。
【図８】副走査方向縮小時のタイミングチャートであ
る。
る。
【図９】副走査方向拡大時のタイミングチャートであ
る。
る。
【図１０】４００ｄｐｉのＢ４サイズの画像をＡ４サイ
ズで出力する場合の縮小動作での問題を説明するための
図である。
ズで出力する場合の縮小動作での問題を説明するための
図である。
１ ページメモリ ２ 第１画素データバッファ ３ 第２画素データバッファ ４ 画素データ選択部 ５ ラッチ ６ 画素変倍制御部 ７ ＤＭＡ制御部 ８ メモリアドレス生成部 ９ アドレス判定部 １０ 画像制御信号生成部 １１ ライン選択制御部 １２ カウンタ １３ 比較器 １４ 画素アドレス生成器 １５ レジスタ １６ 加算器 １７ ラッチ １８ ラッチ １９ カウンタ ２０ 比較器 ２１ レジスタ ２２ 加算器 ２３ ラッチ ２４ ラッチ ２５ マスク ＤＣ 上限画素数 ＥＮＤＵ 上限アドレス ＥＮＤＬ 下限アドレス ＬＣ ライン数 ＬＳＡ ラインスタートアドレス ＬＷ ライン幅（オフセットアドレス） ＳＴ スタートアドレス
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｔ 3/40 Ｇ０６Ｆ 15/64 ４５０Ｅ ５Ｃ０７６ Ｈ０４Ｎ 1/21 15/66 ３５５Ａ ９Ａ００１ Ｆターム(参考） 2C062 AA24 5B021 AA05 AA19 DD07 LB07 5B047 EA07 EA09 EB11 EB17 5B057 CA12 CA16 CB12 CB16 CC01 CD05 CH11 5C073 AA02 BB01 BD02 CE04 5C076 AA21 AA22 BA04 BB03 BB06 9A001 BB03 BB04 GG01 HH24 JJ21 JJ35 KK42 LL02
Claims (3)
- 【請求項１】 受信部で受け取った画像を印刷するため
に展開するページメモリと、 前記ページメモリから画素データをＤＭＡ転送で読み出
し一時保持する第１画素データ保持手段と、 第１画素データ保持手段に保持された前記画素データの
画素変倍を行うために前記画素データを保持する第２画
素データ保持手段と、 変倍率が設定されるレジスタの値で記録手段に出力する
画素を選択するための画素アドレスを生成し、前記画素
アドレスによって前記第２画素データ保持手段から出力
される前記画素データの画素を間引きまたは重複するこ
とにより主走査方向の縮小または拡大を行う画素変倍制
御手段と、 ライン選択信号により次ラインのラインスタートアドレ
スを現ラインと同一のラインスタートアドレスまたは次
々ラインのラインスタートアドレスとすることにより副
走査方向の拡大または縮小を行うライン選択制御手段
と、を備え、 前記ページメモリ上の画像領域にラインスタートアドレ
スの上限アドレスを設け、前記次ラインのラインスター
トアドレスが前記上限アドレス以上となったとき、１ペ
ージ分の画像出力を停止させることを特徴とする画像処
理装置。 - 【請求項２】 前記画像処理装置は、更に、前記ページ
メモリ上の画像領域にスタートアドレスの下限アドレス
を設け、前記次ラインのスタートアドレスが前記下限ア
ドレス以下となったとき、１ページ分の画像出力を停止
させることを特徴とする請求項１に記載の画像処理装
置。 - 【請求項３】 前記画像処理装置は、更に、前記ページ
メモリ上の画像領域に１ライン中の上限画素数を設け、
前記画素アドレスが前記上限画素数以上となったとき、
１ライン分の画像出力を停止させることを特徴とする請
求項１または２に記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10333432A JP2000151995A (ja) | 1998-11-09 | 1998-11-09 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10333432A JP2000151995A (ja) | 1998-11-09 | 1998-11-09 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000151995A true JP2000151995A (ja) | 2000-05-30 |
Family
ID=18266051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10333432A Pending JP2000151995A (ja) | 1998-11-09 | 1998-11-09 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000151995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109040514A (zh) * | 2017-06-09 | 2018-12-18 | 富士施乐株式会社 | 电子装置 |
-
1998
- 1998-11-09 JP JP10333432A patent/JP2000151995A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109040514A (zh) * | 2017-06-09 | 2018-12-18 | 富士施乐株式会社 | 电子装置 |
| JP2019004198A (ja) * | 2017-06-09 | 2019-01-10 | 富士ゼロックス株式会社 | 電子装置及びプログラム |
| US10387998B2 (en) | 2017-06-09 | 2019-08-20 | Fuji Xerox Co., Ltd. | Electronic apparatus and non-transitory computer readable medium storing program |
| CN109040514B (zh) * | 2017-06-09 | 2021-12-10 | 富士胶片商业创新有限公司 | 电子装置 |
| JP7073634B2 (ja) | 2017-06-09 | 2022-05-24 | 富士フイルムビジネスイノベーション株式会社 | 電子装置及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040827 |
|
| A131 | Notification of reasons for refusal |
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| A02 | Decision of refusal |
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