JP2000114265A

JP2000114265A - 半導体装置の製造方法

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Publication number: JP2000114265A
Application number: JP28035498A
Authority: JP
Inventors: Kosuke Miyoshi; 康介三好
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-01
Filing date: 1998-10-01
Publication date: 2000-04-21
Anticipated expiration: 2018-10-01
Also published as: JP3296304B2

Abstract

(57)【要約】【課題】重金属の再放出及び注入欠陥の素子活性領域
への成長を防止してゲッタリングの効率を向上させるこ
とができる半導体装置の製造方法を提供する。【解決手段】複数の素子が形成される半導体基板１の
複数の前記素子同士を分離する素子分離領域にイオン注
入を行った後、半導体基板１を第１の熱処理温度の非酸
化性雰囲気中で熱処理することにより前記素子分離領域
に結晶欠陥を形成する。次に、半導体基板１を前記第１
の熱処理温度より低い第２の熱処理温度で熱処理するこ
とにより前記素子分離領域に素子分離酸化膜９を形成す
る。そして、前記イオン注入の際の投影飛程をＲｐ、素
子分離酸化膜９の厚さをｔとしたとき、数式Ｒｐ＜０．
４５×ｔが成り立つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は素子が形成される領
域に存在する重金属を除去するゲッタリング工程を有す
る半導体装置の製造方法に関し、特に、ゲッタリングの
効率の向上を図った半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置の微細化及び高集積化に伴
い、半導体装置の製造工程において、微量な重金属汚染
元素を素子活性領域から排除すること、即ち、ゲッタリ
ングすることが重要な要素の一つとなっている。

【０００３】そこで、通常、基板に外部からひずみ場若
しくは化学的作用を与えるエクストリンシックゲッタリ
ング（ＥＧ）法又は基板の内部に生成させた酸素析出を
利用するイントリンシックゲッタリング（ＩＧ）法とい
う２つの手法が採用されている。

【０００４】前者には、基板の裏面にＳｉＯ₂やＡｌ₂Ｏ
₃等の砥粒液を高圧噴射して機械的損傷を与えるＢＤ（B
ackside Damage）法及び基板の裏面に多結晶シリコン膜
を堆積するＰＢＳ（Polycrystalline-silicon Back Sea
ling）法等がある。また、後者は、１１００〜１２００
℃の高温での酸素の外方拡散による無欠陥層の形成、５
００〜８００℃の低温での析出核形成及び１０００℃程
度の温度での析出サイズの増大、という３つの工程を経
て、シリコン基板に固溶する酸素を基板内部に析出さ
せ、その析出物及び析出に伴い発生した転位等の結晶欠
陥との複合体をゲッタリングサイトとする方法である。

【０００５】しかし、これらゲッタリング法では、半導
体素子の高集積化、微細化及び基板の大口径化に伴う製
造工程の低温化に対応することできない。例えば、シリ
コン基板の裏面にゲッタリングサイトが存在するＥＧ法
では、素子活性領域とゲッタリングサイトとの距離が大
きいため、低温プロセスにおいて重金属汚染元素がゲッ
タリングサイトまで十分に拡散できず、素子活性領域に
残留してしまう。一方、ＩＧ法では、製造工程の低温化
によって酸素析出物が減少し、ゲッタリング能力が低下
してしまう。

【０００６】そこで、素子分離酸化膜の直下領域にゲッ
タリングサイトを設ける半導体装置の製造方法が開示さ
れている（特開平８−８２６２号公報）。図５（ａ）乃
至（ｇ）は特開平８−８２６２号公報に記載された従来
の半導体装置の製造方法を工程順に示す断面図である。

【０００７】従来の製造方法においては、先ず、図５
（ａ）に示すように、Ｐ型シリコン基板２１上にシリコ
ン酸化膜２２及びシリコン窒化膜２３を順次形成する。

【０００８】次に、図５（ｂ）に示すように、素子形成
領域のみに残存するようにシリコン窒化膜２３をパター
ニングする。その後、全面にシリコン酸化膜２４を形成
する。

【０００９】次に、図５（ｃ）に示すように、シリコン
酸化膜２４をエッチバックすることにより、シリコン窒
化膜２３の側面上にサイドウォール膜２５を形成する。
その後、炭素をイオン注入することにより、ゲッタリン
グサイトとなる結晶欠陥を有する結晶欠陥領域２６をシ
リコン基板２１の表面近傍に形成する。

【００１０】次に、図５（ｄ）に示すように、全面を希
弗酸で洗浄することにより、サイドウォール膜２５を除
去する。このとき、シリコン酸化膜２２の一部も除去さ
れる。

【００１１】次に、図５（ｅ）に示すように、シリコン
窒化膜２３を耐酸化膜としてシリコン基板２１を選択的
に熱酸化する。これにより、シリコン酸化膜からなるフ
ィールド酸化膜２７が形成される。

【００１２】次に、図５（ｆ）に示すように、シリコン
窒化膜２３及びシリコン酸化膜２２を順次除去する。そ
の後、フィールド酸化膜２７に囲まれた素子形成領域の
シリコン基板２１上にゲート酸化膜２８を形成する。更
に、ゲート酸化膜２８上にゲート電極２９を選択的に形
成し、このゲート電極２９をマスクとしてイオン注入を
行うことにより、シリコン基板２１の表面にソース・ド
レイン拡散層３０ａ及び３０ｂを形成する。

【００１３】次に、図５（ｇ）に示すように、全面に層
間絶縁膜３１を形成し、この層間絶縁膜１１にソース・
ドレイン拡散層３０ａ及び３０ｂの夫々に達するコンタ
クト孔３２ａ及び３２ｂを開孔する。その後、コンタク
ト孔３２ａ及び３２ｂの夫々にアルミニウム配線層３３
ａ及び３３ｂを埋設する。

【００１４】このような従来の半導体装置の製造方法に
よれば、フィールド酸化膜２７（素子分離酸化膜）の直
下にゲッタリングサイトを有する結晶欠陥領域が形成さ
れるので、素子活性領域近傍の重金属が排除される。

【００１５】

【発明が解決しようとする課題】しかしながら、特開平
８−８２６２号公報に開示された従来の製造方法では、
結晶欠陥導入後の熱処理工程によって、欠陥の回復が生
じてしまい、ゲッタリング能力の低下による重金属の再
放出が発生するという問題点がある。また、回復が生じ
ない場合にも、フィールド直下に存在する残留欠陥が原
因で素子分離特性等の素子特性が劣化したり、接合リー
クが発生したりする。

【００１６】更に、特開平８−８２６２号公報の発明の
詳細な説明には、サイドウォール膜２５をマスクとして
イオン注入を行っているので注入欠陥によって拡散層３
０ａ及び３０ｂに影響は及ぼされないと記載されている
ものの、イオン注入直後に行われる欠陥導入のための熱
処理が酸素を含有する熱処理雰囲気で行なわれるため、
注入欠陥が拡散層３０ａ及び３０ｂにまで大きく成長し
やすく、素子特性に悪影響が及ぼされてしまう。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、重金属の再放出及び注入欠陥の素子活性領
域への成長を防止してゲッタリングの効率を向上させる
ことができる半導体装置の製造方法を提供することを目
的とする。

【００１８】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、複数の素子が形成される半導体基板の複
数の前記素子同士を分離する素子分離領域にイオン注入
を行う工程と、前記半導体基板を第１の熱処理温度の非
酸化性雰囲気中で熱処理することにより前記素子分離領
域に結晶欠陥を形成する工程と、前記半導体基板を前記
第１の熱処理温度より低い第２の熱処理温度で熱処理す
ることにより前記素子分離領域に素子分離酸化膜を形成
する工程と、を有し、前記イオン注入の際の投影飛程を
Ｒｐ、前記素子分離酸化膜の厚さをｔとしたとき、数式
Ｒｐ＜０．４５×ｔが成り立つことを特徴とする。

【００１９】本発明においては、結晶欠陥を形成するた
めのイオン注入の際の投影飛程が適切に規定されている
ので、結晶欠陥は素子分離酸化膜中に取り込まれ、その
残留が防止される。また、熱処理温度が適切に規定され
ているので、ゲッタリングされた重金属の再放出が防止
される。更に、結晶欠陥形成の際の熱処理雰囲気が非酸
化性雰囲気であるので、接合特性の劣化が防止される。

【００２０】なお、前記イオン注入を行う工程の前に、
前記素子分離領域に開口部を有するシリコン窒化膜パタ
ーンを前記半導体基板上に形成する工程を有することが
できる。

【００２１】また、前記シリコン窒化膜パターンを形成
する工程は、前記半導体基板上にシリコン窒化膜を形成
する工程と、前記素子分離領域に開口部を有するフォト
レジストパターンを前記シリコン膜上に形成する工程
と、前記フォトレジストパターンをマスクとして前記シ
リコン窒化膜をパターニングする工程又は前記フォトレ
ジストパターンをマスクとして前記シリコン窒化膜及び
前記半導体基板をパターニングする工程と、を有するこ
とができる。

【００２２】更に、前記イオン注入を行う工程において
注入されるイオンは、Ｓｉ、Ｎ、Ｏ、Ｆ、Ａｒ、Ｂ及び
Ｐからなる群から選択された少なくとも１種のイオンで
あってもよい。

【００２３】更にまた、前記非酸化性雰囲気は、窒素雰
囲気であってもよい。

【００２４】

【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について、添付の図面を参照して具体
的に説明する。第１の実施例は、ＬＯＣＯＳ酸化膜によ
る素子分離法に適用された例である。図１（ａ）乃至
（ｄ）及び図２（ａ）乃至（ｄ）は本発明の第１の実施
例に係る半導体装置の製造方法を工程順に示す断面図で
ある。

【００２５】先ず、図１（ａ）に示すように、ｐ型シリ
コン基板１上に膜厚が、例えば２０ｎｍ程度のパッド酸
化膜（第１の酸化膜）２を熱酸化法により形成する。

【００２６】次に、図１（ｂ）に示すように、パッド酸
化膜２上に膜厚が、例えば１５０ｎｍ程度のシリコン窒
化膜３をＣＶＤ法により形成する。

【００２７】次に、図１（ｃ）に示すように、シリコン
窒化膜３上にフォトレジストを塗布し、形成される予定
の素子同士を分離するための素子分離領域に開口部を有
するフォトレジストパターン４を公知のリソグラフィー
技術により形成する。

【００２８】次に、図１（ｄ）に示すように、フォトレ
ジストパターン４をマスクとして、公知のドライエッチ
ング法によりシリコン窒化膜３を選択的に除去し、ＬＯ
ＣＯＳ酸化のためのシリコン窒化膜パターン５を形成す
る。

【００２９】次に、図２（ａ）に示すように、フォトレ
ジストパターン４を除去する。その後、シリコン窒化膜
パターン５をマスクとして、素子分離領域の素子分離酸
化膜形成領域６にシリコンイオン７を注入する。このと
き、イオン注入のエネルギは、注入種の投影飛程が後に
形成する素子分離酸化膜の酸化による基板の消費分より
少なくとも小さい値になるように設定する。具体的に
は、注入種の投影飛程をＲｐ、素子分離酸化膜の膜厚を
ｔとしたとき、下記数式１が満たされるようなエネルギ
条件に設定する。

【００３０】

【数１】Ｒｐ＜０．４５×ｔ

【００３１】例えば、注入エネルギが４０ｋｅＶ、ドー
ズ量が１×１０¹⁵ｃｍ^-2の条件でシリコンイオン７を注
入する。

【００３２】次に、図２（ｂ）に示すように、シリコン
基板１を非酸化性雰囲気中、例えば窒素雰囲気中でラン
プアニール（ＲＴＡ）装置を使用し、例えば、熱処理温
度が１０５０℃、熱処理時間が３０秒間程度の条件で第
１の熱処理を行ない、イオン注入欠陥が存在する注入欠
陥層８を形成することにより、デバイス活性領域に存在
する重金属元素をそこ（注入欠陥層８）にゲッタリング
する。

【００３３】次に、図２（ｃ）に示すように、第１の熱
処理の熱処理温度（１０５０℃）より低い温度、例えば
９８０℃で、例えば２時間程度のＬＯＣＯＳ酸化（第２
の熱処理）を行なうことにより、膜厚が、例えば４００
ｎｍ程度の素子分離酸化膜９を注入欠陥層８が形成され
た素子分離酸化膜形成領域６及びその近傍に形成する。
本実施例においては、シリコンイオンの投影飛程Ｒｐは
約５０ｎｍであり、上記数式１に示すエネルギ条件が十
分に満たされている。

【００３４】次に、図２（ｄ）に示すように、シリコン
窒化膜パターン５を除去する。その後、素子分離酸化膜
９が設けられていない領域（デバイス活性領域）にトラ
ンジスタ等のデバイス（図示せず）を形成する。

【００３５】本実施例においては、素子分離領域の素子
分離酸化膜形成領域６にイオン注入欠陥が存在する注入
欠陥層８を予め形成し、この注入欠陥層８に重金属をゲ
ッタリングした後、欠陥及び重金属を含むこの注入欠陥
層８を素子分離酸化膜９中に取り込んでいるので、清浄
なデバイス活性領域が形成可能となる。従って、重金属
起因の素子特性劣化を防ぐことができる。また、素子分
離酸化膜９を形成するための酸化温度を欠陥（ゲッタリ
ングサイト）形成のための熱処理温度より低く設定して
いるので、欠陥回復によるゲッタリング能力の低下が生
じない。このため、欠陥にゲッタリングされた重金属元
素の基板中への再放出が防止される。

【００３６】更に、イオン注入のエネルギ条件が適切に
規定されているので、素子分離酸化膜９の直下には注入
欠陥が残留しないので、欠陥起因の素子分離特性劣化が
生じない。上記数式１が満たされない場合、注入欠陥が
素子分離酸化膜の直下に残存し素子分離特性が劣化する
虞がある。また、イオン注入欠陥形成のための熱処理と
して非酸化性雰囲気中の熱処理を行っているので、シリ
コン表面の酸化で生じる格子間シリコンの基板への導入
が抑制される。この結果、注入欠陥の拡散層領域への成
長が防止され、注入欠陥起因の接合特性劣化も生じな
い。

【００３７】このように、本実施例によれば、注入欠陥
の回復による重金属の再放出及び注入欠陥の素子活性領
域への成長等による素子特性劣化が防止されると共に、
素子活性領域に存在する重金属がイオン注入によって形
成された注入欠陥により効果的にゲッタリングされる。

【００３８】次に、本発明の第２の実施例について説明
する。第２の実施例は、素子の平坦化に効果があること
が知られているリセスト（Recessed）ＬＯＣＯＳ法に適
用される例である。図３（ａ）乃至（ｄ）及び図４
（ａ）乃至（ｄ）は本発明の第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図である。

【００３９】本実施例においては、途中の工程まで第１
の実施例と同様に行う。

【００４０】即ち、先ず、図３（ａ）に示すように、ｐ
型シリコン基板１１上に膜厚が、例えば２０ｎｍ程度の
パッド酸化膜（第１の酸化膜）１２を熱酸化法により形
成する。

【００４１】次に、図３（ｂ）に示すように、パッド酸
化膜１２上に膜厚が、例えば１５０ｎｍ程度のシリコン
窒化膜１３をＣＶＤ法により形成する。

【００４２】次に、図３（ｃ）に示すように、シリコン
窒化膜１３上にフォトレジストを塗布し、形成される予
定の素子同士を分離するための素子分離領域に開口部を
有するフォトレジストパターン１４を公知のリソグラフ
ィー技術により形成する。ここまでの工程は、第１の実
施例と同様である。

【００４３】次に、図３（ｄ）に示すように、フォトレ
ジストパターン１４をマスクとして、シリコン窒化膜１
３、パッド酸化膜１２及びシリコン基板１１を公知のド
ライエッチング法により選択的に除去する。これによ
り、ＬＯＣＯＳ酸化のためのシリコン窒化膜パターン１
５が形成される。なお、シリコン基板１１の表面からの
エッチング深さは、例えば５０ｎｍ程度である。第１の
実施例においては、この工程に対応する工程として、図
１（ｄ）に示すように、ドライエッチング法によりシリ
コン窒化膜３のみの選択的除去を行なっている。

【００４４】次に、図４（ａ）に示すように、フォトレ
ジストパターン１４及びシリコン窒化膜パターン１５を
マスクとして、数式１が満たされるエネルギ条件で素子
分離酸化膜形成領域１６にシリコンイオン１７を注入す
る。例えば、注入エネルギが４０ｋｅＶ（Ｒｐ：約５０
ｎｍ）、ドーズ量が１×１０¹⁵ｃｍ^-2の条件でシリコン
イオン１７を注入する。

【００４５】次に、図４（ｂ）に示すように、フォトレ
ジストパターン１４を除去する。その後、シリコン基板
１１を非酸化性雰囲気中、例えば窒素雰囲気中でランプ
アニール（ＲＴＡ）装置を使用し、例えば、熱処理温度
が１０５０℃、熱処理時間が３０秒間程度の条件で第１
の熱処理を行ない、イオン注入欠陥が存在する注入欠陥
層１８を形成することにより、デバイス活性領域に存在
する重金属元素をそこ（注入欠陥層１８）にゲッタリン
グする。

【００４６】次に、図４（ｃ）に示すように、第１の熱
処理の熱処理温度（１０５０℃）より低い温度、例えば
９８０℃で、例えば２時間程度のＬＯＣＯＳ酸化（第１
の熱処理）を行なうことにより、膜厚が、例えば４００
ｎｍ程度の素子分離酸化膜１９を注入欠陥層１８が形成
された素子分離酸化膜形成領域１６及びその近傍に形成
する。

【００４７】次に、図４（ｄ）に示すように、シリコン
窒化膜パターン１５を除去する。その後、素子分離酸化
膜９が設けられていない領域（デバイス活性領域）にト
ランジスタ等のデバイス（図示せず）を形成する。

【００４８】リセスト（Recessed）ＬＯＣＯＳ法はシリ
コン基板１１をもエッチング除去するため、通常のＬＯ
ＣＯＳ法と比して、ドライエッチングを起因とするダメ
ージの導入及び重金属混入による素子特性への悪影響が
懸念される。しかし、本実施例によれば、第１の実施例
で説明したように、効果的なゲッタリングが可能となる
ので、リセスト（Recessed）ＬＯＣＯＳ法を適用しても
素子の特性劣化防止による歩留りの向上が実現される。

【００４９】なお、第１及び第２の実施例においては、
ゲッタリング欠陥層を形成するためのイオン注入種とし
てシリコンイオンを使用しているが、その他のイオン種
（Ｎ、Ｏ、Ｆ、Ａｒ、Ｂ又はＰ等）を使用しても同様の
効果が得られる。

【００５０】

【発明の効果】以上詳述したように、本発明によれば、
結晶欠陥を形成するためのイオン注入の際の投影飛程及
び熱処理温度を適切に規定しているので、結晶欠陥の残
留を防止することができると共に、重金属の再放出を防
止することができる。また、結晶欠陥形成の際の熱処理
雰囲気を非酸化性雰囲気としているので、接合特性の劣
化を防止することができる。従って、ゲッタリングの効
率を向上させることができる。

【図面の簡単な説明】

【図１】（ａ）乃至（ｄ）は、本発明の第１の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。

【図２】（ａ）乃至（ｄ）は、同じく、本発明の第１の
実施例を示す図であって、図１（ａ）乃至（ｄ）に示す
工程の次工程を工程順に示す断面図である。

【図３】（ａ）乃至（ｄ）は、本発明の第２の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。

【図４】（ａ）乃至（ｄ）は、同じく、本発明の第２の
実施例を示す図であって、図３（ａ）乃至（ｄ）に示す
工程の次工程を工程順に示す断面図である。

【図５】（ａ）乃至（ｇ）は特開平８−８２６２号公報
に記載された従来の半導体装置の製造方法を工程順に示
す断面図である。

【符号の説明】

１、１１、２１；シリコン基板２、１２；パッド酸化膜３、１３、２３；シリコン窒化膜４、１４；フォトレジストパターン５、１５；シリコン窒化膜パターン６、１６；素子分離酸化膜形成領域７、１７；シリコンイオン８、１８；注入欠陥層９、１９；素子分離酸化膜２２、２４；シリコン酸化膜２５；サイドウォール膜２６；結晶欠陥領域２７；フィールド酸化膜２８；ゲート酸化膜２９；ゲート電極３０ａ、３０ｂ；ソース・ドレイン拡散層３１；層間絶縁膜３２ａ、３２ｂ；コンタクト孔３３ａ、３３ｂ；アルミニウム配線層

Claims

【特許請求の範囲】

【請求項１】複数の素子が形成される半導体基板の複
数の前記素子同士を分離する素子分離領域にイオン注入
を行う工程と、前記半導体基板を第１の熱処理温度の非
酸化性雰囲気中で熱処理することにより前記素子分離領
域に結晶欠陥を形成する工程と、前記半導体基板を前記
第１の熱処理温度より低い第２の熱処理温度で熱処理す
ることにより前記素子分離領域に素子分離酸化膜を形成
する工程と、を有し、前記イオン注入の際の投影飛程を
Ｒｐ、前記素子分離酸化膜の厚さをｔとしたとき、数式
Ｒｐ＜０．４５×ｔが成り立つことを特徴とする半導体
装置の製造方法。
【請求項２】前記イオン注入を行う工程の前に、前記
素子分離領域に開口部を有するシリコン窒化膜パターン
を前記半導体基板上に形成する工程を有することを特徴
とする請求項１に記載の半導体装置の製造方法。
【請求項３】前記シリコン窒化膜パターンを形成する
工程は、前記半導体基板上にシリコン窒化膜を形成する
工程と、前記素子分離領域に開口部を有するフォトレジ
ストパターンを前記シリコン膜上に形成する工程と、前
記フォトレジストパターンをマスクとして前記シリコン
窒化膜をパターニングする工程と、を有することを特徴
とする請求項２に記載の半導体装置の製造方法。
【請求項４】前記シリコン窒化膜パターンを形成する
工程は、前記半導体基板上にシリコン窒化膜を形成する
工程と、前記素子分離領域に開口部を有するフォトレジ
ストパターンを前記シリコン膜上に形成する工程と、前
記フォトレジストパターンをマスクとして前記シリコン
窒化膜及び前記半導体基板をパターニングする工程と、
を有することを特徴とする請求項２に記載の半導体装置
の製造方法。
【請求項５】前記イオン注入を行う工程において注入
されるイオンは、Ｓｉ、Ｎ、Ｏ、Ｆ、Ａｒ、Ｂ及びＰか
らなる群から選択された少なくとも１種のイオンである
ことを特徴とする請求項１乃至４のいずれか１項に記載
の半導体装置の製造方法。
【請求項６】前記非酸化性雰囲気は、窒素雰囲気であ
ることを特徴とする請求項１乃至５のいずれか１項に記
載の半導体装置の製造方法。