JP2000101435A - Σδａｄ変換器 - Google Patents
Σδａｄ変換器Info
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- JP2000101435A JP2000101435A JP27290398A JP27290398A JP2000101435A JP 2000101435 A JP2000101435 A JP 2000101435A JP 27290398 A JP27290398 A JP 27290398A JP 27290398 A JP27290398 A JP 27290398A JP 2000101435 A JP2000101435 A JP 2000101435A
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Abstract
(57)【要約】
【課題】 アナログ回路の動作速度を上げることなくサ
ンプリング周波数を上げて量子化雑音を低減することが
可能なΣΔＡＤ変換器を提供することを目的とする。 【解決手段】 入力端子と加算器と積分器とコンパレー
タとフリップフロップを直列に接続し、前記フリップフ
ロップの出力信号を出力端子に接続すると共に、その出
力信号をＤ／Ａ変換器を介して前記加算器に帰還して、
入力信号に対応するパルス密度信号を出力するΣΔＡＤ
変換器において、前記フリップフロップの出力と前記Ｄ
／Ａ変換器の入力の接続点に信号保持回路を挿入した。
ンプリング周波数を上げて量子化雑音を低減することが
可能なΣΔＡＤ変換器を提供することを目的とする。 【解決手段】 入力端子と加算器と積分器とコンパレー
タとフリップフロップを直列に接続し、前記フリップフ
ロップの出力信号を出力端子に接続すると共に、その出
力信号をＤ／Ａ変換器を介して前記加算器に帰還して、
入力信号に対応するパルス密度信号を出力するΣΔＡＤ
変換器において、前記フリップフロップの出力と前記Ｄ
／Ａ変換器の入力の接続点に信号保持回路を挿入した。
Description
【０００１】
【発明の属する技術分野】入力信号に対応するパルス密
度信号を出力するΣΔＡＤ変換器に関し、特に帰還路の
信号を遅延することによって積分器やコンパレータ等の
アナログ回路部分の信号処理速度を上げることなく量子
化雑音の軽減を図ったΣΔＡＤ変換器に関する。
度信号を出力するΣΔＡＤ変換器に関し、特に帰還路の
信号を遅延することによって積分器やコンパレータ等の
アナログ回路部分の信号処理速度を上げることなく量子
化雑音の軽減を図ったΣΔＡＤ変換器に関する。
【０００２】
【従来の技術】従来のΣΔＡＤ変換器の構成を図６を用
いて説明する。同図において入力信号Ｘ（ｚ）は、加算
器１５を介して積分器１１に入力され、その出力はコン
パレータ１２に入力される。
いて説明する。同図において入力信号Ｘ（ｚ）は、加算
器１５を介して積分器１１に入力され、その出力はコン
パレータ１２に入力される。
【０００３】コンパレータ１２の出力は、フリップフロ
ップ１３に入力され、その出力は出力端子６２に出力さ
れる。また、前記フリップフロップ１３には、ΣΔＡＤ
変換器のサンプリング信号となる内部クロック信号ＣＬ
Ｋ（図示せず。）が接続され、その出力はＤ／Ａ変換器
１４を介して加算器１５の−端子に入力される。
ップ１３に入力され、その出力は出力端子６２に出力さ
れる。また、前記フリップフロップ１３には、ΣΔＡＤ
変換器のサンプリング信号となる内部クロック信号ＣＬ
Ｋ（図示せず。）が接続され、その出力はＤ／Ａ変換器
１４を介して加算器１５の−端子に入力される。
【０００４】このような構成のΣΔＡＤ変換器におい
て、前記入力信号Ｘ（ｚ）は積分器１１によって積分さ
れ、その積分信号Ａ１１はコンパレータ１２の既定値と
比較される。この比較出力Ｄ１２はフリップフロップ１
３に入力されクロック信号ＣＬＫのタイミングによって
オンオフを繰り返し出力信号Ｄ１３を出力する。
て、前記入力信号Ｘ（ｚ）は積分器１１によって積分さ
れ、その積分信号Ａ１１はコンパレータ１２の既定値と
比較される。この比較出力Ｄ１２はフリップフロップ１
３に入力されクロック信号ＣＬＫのタイミングによって
オンオフを繰り返し出力信号Ｄ１３を出力する。
【０００５】前記フリップフロップ１３の出力信号Ｄ１
３は、Ｄ／Ａ変換器１４によってアナログ信号Ａ１４に
変換された後、加算器１５によって前記入力信号Ｘ
（ｚ）と加算される。
３は、Ｄ／Ａ変換器１４によってアナログ信号Ａ１４に
変換された後、加算器１５によって前記入力信号Ｘ
（ｚ）と加算される。
【０００６】このような動作を繰り返すことによって、
ΣΔＡＤ変換器４は、前記入力信号Ｘ（ｚ）に対応した
パルス密度信号Ｘ（ｚ）を出力することが可能である。
ΣΔＡＤ変換器４は、前記入力信号Ｘ（ｚ）に対応した
パルス密度信号Ｘ（ｚ）を出力することが可能である。
【０００７】また、図７に示した回路のように、図６の
回路に加算器４５と積分器４１を追加することにより、
図６の回路より更に量子化ノイズを低減し分解能を上げ
ることが可能である。図６の回路は、積分器がひとつで
あるため１次ΣΔＡＤ変換器と呼ばれ、図７の回路は積
分器がふたつであるため２次ΣΔＡＤ変換器と呼ばれ
る。
回路に加算器４５と積分器４１を追加することにより、
図６の回路より更に量子化ノイズを低減し分解能を上げ
ることが可能である。図６の回路は、積分器がひとつで
あるため１次ΣΔＡＤ変換器と呼ばれ、図７の回路は積
分器がふたつであるため２次ΣΔＡＤ変換器と呼ばれ
る。
【０００８】ここで、上記に説明したΣΔＡＤ変換器に
おけるサンプリング周波数をｆｓ、信号帯域をｆｃ、変
換器の出力レベルを±Δとすると、このΣΔＡＤ変換器
の量子化雑音電力Ｎ１は、 Ｎ１2＝８／９×π2×Δ2×（ｆｃ／ｆｓ）3 （１） で表すことができる。
おけるサンプリング周波数をｆｓ、信号帯域をｆｃ、変
換器の出力レベルを±Δとすると、このΣΔＡＤ変換器
の量子化雑音電力Ｎ１は、 Ｎ１2＝８／９×π2×Δ2×（ｆｃ／ｆｓ）3 （１） で表すことができる。
【０００９】同様の図７に示した２次ΣΔＡＤ変換器の
量子化雑音電力Ｎ２は、 Ｎ２2＝３２／１５×π4×Δ2×（ｆｃ／ｆｓ）5 （２） で表すことができる。
量子化雑音電力Ｎ２は、 Ｎ２2＝３２／１５×π4×Δ2×（ｆｃ／ｆｓ）5 （２） で表すことができる。
【００１０】一方、出力信号の最大振幅は±Δであり、
この時の電力は１次２次の場合共、Δ2／２となるた
め、１次ΣΔＡＤ変換器の信号ノイズ比ＳＮ１は、 ＳＮ１＝９／（１６×π2）×（ｆｃ／ｆｓ）-3 （３） となり、２次ΣΔＡＤ変換器の信号ノイズ比ＳＮ２は、 ＳＮ２＝１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （４） となる。
この時の電力は１次２次の場合共、Δ2／２となるた
め、１次ΣΔＡＤ変換器の信号ノイズ比ＳＮ１は、 ＳＮ１＝９／（１６×π2）×（ｆｃ／ｆｓ）-3 （３） となり、２次ΣΔＡＤ変換器の信号ノイズ比ＳＮ２は、 ＳＮ２＝１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （４） となる。
【００１１】上記に説明したΣΔＡＤ変換器の特徴とし
て、出力が１ビット（多ビット出力型のもののある。）
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
て、出力が１ビット（多ビット出力型のもののある。）
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
【００１２】
【発明が解決しようとする課題】しかしながら、図６と
図７に説明した従来のΣΔＡＤ変換器では、前記（３）
式と前記（４）式から明らかなように、その信号ノイズ
比を改善するためにはサンプリング周波数ｆｓを大きく
する必要がある。サンプリング周波数ｆｓを大きくする
ためには、他の部品もその動作速度に追従するため、そ
の性能を向上させる必要がある。例えば、積分器を構成
する演算増幅器の動作速度の向上、コンパレータの遅延
時間の短縮、Ｄ／Ａ変換器の遅延時間の短縮等である。
図７に説明した従来のΣΔＡＤ変換器では、前記（３）
式と前記（４）式から明らかなように、その信号ノイズ
比を改善するためにはサンプリング周波数ｆｓを大きく
する必要がある。サンプリング周波数ｆｓを大きくする
ためには、他の部品もその動作速度に追従するため、そ
の性能を向上させる必要がある。例えば、積分器を構成
する演算増幅器の動作速度の向上、コンパレータの遅延
時間の短縮、Ｄ／Ａ変換器の遅延時間の短縮等である。
【００１３】また、一般的に演算増幅器やコンパレータ
は動作速度が高速になるにつれて消費電流が大きくな
り、その価格も高くなる。逆に、動作速度が低速になる
につれて消費電流が小さくなり、その価格も安くなる。
は動作速度が高速になるにつれて消費電流が大きくな
り、その価格も高くなる。逆に、動作速度が低速になる
につれて消費電流が小さくなり、その価格も安くなる。
【００１４】また、このようなΣΔＡＤ変換器を例えば
２線式の渦流量計に用いる場合、これらは、動作電源と
共用の流量信号を測定レンジに対する４−２０ｍＡの電
流信号で外部機器に送信するため、ＡＤ変換器の全消費
電流は４ｍＡ以下で動作させる必要がある。
２線式の渦流量計に用いる場合、これらは、動作電源と
共用の流量信号を測定レンジに対する４−２０ｍＡの電
流信号で外部機器に送信するため、ＡＤ変換器の全消費
電流は４ｍＡ以下で動作させる必要がある。
【００１５】従って、従来のΣΔＡＤ変換器において、
そのサンプリング周波数ｆｓを上げることによって信号
ノイズ比を改善しようとすれば、前記アナログ回路を構
成する部品の性能を向上させる必要があり、コストの増
大を招くという問題があった。
そのサンプリング周波数ｆｓを上げることによって信号
ノイズ比を改善しようとすれば、前記アナログ回路を構
成する部品の性能を向上させる必要があり、コストの増
大を招くという問題があった。
【００１６】また、従来のΣΔＡＤ変換器を、渦流量計
等の２線式の伝送器に用いようとした場合、前記アナロ
グ回路の電流消費量の制限により、４ｍＡ以下で動作が
可能な範囲内でしかサンプリング周波数ｆｓを上げるこ
とができないという問題点があった。
等の２線式の伝送器に用いようとした場合、前記アナロ
グ回路の電流消費量の制限により、４ｍＡ以下で動作が
可能な範囲内でしかサンプリング周波数ｆｓを上げるこ
とができないという問題点があった。
【００１７】本発明は、上記問題を解決するもので、ア
ナログ回路の動作速度を上げることなくサンプリング周
波数を上げて量子化雑音を低減することが可能なΣΔＡ
Ｄ変換器を提供することを目的とする。
ナログ回路の動作速度を上げることなくサンプリング周
波数を上げて量子化雑音を低減することが可能なΣΔＡ
Ｄ変換器を提供することを目的とする。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために請求項１に記載の発明では、入力端子と加算器
と積分器とコンパレータとフリップフロップを直列に接
続し、前記フリップフロップの出力信号を出力端子に接
続すると共に、その出力信号をＤ／Ａ変換器を介して前
記加算器に帰還して、入力信号に対応するパルス密度信
号を出力するΣΔＡＤ変換器において、前記フリップフ
ロップの出力と前記Ｄ／Ａ変換器の入力の接続点に信号
保持回路を挿入したことを特徴とするものである。
るために請求項１に記載の発明では、入力端子と加算器
と積分器とコンパレータとフリップフロップを直列に接
続し、前記フリップフロップの出力信号を出力端子に接
続すると共に、その出力信号をＤ／Ａ変換器を介して前
記加算器に帰還して、入力信号に対応するパルス密度信
号を出力するΣΔＡＤ変換器において、前記フリップフ
ロップの出力と前記Ｄ／Ａ変換器の入力の接続点に信号
保持回路を挿入したことを特徴とするものである。
【００１９】このことにより、サンプリング周波数に対
する前記アナログ回路の動作速度を下げることが可能と
なる。
する前記アナログ回路の動作速度を下げることが可能と
なる。
【００２０】請求項２に記載の発明では、請求項１に記
載の発明において、前記信号保持回路は、遅延回路によ
って構成されたことを特徴とするものである。
載の発明において、前記信号保持回路は、遅延回路によ
って構成されたことを特徴とするものである。
【００２１】このことによって、前記信号保持回路は、
一般的な汎用部品を用いて構成することが可能となる。
一般的な汎用部品を用いて構成することが可能となる。
【００２２】請求項３に記載の発明では、請求項１に記
載の発明において、前記遅延回路として、シフトレジス
タを使用したことを特徴とするものである。
載の発明において、前記遅延回路として、シフトレジス
タを使用したことを特徴とするものである。
【００２３】このことによって、前記信号保持回路は、
一般的な汎用部品を用いて構成することが可能となる。
一般的な汎用部品を用いて構成することが可能となる。
【００２４】請求項４に記載の発明では、請求項１に記
載の発明において、前記積分器は、複数個直列に接続し
て構成されたものであることを特徴とするものである。
載の発明において、前記積分器は、複数個直列に接続し
て構成されたものであることを特徴とするものである。
【００２５】このことによって、前記絶縁手段は様々な
構成のΣΔＡＤ変換器に対応することが可能となる。
構成のΣΔＡＤ変換器に対応することが可能となる。
【００２６】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るΣΔＡＤ変換器の構成図
である。尚、同図において従来例で説明した図６と同様
の動作を行うものは、同一の符号を付しその説明を省略
する。
説明する。図１は本発明に係るΣΔＡＤ変換器の構成図
である。尚、同図において従来例で説明した図６と同様
の動作を行うものは、同一の符号を付しその説明を省略
する。
【００２７】図１において、前記図６と異なる点は、フ
リップフロップ１３の出力端子とＤ／Ａ変換器１４の接
続点に信号保持回路５６を挿入した点である。
リップフロップ１３の出力端子とＤ／Ａ変換器１４の接
続点に信号保持回路５６を挿入した点である。
【００２８】前記信号保持回路５６はフリップフロップ
１３の出力Ｄ１３が反転した後、その直前の値をｎ周期
の期間、出力をホールドする回路である。
１３の出力Ｄ１３が反転した後、その直前の値をｎ周期
の期間、出力をホールドする回路である。
【００２９】図２に図１のΣΔＡＤ変換器における各部
の波形を示す。同図において積分器１１の出力Ａ１１が
ｔ0からｔ1の間で反転したとすると、Ｄ／Ａ変換器１４
の出力Ａ１４は積分器１１の出力Ａ１１が反転した後ｎ
周期の間、ｔ0でのコンパレータ１２の出力をフリップ
フロップ１３を介して得た出力値をホールドする。
の波形を示す。同図において積分器１１の出力Ａ１１が
ｔ0からｔ1の間で反転したとすると、Ｄ／Ａ変換器１４
の出力Ａ１４は積分器１１の出力Ａ１１が反転した後ｎ
周期の間、ｔ0でのコンパレータ１２の出力をフリップ
フロップ１３を介して得た出力値をホールドする。
【００３０】このようにすることによって、Ｄ／Ａ変換
器１４〜積分器１１〜コンパレータ１２の動作速度はサ
ンプリング周期の１／ｎ倍以下となる。
器１４〜積分器１１〜コンパレータ１２の動作速度はサ
ンプリング周期の１／ｎ倍以下となる。
【００３１】ここで、上記に説明したΣΔＡＤ変換器に
おけるサンプリング周波数ｆｓと信号帯域ｆｃと変換器
の出力レベルを±Δとすると、図１に示した１次ΣΔＡ
Ｄ変換器の量子化雑音電力Ｎ１１は、コンパレータ１２
に入力されるノイズの振幅がｎ倍となるため、 Ｎ１１2＝８／９×π2×ｎ2×Δ2×（ｆｃ／ｆｓ）3 （５） で表すことができる。
おけるサンプリング周波数ｆｓと信号帯域ｆｃと変換器
の出力レベルを±Δとすると、図１に示した１次ΣΔＡ
Ｄ変換器の量子化雑音電力Ｎ１１は、コンパレータ１２
に入力されるノイズの振幅がｎ倍となるため、 Ｎ１１2＝８／９×π2×ｎ2×Δ2×（ｆｃ／ｆｓ）3 （５） で表すことができる。
【００３２】一方、従来例と同様にこの場合の信号ノイ
ズ比ＳＮ１１を求めると、 ＳＮ１１＝１／ｎ2×９／（１６×π2）×（ｆｃ／ｆｓ）-3 （６） となる。
ズ比ＳＮ１１を求めると、 ＳＮ１１＝１／ｎ2×９／（１６×π2）×（ｆｃ／ｆｓ）-3 （６） となる。
【００３３】ここで、上記の説明より、Ｄ／Ａ変換器１
４〜積分器１１〜コンパレータ１２のアナログ素子で動
作する部分の速度はサンプリング周期の１／ｎに緩和さ
れているため、それらのアナログ素子の動作速度を向上
しなくても、サンプリング周期をｎ倍することが可能で
ある。従ってここで、前記（６）式に、 ｆｓ＝ｎ×ｆｓ （７） を代入すると、 ＳＮ１１＝ｎ×９／（１６×π2）×（ｆｃ／ｆｓ）-3 （８） となり、前記（８）式における信号ノイズ比ＳＮ１１
は、前記（３）式の信号ノイズ比ＳＮに比べ、ｎ倍向上
させることが可能である。
４〜積分器１１〜コンパレータ１２のアナログ素子で動
作する部分の速度はサンプリング周期の１／ｎに緩和さ
れているため、それらのアナログ素子の動作速度を向上
しなくても、サンプリング周期をｎ倍することが可能で
ある。従ってここで、前記（６）式に、 ｆｓ＝ｎ×ｆｓ （７） を代入すると、 ＳＮ１１＝ｎ×９／（１６×π2）×（ｆｃ／ｆｓ）-3 （８） となり、前記（８）式における信号ノイズ比ＳＮ１１
は、前記（３）式の信号ノイズ比ＳＮに比べ、ｎ倍向上
させることが可能である。
【００３４】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００３５】例えば、図３に示した回路のように、コン
パレータ１２の出力とフリップフロップ１３の入力の接
続点に遅延回路５７を挿入したΣΔＡＤ変換器において
も、上記に説明した効果を得ることが可能である。
パレータ１２の出力とフリップフロップ１３の入力の接
続点に遅延回路５７を挿入したΣΔＡＤ変換器において
も、上記に説明した効果を得ることが可能である。
【００３６】また、同様に、前記フリップフロップ１３
の出力とＤ／Ａ変換器１４の入力の接続点に遅延回路５
８を挿入したΣΔＡＤ変換器においても、上記に説明し
た効果を得ることが可能である。また更に、前記遅延回
路５７と５８の両方をそれぞれ上記の場所に挿入したΣ
ΔＡＤ変換器においても、上記に説明した効果を得るこ
とが可能である。
の出力とＤ／Ａ変換器１４の入力の接続点に遅延回路５
８を挿入したΣΔＡＤ変換器においても、上記に説明し
た効果を得ることが可能である。また更に、前記遅延回
路５７と５８の両方をそれぞれ上記の場所に挿入したΣ
ΔＡＤ変換器においても、上記に説明した効果を得るこ
とが可能である。
【００３７】また、図４に示した回路のようコンパレー
タ１２の出力にｎ段のシフトレジスタ５９を挿入したΣ
ΔＡＤ変換器においても、上記に説明した効果を得るこ
とが可能である。
タ１２の出力にｎ段のシフトレジスタ５９を挿入したΣ
ΔＡＤ変換器においても、上記に説明した効果を得るこ
とが可能である。
【００３８】更に、図５に示した回路のように加算器４
５と積分器４１を追加した２次ΣΔＡＤ変換器において
も、上記に説明した効果を得ることが可能である。同図
のようにΣΔＡＤ変換器は、積分器の数を増やすことに
よって１次ΣΔＡＤ変換器に比べ、より量子化ノイズを
低減し分解能を上げることが可能である。但し、この場
合、動作の安定化のため１段目の積分器４１の出力に、
ｋ≦１／ｎなる係数ｋを乗算する乗算器７１が必要とな
る。
５と積分器４１を追加した２次ΣΔＡＤ変換器において
も、上記に説明した効果を得ることが可能である。同図
のようにΣΔＡＤ変換器は、積分器の数を増やすことに
よって１次ΣΔＡＤ変換器に比べ、より量子化ノイズを
低減し分解能を上げることが可能である。但し、この場
合、動作の安定化のため１段目の積分器４１の出力に、
ｋ≦１／ｎなる係数ｋを乗算する乗算器７１が必要とな
る。
【００３９】この場合の信号ノイズ比ＳＮ１２を求める
と、 ＳＮ１２＝ｋ2×１／ｎ3×１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （６ ） となる。
と、 ＳＮ１２＝ｋ2×１／ｎ3×１５／（６４×π4）×（ｆｃ／ｆｓ）-5 （６ ） となる。
【００４０】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１に記載
の発明では、前記ΣΔＡＤ変換器において、前記フリッ
プフロップの出力と前記Ｄ／Ａ変換器の入力の接続点に
信号保持回路を挿入したことにより、サンプリング周波
数に対する前記アナログ回路の動作速度を下げることが
可能となるため、前記アナログ回路の部品を従来と同程
度のものを用いた場合、その動作速度を上げることな
く、サンプリング周波数を上げ、信号ノイズ比を改善す
ることが可能となる。従って、前記アナログ回路を構成
する部品として、動作速度の遅い汎用的なものを用いる
ことが可能となり低コストでΣΔＡＤ変換器を製作する
ことが可能となる。また、前記アナログ回路を構成する
部品として動作速度の遅い汎用的なものを用いることに
より、消費電流を低く抑えることが可能となるため、高
精度と低消費電流が要求される渦流量計のような２線式
伝送器にも容易に搭載することが可能となる。
本発明によれば次のような効果がある。請求項１に記載
の発明では、前記ΣΔＡＤ変換器において、前記フリッ
プフロップの出力と前記Ｄ／Ａ変換器の入力の接続点に
信号保持回路を挿入したことにより、サンプリング周波
数に対する前記アナログ回路の動作速度を下げることが
可能となるため、前記アナログ回路の部品を従来と同程
度のものを用いた場合、その動作速度を上げることな
く、サンプリング周波数を上げ、信号ノイズ比を改善す
ることが可能となる。従って、前記アナログ回路を構成
する部品として、動作速度の遅い汎用的なものを用いる
ことが可能となり低コストでΣΔＡＤ変換器を製作する
ことが可能となる。また、前記アナログ回路を構成する
部品として動作速度の遅い汎用的なものを用いることに
より、消費電流を低く抑えることが可能となるため、高
精度と低消費電流が要求される渦流量計のような２線式
伝送器にも容易に搭載することが可能となる。
【００４１】請求項２と３に記載の発明では、請求項１
に記載された発明において、前記信号保持回路はシフト
レジスタ等を用いて構成されたことにより、一般的な汎
用部品を用いて低コストで製作することが可能となる。
また、汎用部品を用いたことにより部品調達が容易であ
る。
に記載された発明において、前記信号保持回路はシフト
レジスタ等を用いて構成されたことにより、一般的な汎
用部品を用いて低コストで製作することが可能となる。
また、汎用部品を用いたことにより部品調達が容易であ
る。
【００４２】請求項４に記載の発明では、請求項１に記
載された発明において、前記信号保持手段は、前記２次
ΣΔＡＤ変換器においても対応が可能であるため様々な
構成のΣΔＡＤ変換器に対応することが可能となる。
載された発明において、前記信号保持手段は、前記２次
ΣΔＡＤ変換器においても対応が可能であるため様々な
構成のΣΔＡＤ変換器に対応することが可能となる。
【図１】本発明に係るΣΔＡＤ変換器の一実施例を示す
構成図である。
構成図である。
【図２】本発明に係るΣΔＡＤ変換器の各信号波形を示
すタイムチャートである。
すタイムチャートである。
【図３】本発明に係るΣΔＡＤ変換器の応用例を示す構
成図である。
成図である。
【図４】本発明に係るΣΔＡＤ変換器の他の応用例を示
す構成図である。
す構成図である。
【図５】本発明に係る２次ΣΔＡＤ変換器の実施例を示
す構成図である。
す構成図である。
【図６】従来のΣΔＡＤ変換器の一例を示す構成図であ
る。
る。
【図７】従来の２次ΣΔＡＤ変換器の一例を示す構成図
である。
である。
１１、４１ 積分器 １２ コンパレータ １３ フリップフロップ １４ Ｄ／Ａ変換器 １５、４５ 加算器 ２５、３５ 絶縁回路 ５６ ホールド回路 ５７、５８ 遅延回路 ５９ シフトレジスタ ６１ 入力端子 ６２ 出力端子 ７１ 乗算器
Claims (4)
- 【請求項１】入力端子と加算器と積分器とコンパレータ
とフリップフロップを直列に接続し、前記フリップフロ
ップの出力信号を出力端子に接続すると共に、その出力
信号をＤ／Ａ変換器を介して前記加算器に帰還して、入
力信号に対応するパルス密度信号を出力するΣΔＡＤ変
換器において、前記フリップフロップの出力と前記Ｄ／
Ａ変換器の入力の接続点に信号保持回路を挿入したこと
を特徴とするΣΔＡＤ変換器。 - 【請求項２】前記信号保持回路は、遅延回路によって構
成されたことを特徴とする請求項１に記載のΣΔＡＤ変
換器。 - 【請求項３】前記遅延回路として、シフトレジスタを使
用したことを特徴とする請求項１に記載のΣΔＡＤ変換
器。 - 【請求項４】前記積分器は、複数個直列に接続して構成
されたものであることを特徴とする請求項１に記載のΣ
ΔＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27290398A JP2000101435A (ja) | 1998-09-28 | 1998-09-28 | Σδａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27290398A JP2000101435A (ja) | 1998-09-28 | 1998-09-28 | Σδａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101435A true JP2000101435A (ja) | 2000-04-07 |
Family
ID=17520374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27290398A Pending JP2000101435A (ja) | 1998-09-28 | 1998-09-28 | Σδａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000101435A (ja) |
-
1998
- 1998-09-28 JP JP27290398A patent/JP2000101435A/ja active Pending
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