JP2000252829A - Σδａｄ変換器及びこれを用いた流量流速測定装置 - Google Patents
Σδａｄ変換器及びこれを用いた流量流速測定装置Info
- Publication number
- JP2000252829A JP2000252829A JP5518699A JP5518699A JP2000252829A JP 2000252829 A JP2000252829 A JP 2000252829A JP 5518699 A JP5518699 A JP 5518699A JP 5518699 A JP5518699 A JP 5518699A JP 2000252829 A JP2000252829 A JP 2000252829A
- Authority
- JP
- Japan
- Prior art keywords
- output
- flip
- flop
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Measuring Volume Flow (AREA)
Abstract
(57)【要約】
【課題】 電源投入時にも確実に作動する省電力化が可
能であると同時に高速サンプリングが可能な絶縁手段を
備えたΣΔＡＤ変換器及びこれを用いた流量流速測定装
置を提供することを目的とする。 【解決手段】 ΣΔＡＤ変換器において、コンパレータ
の出力を保持する第２のフリップフロップと、第１のフ
リップフロップの出力信号の状態変化を検知して前記第
２のフリップフロップのトリガ信号を発生するトリガ発
生回路と、前記トリガ発生回路の出力をリセット端子に
入力するタイマー回路と、前記トリガ発生回路の出力及
び前記タイマー回路の出力を入力し出力を前記第２のフ
リップフロップのトリガ信号入力端子に接続されたオア
回路と、前記コンパレータの出力端子と前記第１のフリ
ップフロップの入力端子の接続点及び、前記オア回路の
出力端子と前記第２のフリップフロップのトリガ信号入
力端子の接続点をそれぞれ絶縁する絶縁手段を備えた。
能であると同時に高速サンプリングが可能な絶縁手段を
備えたΣΔＡＤ変換器及びこれを用いた流量流速測定装
置を提供することを目的とする。 【解決手段】 ΣΔＡＤ変換器において、コンパレータ
の出力を保持する第２のフリップフロップと、第１のフ
リップフロップの出力信号の状態変化を検知して前記第
２のフリップフロップのトリガ信号を発生するトリガ発
生回路と、前記トリガ発生回路の出力をリセット端子に
入力するタイマー回路と、前記トリガ発生回路の出力及
び前記タイマー回路の出力を入力し出力を前記第２のフ
リップフロップのトリガ信号入力端子に接続されたオア
回路と、前記コンパレータの出力端子と前記第１のフリ
ップフロップの入力端子の接続点及び、前記オア回路の
出力端子と前記第２のフリップフロップのトリガ信号入
力端子の接続点をそれぞれ絶縁する絶縁手段を備えた。
Description
【請求項６】前記タイマー回路は、電源投入時または前
記リセット端子に入力された信号がハイ状態となった時
にカウント値をリセットし、前記リセット端子に入力さ
れた信号がロー状態の戻った時タイムカウントを開始す
るように構成されたことを特徴とする請求項１に記載の
ΣΔＡＤ変換器。
記リセット端子に入力された信号がハイ状態となった時
にカウント値をリセットし、前記リセット端子に入力さ
れた信号がロー状態の戻った時タイムカウントを開始す
るように構成されたことを特徴とする請求項１に記載の
ΣΔＡＤ変換器。
【請求項７】請求項１から６に記載のΣΔＡＤ変換器を
用いたことを特徴とする流量流速測定装置。
用いたことを特徴とする流量流速測定装置。
【請求項８】前記流量流速測定装置は渦流量計であるこ
とを特徴とする請求項７に記載の流量流速測定装置。
とを特徴とする請求項７に記載の流量流速測定装置。
【請求項９】前記渦流量計は、２線式渦流量計であるこ
とを特徴とする請求項８に記載の流量流速測定装置。
とを特徴とする請求項８に記載の流量流速測定装置。
【請求項１０】前記渦流量計は、４線式渦流量計である
ことを特徴とする請求項８に記載の流量流速測定装置。
ことを特徴とする請求項８に記載の流量流速測定装置。
【０００１】
【発明の属する技術分野】本発明は、測定流体の流量に
対応して発生する渦周波数をセンサによって検出しこの
検出信号をＡ／Ｄ変換し流量換算した後、外部機器に流
量測定値を動作電源と共有の４〜２０ｍＡ電流信号とし
て出力する２線式渦流量計に用いるΣΔＡＤ変換器に関
し、特に入力信号の絶縁手段を改良して消費電流の低減
を図ったΣΔＡＤ変換器に関する。
対応して発生する渦周波数をセンサによって検出しこの
検出信号をＡ／Ｄ変換し流量換算した後、外部機器に流
量測定値を動作電源と共有の４〜２０ｍＡ電流信号とし
て出力する２線式渦流量計に用いるΣΔＡＤ変換器に関
し、特に入力信号の絶縁手段を改良して消費電流の低減
を図ったΣΔＡＤ変換器に関する。
【０００２】
【従来の技術】従来の渦流量計の構成を図３を用いて説
明する。同図において、渦発生体により発生する渦を検
出するセンサ１の入力信号は、増幅器２によって増幅さ
れアンチエリアジングフィルタ（ＡＡＦ）３に入力され
る。
明する。同図において、渦発生体により発生する渦を検
出するセンサ１の入力信号は、増幅器２によって増幅さ
れアンチエリアジングフィルタ（ＡＡＦ）３に入力され
る。
【０００３】アンチエリアジングフィルタ３に入力され
た信号は、ここで高周波成分を除去されΣΔＡ／Ｄ変換
器４に出力される。
た信号は、ここで高周波成分を除去されΣΔＡ／Ｄ変換
器４に出力される。
【０００４】ΣΔＡ／Ｄ変換器４に入力された信号は、
ここでデジタル変換されデジタルフィルタ５に出力され
る。
ここでデジタル変換されデジタルフィルタ５に出力され
る。
【０００５】デジタルフィルタ５に入力された信号は、
ここで適切なフィルタリングを施されＣＰＵ６に入力さ
れる。ＣＰＵ６は、入力された信号に対して流量変換等
の信号処理を行った後、流量信号を出力回路７に出力す
る。
ここで適切なフィルタリングを施されＣＰＵ６に入力さ
れる。ＣＰＵ６は、入力された信号に対して流量変換等
の信号処理を行った後、流量信号を出力回路７に出力す
る。
【０００６】出力回路７は、外部機器に対して４〜２０
ｍＡの流量信号を出力する。尚、ここで出力される４〜
２０ｍＡの信号は２線式渦流量計の場合、図３の回路の
動作電源も兼用している。
ｍＡの流量信号を出力する。尚、ここで出力される４〜
２０ｍＡの信号は２線式渦流量計の場合、図３の回路の
動作電源も兼用している。
【０００７】このような構成の渦流量計では、センサ１
をアースから絶縁しない構造の場合正常な流量信号を得
るために、回路内のいずれかの点で入力信号と内部回路
を絶縁する必要がある。
をアースから絶縁しない構造の場合正常な流量信号を得
るために、回路内のいずれかの点で入力信号と内部回路
を絶縁する必要がある。
【０００８】一般的な渦流量計では、このような絶縁を
行うためにΣΔＡ／Ｄ変換器４に絶縁回路を挿入するこ
とにより、図３中に破線Ａで示した箇所で絶縁を行って
いる。
行うためにΣΔＡ／Ｄ変換器４に絶縁回路を挿入するこ
とにより、図３中に破線Ａで示した箇所で絶縁を行って
いる。
【０００９】図４は従来のΣΔＡＤ変換器の基本構成図
であり、図５は各部の信号波形を示す波形図である。
であり、図５は各部の信号波形を示す波形図である。
【００１０】図４においてアンチエリアジングフィルタ
３から入力端子６１に入力される信号Ａｉｎは、加算器
１５を介して積分器１１に入力され、その出力はコンパ
レータ１２に入力される。
３から入力端子６１に入力される信号Ａｉｎは、加算器
１５を介して積分器１１に入力され、その出力はコンパ
レータ１２に入力される。
【００１１】コンパレータ１２の出力は、フリップフロ
ップ（ＦＦ）１３に入力され、その出力は出力端子６２
を介して接続された後段のデジタルフィルタ５に入力さ
れる。また、前記フリップフロップ１３には、ΣΔＡＤ
変換器のサンプリング信号となる内部クロック信号ＣＬ
Ｋが接続され、その出力はＤ／Ａ変換器１４を介して加
算器１５の−端子に入力される。
ップ（ＦＦ）１３に入力され、その出力は出力端子６２
を介して接続された後段のデジタルフィルタ５に入力さ
れる。また、前記フリップフロップ１３には、ΣΔＡＤ
変換器のサンプリング信号となる内部クロック信号ＣＬ
Ｋが接続され、その出力はＤ／Ａ変換器１４を介して加
算器１５の−端子に入力される。
【００１２】このような構成のΣΔＡＤ変換器におい
て、前記信号Ａｉｎは積分器１１によって積分され、そ
の積分信号Ａ１１はコンパレータ１２の既定値と比較さ
れる。この比較出力Ｄ１２はフリップフロップ１３に入
力されクロック信号ＣＬＫのタイミングによってオンオ
フを繰り返し出力信号Ｄ１３を出力する。
て、前記信号Ａｉｎは積分器１１によって積分され、そ
の積分信号Ａ１１はコンパレータ１２の既定値と比較さ
れる。この比較出力Ｄ１２はフリップフロップ１３に入
力されクロック信号ＣＬＫのタイミングによってオンオ
フを繰り返し出力信号Ｄ１３を出力する。
【００１３】前記フリップフロップ１３の出力信号Ｄ１
３は、Ｄ／Ａ変換器１４によってアナログ信号Ａ１４に
変換された後、加算器１５によって前記信号Ａｉｎと加
算される。
３は、Ｄ／Ａ変換器１４によってアナログ信号Ａ１４に
変換された後、加算器１５によって前記信号Ａｉｎと加
算される。
【００１４】このような動作を繰り返すことによって、
ΣΔＡＤ変換器４は、図５のＤ１３に示したような前記
信号Ａｉｎに対応したパルス密度信号Ｄ１３を出力する
ことが可能である。
ΣΔＡＤ変換器４は、図５のＤ１３に示したような前記
信号Ａｉｎに対応したパルス密度信号Ｄ１３を出力する
ことが可能である。
【００１５】上記に説明したΣΔＡＤ変換器の特徴とし
て、出力が１ビット（多ビット出力型のもののある。）
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
て、出力が１ビット（多ビット出力型のもののある。）
であること、ハードウェアが小規模であること、省電力
化しやすいこと、サンプリングレートを上げることによ
って無調整で高い分解能を得られることなどがあげられ
るため渦流量計等に多く用いられてきた。
【００１６】このような構造のΣΔＡＤ変換器によって
図３中に破線Ａで示した箇所で入力信号を絶縁するため
に前記絶縁回路を回路内に挿入した一例を図６に示す。
同図は図３のΣΔＡＤ変換器の、クロック信号ＣＬＫと
フリップフロップ１３の出力に絶縁回路２５を設けるこ
とにより、図３の破線Ａからセンサ１側の回路と、破線
ＡからＣＰＵ６側の回路との絶縁を行うものである。こ
のような構成の回路が、ＵＳＰ５３７２０４６公報に示
されている。
図３中に破線Ａで示した箇所で入力信号を絶縁するため
に前記絶縁回路を回路内に挿入した一例を図６に示す。
同図は図３のΣΔＡＤ変換器の、クロック信号ＣＬＫと
フリップフロップ１３の出力に絶縁回路２５を設けるこ
とにより、図３の破線Ａからセンサ１側の回路と、破線
ＡからＣＰＵ６側の回路との絶縁を行うものである。こ
のような構成の回路が、ＵＳＰ５３７２０４６公報に示
されている。
【００１７】しかしながら、図６に説明した従来のΣΔ
ＡＤ変換器の絶縁構造では、高い周波数の信号であるク
ロック信号を絶縁する必要がある。高周波の信号を絶縁
し転送するためには大きな電流が必要である。
ＡＤ変換器の絶縁構造では、高い周波数の信号であるク
ロック信号を絶縁する必要がある。高周波の信号を絶縁
し転送するためには大きな電流が必要である。
【００１８】一般的にＡＤ変換器は、高いサンプリング
信号を用いてサンプリングを行えば行う程、量子化ノイ
ズが減少し、高分解能が得られ、信号帯域より数百倍程
度の高い周波数でサンプリングを行う必要がある。
信号を用いてサンプリングを行えば行う程、量子化ノイ
ズが減少し、高分解能が得られ、信号帯域より数百倍程
度の高い周波数でサンプリングを行う必要がある。
【００１９】渦流量計の場合、信号帯域は数ｋＨｚであ
るためサンプリング周波数は数百ｋＨｚ以上が必要であ
る。このような高周波の信号を絶縁し転送するためには
大きな電流が必要である。
るためサンプリング周波数は数百ｋＨｚ以上が必要であ
る。このような高周波の信号を絶縁し転送するためには
大きな電流が必要である。
【００２０】ところが、２線式の渦流量計では、動作電
源と共用の流量信号を測定レンジに対する４−２０ｍＡ
の電流信号で外部機器に送信するため、ＡＤ変換器の全
消費電流は４ｍＡ以下で動作させる必要がある。従っ
て、図６のΣΔＡＤ変換器では絶縁回路の電流消費量の
制限により、４ｍＡ以下で絶縁が可能な範囲内でしかサ
ンプリング周波数を上げる（分解能を上げる）ことがで
きないという問題点があった。
源と共用の流量信号を測定レンジに対する４−２０ｍＡ
の電流信号で外部機器に送信するため、ＡＤ変換器の全
消費電流は４ｍＡ以下で動作させる必要がある。従っ
て、図６のΣΔＡＤ変換器では絶縁回路の電流消費量の
制限により、４ｍＡ以下で絶縁が可能な範囲内でしかサ
ンプリング周波数を上げる（分解能を上げる）ことがで
きないという問題点があった。
【００２１】この問題点を解決するために、図７に示す
ΣΔＡＤ変換器が考案された。同図において、前記図６
と異なる点は、コンパレータ１２の出力Ｄ１２を保持す
る第２のフリップフロップ１０２と、第１のフリップフ
ロップ１３の出力信号Ｄ１３から第２のフリップフロッ
プ１０２のトリガ信号ＴＧ２を発生するトリガ発生回路
１０１を備えた点と、コンパレータ１２の出力端子と第
１のフリップフロップ１３の入力端子の接続点及び、ト
リガ発生回路１０１の出力端子と第２のフリップフロッ
プ１０２のトリガ入力端子Ｃｉｎの接続点をそれぞれ絶
縁する絶縁回路１００を備えた点である。
ΣΔＡＤ変換器が考案された。同図において、前記図６
と異なる点は、コンパレータ１２の出力Ｄ１２を保持す
る第２のフリップフロップ１０２と、第１のフリップフ
ロップ１３の出力信号Ｄ１３から第２のフリップフロッ
プ１０２のトリガ信号ＴＧ２を発生するトリガ発生回路
１０１を備えた点と、コンパレータ１２の出力端子と第
１のフリップフロップ１３の入力端子の接続点及び、ト
リガ発生回路１０１の出力端子と第２のフリップフロッ
プ１０２のトリガ入力端子Ｃｉｎの接続点をそれぞれ絶
縁する絶縁回路１００を備えた点である。
【００２２】このような構成のΣΔＡＤ変換器の動作を
図８に示す動作波形図を参照しながら説明する。同図
は、図７に示したΣΔＡＤ変換器における、コンパレー
タ１２の入力信号Ａ１１と、その出力信号Ｄ１２と、第
１のフリップフロップ１３の出力信号Ｄ１３と、トリガ
発生回路１０１の出力ＴＧ２と、第２のフリップフロッ
プ１０２の出力信号Ｄ１０２と、クロック信号ＣＬＫの
波形を図示したものである。
図８に示す動作波形図を参照しながら説明する。同図
は、図７に示したΣΔＡＤ変換器における、コンパレー
タ１２の入力信号Ａ１１と、その出力信号Ｄ１２と、第
１のフリップフロップ１３の出力信号Ｄ１３と、トリガ
発生回路１０１の出力ＴＧ２と、第２のフリップフロッ
プ１０２の出力信号Ｄ１０２と、クロック信号ＣＬＫの
波形を図示したものである。
【００２３】ここでは、トリガ発生回路１０１の出力Ｔ
Ｇ２と、第２のフリップフロップ１０２の出力信号Ｄ１
０２について説明する。その他の信号については図６の
従来例と同様の動作を行うため、ここでの説明を省略す
る。
Ｇ２と、第２のフリップフロップ１０２の出力信号Ｄ１
０２について説明する。その他の信号については図６の
従来例と同様の動作を行うため、ここでの説明を省略す
る。
【００２４】トリガ発生回路１０１は、入力された第１
のフリップフロップ１３の出力信号Ｄ１３がオンからオ
フ、または、オフからオンに状態変化した時、クロック
信号ＣＬＫ１周期分のパルス出力を発生する回路であ
る。この回路によって図８に示す出力信号ＴＧ２を発生
する。
のフリップフロップ１３の出力信号Ｄ１３がオンからオ
フ、または、オフからオンに状態変化した時、クロック
信号ＣＬＫ１周期分のパルス出力を発生する回路であ
る。この回路によって図８に示す出力信号ＴＧ２を発生
する。
【００２５】トリガ発生回路１０１の出力信号ＴＧ２
は、絶縁回路１００を通過し、第２のフリップフロップ
１０２のクロック入力端子Ｃｉｎに入力される。第２の
フリップフロップ１０２は、入力端子に入力されたコン
パレータ１２の出力信号Ｄ１２を前記トリガ発生回路１
０１の出力信号ＴＧ２のオンオフタイミングに従ってラ
ッチし、出力信号Ｄ１０２をＤ／Ａ変換器１４に出力す
る。この出力信号Ｄ１０２は、図８に示すように第１の
フリップフロップ１３の出力信号Ｄ１３と同じ波形であ
る。
は、絶縁回路１００を通過し、第２のフリップフロップ
１０２のクロック入力端子Ｃｉｎに入力される。第２の
フリップフロップ１０２は、入力端子に入力されたコン
パレータ１２の出力信号Ｄ１２を前記トリガ発生回路１
０１の出力信号ＴＧ２のオンオフタイミングに従ってラ
ッチし、出力信号Ｄ１０２をＤ／Ａ変換器１４に出力す
る。この出力信号Ｄ１０２は、図８に示すように第１の
フリップフロップ１３の出力信号Ｄ１３と同じ波形であ
る。
【００２６】ここで、図７に示した絶縁回路１００を通
過する信号はコンパレータ１２の出力信号Ｄ１２と、ト
リガ発生回路１０１の出力ＴＧ２である。
過する信号はコンパレータ１２の出力信号Ｄ１２と、ト
リガ発生回路１０１の出力ＴＧ２である。
【００２７】コンパレータ１２の出力信号Ｄ１２とトリ
ガ発生回路１０１の出力ＴＧ２は、図８に示したとおり
オンオフの２値信号であるため容易に絶縁することが可
能である。
ガ発生回路１０１の出力ＴＧ２は、図８に示したとおり
オンオフの２値信号であるため容易に絶縁することが可
能である。
【００２８】また、図７の回路では図６の回路と異な
り、高周波のクロック信号ＣＬＫは絶縁回路１００を通
過していない。そして、前記トリガ発生回路１０１の出
力ＴＧ２は、第１のフリップフロップ１３の出力信号が
変化するときのみオンオフするため原理的にクロック信
号ＣＬＫの周波数よりはるかに周波数が低い。
り、高周波のクロック信号ＣＬＫは絶縁回路１００を通
過していない。そして、前記トリガ発生回路１０１の出
力ＴＧ２は、第１のフリップフロップ１３の出力信号が
変化するときのみオンオフするため原理的にクロック信
号ＣＬＫの周波数よりはるかに周波数が低い。
【００２９】前述したとおり、一般的に絶縁回路は絶縁
しようとする信号の周波数が高い程消費電流が大きくな
り、その価格も高くなる。逆に、絶縁しようとする信号
の周波数が低い程消費電流が小さくなり、その価格も安
くなる。
しようとする信号の周波数が高い程消費電流が大きくな
り、その価格も高くなる。逆に、絶縁しようとする信号
の周波数が低い程消費電流が小さくなり、その価格も安
くなる。
【００３０】上述のとおり、絶縁回路１００によって絶
縁する信号は、低い周波数の２値信号であるためその絶
縁に大電流を必要としない。従って、絶縁回路１００は
小さな電流消費の簡単な回路で容易に実現できる。ま
た、ΣΔＡＤ変換器の分解能を決定するクロック信号Ｃ
ＬＫも絶縁回路１００を通過しないため、この制限を受
けず容易に高周波数化することが可能である。
縁する信号は、低い周波数の２値信号であるためその絶
縁に大電流を必要としない。従って、絶縁回路１００は
小さな電流消費の簡単な回路で容易に実現できる。ま
た、ΣΔＡＤ変換器の分解能を決定するクロック信号Ｃ
ＬＫも絶縁回路１００を通過しないため、この制限を受
けず容易に高周波数化することが可能である。
【００３１】
【発明が解決しようとする課題】しかしながら、図７に
示した従来のΣΔＡＤ変換器では、コンパレータ１２の
出力を検知して第２のフリップフロップ１０２にトリガ
信号ＴＧ２を送信する構成であるため、ΣΔＡＤ変換器
の電源投入時のコンパレータ１２及び第２のフリップフ
ロップ１０２の出力の状態によっては、時としてΣΔＡ
Ｄ変換器が動作を開始することができない場合があると
いう問題点があった。
示した従来のΣΔＡＤ変換器では、コンパレータ１２の
出力を検知して第２のフリップフロップ１０２にトリガ
信号ＴＧ２を送信する構成であるため、ΣΔＡＤ変換器
の電源投入時のコンパレータ１２及び第２のフリップフ
ロップ１０２の出力の状態によっては、時としてΣΔＡ
Ｄ変換器が動作を開始することができない場合があると
いう問題点があった。
【００３２】一般的に、コンパレータ及びフリップフロ
ップは、電源を投入した瞬間に出力の状態がハイとなる
かローとなるかは確定できない。つまり、電源を投入し
た瞬間におけるコンパレータ及びフリップフロップの出
力状態は不定である。
ップは、電源を投入した瞬間に出力の状態がハイとなる
かローとなるかは確定できない。つまり、電源を投入し
た瞬間におけるコンパレータ及びフリップフロップの出
力状態は不定である。
【００３３】図７に示した従来のΣΔＡＤ変換器では、
正常な動作を行っているコンパレータ１２の出力Ｄ１２
と第２のフリップフロップ１０２の出力Ｄ１０２は同じ
極性となるように動作する。
正常な動作を行っているコンパレータ１２の出力Ｄ１２
と第２のフリップフロップ１０２の出力Ｄ１０２は同じ
極性となるように動作する。
【００３４】ところが、ΣΔＡＤ変換器に電源を投入し
た瞬間、コンパレータ１２の出力Ｄ１２がハイとなり、
第２のフリップフロップ１０２の出力Ｄ１０２がローと
なった場合、加算器１５によって前記第２のフリップフ
ロップ１０２の出力Ｄ１０２を反転した信号と入力信号
Ａｉｎが加算された信号が積分器１１に入力されるた
め、積分器１１の出力Ａ１１はプラス側に飽和する。従
ってコンパレータ１２の出力Ｄ１２はハイのまま変化し
ないため、トリガ発生回路１０１はトリガ信号を発生せ
ず、ΣΔＡＤ変換器は動作を開始することができない。
た瞬間、コンパレータ１２の出力Ｄ１２がハイとなり、
第２のフリップフロップ１０２の出力Ｄ１０２がローと
なった場合、加算器１５によって前記第２のフリップフ
ロップ１０２の出力Ｄ１０２を反転した信号と入力信号
Ａｉｎが加算された信号が積分器１１に入力されるた
め、積分器１１の出力Ａ１１はプラス側に飽和する。従
ってコンパレータ１２の出力Ｄ１２はハイのまま変化し
ないため、トリガ発生回路１０１はトリガ信号を発生せ
ず、ΣΔＡＤ変換器は動作を開始することができない。
【００３５】また、ΣΔＡＤ変換器に電源を投入した瞬
間、コンパレータ１２の出力Ｄ１２がローとなり、第２
のフリップフロップ１０２の出力Ｄ１０２がハイとなっ
た場合も、加算器１５によって前記第２のフリップフロ
ップ１０２の出力Ｄ１０２を反転した信号と入力信号Ａ
ｉｎが加算された信号が積分器１１に入力されるため、
積分器１１の出力Ａ１１はマイナス側に飽和する。従っ
てコンパレータ１２の出力Ｄ１２はローのまま変化しな
いため、トリガ発生回路１０１はトリガ信号を発生せ
ず、ΣΔＡＤ変換器は動作を開始することができない。
間、コンパレータ１２の出力Ｄ１２がローとなり、第２
のフリップフロップ１０２の出力Ｄ１０２がハイとなっ
た場合も、加算器１５によって前記第２のフリップフロ
ップ１０２の出力Ｄ１０２を反転した信号と入力信号Ａ
ｉｎが加算された信号が積分器１１に入力されるため、
積分器１１の出力Ａ１１はマイナス側に飽和する。従っ
てコンパレータ１２の出力Ｄ１２はローのまま変化しな
いため、トリガ発生回路１０１はトリガ信号を発生せ
ず、ΣΔＡＤ変換器は動作を開始することができない。
【００３６】本発明は、上記問題を解決するもので、電
源投入時にも確実に作動する省電力化が可能であると同
時に高速サンプリングが可能な絶縁手段を備えたΣΔＡ
Ｄ変換器及びこれを用いた流量流速測定装置を提供する
ことを目的とする。
源投入時にも確実に作動する省電力化が可能であると同
時に高速サンプリングが可能な絶縁手段を備えたΣΔＡ
Ｄ変換器及びこれを用いた流量流速測定装置を提供する
ことを目的とする。
【００３７】
【課題を解決するための手段】このような目的を達成す
るために請求項１に記載の発明では、入力端子と加算器
と積分器とコンパレータと第１のフリップフロップを直
列に接続し、前記第１のフリップフロップの出力信号を
出力端子に接続すると共に、その出力信号をＤ／Ａ変換
器を介して前記加算器に帰還して、入力信号に対応する
パルス密度信号を出力するΣΔＡＤ変換器において、前
記コンパレータの出力を保持する第２のフリップフロッ
プと前記第１のフリップフロップの出力信号の状態変化
を検知して前記第２のフリップフロップのトリガ信号を
発生するトリガ発生回路と、前記トリガ発生回路の出力
をリセット端子に入力するタイマー回路と、前記トリガ
発生回路の出力及び前記タイマー回路の出力を入力し出
力を前記第２のフリップフロップのトリガ信号入力端子
に接続されたオア回路と、前記コンパレータの出力端子
と前記第１のフリップフロップの入力端子の接続点及
び、前記オア回路の出力端子と前記第２のフリップフロ
ップのトリガ信号入力端子の接続点をそれぞれ絶縁する
絶縁手段を備えたことを特徴とするものである。
るために請求項１に記載の発明では、入力端子と加算器
と積分器とコンパレータと第１のフリップフロップを直
列に接続し、前記第１のフリップフロップの出力信号を
出力端子に接続すると共に、その出力信号をＤ／Ａ変換
器を介して前記加算器に帰還して、入力信号に対応する
パルス密度信号を出力するΣΔＡＤ変換器において、前
記コンパレータの出力を保持する第２のフリップフロッ
プと前記第１のフリップフロップの出力信号の状態変化
を検知して前記第２のフリップフロップのトリガ信号を
発生するトリガ発生回路と、前記トリガ発生回路の出力
をリセット端子に入力するタイマー回路と、前記トリガ
発生回路の出力及び前記タイマー回路の出力を入力し出
力を前記第２のフリップフロップのトリガ信号入力端子
に接続されたオア回路と、前記コンパレータの出力端子
と前記第１のフリップフロップの入力端子の接続点及
び、前記オア回路の出力端子と前記第２のフリップフロ
ップのトリガ信号入力端子の接続点をそれぞれ絶縁する
絶縁手段を備えたことを特徴とするものである。
【００３８】このことにより、高周波のクロック信号を
絶縁することなく前記センサ側の回路とＣＰＵ側の回路
とを絶縁することが可能なΣΔＡＤ変換器の前記題２の
フリップフロップにタイマー回路からトリガをかけるこ
とが可能となる。
絶縁することなく前記センサ側の回路とＣＰＵ側の回路
とを絶縁することが可能なΣΔＡＤ変換器の前記題２の
フリップフロップにタイマー回路からトリガをかけるこ
とが可能となる。
【００３９】請求項２に記載の発明では、請求項１に記
載の発明において、前記絶縁手段として、トランスまた
はフォトカプラを使用したことを特徴とするものであ
る。
載の発明において、前記絶縁手段として、トランスまた
はフォトカプラを使用したことを特徴とするものであ
る。
【００４０】このことによって、前記絶縁手段は特殊な
高周波部品でなく一般的な汎用部品を用いて構成するこ
とが可能となる。
高周波部品でなく一般的な汎用部品を用いて構成するこ
とが可能となる。
【００４１】請求項３に記載の発明では、請求項１に記
載の発明において、前記トリガ発生回路は、前記第１の
フリップフロップの出力信号が変化するタイミングと同
期して前記トリガ信号を発生するように構成されたこと
を特徴とするものである。
載の発明において、前記トリガ発生回路は、前記第１の
フリップフロップの出力信号が変化するタイミングと同
期して前記トリガ信号を発生するように構成されたこと
を特徴とするものである。
【００４２】このことによって、前記トリガ発生回路
は、前記第２のフリップフロップへ前記第１のフリップ
フロップの出力の変化に対応するトリガ信号を送ること
が可能となる。
は、前記第２のフリップフロップへ前記第１のフリップ
フロップの出力の変化に対応するトリガ信号を送ること
が可能となる。
【００４３】請求項４に記載の発明では、請求項１に記
載の発明において、前記トリガ発生回路は、ホールド回
路を経由した前記第１のフリップフロップの出力を受け
るように構成されたことを特徴とするものである。
載の発明において、前記トリガ発生回路は、ホールド回
路を経由した前記第１のフリップフロップの出力を受け
るように構成されたことを特徴とするものである。
【００４４】このことによって、前記絶縁手段は様々な
構成のΣΔＡＤ変換器に対応することが可能となる。
構成のΣΔＡＤ変換器に対応することが可能となる。
【００４５】請求項５に記載の発明では、請求項１に記
載の発明において、前記トリガ発生回路は、電源回路等
の付帯回路と共に一つのゲートアレイとして構成された
ことを特徴とするものである。
載の発明において、前記トリガ発生回路は、電源回路等
の付帯回路と共に一つのゲートアレイとして構成された
ことを特徴とするものである。
【００４６】このことによって、前記トリガ発生回路及
び電源回路等の付帯回路は小規模なハードウェアで低コ
ストで製作することが可能となる。
び電源回路等の付帯回路は小規模なハードウェアで低コ
ストで製作することが可能となる。
【００４７】請求項６に記載の発明では、請求項１に記
載の発明において、前記タイマー回路は、電源投入時ま
たは前記リセット端子に入力された信号がハイ状態とな
った時にカウント値をリセットし、前記リセット端子に
入力された信号がロー状態の戻った時タイムカウントを
開始するように構成されたことを特徴とするものであ
る。
載の発明において、前記タイマー回路は、電源投入時ま
たは前記リセット端子に入力された信号がハイ状態とな
った時にカウント値をリセットし、前記リセット端子に
入力された信号がロー状態の戻った時タイムカウントを
開始するように構成されたことを特徴とするものであ
る。
【００４８】このことによって、前記タイマー回路は電
源投入時及び前記トリガ発生回路からトリガ信号が発生
してから一定時間後に、前記第２のフリップフロップに
対するトリガ信号を発生することが可能となる。
源投入時及び前記トリガ発生回路からトリガ信号が発生
してから一定時間後に、前記第２のフリップフロップに
対するトリガ信号を発生することが可能となる。
【００４９】請求項７に記載の発明では、請求項１から
６に記載の発明において、前記ΣΔＡＤ変換器は、流量
流速測定器に用いたことを特徴とするものである。ま
た、請求項８から１０に記載の発明では、前記流量流速
測定器は、２線式及び４線式渦流量計であることを特徴
とするものである。
６に記載の発明において、前記ΣΔＡＤ変換器は、流量
流速測定器に用いたことを特徴とするものである。ま
た、請求項８から１０に記載の発明では、前記流量流速
測定器は、２線式及び４線式渦流量計であることを特徴
とするものである。
【００５０】このことによって、前記渦流量計は、省電
力化と高精度化及び低コスト化を実現することが可能と
なる。
力化と高精度化及び低コスト化を実現することが可能と
なる。
【００５１】
【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るΣΔＡＤ変換器の構成図
である。尚、同図において従来例の問題点を説明した図
７と同様の動作を行うものは、同一の符号を付しその説
明を省略する。
説明する。図１は本発明に係るΣΔＡＤ変換器の構成図
である。尚、同図において従来例の問題点を説明した図
７と同様の動作を行うものは、同一の符号を付しその説
明を省略する。
【００５２】図１において、前記図７と異なる点は、ト
リガ発生回路１０１の出力をオア回路２０１の一端とタ
イマー回路２０２のリセット端子ＣＬＲに接続し、タイ
マー回路２０２の出力をオア回路２０１の他の一端に接
続し、オア回路２０１の出力を絶縁回路１００を介して
第２のフリップフロップ１０２のトリガ入力端子Ｃｉｎ
に接続した点である。
リガ発生回路１０１の出力をオア回路２０１の一端とタ
イマー回路２０２のリセット端子ＣＬＲに接続し、タイ
マー回路２０２の出力をオア回路２０１の他の一端に接
続し、オア回路２０１の出力を絶縁回路１００を介して
第２のフリップフロップ１０２のトリガ入力端子Ｃｉｎ
に接続した点である。
【００５３】また、上記のタイマー回路２０２は、電源
投入時または前記リセット端子ＣＬＲに入力された信号
がハイ状態となった時にカウント値をリセットし、この
信号がロー状態に戻った時タイムカウントを開始するよ
うに構成されている。
投入時または前記リセット端子ＣＬＲに入力された信号
がハイ状態となった時にカウント値をリセットし、この
信号がロー状態に戻った時タイムカウントを開始するよ
うに構成されている。
【００５４】従って、例えば、ΣΔＡＤ変換器に電源を
投入した瞬間、コンパレータ１２の出力Ｄ１２がハイと
なり、第２のフリップフロップ１０２の出力Ｄ１０２が
ローとなった場合、従来のΣΔＡＤ変換器であれば、加
算器１５によって前記第２のフリップフロップ１０２の
出力Ｄ１０２を反転した信号と入力信号Ａｉｎが加算さ
れた信号が積分器１１に入力されるため、積分器１１の
出力Ａ１１はプラス側に飽和する。従ってコンパレータ
１２の出力Ｄ１２はハイのまま変化しないため、トリガ
発生回路１０１はトリガ信号を発生せず、ΣΔＡＤ変換
器は動作を開始することができない。
投入した瞬間、コンパレータ１２の出力Ｄ１２がハイと
なり、第２のフリップフロップ１０２の出力Ｄ１０２が
ローとなった場合、従来のΣΔＡＤ変換器であれば、加
算器１５によって前記第２のフリップフロップ１０２の
出力Ｄ１０２を反転した信号と入力信号Ａｉｎが加算さ
れた信号が積分器１１に入力されるため、積分器１１の
出力Ａ１１はプラス側に飽和する。従ってコンパレータ
１２の出力Ｄ１２はハイのまま変化しないため、トリガ
発生回路１０１はトリガ信号を発生せず、ΣΔＡＤ変換
器は動作を開始することができない。
【００５５】ところが、本発明のΣΔＡＤ変換器では、
電源を投入した瞬間、タイマー回路２０２がタイムカウ
ントを開始し、タイマー回路２０２がタイムアップする
と、その出力ＴＭがハイとなり、この出力ＴＭがオア回
路２０１及び絶縁回路１００を介して第２のフリップフ
ロップのトリガ入力端子Ｃｉｎに入力される。
電源を投入した瞬間、タイマー回路２０２がタイムカウ
ントを開始し、タイマー回路２０２がタイムアップする
と、その出力ＴＭがハイとなり、この出力ＴＭがオア回
路２０１及び絶縁回路１００を介して第２のフリップフ
ロップのトリガ入力端子Ｃｉｎに入力される。
【００５６】第２のフリップフロップは、入力端子Ｃｉ
ｎに入力された出力ＴＭによってトリガがかかり、その
出力Ｄ１０２をコンパレータ１２の出力Ｄ１２とそろえ
る。
ｎに入力された出力ＴＭによってトリガがかかり、その
出力Ｄ１０２をコンパレータ１２の出力Ｄ１２とそろえ
る。
【００５７】このような動作によって、本発明のΣΔＡ
Ｄ変換器では、電源を投入した瞬間、コンパレータ１２
の出力Ｄ１２と第２のフリップフロップ１０２の出力Ｄ
１０２が不一致となった場合であっても、確実に動作を
開始することが可能となる。
Ｄ変換器では、電源を投入した瞬間、コンパレータ１２
の出力Ｄ１２と第２のフリップフロップ１０２の出力Ｄ
１０２が不一致となった場合であっても、確実に動作を
開始することが可能となる。
【００５８】また、タイマー回路２０２のリセット端子
ＣＬＲは、トリガ発生回路１０１の出力が接続されてい
るため、ノイズ等の影響によって電源投入時以外でコン
パレータ１２の出力Ｄ１２と第２のフリップフロップ１
０２の出力Ｄ１０２が不一致となった場合であっても、
前回のトリガ信号ＴＧ２の発生からタイマー回路２０２
のタイムアップ時間後に第２のフリップフロップ１０２
に対してトリガがかけられるため、確実に再起動するこ
とが可能である。
ＣＬＲは、トリガ発生回路１０１の出力が接続されてい
るため、ノイズ等の影響によって電源投入時以外でコン
パレータ１２の出力Ｄ１２と第２のフリップフロップ１
０２の出力Ｄ１０２が不一致となった場合であっても、
前回のトリガ信号ＴＧ２の発生からタイマー回路２０２
のタイムアップ時間後に第２のフリップフロップ１０２
に対してトリガがかけられるため、確実に再起動するこ
とが可能である。
【００５９】なお、以上の説明は、本発明の説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明は、上記実施例に限定されること
なく、その本質から逸脱しない範囲で更に多くの変更、
変形をも含むものである。
【００６０】例えば、図２に示した回路のように第１の
フリップフロップ１３の出力端子とＡ／Ｄ変換器１４の
間にホールド回路５６を挿入したΣΔＡＤ変換器におい
ても、図１で説明した絶縁手段は有効である。同図のよ
うにフリップフロップ１３の出力をホールド回路５６に
よって一定時間、ホールドすることによりＤ／Ａ変換器
１４に入力する出力信号Ｄ１０１の周波数を落とすこと
が可能となるため、クロック信号ＣＬＫの周波数に比べ
積分器１１やコンパレータ１３の動作速度を低く抑える
ことが可能となる。従って、より小電流で動作するΣΔ
ＡＤ変換器を低コストで製作することが可能となる。
フリップフロップ１３の出力端子とＡ／Ｄ変換器１４の
間にホールド回路５６を挿入したΣΔＡＤ変換器におい
ても、図１で説明した絶縁手段は有効である。同図のよ
うにフリップフロップ１３の出力をホールド回路５６に
よって一定時間、ホールドすることによりＤ／Ａ変換器
１４に入力する出力信号Ｄ１０１の周波数を落とすこと
が可能となるため、クロック信号ＣＬＫの周波数に比べ
積分器１１やコンパレータ１３の動作速度を低く抑える
ことが可能となる。従って、より小電流で動作するΣΔ
ＡＤ変換器を低コストで製作することが可能となる。
【００６１】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１と６に
記載の発明では、電源投入時に動作停止の原因となるコ
ンパレータと題２のフリップフロップの不一致を、タイ
マー回路から発生する信号によって回避することが可能
となるため、電源投入時にも確実に作動する省電力化が
可能であると同時に高速サンプリングが可能な絶縁手段
を備えたΣΔＡＤ変換器を提供することが可能となる
本発明によれば次のような効果がある。請求項１と６に
記載の発明では、電源投入時に動作停止の原因となるコ
ンパレータと題２のフリップフロップの不一致を、タイ
マー回路から発生する信号によって回避することが可能
となるため、電源投入時にも確実に作動する省電力化が
可能であると同時に高速サンプリングが可能な絶縁手段
を備えたΣΔＡＤ変換器を提供することが可能となる
【００６２】請求項２に記載の発明では、請求項１に記
載された発明において、前記絶縁手段は、トランスやフ
ォトカプラを用いて構成されたことにより、一般的な汎
用部品を用いて低コストで製作することが可能となる。
また、汎用部品を用いたことにより部品調達が容易であ
る。
載された発明において、前記絶縁手段は、トランスやフ
ォトカプラを用いて構成されたことにより、一般的な汎
用部品を用いて低コストで製作することが可能となる。
また、汎用部品を用いたことにより部品調達が容易であ
る。
【００６３】請求項３に記載の発明では、前記ΣΔＡＤ
変換器において、絶縁回路を通過する第２のフリップフ
ロップのトリガ信号を低速化することが可能となる。
変換器において、絶縁回路を通過する第２のフリップフ
ロップのトリガ信号を低速化することが可能となる。
【００６４】請求項４に記載の発明では、請求項１に記
載された発明において、前記絶縁手段は、前記２次ΣΔ
ＡＤ変換器やホールド回路を備えたΣΔＡＤ変換器にお
いても対応が可能であるため様々な構成のΣΔＡＤ変換
器に対応することが可能となる。
載された発明において、前記絶縁手段は、前記２次ΣΔ
ＡＤ変換器やホールド回路を備えたΣΔＡＤ変換器にお
いても対応が可能であるため様々な構成のΣΔＡＤ変換
器に対応することが可能となる。
【００６５】請求項５に記載の発明では、請求項１に記
載された発明において、前記トリガ発生回路は、電源回
路等の付帯回路と共に一つのゲートアレイとして構成す
ることができるため小規模なハードウェアで低コストで
製作することが可能となる。
載された発明において、前記トリガ発生回路は、電源回
路等の付帯回路と共に一つのゲートアレイとして構成す
ることができるため小規模なハードウェアで低コストで
製作することが可能となる。
【００６６】請求項７から１０に記載の発明では、請求
項１から６に記載の発明において、前記ΣΔＡＤ変換器
は、２線式及び４線式の渦流量計に用いることによっ
て、省電力化と高精度化及び低コスト化を実現すること
が可能となる。
項１から６に記載の発明において、前記ΣΔＡＤ変換器
は、２線式及び４線式の渦流量計に用いることによっ
て、省電力化と高精度化及び低コスト化を実現すること
が可能となる。
【図１】本発明に係るΣΔＡＤ変換器の一実施例を示す
構成図である。
構成図である。
【図２】本発明に係るΣΔＡＤ変換器の他の実施例を示
す構成図である。
す構成図である。
【図３】従来の渦流量計の一例を示す構成図である。
【図４】従来のΣΔＡＤ変換器の一例を示す構成図であ
る。
る。
【図５】従来のΣΔＡＤ変換器の各信号波形を示す波形
図である。
図である。
【図６】従来のΣΔＡＤ変換器の他の一例を示す構成図
である。
である。
【図７】従来のΣΔＡＤ変換器の他の一例を示す構成図
である。
である。
【図８】従来のΣΔＡＤ変換器の各信号波形を示す波形
図である。
図である。
１ センサ ２ 増幅器 ３ アンチエリアジングフィルタ ４ Ａ／Ｄ変換器 ５ デジタルフィルタ ６ ＣＰＵ ７ 出力回路 １１ 積分器 １２ コンパレータ １３ 第１のフリップフロップ １４ Ｄ／Ａ変換器 １５ 加算器 ２５，３５、１００ 絶縁回路 ５６ ホールド回路 １０１ トリガ発生回路 １０２ 第2のフリップフロップ ２０１ オア回路 ２０２ タイマー回路
Claims (5)
- 【請求項１】入力端子と加算器と積分器とコンパレータ
と第１のフリップフロップを直列に接続し、前記第１の
フリップフロップの出力信号を出力端子に接続すると共
に、その出力信号をＤ／Ａ変換器を介して前記加算器に
帰還して、入力信号に対応するパルス密度信号を出力す
るΣΔＡＤ変換器において、前記コンパレータの出力を
保持する第２のフリップフロップと前記第１のフリップ
フロップの出力信号の状態変化を検知して前記第２のフ
リップフロップのトリガ信号を発生するトリガ発生回路
と、前記トリガ発生回路の出力をリセット端子に入力す
るタイマー回路と、前記トリガ発生回路の出力及び前記
タイマー回路の出力を入力し出力を前記第２のフリップ
フロップのトリガ信号入力端子に接続されたオア回路
と、前記コンパレータの出力端子と前記第１のフリップ
フロップの入力端子の接続点及び、前記オア回路の出力
端子と前記第２のフリップフロップのトリガ信号入力端
子の接続点をそれぞれ絶縁する絶縁手段を備えたことを
特徴とするΣΔＡＤ変換器。 - 【請求項２】前記絶縁手段として、トランスまたはフォ
トカプラを使用したことを特徴とする請求項１に記載の
ΣΔＡＤ変換器。 - 【請求項３】前記トリガ発生回路は、前記第１のフリッ
プフロップの出力信号が変化するタイミングと同期して
前記トリガ信号を発生するように構成されたことを特徴
とする請求項１に記載のΣΔＡＤ変換器。 - 【請求項４】前記トリガ発生回路は、ホールド回路を経
由した前記第１のフリップフロップの出力を受けるよう
に構成されたことを特徴とする請求項１に記載のΣΔＡ
Ｄ変換器。 - 【請求項５】前記トリガ発生回路は、電源回路等の付帯
回路と共に一つのゲートアレイとして構成されたことを
特徴とする請求項１に記載のΣΔＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05518699A JP3551813B2 (ja) | 1999-03-03 | 1999-03-03 | Σδａｄ変換器及びこれを用いた流量流速測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05518699A JP3551813B2 (ja) | 1999-03-03 | 1999-03-03 | Σδａｄ変換器及びこれを用いた流量流速測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000252829A true JP2000252829A (ja) | 2000-09-14 |
| JP3551813B2 JP3551813B2 (ja) | 2004-08-11 |
Family
ID=12991691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05518699A Expired - Fee Related JP3551813B2 (ja) | 1999-03-03 | 1999-03-03 | Σδａｄ変換器及びこれを用いた流量流速測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3551813B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007523727A (ja) * | 2004-02-25 | 2007-08-23 | ネルコアー ピューリタン ベネット インコーポレイテッド | シグマ−デルタ変調を用いたマルチビットａｄｃ |
| JP2008035038A (ja) * | 2006-07-27 | 2008-02-14 | Yamatake Corp | Δς型ｄ／ａ変換器 |
| JP2008085473A (ja) * | 2006-09-26 | 2008-04-10 | Yokogawa Electric Corp | Σδａｄ変換回路 |
-
1999
- 1999-03-03 JP JP05518699A patent/JP3551813B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007523727A (ja) * | 2004-02-25 | 2007-08-23 | ネルコアー ピューリタン ベネット インコーポレイテッド | シグマ−デルタ変調を用いたマルチビットａｄｃ |
| JP2008035038A (ja) * | 2006-07-27 | 2008-02-14 | Yamatake Corp | Δς型ｄ／ａ変換器 |
| JP2008085473A (ja) * | 2006-09-26 | 2008-04-10 | Yokogawa Electric Corp | Σδａｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3551813B2 (ja) | 2004-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0989678A2 (en) | Sigma-delta analog-to-digital converter | |
| CN107290564B (zh) | 一种基于相位差的超声波流速测量方法 | |
| CN101577549B (zh) | 多输出时间数字转换器 | |
| US20120307866A1 (en) | Temperature sensing system for supporting single-point calibration | |
| US6696843B1 (en) | Device and method for ultrasonic measurement of a fluid flow rate comprising a sigma-delta band pass analog-to-digital converter | |
| JP3551813B2 (ja) | Σδａｄ変換器及びこれを用いた流量流速測定装置 | |
| JP3473012B2 (ja) | Σδａｄ変換器 | |
| US6950375B2 (en) | Multi-phase clock time stamping | |
| CN112042127A (zh) | 用于跨多个空间上分开的级来执行模数转换的系统和方法 | |
| JP3593691B2 (ja) | Σδａｄ変換器 | |
| JPH04134269A (ja) | グリッチ検出装置 | |
| CN106656114B (zh) | 一种连续窄脉冲的脉宽测量方法及系统 | |
| US7782241B2 (en) | Signal processing method and device, and analog/digital converting device | |
| JP3552027B2 (ja) | Σδａｄ変換器及びこれを用いた流量流速測定装置 | |
| JP2000244323A (ja) | Σδａｄ変換器 | |
| CN218099369U (zh) | 相位检测系统和功率检测系统 | |
| CN112444679B (zh) | 一种微电容检测方法及装置 | |
| JPH08122465A (ja) | 時間測定装置 | |
| CN111999559A (zh) | 一种基于双adc的数字化线性相位比对方法 | |
| JPS642905B2 (ja) | ||
| CN111835355B (zh) | 一种基于tdc的高重复速率的时间间隔数字转换器 | |
| US10778162B1 (en) | Sensing analog signal through digital I/O pins | |
| TW202024649A (zh) | 信號週期測量電路與方法 | |
| JP2006177806A (ja) | 回転検出装置 | |
| US7196651B2 (en) | Analog-to-digital converter (ADC) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040323 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040419 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |