JP2000100963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000100963A JP2000100963A JP10264643A JP26464398A JP2000100963A JP 2000100963 A JP2000100963 A JP 2000100963A JP 10264643 A JP10264643 A JP 10264643A JP 26464398 A JP26464398 A JP 26464398A JP 2000100963 A JP2000100963 A JP 2000100963A
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- oxide film
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- gate
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Abstract
(57)【要約】
【課題】 マイクロコントローラー回路とフラッシュメ
モリー回路を同時に搭載する半導体装置において、著し
い工程増加なしに、それぞれの回路のトランジスタゲー
ト電極表面に、それぞれ最適な膜厚の熱酸化膜を成長さ
せる。 【解決手段】 まず、フラッシュメモリー形成領域に、
浮遊ゲート電極用ポリシリコン膜４、容量絶縁膜５を形
成する。次にマイクロコントローラー形成領域にそのゲ
ート電極となるポリシリコン膜７を形成し、マイクロコ
ントローラー用ゲート電極８のみを形成する。次に全面
にＣＶＤ法で酸化膜を堆積し、エッチバックによってゲ
ート電極８の側壁にサイドウォール９を形成する。そし
てフラッシュメモリーのゲート電極１１を形成した後、
ゲート電極の保護と特性安定化のための酸化膜１２を熱
酸化形成する。こうすればゲート電極８と１１の側壁に
異なる最適膜厚の酸化膜が形成できる。
モリー回路を同時に搭載する半導体装置において、著し
い工程増加なしに、それぞれの回路のトランジスタゲー
ト電極表面に、それぞれ最適な膜厚の熱酸化膜を成長さ
せる。 【解決手段】 まず、フラッシュメモリー形成領域に、
浮遊ゲート電極用ポリシリコン膜４、容量絶縁膜５を形
成する。次にマイクロコントローラー形成領域にそのゲ
ート電極となるポリシリコン膜７を形成し、マイクロコ
ントローラー用ゲート電極８のみを形成する。次に全面
にＣＶＤ法で酸化膜を堆積し、エッチバックによってゲ
ート電極８の側壁にサイドウォール９を形成する。そし
てフラッシュメモリーのゲート電極１１を形成した後、
ゲート電極の保護と特性安定化のための酸化膜１２を熱
酸化形成する。こうすればゲート電極８と１１の側壁に
異なる最適膜厚の酸化膜が形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は異なる機能を有し、
構造の異なる素子で構成された異種半導体用回路を同時
に搭載した半導体装置の製造方法に関するものである。
構造の異なる素子で構成された異種半導体用回路を同時
に搭載した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、一つの半導体基板上にマイクロコ
ントローラーやメモリーなどの異なる機能を有する半導
体用回路を同時に搭載し、付加価値を高めた半導体集積
回路の需要が高まってきている。特にマイクロコントロ
ーラーとフラッシュメモリーを組み合わせた半導体集積
回路では、マイクロコントローラーの高機能化とフラッ
シュメモリーの高信頼性化が求められている。
ントローラーやメモリーなどの異なる機能を有する半導
体用回路を同時に搭載し、付加価値を高めた半導体集積
回路の需要が高まってきている。特にマイクロコントロ
ーラーとフラッシュメモリーを組み合わせた半導体集積
回路では、マイクロコントローラーの高機能化とフラッ
シュメモリーの高信頼性化が求められている。
【０００３】以上のようなマイクロコントローラーとフ
ラッシュメモリーとを搭載した半導体集積回路装置の従
来技術による製造方法を説明する。図２はマイクロコン
トローラーとＮＯＲ型・スタック形式のフラッシュメモ
リーを搭載した半導体装置の製造方法を示す工程断面図
である。
ラッシュメモリーとを搭載した半導体集積回路装置の従
来技術による製造方法を説明する。図２はマイクロコン
トローラーとＮＯＲ型・スタック形式のフラッシュメモ
リーを搭載した半導体装置の製造方法を示す工程断面図
である。
【０００４】まず、図２（１）に示すように半導体基板
１に素子分離用のフィールド酸化膜２を形成し、フラッ
シュメモリー部のゲート酸化膜３を介して浮遊ゲート電
極となる一層目のポリシリコン膜４を形成する。その
後、ポリシリコン膜４上にフラッシュメモリーの容量絶
縁膜５を形成する。
１に素子分離用のフィールド酸化膜２を形成し、フラッ
シュメモリー部のゲート酸化膜３を介して浮遊ゲート電
極となる一層目のポリシリコン膜４を形成する。その
後、ポリシリコン膜４上にフラッシュメモリーの容量絶
縁膜５を形成する。
【０００５】次に図２（２）に示すように半導体基板１
のマイクロコントローラー部にゲート酸化膜６を形成
し、二層目のポリシリコン膜７を形成する。次に図２
（３）に示すようにマイクロコントローラーのゲート電
極８を形成した後、図２（４）に示すようにフラッシュ
メモリーのゲート電極１１を形成する。
のマイクロコントローラー部にゲート酸化膜６を形成
し、二層目のポリシリコン膜７を形成する。次に図２
（３）に示すようにマイクロコントローラーのゲート電
極８を形成した後、図２（４）に示すようにフラッシュ
メモリーのゲート電極１１を形成する。
【０００６】次に図２（５）に示すように、熱酸化によ
り両ゲート電極表面の保護および特性安定化を目的とし
て薄いポリシリコン酸化膜１２を成長させ、そしてイオ
ン注入などにより、マイクロコントローラー部とフラッ
シュメモリー部それぞれのソース・ドレイン拡散層１
３、１４を形成する。
り両ゲート電極表面の保護および特性安定化を目的とし
て薄いポリシリコン酸化膜１２を成長させ、そしてイオ
ン注入などにより、マイクロコントローラー部とフラッ
シュメモリー部それぞれのソース・ドレイン拡散層１
３、１４を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら従来の製
造工程においては、図２（５）で示したようにマイクロ
コントローラー部とフラッシュメモリー部で、ゲート電
極表面の熱酸化によるポリシリコン酸化膜１２を同じ膜
厚に形成してしまう。これにより、それぞれの部分の素
子特性に問題が生じていた。
造工程においては、図２（５）で示したようにマイクロ
コントローラー部とフラッシュメモリー部で、ゲート電
極表面の熱酸化によるポリシリコン酸化膜１２を同じ膜
厚に形成してしまう。これにより、それぞれの部分の素
子特性に問題が生じていた。
【０００８】マイクロコントローラーの回路を構成する
ＭＯＳトランジスタは、高速性、高駆動性などを達成す
るために、ゲート長はより短くし、熱酸化で形成される
ポリシリコン酸化膜１２は薄くすることが望ましい。な
ぜならば図２（５）のゲート酸化膜６の膜厚がゲート電
極８の端部において、ポリシリコン酸化膜１２を形成す
るための熱酸化により厚くなるなど不都合なことが起こ
るからである。一方、フラッシュメモリーのメモリーセ
ルを構成するトランジスタは、多数回にわたるデータの
読み出し、書き込みが行える高い信頼性を確保するため
にゲート長を充分に確保し、かつポリシリコン酸化膜１
２は厚い方が望ましい。したがって従来の方法ではそれ
ぞれの部分のトランジスタの特性が最適になるようにポ
リシリコン酸化膜１２の膜厚を分けて形成することが出
来なかった。
ＭＯＳトランジスタは、高速性、高駆動性などを達成す
るために、ゲート長はより短くし、熱酸化で形成される
ポリシリコン酸化膜１２は薄くすることが望ましい。な
ぜならば図２（５）のゲート酸化膜６の膜厚がゲート電
極８の端部において、ポリシリコン酸化膜１２を形成す
るための熱酸化により厚くなるなど不都合なことが起こ
るからである。一方、フラッシュメモリーのメモリーセ
ルを構成するトランジスタは、多数回にわたるデータの
読み出し、書き込みが行える高い信頼性を確保するため
にゲート長を充分に確保し、かつポリシリコン酸化膜１
２は厚い方が望ましい。したがって従来の方法ではそれ
ぞれの部分のトランジスタの特性が最適になるようにポ
リシリコン酸化膜１２の膜厚を分けて形成することが出
来なかった。
【０００９】本発明は上記従来の問題点を解決するもの
で、著しい工程の増加無しにマイクロコントローラーと
フラッシュメモリーのトランジスタそれぞれに適する膜
厚のゲート表面酸化膜を形成できる半導体装置の製造方
法を提供することを目的とする。
で、著しい工程の増加無しにマイクロコントローラーと
フラッシュメモリーのトランジスタそれぞれに適する膜
厚のゲート表面酸化膜を形成できる半導体装置の製造方
法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体装置の製造方法は、マイクロコント
ローラーとフラッシュメモリーのトランジスタのような
２種類以上の異なるゲート長を有するトランジスタが形
成された半導体装置において、そのうちの一種のゲート
長のトランジスタのゲート電極側壁に予め化学気相成長
法による絶縁膜を形成し、その後、前記絶縁膜を形成し
たゲート電極と、側壁に絶縁膜を形成しないトランジス
タのゲート電極とを同時に酸化する工程を含むようにし
たものである。
めに本発明の半導体装置の製造方法は、マイクロコント
ローラーとフラッシュメモリーのトランジスタのような
２種類以上の異なるゲート長を有するトランジスタが形
成された半導体装置において、そのうちの一種のゲート
長のトランジスタのゲート電極側壁に予め化学気相成長
法による絶縁膜を形成し、その後、前記絶縁膜を形成し
たゲート電極と、側壁に絶縁膜を形成しないトランジス
タのゲート電極とを同時に酸化する工程を含むようにし
たものである。
【００１１】一つのゲート長のトランジスタのゲート電
極側壁に予め化学気相成長法による絶縁膜を形成し、そ
の後、絶縁膜を形成したゲート電極と、側壁に絶縁膜を
形成しないトランジスタのゲート電極とを同時に酸化す
るという構成によって、マイクロコントローラーとフラ
ッシュメモリーのような異なるトランジスタのそれぞれ
のゲート電極側壁に、最適な膜厚の酸化膜を形成するこ
とが可能となる。
極側壁に予め化学気相成長法による絶縁膜を形成し、そ
の後、絶縁膜を形成したゲート電極と、側壁に絶縁膜を
形成しないトランジスタのゲート電極とを同時に酸化す
るという構成によって、マイクロコントローラーとフラ
ッシュメモリーのような異なるトランジスタのそれぞれ
のゲート電極側壁に、最適な膜厚の酸化膜を形成するこ
とが可能となる。
【００１２】
【発明の実施の形態】図１は本発明の製造方法を説明す
る工程断面図である。ここに示された半導体装置は図２
と同じく、マイクロコントローラーとフラッシュメモリ
ーとを搭載した半導体集積回路装置の例である。
る工程断面図である。ここに示された半導体装置は図２
と同じく、マイクロコントローラーとフラッシュメモリ
ーとを搭載した半導体集積回路装置の例である。
【００１３】まず、図１（１）に示すように半導体基板
１に素子分離のフィールド酸化膜２を形成し、フラッシ
ュメモリーのゲート酸化膜３を形成し、フラッシュメモ
リーの浮遊ゲート電極となる一層目のポリシリコン膜４
を形成する。次にポリシリコン膜４上にフラッシュメモ
リーの容量絶縁膜５を形成し、マイクロコントローラー
回路を形成すべき領域の容量絶縁膜５、ポリシリコン膜
４、ゲート酸化膜３を除去する。
１に素子分離のフィールド酸化膜２を形成し、フラッシ
ュメモリーのゲート酸化膜３を形成し、フラッシュメモ
リーの浮遊ゲート電極となる一層目のポリシリコン膜４
を形成する。次にポリシリコン膜４上にフラッシュメモ
リーの容量絶縁膜５を形成し、マイクロコントローラー
回路を形成すべき領域の容量絶縁膜５、ポリシリコン膜
４、ゲート酸化膜３を除去する。
【００１４】次に図１（２）に示すようにマイクロコン
トローラー回路部のＭＯＳトランジスタ用ゲート酸化膜
６を成長させ、さらにマイクロコントローラー部のトラ
ンジスタゲート電極およびフラッシュメモリーの制御ゲ
ート電極となる二層目のポリシリコン膜７を形成する。
トローラー回路部のＭＯＳトランジスタ用ゲート酸化膜
６を成長させ、さらにマイクロコントローラー部のトラ
ンジスタゲート電極およびフラッシュメモリーの制御ゲ
ート電極となる二層目のポリシリコン膜７を形成する。
【００１５】次に図１（３）に示すようにマイクロコン
トローラー部のゲート電極８のみを形成し、フラッシュ
メモリー部の各膜は残す。こうして後、図１（４）に示
すようにテトラエチルオルソシリケート（ＴＥＯＳ）を
原料とする化学気相成長法でＴＥＯＳ酸化膜を例えば５
０ｎｍ程度の極薄い厚さに、均一に全面に形成後、いわ
ゆるエッチバック法によりエッチングし、特にマイクロ
コントローラー部のゲート電極８側壁にサイドウォール
９として残す。
トローラー部のゲート電極８のみを形成し、フラッシュ
メモリー部の各膜は残す。こうして後、図１（４）に示
すようにテトラエチルオルソシリケート（ＴＥＯＳ）を
原料とする化学気相成長法でＴＥＯＳ酸化膜を例えば５
０ｎｍ程度の極薄い厚さに、均一に全面に形成後、いわ
ゆるエッチバック法によりエッチングし、特にマイクロ
コントローラー部のゲート電極８側壁にサイドウォール
９として残す。
【００１６】次に図１（５）に示すように、マイクロコ
ントローラー部領域を覆い、かつフラッシュメモリーの
ゲート電極のレジスト１０パターンを形成し、図１
（６）に示すようにゲート電極１１を形成し、レジスト
１０を除去する。フラッシュメモリーのゲート電極を構
成する多層膜（ポリシリコン膜４、７および容量絶縁膜
５）には図１（４）のエッチバック工程でサイドウォー
ル９が形成されているが、その膜厚は極薄いので、ゲー
ト電極１１を形成する際のエッチング工程、特に容量絶
縁膜のエッチング工程でほとんど問題のない程度に除去
することが出来る。また、マイクロコントローラー部は
レジストパターンで保護されるようになっているのでゲ
ート電極８の形状に変化は生じない。
ントローラー部領域を覆い、かつフラッシュメモリーの
ゲート電極のレジスト１０パターンを形成し、図１
（６）に示すようにゲート電極１１を形成し、レジスト
１０を除去する。フラッシュメモリーのゲート電極を構
成する多層膜（ポリシリコン膜４、７および容量絶縁膜
５）には図１（４）のエッチバック工程でサイドウォー
ル９が形成されているが、その膜厚は極薄いので、ゲー
ト電極１１を形成する際のエッチング工程、特に容量絶
縁膜のエッチング工程でほとんど問題のない程度に除去
することが出来る。また、マイクロコントローラー部は
レジストパターンで保護されるようになっているのでゲ
ート電極８の形状に変化は生じない。
【００１７】次に図１（７）に示すように、熱酸化によ
り、ゲート電極８、１１の保護と特性安定化のためにポ
リシリコン酸化膜１２を形成し、イオン注入などにより
マイクロコントローラー部とフラッシュメモリー部のソ
ース・ドレイン拡散層１３、１４を形成する。
り、ゲート電極８、１１の保護と特性安定化のためにポ
リシリコン酸化膜１２を形成し、イオン注入などにより
マイクロコントローラー部とフラッシュメモリー部のソ
ース・ドレイン拡散層１３、１４を形成する。
【００１８】ここでポリシリコン酸化膜１２を成長させ
る際、ゲート電極８の側壁には既にＣＶＤ法で形成され
たサイドウォール９が存在するので、酸化処理時にゲー
ト電極８のポリシリコン表面への酸素供給が抑制され、
熱酸化膜は僅かしか成長しない。これに対してゲート電
極１１の側壁にはサイドウォールがないのでより厚い酸
化膜が形成される。したがってマイクロコントローラー
部のＭＯＳトランジスタとフラッシュメモリー部のメモ
リートランジスタそれぞれに最適な膜厚の熱酸化膜を１
回の酸化工程で形成することができるものである。
る際、ゲート電極８の側壁には既にＣＶＤ法で形成され
たサイドウォール９が存在するので、酸化処理時にゲー
ト電極８のポリシリコン表面への酸素供給が抑制され、
熱酸化膜は僅かしか成長しない。これに対してゲート電
極１１の側壁にはサイドウォールがないのでより厚い酸
化膜が形成される。したがってマイクロコントローラー
部のＭＯＳトランジスタとフラッシュメモリー部のメモ
リートランジスタそれぞれに最適な膜厚の熱酸化膜を１
回の酸化工程で形成することができるものである。
【００１９】マイクロコントローラー部とフラッシュメ
モリー部の熱酸化膜の膜厚を最適な値に調整するために
は、サイドウォール用のＴＥＯＳ酸化膜の膜厚を調整す
ればよい。
モリー部の熱酸化膜の膜厚を最適な値に調整するために
は、サイドウォール用のＴＥＯＳ酸化膜の膜厚を調整す
ればよい。
【００２０】
【発明の効果】以上述べたように本発明は、マイクロコ
ントローラーのＭＯＳトランジスタゲート電極のみに予
め化学気相成長法による酸化膜のサイドウォールを形成
するため、酸化によるゲート電極の保護と特性安定化の
ためのポリシリコン酸化膜を形成する際に、マイクロコ
ントローラーとフラッシュメモリーのトランジスタゲー
ト電極それぞれに最適なポリシリコン酸化膜を形成でき
るので、望ましい素子特性が実現される。
ントローラーのＭＯＳトランジスタゲート電極のみに予
め化学気相成長法による酸化膜のサイドウォールを形成
するため、酸化によるゲート電極の保護と特性安定化の
ためのポリシリコン酸化膜を形成する際に、マイクロコ
ントローラーとフラッシュメモリーのトランジスタゲー
ト電極それぞれに最適なポリシリコン酸化膜を形成でき
るので、望ましい素子特性が実現される。
【図１】本発明の半導体装置の製造方法を示す工程断面
図
図
【図２】従来の半導体装置の製造方法を示す工程断面図
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコン膜 ５ 容量絶縁膜 ６ ゲート酸化膜 ７ ポリシリコン膜 ８ ゲート電極 ９ サイドウォール １０ レジスト １１ ゲート電極 １２ ポリシリコン酸化膜 １３ ソース・ドレイン拡散層 １４ ソース・ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792
Claims (1)
- 【請求項１】 半導体基板上に２種類以上の異なるゲー
ト長を有するトランジスタが形成された半導体装置にお
いて、少なくとも１種類のゲート長のトランジスタのゲ
ート電極側壁に化学気相成長法による絶縁膜を形成する
工程と、前記絶縁膜を形成したゲート電極と前記絶縁膜
を形成しないトランジスタのゲート電極とを同時に酸化
する工程を含むことを特徴とする、半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264643A JP2000100963A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264643A JP2000100963A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100963A true JP2000100963A (ja) | 2000-04-07 |
Family
ID=17406212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10264643A Pending JP2000100963A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020093223A (ko) * | 2001-06-07 | 2002-12-16 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
-
1998
- 1998-09-18 JP JP10264643A patent/JP2000100963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020093223A (ko) * | 2001-06-07 | 2002-12-16 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| JP2003309182A (ja) * | 2002-04-17 | 2003-10-31 | Hitachi Ltd | 半導体装置の製造方法及び半導体装置 |
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