JP2000090594A - エラー検出回路及びエラー検出方法 - Google Patents

エラー検出回路及びエラー検出方法

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JP2000090594A
JP2000090594A JP10256924A JP25692498A JP2000090594A JP 2000090594 A JP2000090594 A JP 2000090594A JP 10256924 A JP10256924 A JP 10256924A JP 25692498 A JP25692498 A JP 25692498A JP 2000090594 A JP2000090594 A JP 2000090594A
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Shinobu Furuhashi
忍 古橋
Nobuhiro Sato
信宏 佐藤
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Toshiba Corp
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Abstract

(57)【要約】 【課題】エラー検出によりエラーを含むと判断した時の
みエラー訂正処理が実行されるアルゴリズムを採用した
ＣＤ−ＲＯＭデコーダに対して、エラー検出能力がより
高められるエラー検出回路及びエラー検出方法を提供す
ること。 【解決手段】 デコーダ２０内のエラー検出回路２０１
は、ディスクのプレーヤ側からデコードシステム内に送
られてくるエラー訂正のためのＥＣＣパリティを含んだ
データを入力し、このデータの入力順にＥＣＣを用いた
Ｐ訂正及びＱ訂正のシンドローム計算を行うＥＣＣエラ
ー検出部２１を含んでいる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、光ディスク再生時
のエラー訂正に係るエラー検出回路に関する。
【０００２】
【従来の技術】光ディスク再生装置は、ＣＤ−ＲＯＭ
等、高速回転での再生に伴い、再生速度の向上、データ
の高レート転送が要求されている。一般に、ディスクの
データは、プレーヤ側でのエラー訂正系の機構を経てデ
コードシステム側に転送される。ディスクのデータはセ
クタと呼ばれるデータのブロックに分かれてデコードシ
ステム内に送られてくる。
【０００３】このデコードシステムに送られてくるセク
タ毎のデータには、例えば、ブロック先頭を表わす同期
信号のＳＹＮＣ、位置やモードフォームの情報を有する
ＨＥＡＤＥＲ、ＳＵＢＨＥＡＤＥＲ、ユーザの情報を有
するＵＳＥＲＤＡＴＡ、エラー検出コードＥＤＣ、エラ
ー訂正用の符号であるＥＣＣパリティ等が含まれてい
る。なお、これらのデータの内容は、フォーマットモー
ドによって異なる（上記フォーマットモードは、ＭＯＤ
Ｅ２ＦＯＲＭ１というＣＤ−ＲＯＭフォーマットモード
における１セクタのデータ内容である）。
【０００４】デコードシステム内のデコーダ（例えばＣ
Ｄ−ＲＯＭデコーダ）は、バッファＲＡＭに対して、そ
のデータ書き込み、ホストコンピュータへの転送、及び
エラー訂正（これに先立つエラー検出）等のアクセス
を、ディスクの再生速度に逆比例した時間内に終了させ
ることが重要である。
【０００５】デコードシステム内に送られてくるセクタ
毎のデータに関し、デコーダでは定められたアルゴリズ
ムに基づきエラー訂正処理がなされる。この定められた
アルゴリズムは２種類あり、次のどちらかが採用されて
いる。
【０００６】第１のアルゴリズムは、エラーの有無に関
係なく必ず一通りエラー訂正処理が実行されるというも
のである。第２のアルゴリズムは、エラー検出によりエ
ラーを含むと判断した時のみエラー訂正処理が実行され
るというものである。
【０００７】第１のアルゴリズムを採用した場合、ディ
スクの再生速度の向上に伴い、バッファＲＡＭに対する
アクセス能力を非常に高くする必要がある。各セクタ毎
に必ず行われるエラー訂正のための一連のアクセス動作
を、次のセクタのデータが転送される前に完了させたい
からである。
【０００８】これに対し、第２のアルゴリズムは、デコ
ードシステム内に送られてくるセクタ毎のデータに予め
含まれているＥＤＣ（エラー検出コード）及びＩＰＦフ
ラグ（例えばＣ２訂正のためのフラグ、Ｃ２訂正不能フ
ラグまたは補正フラグ等）を利用し、エラー訂正処理の
必要性を判断する。これにより、エラー訂正処理の必要
が無ければ、エラー訂正処理を実行せずにホストコンピ
ュータへのデータ転送を行うことができる。
【０００９】上記ＥＤＣは、ディスク上のデータとして
含まれている。また、ＩＰＦフラグは、プレーヤ側での
データ処理においてエラー訂正系を経て付加される。よ
って、ＥＤＣやＩＰＦフラグの利用は、デコードシステ
ム内のバッファＲＡＭアクセスを必要としないエラー検
出手段といえる。このようなエラー検出手段では、バッ
ファＲＡＭの性能向上、すなわちＥＣＣの処理速度の向
上に苦慮する必要はない。
【００１０】このような第２のアルゴリズムを採用した
デコードシステムによれば、少なくとも一部のデータ転
送は、エラー訂正処理を実行する時間を省くことが期待
できる。このため、ホストコンピュータへのデータ転送
を早く実行することができる。これにより、高速なアク
セスタイムを有するデコードシステムが構築される。
【００１１】
【発明が解決しようとする課題】ディスクのプレーヤ側
からデコードシステム内に送られてくるセクタ毎のデー
タに関し、デコーダでは、エラーの有無に関係なく全デ
ータに対しエラー訂正処理が実行される第１のアルゴリ
ズム、エラー検出によりエラーを含むと判断した時のみ
エラー訂正処理が実行される第２のアルゴリズムいずれ
かが採用されている。
【００１２】ディスクの再生速度が上がれば、ＥＣＣの
処理速度の向上に苦慮する第１のアルゴリズムよりも、
ＥＤＣ及びＩＰＦフラグを用いてエラー訂正処理をする
か否かを判断する第２のアルゴリズムを採用する方が有
利である。第２のアルゴリズムを採用する方がデータの
転送速度は上げられるし、バッファＲＡＭの回路規模は
変更不要であるし、コスト的にも安価で済むからであ
る。
【００１３】しかしながら、ＥＤＣは、セクタ毎のデー
タのエラー訂正のために付加されたＥＣＣパリティ（エ
ラー訂正符号）をも含めたデータの正誤については関知
するところではない。このＥＣＣパリティ自体はＥＤＣ
によるエラー検出の対象ではないからである。
【００１４】また、ＩＰＦフラグは、プレーヤ側が独自
のアルゴリズムを用いることによって付加される情報で
あるため、信頼性という意味において絶対ということは
言えない。
【００１５】従って、ディスクの再生速度の向上に伴
い、ＥＤＣやＩＰＦフラグのみから、エラー訂正をしな
い判断が下されることは、ディスクの再生において高信
頼性を得るには必ずしも十分とはいえない。
【００１６】この発明は、上記事情を考慮し、その課題
は、ディスクのプレーヤ側からデコードシステム内に送
られてくるセクタ毎のデータに関し、エラー検出により
エラーを含むと判断した時のみエラー訂正処理が実行さ
れるアルゴリズムを採用したデコーダに対して、エラー
検出能力がより高められるエラー検出回路及びエラー検
出方法を提供することにある。
【００１７】
【課題を解決するための手段】この発明のエラー検出回
路は、ディスクのプレーヤ側からデコードシステム内に
送られてくるエラー訂正のためのＥＣＣパリティを含ん
だデータを入力する入力部と、前記データのＥＣＣを利
用したＰ訂正またはＱ訂正もしくは両方のシンドローム
計算を行うＥＣＣエラー検出部とを具備したことを特徴
とする。
【００１８】この発明のエラー検出方法は、ディスクの
プレーヤ側からデコーダ側に送られてくる少なくともエ
ラー訂正のためのＥＣＣパリティが付加された所定のデ
ータを入力し、前記デコーダ側におけるエラー訂正処理
をする前に、前記データの入力順にＥＣＣを利用した積
和演算をすることにより、前記エラー訂正処理をするか
否かを決める信号を得ることを特徴とする。
【００１９】この発明のエラー検出回路またはエラー検
出方法によれば、エラー訂正のために付加されたＥＣＣ
パリティを用いてデコードシステム内に入力された順番
で積和演算することで、エラー検出の精度が上がる。
【００２０】
【発明の実施の形態】図１は、この発明の第一の実施形
態に係るエラー検出回路を含むディスクの読み出しデー
タをデコードするデコードシステム側及びその前段であ
るプレーヤ側の主な回路ブロック図を示している。
【００２１】モータ１０は、ディスク１１の回転を制御
する。ピックアップ１２は、ディスク１１上にレーザー
光を照射しその反射光を受光する。受光に対応した再生
信号はＲＦアンプ１３で波形等価され、ＲＦ信号として
生成される。その後、ＲＦ信号は、ピックアップ系のサ
ーボ回路１５の制御や信号処理回路１４の制御に用いら
れる。
【００２２】信号処理回路１４には、データスライサ、
ＰＬＬ（Phased Locked Loop）及び同期信号分離回路や
エラー訂正系の処理回路等が含まれる。すなわち、プレ
ーヤ側でのエラー訂正処理を経たデータ信号は、デコー
ドシステム側、つまりデコーダ２０に供給される。
【００２３】デコーダ２０のブロックにはエラー検出回
路２０１及びエラー訂正回路２０２が含まれている。シ
ステムコントローラ（マイコン）２６は、前記サーボ回
路１５や信号処理回路１４の制御を行うと共に、このデ
コーダ２０を制御する。すなわち、エラー検出回路２０
１からの検出結果からデコーダ２０におけるデータ信号
のさらなる訂正の必要性を判断し、エラー訂正回路２０
２を制御する。
【００２４】デコーダ２０におけるデータは、バッファ
ＲＡＭ２５にバッファリングされ（蓄積され）、ディス
クドライブ機構の外側のホストコンピュータ２７へ高速
に転送される。また、ディジタルオーディオ信号が記録
されているディスクを再生している時は、オーディオ用
のＤ／Ａ変換器（ＤＡＣ）2 ８へデータが送られてオー
ディオ信号が再生される。
【００２５】この発明では、エラー検出回路２０１によ
り、デコーダ２０に送られてくるデータにエラーが含ま
れていると判断した時のみエラー訂正処理が実行される
アルゴリズムを採用している。
【００２６】この発明に係るエラー検出回路２０１は、
ＥＣＣエラー検出を含むエラー検出回路である。すなわ
ち、従来ではエラー検出の対象でなかったＥＣＣ（Ｐパ
リティ及びＱパリティのエラー訂正符号）自体の正誤に
ついて注目したものである。
【００２７】より具体的に、この発明に係るエラー検出
回路２０１は、ディスクのプレーヤ側からデコードシス
テム内に送られてくるエラー訂正のためのＥＣＣパリテ
ィを含んだデータを入力する入力部Ｄｉｎと、データの
入力順にＥＣＣを用いたＰ訂正及びＱ訂正のシンドロー
ム計算を行うＥＣＣエラー検出部２１とを有する。
【００２８】この発明では、エラー訂正回路２０２での
エラー訂正前に、ＥＣＣエラー検出部２１により、ＥＣ
Ｃを利用したエラー検出を可能とする。これにより、エ
ラー検出能力が格段に高められるエラー検出回路２０１
が実現可能である。以下、ＥＣＣエラー検出の技法及び
エラー検出回路２０１の構成について説明する。
【００２９】ＣＤ- ＲＯＭのエラー訂正のアルゴリズム
では、１セクタのデータ２３５２バイトから同期パター
ン１２バイトを除いた２３４０バイト（ｅ0 〜ｅ2339）
を、偶数番目の入力データの配列（ｅ0 ，ｅ2 , ｅ4 ,
…〜ｅ2338）と、奇数番目の入力データの配列（ｅ1 ，
ｅ3 , ｅ5 , …〜ｅ2339）の各１１７０バイトの２面に
分け、同時にエラー訂正処理が実行される。エラー訂正
のシンドローム計算は２面とも同様に行われる。
【００３０】この発明のエラー検出は、エラー訂正処理
を行う前において、入力データ順にＥＣＣを用いたＰ訂
正及びＱ訂正のシンドローム計算を行うものである。従
って、実際の処理では上記エラー訂正のアルゴリズムの
ように２面に分けることは行わず、入力される２３４０
バイトは順に処理が進められる。
【００３１】しかし、以降の説明の便宜上、１１７０の
データ配列として取り扱う。これは隣り合う偶数番目の
入力データと奇数番目の入力データ（例えばｅ0 とｅ
1 ）が、２面に分けた際に同じ位置にあるため、同じ一
つの意味を持つデータ構成（例えばｄ0 ）になることか
らである。よって以降、隣り合う２つのデータを一つに
まとめた１１７０のデータ配列として説明していく。
【００３２】図２は、１１７０個のデータ構成を持つデ
ータ配列の概念図である。図２中、１つのデータを示す
４桁の数字は、単に入力順の番号を示しているのみであ
る。ヘッダー、ユーザーデータ及び未使用データ領域
（digital ０）は、Ｎｐ（＝４２）×Ｍ（＝０〜２３）
のデータ配列で構成される。
【００３３】このようなデータ配列に対して、Ｐ系列と
Ｑ系列の２つの方向にそれぞれＧＦ（２8 ）で定義され
る（ＧＦは、ガロアフィールド（ガロア体））リードソ
ロモン符号の誤り訂正のための符号（データともいう）
が置かれる（Ｐパリティ、Ｑパリティ）。図２では便宜
上、Ｐパリティ、Ｑパリティとも下方に並べた。
【００３４】このＰパリティ、Ｑパリティを用いてシン
ドローム計算することにより、各データ系列の１バイト
のエラー訂正あるいは２バイトのエラーの検出が可能で
ある。この発明では、シンドローム計算を工夫してエラ
ー検出に利用するのである。図２中において、データ配
列に対するＰ系列とＱ系列の２つのシンドローム計算の
方向を示している。
【００３５】図３は、上記のうちＱ訂正に関するシンド
ローム計算を分かりやすく示したデータ配列の構成を示
す概念図である。ヘッダー、ユーザーデータ、未使用デ
ータ領域（digital ０）及びＰパリティは、Ｎｑ（＝０
〜２５）×Ｍ（＝４２）のデータ配列で構成される。Ｑ
パリティの配列は、図３中Ｑ0 パリティ、Ｑ1 パリティ
として、データ配列Ｍ（＝４２）の隣に並べた構成とな
っている。
【００３６】図３によれば、Ｑ訂正のシンドローム計算
方向は、図のようにＭ方向（横方向矢印）に定められ
る。Ｑ訂正のシンドローム計算は、Ｐパリティの配列部
にも及ぶ。各Ｐ，Ｑ訂正のシンドロームは以下の式で示
される。なお、ｕは、所定数の入力データの配列体、α
はガロア体の根である。
【００３７】
【数１】
【００３８】各列のエラーが無いときに、このシンドロ
ームの演算結果が０（ゼロ）になる。この特徴を利用し
て、各Ｑ，Ｐの全列（Ｑ：２６列、Ｐ：４３列）のＳ
0 、Ｓ1 の総和がすべて０になったときに、このセクタ
にはエラーデータが含まれていないことを判断すること
が可能である。各Ｐ系列，Ｑ系列の全列の和は、次の計
算式で計算できる。なお、ｄは、入力データを示す。
【００３９】
【数２】
【００４０】まず、この発明のエラー検出に係る、Ｐ訂
正に関するシンドローム計算について説明する。Ｐ訂正
Ｓ0 シンドロームの全列の和は、データの加算のみであ
る。従って、入力データを順に全て加算することで求め
られる（（５）式参照）。
【００４１】一方、Ｐ訂正のＳ1 シンドロームは、図２
に示した縦のＰ系列に対し、（２）式を計算したもので
ある。Ｎｐの０から４２列までのＳ1 を全てたせば、全
列の和が求まる。
【００４２】ここで、入力データ順に上記Ｓ1 の計算が
できれば、回路規模を小さくすることができるので、以
下の手順でＳ1 の全列の和を計算する。ＧＦ（２8 ）で
表わしたガロア体は、ｘ（ｙ+ ｚ）= ｘｙ+ ｘｚを満た
すことにより、次式で表わせる。
【００４３】
【数３】
【００４４】上記（９）式を利用して入力データ順に積
和演算することができる。図１における１番上の列（０
列目）の加算結果の（ｄ0 ＋ｄ1 ＋…＋ｄ40＋ｄ41＋ｄ
42）をＡ0 とし、このＡ0 に対しα倍する。 αＡ0 次に２番目の列の加算結果（ｄ43＋ｄ44＋…＋ｄ83＋ｄ
84＋ｄ85）をＡ1 とし、前の計算結果に加算する。 αＡ0 ＋Ａ1 この結果を再びα倍する。 α（αＡ0 ＋Ａ1 ）＝α2 Ａ0 ＋αＡ1 同様に計算していくと、 α25Ａ0 ＋α24Ａ1 ＋…＋α2 Ａ23＋αＡ24＋Ａ25 となり、（６）式の計算が求められ、Ｐ訂正Ｓ1 の全列
の和となる。
【００４５】図４は、この発明のエラー検出回路に係
る、上述したＰ訂正のデータ系列に関するデータ入力順
のＳ1 シンドローム計算の概念図である。上述の計算が
（６）式に相当することを示している。
【００４６】図５は、この発明のエラー検出回路に係
る、データ入力順に計算が行えるＰ訂正シンドローム計
算回路を示す回路図であり、前記図１のＥＣＣエラー検
出部２１に含まれる一部の回路例である。
【００４７】図５は、Ｐ訂正Ｓ0 シンドローム計算を
し、計算結果出力ＰＳ0 ａｌｌを得るＰ訂正Ｓ0 シンド
ローム計算回路部１０１と、Ｐ訂正Ｓ1 シンドローム計
算をし、計算結果出力ＰＳ1 ａｌｌを得るＰ訂正Ｓ1 シ
ンドローム計算回路部１０２を含んでいる。
【００４８】Ｐ訂正Ｓ0 シンドローム計算は、入力デー
タを順に全て加算することで求められる（（５）式参
照）。従って、Ｐ訂正Ｓ0 シンドローム計算の回路部１
０１は、入力データをエクスクルーシブＯＲ（排他的論
理和）加算器３０とシフトレジスタ（ＳＲ）４０に繰り
返し通して順次加算する構成が提供される。これによ
り、データｄ1117まで加算された時点で、計算結果出力
ＰＳ0 ａｌｌを得る。
【００４９】また、Ｐ訂正Ｓ1 シンドローム計算は、上
記図４に示した概念図のとおり、各列の加算結果毎にα
倍していく。従って、Ｐ訂正Ｓ1 シンドローム計算の回
路部１０２は、入力データをエクスクルーシブＯＲ（排
他的論理和）加算器３１とシフトレジスタ（ＳＲ）４１
に繰り返し通して順次加算する構成と、各４３個のデー
タ列内の加算が終わる４３進毎にセレクタ６１が乗算器
５１を通る経路を選択する構成が提供される。
【００５０】上記構成により、４３進毎に加算列がα倍
される動作を伴い、加算器３１によりデータｄ1117まで
加算された時点で、Ｐ訂正Ｓ1 シンドローム計算結果出
力ＰＳ1 ａｌｌを得る（つまり、最終のデータ列ｄ1075
〜ｄ1117に関してはα倍されない）。
【００５１】なお、入力クロックは、例えば図１中のシ
ステムコントローラ２６から与えられ、各シフトレジス
タ４０，４１及び４３進カウンタ６２の制御用のクロッ
クとなる。４３進カウンタ６２は、セレクタ６１を制御
する。すなわち、セレクタ６１は、各列の入力加算が終
わる４３進毎に、加算データがα倍される“１”側が選
択され、それ以外は“０”側が選択される。
【００５２】次に、この発明のエラー検出に係る、Ｑ訂
正に関するシンドローム計算について説明する。Ｑ訂正
Ｓ0 シンドロームの全列の和は、データの加算のみであ
る。従って、入力データを順に全て加算することで求め
られる。
【００５３】一方、Ｑ訂正Ｓ1 シンドロームは、図２に
示した斜めのデータ系列に対し、（８）式を計算するこ
とにより求められる。ここでも、入力データ順に計算す
るために以下の手順で計算する。
【００５４】図６（ａ），（ｂ）は、いずれもＱ訂正の
データ系列を示す概念図である。図６（ａ）は、前記図
２と同様にＱ訂正の計算概念を分かりやすくしたデータ
系列を表わしており、図６（ｂ）は、前記図２と同様の
データ系列を表わしている（ただし、Ｑパリティの符号
（Ｑ0 パリティ、Ｑ1 パリティ）の配列は図２と同様に
横方向に並べてある）。ｄは、入力データを表わし、小
さい添え字は入力順番号を示している。
【００５５】上記データ系列は、１列目が全てα44、２
列目がα43、３列目がα42、…最後の列がα0 となる
ことに注目する。最初のデータｄ0 に対してα倍する。
αｄ0次に２番目のデータをαｄ0 に加算し、再びα倍
する。 α（αｄ0 ＋ｄ1 ）＝α2 ｄ0 ＋αｄ1 同様にしてＰパリティまで計算すると、次式となる。 α42ｄ0 ＋α41ｄ1 ＋α40ｄ2 ＋…＋α2 ｄ40＋αｄ41
＋ｄ42 このようにして、全列（２６列）を計算し、全て加算す
る。しかし、この方法では順次入ってくるデータに対
し、１列加算毎にデータを保存（ラッチ）する必要が生
じてしまう。そこで、次のように工夫する。
【００５６】図７は、この発明のエラー検出回路に係
る、Ｑ訂正のデータ系列に関するデータ入力順のＳ1 シ
ンドローム計算の概念図である。ただし、ここでは説明
の便宜上、Ｑパリティの配列の部分は示されていない。
Ｑ系列の１列目の積和演算結果をβ0 、２列目の積和演
算結果をβ1 とすると、次式のように表わせる。
【００５７】
【数４】
【００５８】１列の積和演算終了ごとにα-42 を掛け
ることにより、α42でくくれるので、入力データに対
し、ラッチすること無く積和演算することができる。こ
のようにして、入力データｄ0 からｄ1117までの積和演
算の結果をＸとし、Ｑ0 パリティの加算結果をＹ、Ｑ1
パリティの加算結果をＺとすると、Ｑ訂正Ｓ1 の全列の
和は、次式で求められる。 α2 Ｘ＋αＹ＋Ｚ …（１１）
【００５９】図８は、この発明のエラー検出回路に係
る、上述したＱ訂正のデータ系列に関するデータ入力順
のＳ1 シンドローム計算の概念図である。Ｑパリティの
データ配列（ｄ1118〜ｄ1169）は、前記図２におけるＱ
訂正の計算方向の配列を反映させた配列を示した。
【００６０】図９は、上述の計算式（１１）が（６）式
と等価であることを証明するため、図６（ａ）データ配
列を計算の便宜上置き換えたデータ配列を示している。
この図９の置き換えたデータ配列を参照して、以下、
（１１）式と（６）式をそれぞれ展開し、検証する。
【００６１】
【数５】
【００６２】図１０は、この発明のエラー検出回路に係
る、データ入力順に計算が行えるＱ訂正シンドローム計
算回路を示す回路図であり、前記図１のＥＣＣエラー検
出部２１に含まれる一部の回路例である。
【００６３】図１０は、Ｑ訂正Ｓ0 シンドローム計算を
し、計算結果出力ＱＳ0 ａｌｌを得るＱ訂正Ｓ0 シンド
ローム計算回路部１０３と、Ｑ訂正Ｓ1 シンドローム計
算をし、計算結果出力ＱＳ1 ａｌｌを得るＱ訂正Ｓ1 シ
ンドローム計算回路部１０４を含んでいる。
【００６４】Ｑ訂正Ｓ0 シンドローム計算は、入力デー
タを順に全て加算することで求められる（（７）式参
照）。従って、Ｑ訂正Ｓ0 シンドローム計算の回路部１
０３は、入力データをエクスクルーシブＯＲ（排他的論
理和）加算器３０とシフトレジスタ（ＳＲ）４０に繰り
返し通して順次加算する構成が提供される。これによ
り、データｄ1169まで加算された時点で、計算結果出力
ＱＳ0 ａｌｌを得る。
【００６５】また、Ｑ訂正Ｓ1 シンドローム計算は、上
記図７に示した概念図のとおり、各入力データ列４２個
それぞれの入力データの加算毎にα倍していき、各入力
データ列の最後のデータ（４３個目のデータ）が加算さ
れた後毎にα-42 倍していく。この計算はＰパリティの
配列であるd 1032 〜ｄ1117にも行われる。ただし、Ｐ
パリティの最後のデータｄ1117が加算された後において
は、加算結果データのα-42 倍はしない。
【００６６】ここまでの加算結果をα倍し、さらにＱ0
パリティの符号配列と加算する。その結果をα倍し、さ
らに、Ｑ1 パリティの符号配列の加算結果が加算される
（（１１）式参照）。
【００６７】従って、図１０に示すように、Ｑ訂正Ｓ1
シンドローム計算の回路部１０４は、入力データをエク
スクルーシブＯＲ（排他的論理和）加算器３１とシフト
レジスタ（ＳＲ）４１に通す構成、さらに、乗算器５
１，５２及びトライステートバッファ７１，７２，７３
の構成を含む。トライステートバッファ７１，７２，７
３いずれかの出力は、加算器３１に被加算データとして
戻される。これにつき、以下に説明する。
【００６８】乗算器５１は、上述のように、各入力デー
タ列４２個それぞれの入力データ毎にシフトレジスタ
（ＳＲ）４１からのデータ出力をα倍する。また、Ｑ0
パリティの符号配列の加算結果をα倍する。
【００６９】トライステートバッファ７２は、信号Ａ１
Ｇにより、上記のようなデータ出力をトランスファ制御
する。すなわち、信号Ａ１Ｇが活性レベル（“Ｈ”レベ
ル）であるとき、乗算器５１からの出力は加算器３１へ
伝達される。
【００７０】乗算器５２は、上述のように、各入力デー
タ列それぞれにおける最後のデータ（４３個目のデー
タ）が加算された後毎にシフトレジスタ（ＳＲ）４１か
らのデータ出力をα-42 倍する。Ｐパリティの最後のデ
ータｄ1117が加算された後では、加算結果データのα
-42 倍はしない。
【００７１】トライステートバッファ７３は、信号ＡＭ
４２Ｇにより、上記のようなデータ出力をトランスファ
制御する。すなわち、信号ＡＭ４２Ｇが活性レベル
（“Ｈ”レベル）であるとき、乗算器５２からの出力は
加算器３１へ伝達される。
【００７２】トライステートバッファ７１は、Ｑパリテ
ィのデータｄ1118〜ｄ1169の加算に関するシフトレジス
タ（ＳＲ）４１からの被加算データとしての出力をトラ
ンスファ制御する。すなわち、信号Ａ０Ｇが活性レベル
（“Ｈ”レベル）のときは、シフトレジスタ（ＳＲ）４
１からの出力は加算器３１へ伝達される。
【００７３】図１１は、上記図１０中のトライステート
バッファ７１，７２，７３をトランスファ制御する各信
号Ａ０Ｇ，Ａ１Ｇ，ＡＭ４２Ｇのタイミング波形図であ
る。すなわち、図１０のシフトレジスタ（ＳＲ）４１か
らの出力に関し、データ入力に応じて、乗算器５１を介
する経路、乗算器５２を介する経路、直接伝達される経
路の３つのうち、適切な経路が有効になるように制御さ
れる。例えば、図１中に示すシステムコントローラ２６
が、上記各信号Ａ０Ｇ，Ａ１Ｇ，ＡＭ４２Ｇを生成す
る。
【００７４】上記構成の回路部１０４により、データｄ
1169まで加算された時点で、計算結果出力ＱＳ1 ａｌｌ
を得る。なお、入力クロックは、例えば図１中のシステ
ムコントローラ２６から与えられ、各シフトレジスタ４
０，４１制御用のクロックとなる。
【００７５】図１２は、この発明のエラー検出回路を適
用したエラー判定アルゴリズムタイミングチャートであ
る。また、図１３は、種類別のＣＤ−ＲＯＭフォーマッ
トを示す１つのセクタのデータ構成図である。
【００７６】まず、図１３を説明する。図に示すよう
に、ＣＤ−ＲＯＭのフォーマットには、モード０からモ
ード２まであるが、訂正符号が付加されたフォーマット
は、モード１とモード２フォーム１が存在する。上記実
施形態では、モード１を前提としたものであったが、モ
ード２フォーム１にも対応できることが必要である。
【００７７】図１３のうち、モード２フォーム１のフォ
ーマットモードを代表的に説明する。シンク（ＳＹＮ
Ｃ）は、ブロックの先頭を表わす。領域で１２バイト設
けられている（図１２ではシンクパターンとも表示して
いる）。ヘッダー（ＨＥＡＤＥＲ）とサブヘッダー（Ｓ
ＵＢＨＥＡＤＥＲ）は、位置やモードフォームの情報を
有するデータ領域で４バイトと８バイト設けられてい
る。次に、ユーザの情報を有するユーザーデータ（ＵＳ
ＥＲＤＡＴＡ）の領域が２０４８バイト設けられてい
る。次に、エラー検出コードＥＤＣの領域が４バイト設
けられている。次に、エラー訂正用の符号であるＥＣＣ
の領域が２７６バイト設けられている。ＥＣＣは、Ｐパ
リティ１７２バイトとＱパリティ１０４バイトに分かれ
ている。
【００７８】本発明のエラー検出回路は、モード１とモ
ード２フォーム１のフォーマットモードに適用される。
モード１とモード２フォーム１各々におけるＥＣＣ
（Ｐ）及びＥＣＣ（Ｑ）の矢印の範囲は、それぞれ、Ｐ
訂正のシンドローム計算の及ぶ範囲、Ｑ訂正のシンドロ
ーム計算の及ぶ範囲を示している。
【００７９】これにより、従来例で説明した、第２のア
ルゴリズム（エラー検出によりエラーを含むと判断した
時のみエラー訂正処理が実行されるというアルゴリズ
ム）ではエラー検出の対象でなかった、ＥＣＣパリティ
自体をも含んだデータの正誤評価が可能であることがわ
かる。
【００８０】次に、図１３を参照しながら図１２を説明
する。図１２において、２３５２進カウンタの表わす数
字は、入力データの１セクタ分（２３５２バイト）のカ
ウント数である。入力データは、実際には隣り合う偶数
番目の入力データと奇数番目の入力データの２バイトで
一つの意味を成すデータ構成ｄとなる。このため、例え
ば、ｄ0 は、ｅ0 （１バイト）とｅ1 （１バイト）の和
で表わすと考える。以降、ｄ1 はｅ2 とｅ3 の和、ｄ2
はｅ4 とｅ5 の和、…ｄ1169はｅ2338とｅ2339の和で表
わされているものとする。ここで、ｄ0 とｄ1 すなわち
ｅ0 〜ｅ3 の４バイトは、位置やモードフォームの情報
を含んでいるヘッダーである（図１３参照）。
【００８１】ブロックの先頭を示すシンクの“00 FF FF
FF FF FF FF FF FF FF FF 00 ”（１６進）で示すパタ
ーンは、セクタの先頭を表わす固定データである。この
固定パターンは、例えばデコーダやシステムコントロー
ラの制御系内部のカウンタがシンクを検出してクリアす
るのに用いる。デコーダ内の２３５２進カウンタのクリ
アもシンクのデータを検出して行われている。上述の
“00…FF…00”のようにシンクパターンは１２バイト設
けられる（図１３参照）。
【００８２】図１２における「Ｐ訂正Ｓ1 α処理」は、
Ｐ訂正Ｓ1 シンドローム計算に関し、入力データ列のう
ちでα倍するタイミングを示している。すなわち、前記
図４あるいは図５により説明した、順次の入力データｄ
i の加算結果が４３進毎にα倍される動作を示す（３０
０）。
【００８３】すなわち、３００は、データｄ42が加算さ
れた後、図５の乗算器５１によりα倍されることを示し
ている。４３進毎以外のデータ入力は、×１（１倍）と
表示してある。すなわち、乗算器５１を介する経路を経
ず、加算器３１による加算のみである。
【００８４】図１２における「Ｑ訂正Ｓ1 α処理」は、
入力データ列のうちでα倍またはα-42 倍するタイミ
ングを示している。すなわち、前記図８または図１０及
び図１１により説明した、入力データｄi の加算結果が
α倍あるいはα-42 倍される動作を示す（４０１，４
０２）。
【００８５】すなわち、４０２は、順次の入力データｄ
i の加算毎に図１０の乗算器５１でα倍されていくこと
を示している。さらに４０１は、順次の入力データｄi
の加算結果が４３進毎に乗算器５２でα-42 倍されるこ
とを示している。このような計算は、Ｐパリティの配列
であるd 1032 〜ｄ1117まで行われる。ただし、Ｐパリ
ティの最後のデータｄ1117が加算された後では、加算結
果データのα-42 倍はせず、乗算器５１によりα倍され
る（４０３）。
【００８６】その後は、Ｑ0 パリティの符号配列の加算
結果を乗算器５１によりα倍（図１２には現れていな
い）してから上記データ配列ｄ0 〜ｄ1117の計算結果に
加算、さらに、Ｑ1 パリティの符号配列の加算結果が加
算される。
【００８７】図１２における「Ｐ訂正ｍｏｄｅ１」は、
モード１のフォーマットモードにおける、Ｐ訂正のシン
ドローム計算期間を矢印で示している。また、「Ｐ訂正
ｍｏｄｅ２ｆｏｒｍ１」は、モード２フォーム１のフォ
ーマットモードにおける、Ｐ訂正のシンドローム計算期
間を矢印で示している。
【００８８】図１２における「Ｑ訂正ｍｏｄｅ１」は、
モード１のフォーマットモードにおける、Ｑ訂正のシン
ドローム計算期間を矢印で示している。また、「Ｑ訂正
ｍｏｄｅ２ｆｏｒｍ１」は、モード２フォーム１のフォ
ーマットモードにおける、Ｑ訂正のシンドローム計算期
間を矢印で示している。
【００８９】すなわち、モード１のＥＣＣの適用範囲
は、ヘッダーを含んだ、２３４０バイトで、モード２フ
ォーム１は、２３３６バイトである。ヘッダーを含むか
含まないかの差から、ヘッダー部分のみの積和演算を保
存し、モード１での結果との論理和をとることにより、
モード２フォーム１のエラーの有無を調べることができ
る。
【００９０】上記モード１、モード２フォーム１のいず
れのフォーマットモードにおいても、各々の計算期間が
終了した時点でＰ訂正エラー検出パルス、Ｑ訂正エラー
検出パルスを出力する（５０１，５０２）。
【００９１】上記Ｐ訂正エラー検出パルス５０１によ
り、例えば、前記図５の回路の計算結果出力ＰＳ0 ａｌ
ｌ及びＰＳ1 ａｌｌは、前記図１のエラー検出回路２０
１の保持回路部等（図示せず）に検出信号として保持さ
れる。
【００９２】上記Ｑ訂正エラー検出パルス５０２によ
り、例えば、前記図１０の回路の計算結果出力ＱＳ0 ａ
ｌｌ及びＱＳ1 ａｌｌは、前記図１のエラー検出回路２
０１の保持回路部等（図示せず）に検出信号として保持
される。
【００９３】上記のように前記図１のエラー検出回路２
０１内に保持された検出信号ＦＲＧは、システムコント
ローラ２６の要求によって、システムコントローラ２６
に伝達される。
【００９４】これにより、システムコントローラ２６で
は、デコーダ２０内のエラー訂正回路２０２によるエラ
ー訂正を開始するか否かが判断され、制御信号がデコー
ダ２０に伝達される。これにより、エラーがなければ、
エラー訂正処理を実行せずにホストコンピュータ２７へ
のデータ転送を行うことができる。
【００９５】上記実施形態によれば、図１におけるエラ
ー検出回路２０１は、ディスクのプレーヤ側からデコー
ダ２０側に送られてくる少なくともエラー訂正のための
ＥＣＣパリティが付加された所定のセクタ毎のデータを
順次入力する。エラー検出回路２０１は、このデータの
入力に際し、エラー訂正回路２０２におけるエラー訂正
処理をする前に、ＥＣＣエラー検出部２１においてこの
データの入力順にＥＣＣを利用した積和演算をする。こ
の積和演算とは、前記図５や図１０で示されるような回
路で行われるシンドローム計算である。これにより、エ
ラー訂正回路２０２によるエラー訂正処理をするか否か
を決める信号を得るのである。
【００９６】また、上記実施形態によれば、図１におけ
るエラー検出回路２０１は、ディスクのプレーヤ側から
デコーダ２０側に送られてくる少なくともエラー訂正の
ためのＥＣＣパリティが付加されたセクタ毎の所定のデ
ータを順次入力する。エラー検出回路２０１は、ＥＣＣ
エラー検出部２１においてこのデータの入力順にＥＣＣ
を利用した積和演算をする。この積和演算とは、前記図
５や図１０で示されるような回路で行われるシンドロー
ム計算である。これにより、上記所定のデータがすべて
バッファＲＡＭ２５に蓄積された時点においては、すで
にその所定のデータにエラーがあるか否かの信号を得て
いるのである。
【００９７】図１における、エラー検出部２１でのデー
タの計算速度は、バッファＲＡＭ２５にデータが書き込
まれる速度よりも速いが、入力部Ｄｉｎは、入力データ
を蓄積するＲＡＭ２５への経路より短い経路で入力デー
タが到達するように設ければなお、好ましい。
【００９８】この結果、本発明によれば、ＥＣＣを利用
したシンドローム計算によりエラー検出の精度は格段に
向上する。よって、エラー検出によりエラーを含むと判
断した時のみエラー訂正処理を実行するだけで、エラー
の無いデータをホストコンピュータ２７に転送できる。
【００９９】これにより、仮にバッファＲＡＭ２５に、
動作速度の遅い安価なＲＡＭを使用したとしても、高速
なディスク再生と、高速なホスト転送に対応できる。す
なわち、ある程度ディスクの再生速度が上がってもバッ
ファＲＡＭの性能向上に苦慮する必要はない。ＲＡＭの
回路規模は変更不要であるし、コスト的にも安価で済
む。また、不要なエラー訂正処理の実行を省略できるこ
とから、アクセスタイムが短いという特徴を生かしたシ
ステムを、高信頼性をもって構築できるといえる。
【０１００】なお、この発明によるＥＣＣエラー検出
は、ＥＤＣ（エラー検出コード）やＩＰＦフラグ（例え
ばＣ２訂正のためのフラグ、Ｃ２訂正不能フラグまたは
補正フラグ等）といった従来アルゴリズムと異なる検出
方法である。このため、これらのエラー検出と併用する
ことで、非常に高いエラー検出能力を得ることができ
る。以下に説明する。
【０１０１】図１４は、この発明の第二の実施形態に係
るエラー検出回路を含むディスクの読み出しデータをデ
コードするデコードシステム側及びその前段であるプレ
ーヤ側の主な回路ブロック図を示している。エラー検出
回路２０３の他は図１と同様のため図１と同一の符号を
付し説明は省略する。
【０１０２】この図１４におけるエラー検出回路２０３
は、第一の実施形態と同様のＥＣＣエラー検出部２１
と、さらにＥＤＣエラー検出部２２、ＩＰＦカウンタに
よるエラー検出部２３を含んでいる。
【０１０３】すなわち、ＥＣＣエラー検出に加えて、さ
らにデコードシステム内に送られてくるセクタ毎のデー
タに予め含まれているＥＤＣ（エラー検出コード）及び
ＩＰＦフラグ（例えばＣ２訂正のためのフラグ、Ｃ２訂
正不能フラグまたは補正フラグ等）を利用して、エラー
検出する。
【０１０４】これにより、エラー検出回路２０３は、第
一の実施形態と同様のＥＣＣエラー検出部２１による検
出信号ＦＲＧ１と、従来アルゴリズムのＥＤＣエラー検
出部２２及びＩＰＦカウンタによるエラー検出部２３に
関する各検出信号ＦＲＧ２，３を得る。
【０１０５】エラー検出回路２０３内に保持された検出
信号ＦＲＧ１，２，３は、システムコントローラ２６の
要求によって、システムコントローラ２６に伝達され
る。これにより、システムコントローラ２６では、デコ
ーダ２０内のエラー訂正回路２０２によるエラー訂正を
開始するか否かが判断され、制御信号がデコーダ２０に
伝達される。エラーがなければ、エラー訂正処理を実行
せずにホストコンピュータ２７へのデータ転送を行うこ
とができる。
【０１０６】上記第二の実施形態においても、第一の実
施形態に示したと同様の効果が得られる。すなわち、Ｅ
ＣＣを利用したシンドローム計算によりエラー検出の精
度は格段に向上する。特に第二の実施形態は、システム
コントローラ２６でのエラー検出の判断要素が、３つの
検出信号ＦＲＧ１〜３（ＥＣＣエラー検出、ＥＤＣエラ
ー検出、ＩＰＦカウンタによるエラー検出）になる。こ
の結果、非常に高いエラー検出能力を得ることができ
る。
【０１０７】上記各実施形態によれば、エラー訂正処理
前において、ＥＣＣを利用した計算によりエラー検出を
することで、エラー検出能力を格段に高めることができ
るエラー検出回路及びエラー検出方法が得られる。この
結果、ディスクの再生速度が上がったとしても、デコー
ドシステム内のバッファＲＡＭの性能向上、回路規模の
変更等は、それほど重要ではなくなり、コスト的にも安
価で済む。
【０１０８】すなわち、安価なＲＡＭを使用したとして
も高速なディスク再生と、高速なホスト転送に対応でき
る。また、不要なエラー訂正処理の実行を省略できるこ
とから、アクセスタイムが短いという特徴を生かしたＣ
Ｄ−ＲＯＭシステムを、高信頼性をもって構築できる。
【０１０９】なお、上記各実施形態では、ＥＣＣエラー
検出に関し、Ｐ訂正及びＱ訂正のシンドローム計算を行
う構成を示したが、Ｐ訂正またはＱ訂正いずれかのシン
ドローム計算を行う構成も本発明の適応範囲である。
【０１１０】
【発明の効果】以上説明したようにこの発明によれば、
エラー検出によりエラーを含むと判断した時のみエラー
訂正処理が実行されるアルゴリズムを採用したデコーダ
に対して、エラー訂正処理前において、ＥＣＣを利用し
た計算によりエラー検出をすることで、エラー検出能力
を格段に高めることができるエラー検出回路及びエラー
検出方法が提供できる。
【図面の簡単な説明】
【図１】この発明の第一の実施形態に係るエラー検出回
路を含むディスクの読み出しデータをデコードするデコ
ードシステム側及びその前段であるプレーヤ側の主な回
路ブロック図。
【図２】１１７０個のデータ構成を持つデータ配列の概
念図。
【図３】上記のうちＱ訂正に関するシンドローム計算を
分かりやすく示したデータ配列の構成を示す概念図。
【図４】この発明のエラー検出回路に係る、上述したＰ
訂正のデータ系列に関するデータ入力順のＳ1 シンドロ
ーム計算の概念図。
【図５】この発明のエラー検出回路に係る、データ入力
順に計算が行えるＰ訂正シンドローム計算回路を示す回
路図。
【図６】（ａ），（ｂ）は、Ｑ訂正のデータ系列を示す
概念図。
【図７】この発明のエラー検出回路に係る、Ｑ訂正のデ
ータ系列に関するデータ入力順のＳ1 シンドローム計算
の概念図。
【図８】この発明のエラー検出回路に係る、Ｑ訂正のデ
ータ系列に関するデータ入力順のＳ1 シンドローム計算
の概念図。
【図９】図６（ａ）のデータ配列を計算の便宜上置き換
えたデータ配列を示した概念図。
【図１０】この発明のエラー検出回路に係る、データ入
力順に計算が行えるＱ訂正シンドローム計算回路を示す
回路図。
【図１１】図１０中のトライステートバッファをトラン
スファ制御する各信号のタイミング波形図。
【図１２】この発明のエラー検出回路を適用したエラー
判定アルゴリズムタイミングチャート。
【図１３】種類別のＣＤ−ＲＯＭフォーマットを示す１
つのセクタのデータ構成図。
【図１４】この発明の第二の実施形態に係るエラー検出
回路を含むディスクの読み出しデータをデコードするデ
コードシステム側及びその前段であるプレーヤ側の主な
回路ブロック図。
【符号の説明】
１０…モータ １１…ディスク １２…ピックアップ １３…ＲＦアンプ １４…信号処理回路 １５…サーボ回路 ２０…デコーダ ２０１，２０３…エラー検出回路 ２１…ＥＣＣエラー検出部 ２２…ＥＤＣエラー検出部 ２３…ＩＰＦカウンタによるエラー検出部 ２０２…エラー訂正回路 ２５…ＲＡＭ（バッファＲＡＭ） ２６…システムコントローラ ２７…ホストコンピュータ ２８…Ｄ／Ａコンバータ １０１…Ｐ訂正Ｓ0 シンドローム計算回路部 １０２…Ｐ訂正Ｓ1 シンドローム計算回路部 ３０，３１…エクスクルーシブＯＲ（排他的論理和）加
算器 ４０，４１…シフトレジスタ ５１，５２…乗算器 ６１…セレクタ １０３…Ｑ訂正Ｓ0 シンドローム計算回路部 １０４…Ｑ訂正Ｓ1 シンドローム計算回路部 ７１，７２，７３…トライステートバッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｍ 13/00 Ｈ０３Ｍ 13/00

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ディスクのプレーヤ側からデコードシス
    テム内に送られてくるエラー訂正のためのＥＣＣパリテ
    ィを含んだデータを入力する入力部と、 前記データの入力順にＥＣＣを用いた少なくともＰ訂正
    及びＱ訂正いずれかののシンドローム計算を行うＥＣＣ
    エラー検出部とを具備したことを特徴とするエラー検出
    回路。
  2. 【請求項２】 前記ＥＣＣエラー検出部は、Ｐ訂正Ｓ0
    の全列の和が０であるか否かを検出する回路と、Ｐ訂正
    Ｓ1 の全列の和が０であるか否かを検出する回路と、Ｑ
    訂正Ｓ0 の全列の和が０であるか否かを検出する回路
    と、Ｑ訂正Ｓ1の全列の和が０であるか否かを検出する
    回路とを含むことを特徴とする請求項１記載のエラー検
    出回路。
  3. 【請求項３】 ディスクのプレーヤ側からデコードシス
    テム内に送られメモリに蓄積されるエラー訂正のための
    ＥＣＣパリティを含んだデータを入力する入力部と、 前記データのＥＣＣを用いた少なくともＰ訂正、Ｑ訂正
    いずれかのシンドローム計算を行うＥＣＣエラー検出部
    とを具備したことを特徴とするエラー検出回路。
  4. 【請求項４】 前記入力部は、前記データを蓄積するメ
    モリへの経路より短い経路でデータが到達することを特
    徴とする請求項３記載のエラー検出回路。
  5. 【請求項５】 前記ＥＣＣエラー検出部は、Ｐ訂正Ｓ0
    の全列の和が０であるか否かを検出する回路と、Ｐ訂正
    Ｓ1 の全列の和が０であるか否かを検出する回路と、Ｑ
    訂正Ｓ0 の全列の和が０であるか否かを検出する回路
    と、Ｑ訂正Ｓ1の全列の和が０であるか否かを検出する
    回路とを含むことを特徴とする請求項３記載のエラー検
    出回路。
  6. 【請求項６】 ディスクのプレーヤ側からデコーダ側に
    送られてくる少なくともエラー訂正のためのＥＣＣパリ
    ティが付加された所定のデータを順次入力し、 前記デコーダ側におけるエラー訂正処理をする前に、前
    記データの入力順にＥＣＣを利用した積和演算をするこ
    とにより、前記エラー訂正処理をするか否かを決める信
    号を得ることを特徴とするエラー検出方法。
  7. 【請求項７】 前記エラー訂正処理をするか否かを決め
    る信号は、Ｐ訂正Ｓ0 の全列の和が０であるか否かを検
    出する信号と、Ｐ訂正Ｓ1 の全列の和が０であるか否か
    を検出する信号と、Ｑ訂正Ｓ0 の全列の和が０であるか
    否かを検出する信号と、Ｑ訂正Ｓ1 の全列の和が０であ
    るか否かを検出する信号との総和に応じた信号であるこ
    とを特徴とする請求項６記載のエラー検出方法。
  8. 【請求項８】 ディスクのプレーヤ側からデコーダ側に
    送られてくる少なくともエラー訂正のためのＥＣＣパリ
    ティが付加された所定のデータを順次入力し、メモリに
    蓄積する過程で、 前記データの入力順にＥＣＣを利用した積和演算をする
    ことにより、前記所定のデータがすべてメモリに蓄積さ
    れた時点で、前記データにエラーがあるか否かを示す信
    号を得ていることを特徴とするエラー検出方法。
  9. 【請求項９】 前記データにエラーがあるか否かを示す
    信号は、Ｐ訂正Ｓ0の全列の和が０であるか否かを検出
    する信号と、Ｐ訂正Ｓ1 の全列の和が０であるか否かを
    検出する信号と、Ｑ訂正Ｓ0 の全列の和が０であるか否
    かを検出する信号と、Ｑ訂正Ｓ1 の全列の和が０である
    か否かを検出する信号との総和に応じた信号であること
    を特徴とする請求項８記載のエラー検出方法。
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