JPS58219851A - エラ−訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は例えば光学式デジタルオーディオディスク（
ＤＡＤ　）再生装置等に好適するエラー訂正回路の改良
に関する。

〔発明の技術的背景〕

周知のように、近時開発されている光学式ＤＡＤ再生装
置（特にはＣＤ：コン／４’クトデイスク形）において
は、そのエラー訂正符号としてクロスインターリーグリ
ードソロモン符号（ＣＩＲＣ）を採用している。

すなわち、これは従来よυ知られている代表的なランダ
ムエラー訂正符号のうちで最もエラー訂正能力が高いも
のとして広範に定義されているＢＣＨ符号の一種である
リードソロモン符号を用いるものであるが、それにノ々
−ストエラーに対しても高い訂正能力を持たせるべくク
ロスインタリープなる信号処理を伴わせるようＫしたも
のである。

トコ口で、リードソロモン符号の復号つｔすエラー訂正
はＢＣＨ符号のそれと同様になすことができる。

今、符号長（ｎ）、情報シンゲル（ｋ）個、検査シンプ
ル（ｎ−ｋ）個からなるリードソロモン符号について、
その復号法を調べてみるものとする。但し、上記各シン
プルは（ｍ）個の２進ピツトつｔ　、Ｘｌ）　２ｍ個の
元を有する有限体であるガロア体ＧＦ（２ｒｎ）の元で
ある。

そして、この場合（１）重エラー訂正リードソロモン符
号の生成多項式ｇ（、）は、（α）をガロア体０Ｆ（２
ｎ′）の原始元として次の（１）式または（２）式のよ
うに表わされる。

ｇ（ｘ）　＝　（ｘ＋α）（ｘ＋α２）・・・・・・（
Ｘ＋α２ｔ）・・・（１）ｇ（ｘ）＝　（ｘ＋α０）（
ｘ＋α）・・・・・・（Ｘ十α２ｔ−１）　　・・・（
２）また、送信符号語をＣ（ｘ）、受信符号語をＲ（Ｘ
）で表わし、且つエラー多項式をＥ（Ｘ）とすると、こ
れらの間には次のような―、郷が成立する。

Ｒ（Ｘ）　＝　Ｃ（Ｘ）　十Ｅ（Ｘ）　　・・・−・−
（３）この場合、多項式の係数はガロア体Ｇ　Ｆ　（２
ｍ）に含まれておシ、エラー多項式Ｅ（Ｘ）はエラーロ
ケーションおよび値（大きさ）Ｋ対応する項だけを含ん
でいる。

従って、位置ｘＪにおけるエラー値をＹｓとすると　　
゛ Ｅ（Ｘ）　＝ΣＹ３　ｘ’　　　・・・・・・・・・（
４）となシ、該（４）式でΣはエラーのすべての位置に
わたる総和を意味している。

ここで、シンドロームＳｌを ５ｌ＝Ｒ（α′）〔但し、１−０　、１・・・・・・２
　ｔ−ｉ　）・・・（５）の如く定義したとすると、上
記（３）式より５ｌ＝Ｃ（α’）＋ｇ（α） となる。

この場合、Ｃ（Ｘ）はｇ（Ｘ）で常に割り切れるので Ｃ（αｌ’）　＝　。

であるから ５ｌ＝Ｅ（α、） となる。そこで、上記（４）式よシ と表わすことができる。但しαｊ＝Ｘｊとおいたもので
、Ｘｊはαｊにおけるエラーロケーションを表わしてい
る。

ここで、エラー多項−ション多項弐σ（Ｘ）は、エラー
数を・として σ（ｘ）　＝Ｈ（ｘ−Ｘｌ）＝　ｘ”＋ｃｒ１ｘ＠−’
＋　ｍ・＋ｅ＋（ｊ。・（７）と定義される。

また、（７）式のσ１〜σ。はシンドローム８ｉとの間
で次のように関係付けられる。

８１＋ｅ＋σＩ　Ｓｌ＋ｓ−１＋　＝”σ＠−１８１＋
１＋σｅＪ　”−°°°（８）つｔｂ、以上のようなリ
ードソロモン符号の復号手順は （１）　　＜５）　式によりシンドロームＳｌを計算す
る。

（Ｉ［）　　（８）弐によシェラ−ロケーション多項式
の係数σ１〜σ。を計算する。

（［１０（７）式によシェラ−四ケージ、ン多項式の根
Ｘｊを求める。

■　（６）式によシェラ−値Ｙｊを求め、（４）弐によ
シェラ−多項式を求める。

（Ｖ）　　（３）式によシュ２−訂正を行なう。

なる（１）〜（■の手順に帰着せしめられる。

次に、以上のような復号手順によるエラー訂正の具体例
として、１グロ、クデータに４個の検査シンプルを用い
た場合について説明する。

すなわち、この場合の生成多項式ｇ（、）はｇ（ｘ）＝
　（ｘ＋１）（ｘ＋α）（ｘ＋α２）（ｘ十αＭ）とな
シ、２重エラーまでの訂正が可能となるものであるが、
ここではそれを（Ａ）、ＣＢ）なる二つの方式によった
場合について各別に述べるものとする。

〔方式Ａ〕 （１）　　シンドロームＳＯ〜Ｓ５を計算する。

（ｎ）　　（８）式をｅ＝ｌ、ｅ＝２について書き直す
と、ｅ　＝　１の場合には となる。また、ｅ＝２の場合には となる。

ここで、実際の復号器がｅ　＝　ｌの場合から動作を始
めるものとすると、先ず連立方程式（９）を満足する解
σ１を求めなければならない。そして、この解が存在し
なければ、復号器は次に；　＠　−２の場合について連
立方程式ａ１を満足する解σ１゜σ２を求めなければな
らない。なお、ここで解が得られない場合はｅ≧３とみ
なすことになる。

（９）式の解σ１は として求め、（１０式の解σ１．σ２はとして求める。

（至）以上のようにしてエラーロケーション多項式の係
数σ１が得られたならば、次に（７）式によシェラ−ロ
ケーション多項式の根を求める。

先ず、ｅ＝１の場合は σ（、）＝　ｘ十σ１＝Ｑ、　　　、’、ｘ１＝０１と
なる。また、ｅ−２の場合は σ（、）＝　ｘ＋σ１ｘ＋σ２　＝　０　　　−−゛（
１１）として、該Ｈ式にガ四ア体ＧＦ（２”）の元を順
次に代入してその解を求めればよく、今この根をｘｌ、
ｘ２とする。

（財）　エラーロケーション多項式の根が求まったなら
、次に（６）式によシェラ−値Ｙｊを求める。

先ず、６＝１の場合は ｓｏ　＝　Ｙｌ゛、’、　ｙｌ　＝　ｓ。

となる。また、ｅ＝２の場合は よシ　・ ｙ２　＝　Ｓｏ　＋　ｙｌ （Ｖ）　　上述のようにして求めたエラー値Ｙ１＋Ｙ２
によシ訂正を行なう。

ところで、ポインターイレージヤ−法等によってエラー
ロケーションの値を正確に知ることができる場合には、
上述した２重エラー訂正用のリードソロモン符号によっ
て４重エラーまでの訂正が可能となるものであり、それ
が後述する〔方式Ｂ〕である。

〔方式Ｂ〕

（１）　　シンドロームＳｏ　−ｓ、を計算する。

（■）、（２）　エラーロケーションを別の検出方法で
知る。

（ｒｖ）（６）式によシェラ−値を求める。

先ず・＝１．・ヒ２の場合は上述した〔方式Ａ〕の（財
）と同様である。

そして、ｅ　＝　３の場合 を解いて Ｙｓ＝　８ｏ＋　Ｙｌ　＋　Ｙ２ となる。

また、ｅ＝４の場合は Ｓｏ　＝Ｙ’ｓ　＋　Ｙ２　＋　Ｙｌｌ　＋　Ｙ４Ｓｔ
　＝　　Ｙ＋Ｘ＋　＋　ＹｔＸｔ　＋　Ｙｓ　Ｘｓ　＋
　Ｙ４Ｘ４Ｓ！　＝　Ｙ＋Ｘ＋　＋　ＹｔＸｔ　＋　Ｙ
３Ｘｌ　＋　Ｙ４Ｘ４Ｓ＋　＝　　Ｙ＋Ｘ＋　＋　Ｙｔ
Ｘｔ　＋ＹｌｌＸ３　＋　Ｙ４Ｘ４”を解いて Ｙ＋　＝　Ｓｏ　＋　Ｙ＋　十Ｙｔ　＋　Ｙｓとなる。

（Ｖ）　　上述のようにして求めたＹ、〜Ｙ４により訂
正を行なう。

第１図は以上のような原理に基くリードソロモン符号の
実際の復号システムでなるエラー訂正回路を示す概略構
成図である。すなわち、入力端（ＩＮ）を介して導かれ
る被訂正用のデータ（エラー訂正用としてリードソロモ
ン符号が用いられていることは勿論である）は二倍され
て、一方が後述する復号動作の間データバッフγ１１に
記憶されると共に１他方が復号動作をなすためのシンド
ローム計算器１２以下に導かれる。

そして、シンドローム計算器１２で計算されたシンドロ
ームはシンドロームバッファ１３に記憶される。

ここで、シンドロームバッファ１３の出力部に接続され
たオアダート１４はエラーの有無を指示するもので、エ
ラーがあると前述したような手順によってエラー訂正動
作を開始することになる。

つｔ、ｂ、工２−ロケーション多項式計算器１５がエラ
ーロケーション多項式σ（Ｘ）の係数を計算し、エラー
ロケーション計算器１６がエラーロケーション多項式の
根を計算し、エラー値計算器１７がエラー偉を計算し、
これらのエラーロケーションおよびエラー値によシ上記
データバッファ１１から出力されるデータを訂正するも
のである。

ところで、このような復号システムの各計算器１２．Ｉ
Ｓ、１６．１７はＯか否かの検出ならびに必要な加算、
乗算および除算等の代数演算をなすものであるが、これ
らについての具体例として従来第２図に示すように構成
されたエラーロケーション多項式計算器（特公昭５６−
２０５７５号）が知られている。

すなわち、ＷＪ２図において２１はジンド四−ムパ、フ
ァでアって、シンドロームＳ量ヲ記憶するためのＲＡＭ
でなシ、該シンドロームバッファ２１にはガロア体ＧＦ
（２ｍ）の元である各シンドロームがそれぞれｍビ、ト
の２進形式で記憶される。

また、２２は作業用バッファでありて、エラーロケーシ
ョン多項式の係数を計算する際に、代数演算の中間結果
および最終結果を記憶するためのＲＡＭでなシ、後の演
算で使用される部分結果も該作業用バッファ２２に記憶
される。

そして、２３は代数演算の順序を指示する順序制御装置
でありて、上記シンドロームバッファ２１および作業用
バッファ２２に対してアドレスを供給して適切な記憶位
置をアクセスすると共に、実行された代数演算結果を調
べて次の適切な演算へ分岐せしめるのに供せられる。

さらに、２４．！５はそれぞれガロア体ＧＦ（２ｍ）の
元の対数および真数を各別にテーブルの形式で記憶して
いるＲＯＭでなる対数バッファおよび真数バッファであ
る。

ここで、前者の対数バッファ２４のアドレスは元αの２
進表示であり、そのエントリーはαを底とするαの対数
すなわち１であるが、後者の真数バッファ２５のアドレ
ス１におけるエントリーはα１の２進表示である。

例えばガロア体ＧＦ（２）の法多項式Ｆ（Ｘ）をＦ（Ｘ
）　＝　ｘ　＋　ｘ　＋ｘ　＋ｘ　＋　１とすると、そ
の０以外の元はＦ（Ｘ）＝０の根αのべき乗またはα０
〜α７までの線形結合で表わすことができる。

また、この場合ａＱ””８７までの８個の係数を電シ出
して２進ベクトルとして表わすこともできる。

例えば α１＝０・α０＋１・α１＋０・α２＋０・α３＋０・
α４＋０・α５＋０・α６＋０・α７＝（０１００００
００） α＝Ｏ・α十・・・・・・・・・・・・＋０・α＋１・
α７＝（０００００００１） α８＝１＋α＋α＋α ＝（１０００１１１０） α９＝α・αＢ＝α＋α５＋α６＋α７＝（０１０００
１１１） の如くであシ、これら以外の元も同様にしてベクトル表
示することができる。

そして、この場合対数テーブルのアドレス（１〜２５５
　）は元α１の８ビツトの２進ペクトル表示であシ、対
応するエントリは指数１の２進表示である。

また、真数テーブルは指数ｌをアドレスに用い、エント
リはα１の２進ベクトル表示である。

次に、第２図のエラーロケーション多項式計算器による
実際の代数演算を各別に説明する。

（１）加算 元α１およびα」を加算する場合には、これら２つの元
がＡレジスタ２０およびＢＬ／ジスタ２６を介してエク
スクルジグオアゲート２７により各ビット毎に排他的な
論理和をとる。これによって得られる上記２つの元の和
の結果はＣレジスタ１９を介して上記作業用バッファ２
２に転送される。

（２）Ｏであるか否かの検出 元α１が０であるか否かを調べる場合には、元α１がＨ
レジスタ２８を介してオアゲート２９によシ論理和がと
られる。この結果はＭレジスタ３０を介して上記作業用
バッファ２２に転送される。この場合、Ｍレジスタ３０
の内容は元α１がＯのときのみ０になる。

（３）乗算 元α１およびαｊを乗算する場合には、先ずこれら２つ
の元が０であるか否かが調べられる。

若し、いずれか一方の元が０であれば、実際に乗算する
までもなく、乗算゛結°果は０である。しかるに、両方
とも０でない場合には、これらの元は上記対数バッファ
２４用のアドレスレジスタ３１に順次にロードされる。

そして、対数ノ々ッファ２４からの出力１およびｊＩＩ
′！、Ｄレジスタ３２およびＥレゾ′スタ３３を介して
１の補数加算器３４により、２８−１を法として１の補
数加算が行なわれる。これによって得られる結果、　ｉ
　＋　ｊ＝ｔｍｏｄ　（２８−１）はＬレジスタ３５を
介して上記真数バッファ２５用のアドレスレジスタ３６
にロードされる。この場合、真数バッファ２５のアドレ
ス入力がｔであれば、その出力α１が乗算結果としてＧ
レジスタ３７を介して上記作業用バッファ２２に転送さ
れる。

（４）除算 元αｊによるα１の除算（αｉ／αｊ）は基本的には上
記（３）の乗算の場合と同様であるが、上記Ｅレジスタ
３３の内容を上記Ｄレジスタ３２の内容から減算せしめ
る点で異なっている。つまＤ、Ｅレジスタ３３にある元
αｊの対数が補数化器３８によシ補数化されてＦレジス
タ３９を介して上記１の補数加算器３４に送るようにし
た点である。そして、以下（３）の乗算の場合と同様に
処理されるものであるが、この場合真数バッファ２５の
出力が求める除算の結果つまシ商となっ工いるものであ
る。

〔背景技術の問題点〕

しかしながら、以上のような従来のエラー訂正回路は、
そのエラー四ケーション多項式計算器における代数演算
のうち乗算および除算用として対数バッファおよび真数
バッファを必要とするものであるが、このために用いら
れるＲＯＭ等のメモリ容量が膨大なものになるので、Ｌ
ＳＩ化が阻害されて大容量のメモリを外付けしなければ
ならないという不具合を生じていた。

これは、前述した例の如く１シンゼル８ピツトとした場
合で２５５Ｘ８ビツト＝２０４０ビツトのＲＯＭが２つ
必要になシ、合計４０８０ビツトにもなることからして
容易に窺い知れるところである。

つまり、従来よシ知られているガロア体における乗算装
置および除算装置はそれらの元の対数および真数を各別
にチーグルの形式で記憶している大容量メモリでなる対
数バッファや真数バッファを必要とするので、それだけ
エラー訂正回路全体としての構成が複雑化して高価格に
つくという問題を有していた。

〔発明の目的〕

そこで、この発明は以上のような点に鑑みてなされたも
ので、特にエラーロケーション多項式計算器部において
大容量のメモリを必要とする対数バッファや真数バッフ
ァを用いることなくガロア体における乗算や除算をなし
得るようにし、以って構成の簡易化ならびに低価格化に
寄与し得るようにした極めて良好なるエラー訂正回路を
提供することを目的としている。

〔発明の概要〕

すなわち、この発明によるエラー訂正回路は、エラーロ
ケーション多項式計算器部に必要なガロア体における乗
算装置が線形シフトレジスタを用いて比較的簡単に構成
し得るのを利用して、ガロア体における除算を乗算処理
に変換してなし得るようＫしたもので、この際に除算を
乗算に変換する過程を可及的に短時間処理で実現し得る
ように構成した点に特徴を有している。

つ１υ、ガロア体で表わされる被訂正用リードソロモン
符号から生成される／ンドロームに基き、エラーロケー
ション多項式計算器を用いてエラー訂正用のエラーロケ
ーションおよびエラー値を計算してなるエラー訂正回路
において、前記エラーロケーション多項式計算器部に必
要なガロア体における乗算処理をなすもので線形シフト
レジスタを用いて構成された乗算装置と、前記エラーロ
ケーション多項式計算器部に必要なガロア体における除
算処理α１÷αｊを乗算処理αＩＸαＭ（但しα」×α
０＝１）に変換してなすもので、被除数および除数に予
めαＮ（但しＮ＜Ｍ）を乗じる２系統の線形シフトレジ
スタ群を用いて構成された除算装置とを具備してなるこ
とを特徴とするエラー訂正回路である。

〔発明の実施例〕

先ず、この発明が適用される光学式（ＣＤ形）デジタル
オーディオディスク（ＤＡＤ　）再生装置の概要につい
て説明する。

すなわち、第３図に示すようにディスクモータ１１１に
よって回転駆動されるターンチーグル１１２上に装置さ
れたディスク１１３は光学式ピックアラｆ１１４によっ
て再生される。この場合、光学式ピックアップ１１４は
半導体レーザ１１４ａからの出射光をビームスプリッタ
−１１４ｂ、対物レンズ１１４Ｃを介してディスク１１
３の信号面は照射し、該ディスク１１３に所定の（ＥＦ
Ｍ　）変調およびインクリープを伴った形態で記録され
ている再生すべきオーディオ信号のデ必タル（ＰＣＭ　
）化データ、に対応したピット（反射率の異なる凹凸）
からの反射光を対物レンズ１１４ａ、　ビームスフリツ
タ−１１４ｂを介して４分割フォトデテクタ１１４ｄに
導き、該４分割フォトデテクタ１１４ｄで光電変換され
た４つの再生信号を外部に出力可能になされているもの
で、自からはピックアップ送りモータ１１６によってデ
ィスク１１３の半径方向に直線駆動される。

そして、４分割フォトデテクタ１１４ｄからの４つの再
生信号はマトリクス回路１１６に供給されて所定のマト
リクス演算処理が施されることによυ、フォーカスエラ
ー信号（Ｆ）、トラ、キングエラー信号および高周波信
号（ＲＦ）に分離される。

このうち、フォーカスエラー信号Ｆはフォーカスサーチ
回路１１０からのフォーカスサーチ信号と共に、前記光
学式ピックアップ１１４のフォーカスサー？系（ＦＳ）
を駆動するのに供せられる。

また、トラ、キングエラー信号（Ｔ）は後述するシステ
ムコントローラ１１７を介して与えられるサーチ制御信
号と共に、前記光学式ピックアップ１１４のトラ、キン
グサーブ系（Ｔ８）を駆動するのに且つ前記ｆツクアツ
ゾ送シモータ１１５を（リニアトラッキング）制御する
のに供せられる。

そして、残る高周波信号ＲＦが主再生信号成分として再
生信号処理系り」に供給される。

すなわち、この再生信号処理系口」は先ず再生信号をス
ライスレベル（アイパターン）検出器１１９によって制
御される波形整形回路１２０に導いて不要なアナログ成
分と必要とするデータ成分を分離し、データ成分のみを
ＰＬＬ型でなる同期クロ、り再生回路１２１および第１
の信号処理系１２２のエツジ検出器１２２ｍに供給する
。

ここで、同期クロ、り再生回路１２１からの同期クロッ
クはデータ復調用として第１の信号処理系１２２におけ
る同期信号分離用クロック生成回路１２２ｂＫ導かれて
同期信号分離用りロ、りを生成するのに供せられる。

一方、上記エツジ検出器１２２ａを通った再生信号は同
期信号検出器ｘ２ｚｅＫ導かれて上記同期信号分離用ク
ロックによシ同期信号が分離されると共に、復調回路１
２２ｄに導かれてＥＦＭ復調される。

このうち、同期信号は同期信号保護回路１２２・を介し
て誤動作が生じないように保護された状態で、上記同期
信号分離用クロックと共に入力データ処理用タイミング
信号生成回路１２２ｆに導かれる。

また、復調信号はデータバス入出力制御回路１２２ｇを
介して後述する第２の信号処理系１２３の入出力制御回
路１２３ａに供給されると共に、そのうちのサブコード
であるコントロール信号および表示信号成分がコントロ
ール表示処理回路１２２ｈおよびサグコード処理回路１
２２１に導かれる。

そして、サグコード処理回路１２２Ｎで必要なエラー検
出および訂正が施されたサブコードデータはシステムコ
ントローラ用インターフェイス回路１２２ｑを介してシ
ステムコントローラ１１７に供給される。

ここで、システムコント四−２１１７はマイクロコンピ
ュータ、インタフェイス回路およびドライバ用集積回路
等を有してなシ、コント。

−ルスイッチ１２４からの指令信号によｆｉ　ＤＡＤ再
生装置を所望の状態に制御すると共に、上述のサグコー
ド（例えば再生曲のインデックス情報）を表示器１２５
に表示せしめるのに供せられている。

なお、上記入力データ処理用タイミング信号生成回路１
２２ｆからのタイミング信号はデータセレクト回路１２
２ｊを介して上記データバス入出力制御回路１２２ｇを
制御するのに供せられると共に、周波数検出器１２２に
および位相検出器１２２ノならびに瀧変調器１２２ｍを
介して上記ディスクモータ１１１を線速度一定ＣＬＶ方
式で駆動するための自動周波数制御ＡＦＣおよび自動位
相制御ＡＰＣに供せられている。

この場合、位相検出器１２２１にはクリスタル発振器１
２２ｎからの発振信号に基いて動作するシステムクロ、
り生成回路１２２ｐからのシステムクロックが供給され
ている。

そして、第２の信号処理回路１２３の入出力制御回路１
２３ａを通った復調データはエラー検出および訂正また
は補正用のシンドローム検出器１２３ｂ、エラーポイン
タ制御回路１２３　ｃ。

訂、正回路１２３ｄおよびデータ出力回路１２３ｅを介
して必要なエラー訂正、デインタリーグ、エラー補正等
の処理を受けてデジタル−アナログ（Ｄ／Ａ）変換器１
２６に導出される。

この場合、外部メモリ制御回路１２３ｆは上記データセ
レクト回路１２２ｊと共働して訂正に必要なデータが書
き込まれている外部メモリ１２７を制御することによシ
、上記入出力制御回路１２３＠を介して訂正に必要なデ
ータを取シ込む如くなされている。

また、タイミングコントロール回路１２３ｇは前記シス
テムクロック生成回路１２２ｐからのシステムクロ、り
に基いてエラー訂正および補正ならびにＤ／Ａ変換に必
要なタイミングコントロール信号を供給する如くなされ
ている。

また、ミューティング（検出）制御回路１２３ｈは上記
エラーポインタ制御回路１２３６からの出力またはシス
テムコントローラ１１７を介して与えられるコントロー
ル信号に基いてエラー補正時およびＤＡＤ再生装置の動
作開始、終了時等に必要となる所定のミューティング制
御をなすのに供せられている。

そして、上記Ｄ／Ａ変換器１２６でアナログ信号に戻さ
れたオーディオ信号はローフ４スフイルタ１２８、増幅
器１２９を介してスピーカ１３０を奏鳴するのに供せら
れる。

次に、以上のようなりＡＤ再生装置に適用されたこの発
明に係るエラー訂正回路の一実施例につき図面を参照し
て詳細に説明する。

すなわち、第４図は第３図における第２の信号処理回路
１２３の訂正回路１２３ｒｌに主として含まれる前述し
たようなエラーロケーション多項式計算器部を示してい
るもので、対数バッファや真数バッファを用いることな
くガロア体における乗算および除算がなし得るようにし
た乗算装置４１および除算装置４２を備えている以外は
前述した第２図のそれと同様である。っまシ、エラー訂
正符号として採用され九ＢＣＨ符号の一種であるリード
ソロモン符号の復号（エラー訂正）のために各種の代数
演算を表すのがエラー四ケーション多項式計算器に与え
られた役目であるが、このうち加算および０であるか否
かの検出については第２図のそれと同様になされるので
同一符号を付してその説明を省略するものとし、第２図
のそれとは異なる乗算および除算について以下に述べる
ものである。

先ず、１１７体における乗算についてみてみるに、例え
ばガロア体ＧＦ（２）の元α１とαｊとの乗算（Ｃ１・
αｊ、但しαは法多項弐Ｆ（Ｘ）＝Ｘ８＋　Ｘ’　＋　
Ｘ’　十Ｘ’　＋　１の根である）はα１＝Ｃ（α）　
＝　ｃｏ＋　ｃ、α＋　・曲間Ｃ７α′αｊ＝Ｄ（α）
　＝　ｄｏ＋　ｄ、α＋・・・・・・・・・ｄ７α７と
表わした場合（但し、Ｃｏ−Ｃ，、ｄｏ−ｄ、は０また
は１とする） Ｃ１・αｊ＝Ｃ（α）・Ｄ（α） ＝ｄ、α７ｃ（α）＋ｄ６α４ｃ（α）曲間・ｄｏＣ（
α）＝α６〔αｄ、Ｃ（α）＋ｄ６Ｃ（α））＋ｄ５α
５　ｃ　（α）＋・・四十ｄｏＣ（α）＝α５〔α〔α
ｄ７Ｃ（α）＋ｄ６Ｃ（α）〕＋ｄ５Ｃ（α）〕＋ｄ４
α４ｃ（α）＋・・・・・・・・・＋ｄｏＣ（α） ＝〔α〔α〔α〔α〔α〔α〔αｄ７ｃ（α）十ｄ６ｃ
（α）〕＋ｄ、ｃ（α）〕十ｄ４Ｃ（α）　）＋ｄ、Ｃ
（（Ｘ）　）＋ｄ２Ｃ（（Ｘ）　）＋ｄ、Ｃ（α）＋ｄ
ｏＣ（（Ｚ）　）となる。

つまシ、このような１１７体ＧＦ（２８）の元α１とα
ｊとの乗算は線形シフトレジスタを用いて第５図に示し
たように構成される乗算装置４１で実現し得ることを物
語っている。

すなわち、第５図においてＡＮＤｏ−ＡＮＤ、は各一端
に上記乗数Ｄ（α）の係数であるｄ。−Ｃ７が上位ビッ
トから順にシリアルに供給されると共に、各他端に上記
被乗数ε（α）の係数であるｃｏ−Ｃ７が上位ビットか
ら順にパラレルに供給されるアンドゲートである。また
、ＦＦｏ〜ＦＦ。

は、上記各アンド？　−）　ＡＮＤｏ−ＡＮＤ、からの
出力が入力一端に対応して供給されるエクスクルジグオ
アダートＥＸ−ＯＲｏ−ＥＸ−ＯＲ，を介シテ縦続的に
接続されると共に帰還接続されることＫよシ線形シフト
レジスタＳＲｏを構成する７す、ｆフロラグ回路である
。

この場合、４段目と５段目、５段目と６段目および６段
目と７段目のフリラグフロップ回路ＦＦ　　−ＦＦ　　
、　ＦＦ４−　ＦＦ５．　ＦＦ５−　ＦＦ、との段間４ は各一端が帰還路に接続されたエクスクルシブオアゲー
トＥＸ−ＯＲ４’　、　ＥＸ−ＯＲ５’　、　ＥＸ−Ｏ
Ｒ６’がさらに介挿された状態で結合されている。また
、各フリ、グフロ、グ回路ＦＦｏ〜ＦＦ、のり四ツク入
力端ＣＫには図示しないクロック発生器からのクロック
ツ臂ルスＣＰがパラレルに供給される如くなされている
。　　　　゛ つまｊｔ、ｃ（α）の係数Ｃ６−Ｃ７がピットシリアル
に入力されることにょシ、先ずＸ。が計算され、その後
Ｘ１．Ｘ２・・曲と続いて８ピット入力終了時に線形シ
フトレジスタＳＲｏにはＸ７すなわちＣ（α）・Ｄ（α
）が実現されるもので、各フリ、　ｆ　７　ｏ　、グ回
路ＦＦｏＮＦＦ、の出力Ｘｏ　ｙ　Ｘｌ・・・・・・ｘ
７が乗算結果を与えることになる。

ここで、Ｘｏ〜Ｘ７は次の通シである。

Ｘｏ＝　ｄ、Ｃ（α） ｘ、　＝ａＸｏ十ｄ６Ｃ（α） Ｘ２＝αＸ、十’ｄ５Ｃ（α） ｘ、　＝αＸ２＋ｄ４Ｃ（α） Ｘ４＝αＸ、　十ｄ、Ｃ（α） Ｘ５＝αＸ４＋ｄ２Ｃ（α） Ｘ６＝αＸ５＋　ｄ、Ｃ（α） ｘ、　＝αＸ６＋ｄ。ｃ（α）　”　（ｘｇ　ｅ　Ｘｌ
　”間Ｘ７　）次に、ガロア体圧おける除算についてみ
てみるに、例えばガロア体ＧＦ（２’）の元α１とαｊ
と１　・　　ｊ の除算α　Ｔα　（但しαは法多項弐Ｆ（Ｘ）　＝　ｘ
８＋ｘ　　＋ｘ　　＋ｘ　　＋１の根とする）はα１÷
αｊ＝＝（Ｃ１・αＭ）÷（αｊ・αＭ）と同値である
（但し、Ｍは整数） この場合、αｊ・α０＝α２５５−α０＝１ならばα１
÷αｊ＝α量・α′ となる。

つまり、ガロア体ＧＦ（２８）の元α１とαｊとの除算
（α１÷αｊ）をなす場合、被除数α１、除数αｊにそ
れぞれαを何回か乗じて行く過程で、Ｍ回αを乗じたと
きにαｊ・α′＝１になったとすれば、そのときにおけ
る被除数α１とＣ０との積であるＣ１・Ｃ０が除算結果
であることに外ならないことを利用して、乗算処理で所
期の除算をなせることになる。

ここで、乗算処理については前述したような線形シフト
レジスタによる乗算装置４１を用いてなすことは言う迄
もない。

ところで、この場合αｊ・αＭ冨α２５１１　＝Ｃ０＝
１を得るために必要となるαを乗じる回数は、除数αｊ
＝α１のときに最高で２５４回（つまりＭ−２５４）と
なるが、単純にその通夛になせるようＫしたのでは乗算
処理に要する時間が徒らに長時間化してしまうので好ま
しくない。

そこで、この発明では被除数α１、除数αｊに対し予め
適数Ｎ回だけαを乗じておくことによシ、実際に必要と
なるαを乗じる回数を低減して短時間で乗算処理（延い
ては除算処理）がなせるようにしようとするものである
。

第６図は以上のようにしてガロア体における除算を乗算
処理で実現する除”算装置４２の具体例を示すもので、
この場合上述のＮとしてＮ、＝６４、Ｎ＝１２８、Ｎ、
　＝　１９２つまシα６４、α　、α　を予め乗じるよ
うにしたものである。

すなわち、除数αｊデータは直接あるいはα６４乗算回
路５１、α　乗算回路５２、α　乗算回路５３を介して
線形シフトレジスタＡ、ｌ　Ａ２゜Ａ、　、　Ａ４にセ
ットされる。ここで、線形シフトレジスタＡ、　、　Ａ
２．　Ａ、　ｌ　Ａ４は前述した第５図の線形シフトレ
ジスタＳＲｏと同様に構成されているもので、アンドｆ
−）　ＡＮＤ、、を介して与えられるクロックパルスＣ
Ｐによシシフトされ、１シフト毎にαが乗算されること
になる。

そして、シフトレジスタＡ、＋　Ａ２　＃　Ａｓ　ｖ　
’Ａａの各出力が供給される１検出回路５４，５５゜５
６．８１は、レジスタの内容が（ｉｏｏｏｏｏｏｏ）＝
１になったときＦｃ１検出出力を生じるようになってい
る。この１検出回路５４　、５５　、５６゜５７の各出
力が供給される４人カッアゲートＮ０Ｒ１ｏは、尚該１
検出出力のいずれかが生じたときに、その出力が＠０”
となることＫよって前記アンドゲートＡＮＤ、。を介し
てりｐ、り／９ルスＣ９の通過をそれ迄の許容状態から
禁止状態とする如く制御している。

また、被除数α１データも上記除数αｊデータと同様に
直接あるいはα　乗算回路６８、α　乗算回路５９、α
１９２乗算回路６０を介して線形シフトレジスタＢ１．
　Ｂ２．、　Ｂ、　、　Ｂ４にセットされた後、上記ク
ロックパルスＣ１によりαが適数回乗算されることにな
る。

ここで、シフトレジスタＢ、Ｉ　Ｂ２．　Ｂ３．　Ｂ４
の各出力は上記１検出回路５４，５６，５６゜５１から
の各出力と対応的にアンド回路６１゜６２．６３．６４
により、アンドがとられることになる。

そしてＺアンド回路６１，６２，６３．６４の各出力を
オア回路６６に通すことで、α１÷αｊの除算結果を得
ることができる。

第７図は以上における１検出回路５４〜６２の具体例を
示すもので、線形シフトレジスタＡ、〜Ａ４からの各出
力のうちＣ１１に対応する出力のみにインバータ”１０
を介して且つそれ以外のα２〜α７に対応する出力が直
接的に加えられる８人カッアゲートＮ０Ｒ１，で構成さ
れた場合である。

第８図は以上におけるアンド回路６１〜６４の具体例を
示すもので、各入力一端が線形シフトレジスタＢ１〜Ｂ
４からの各出力が対応的に供給されると共に、各人力他
端に１検出回路６４〜５７の各出力が対応的に共通に供
給される８個の２人カアンドｒ−トＡＮＤ２ｏ−ＡＮＤ
２．で構成された場合である。

第９図は以上におけるオア回路６５の具体例を示すもの
で、上記アンド回路６１〜６４の各出力が対応的に供給
される８個の４人カオアグ−ト０Ｒ２ｏ〜０Ｒ２７で構
成された場合である。

第１０図は以上におけるα　乗算回路５８の具体例を示
すもので、この場合αｊが αＪ　＝ｌｌ（α）＝ｂ７α７＋ｂ６α６＋・・・・・
・ｂ、α＋ｂ。

で表わされるものとして、次のような原理によっている
（但し、ｂ、〜ｂ７は０または１である）。

すなわち、α　＝α　＋α　＋α　であるのでα６４・
Ｂ（α）＝（α７＋α６＋α５）（ｂ、α＋・・・・・
・＋ｂ、α＋ｂ、）＝　（ｂｏ＋ｂ、＋ｂ、＋ｂ、）α
’＋（ｂｏ＋ｂ４＋ｂ６）α’＋（ｂｏ十す、十す、）
α５＋　（ｂ、＋ｂ２＋ｂ５）α’＋　（ｂ４＋ｂ５）
ｃｔ３＋　（ｂ、＋ｂ４）α２＋　（ｂ２＋ｂ、＋ｂ、
　）α＋（ｂ、＋ｂ２＋ｂ６）となる。つまシ、このよ
うな演算は第１０図に示しだようなエクスクルシブオア
群ＥＸ−ＯＲ，，〜ＥＸ−ＯＲ２，で実現されるもので
、Ｂ（α）が入力されれば、α　・Ｂ（α）なる乗算出
力な得ることができる。

なお、α　乗算回路６９、α　乗算回路６０についても
上述したα　乗算回路５８に準じて容易に構成すること
ができる。

次に、第６図の具体例においてα　τα　−この場合、
シフトレジスタＡ、〜Ａ４．　Ｂ、〜Ｂ４は、次のよう
にセットされる。

そして、クロックパルスＣ９が１１個入ってきた状態で
、シフトレジスフ　Ａ２の内容がα　−１となることに
よって、それが１検出回路５５で検出されるとりｐツク
ノぐルスＣ１の供給が停止されるようになる。

このとき、シフト５レソスタＢ２の内容はα　となって
おシ、このα　なる出力がアンド回路６２およびオア回
路６５を介して出力されるものである。

このようにして、第６図の具体例によればαを乗じる回
数を最高でも６３回（αｊ＝α１のとき）Ｋ低減した状
態で所期の除算を乗算処理でなせるものである。

この場合、線形シフトレジスタ対をさらに多くしておけ
ば、αを乗じる回数をよシ少ない回数に軽減することか
で麺る。

第１１図は以上のようにガロア体における除算を乗算処
理で実現する除算装置の他の具体例を示すもので、この
場合上述のＮとしてＮ、　＝１　ｅ　Ｎ２　＝２　ｒ　
Ｎ５　＝ａつまシα　、α　、αを予め乗じると共に、
Ｎｏ＝４つま９１回毎にα４を乗じるようにしたもので
ある。

すなわち、除数αｊデータは直接あるいはα１乗算回路
５１′、α２乗算回路６２′、α３乗算回路５３′を介
してα４乗算回路を構成する線形シフトレジスタＡ１’
ＩＡ２’、　）、、／、　）、４／にセットされる。

ここで、線形シフトレジスタ）、１１　、　Ａ２／　、
　Ａ５／。

Ａ４′は第１２図に示すように７リツプフロツグ回路Ｆ
Ｆ　、。〜ＦＦ　　ヲエクスクルシプオアｆ　−１７ ＥＸ’−ＯＲ’、、　−ＥＸ−ＯＲ’、、を介して適宜
縦続的に且つ帰還的に接続して構成されるもので、アン
ドゲートＡＮＤ１ｏを介して与えられるクロックツ母ル
スＣ２によシシフトされ、１シフト毎にα’力ｆ乗算さ
れる如くしたα４乗算機能を有している。

そして、シフトレジスタｐ、、Ｉ　、　１２１　、　Ａ
、：　、　Ａ４／の各出力が供給される１検出回路５４
’　１６　Ｂ’ｅ５５’、５７’は第１２図に示したよ
うにイン／４−タＩ　と８人力ノアダートＮＯＲ，。に
よって構成０ サレテいるもので、レジスタの内容７５１（１００００
０００）＝１になったときに１検出出力を生じるように
なされている。この１検出回路５４’、　５　Ｂ’、　
５６’、　５７’の各出力力ｌ供給される４人カッアゲ
ートＮ０Ｒ１，は轟該１検出出力のいずれかが生じたと
きに、その出力Ａ！　−０＃となることによって前記ア
ンドゲートＡＮＤ、。を介シテク四ツクＡｌルスＣ１の
通過をそれ迄の許容状態から禁止状態とする如く制御し
ている。

また、被除数αデータも上記除数αｊデータと同様に直
接あるいはα乗算回路５８′、α２乗算回路５９′、α
３乗算回路６０’を介して第１２図に示したようなα４
乗算回路を構成する線形シフトレジスタＢ、／　、　Ｂ
２／　、　Ｂ３／　、　Ｂ、／にセットされた後、上記
クロックパルスｃｐにょ）α４が適数回乗算されること
Ｋなる。

ここで、シフトレジスタＢ、／　、　Ｂ　／、　Ｂ　／
Ｂ４／の各出力は上記１検出回路５４’、５５’１５６
’、５１’からの各出方と対応的に第８図に示したよう
に構成されるアンド回路６１’、６３’。

６３’、５４／にょシ、アンドがとられることになる。

そして、アンド回路６１’、　６２’、　６　Ｊ’、　
６４’の各出力を第９図に示したように構成されるオア
回路６５に通すことで、α１÷αｊの除算結果を得るこ
とができる。

第１３図は以上におけるα１乗算回路５８′の具体例を
示すもので、この場合αｊが αｊ二ｕ（α）　＝　ｂ、α７＋ｂ６α６＋曲・・＋ｂ
、α＋ｂ。

で表わされるものとして、次のような原理にょっている
。つまシ、α・Ｂ（α）は α・Ｂ（α）＝ｂ７α８＋ｂ６α７＋・・・・・・　＋
ｂ１α２＋煽α＝　ｂ６α’　＋　（ｂ５＋　ｂ、）α
’＋（ｂ４＋ｂ、）α’＋（ｂ、＋ｂ、）α４＋ｂ２α
３＋ｂ、α＋ｂｏα なので、第１３図に示したようなエクスクルシブオアＥ
Ｘ−ＯＲ，２〜ＥＸ−ＯＲ，４を用いて実現され、Ｂ（
α）が入力されればα・Ｂ（α）なる乗算出力を得るこ
とができる。

なお、α２乗算回路５９′、α６乗算回路６０′につい
ても上述したα乗算回路５８′に準じて容易に構成する
ことができる。

而して、以上の構成において被除数α、除数αｊは直接
あるいはα、α２．α３や各乗算回路５８′〜６０′を
介してα４乗算回路である線形シフトレジスタＡ／　　
　／、Ｂ／〜Ｂ′に当初１〜Ａ４　　　１　　　４ にセットされた後、クロ、り／音ルスＣ１が入力される
毎にα４が乗じられる。そして、この過程でレジスタＡ
、′〜Ａ４′のうちのいずれかの内容がα２５５＝１に
なった時点で１検出回路５４′〜５７′によりクロック
ツ臂ルスＣｐが停止されると共に、上記α　−１になっ
たレジスタＡ、′〜Ａ４′に対応するレジスタＢ、／〜
Ｂ４′の内容が除算結果としてアンド回路６１’〜６７
、オア回路６５を介して出力される。

次に、第１１図の具体例においてα　丁α＝α１０−２
４０−α−２３０＝α２Ｓなる除算を実行する場合につ
いて説明する。

この場合レジスタＡ、′〜Ａ４’　Ｉ　Ｂ１’〜Ｂ４／
はのように当初セットされるが、クロック／９ルスＣが
３個入ってきた状態でα４・α４・α４＝α１２が乗じ
られることにより の如く、レジスタＡ４′がα２５５＝１となるのでこれ
に対応するレジスタＢ４′の内容α２５が商として出力
されるものである。

このように、第１１図の具体例では１回毎にα４を乗じ
ることによυ、必要となるαの乗算回数を最高でも６３
回（αｊ＝α１のとき）に低減した状態で所期の除算を
乗算処理でなせるものである。

また、この場合線形シフトレジスタを５組、α５乗算回
路を使用すれば、必要となるαの乗算回数を最高でも５
０回に低減し得る如く、それを拡張することによってさ
らなる低減を図ることが可能である。

そして、以上のようなエラー訂正回路は、エラーロケー
ション多項式計算器部に必要なガロア体における乗算お
よび除算処理のために、ガロア体ＧＦ（２ｒｒｌ）の元
の対数および真数をチーグルの形式で記憶するＲＯＭ等
の大容量メモリでなる対数バッファや真数バッファを用
いることな７　く、乗算処理を単に線形シフトレジスタ
を用いるだけでなし得るようにすると共に除算を乗算に
変換して乗算処理でなせるようにしたもので、この際に
除算を乗算処理に変換する過程を可及的に短時間処理で
実現し得るという効用を有している。

なお、この発明は上記し且つ図示した実施例のみに限定
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。

例エバ、テープＰＣＭ等のデジタル化されり情報の伝送
や記録再生システム機器に好適するものである。

〔発明の効果〕

従って、以上詳述したようにこの発明によれば、特にエ
ラーロケーション多項式計算器部において大容量のメモ
リを必要とする対数バッファや真数バッファを用いるこ
となくガロア体における乗算や除算をなし得るようにし
、以って構成の簡易化ならびに低価格化に寄与し得るよ
うにした極めて良好なるエラー訂正回路を提供すること
が可能となる。

【図面の簡単な説明】

第１図はリードソロモン符号の復号システムでなるエラ
ー訂正回路を示す概略構成図、第２図は従来のエラーロ
ケーション多項式計算器を示す構成図、第３図はこの発
明が適用されるＤＡＤ再生装置の概要を示す構成図、第
４図はこの発明の一実施例を示す要部の構成図、第５図
は第４図の乗算装置部の具体例を示す構成図、第６図は
第４図の除算装置部の具体例を示す構成図、第７図乃至
第１０図は第６図各シ諷体例を示す構成図、第１１図は
第４図の除算装置部の他の具体例を示す構成図、第１２
図、第１３図は第１１図の各部の具体例を示す構成図で
ある。 ２１・・・シンドロームバッファ、２２・・・作業バッ
ファ、２３・・・順序制御装置、１９，２０゜２６．２
Ｂ、３０．３３・・・レジスタ、２９・・・オア回路、
２７・・・エクスクルシブオアｒ−ト、４Ｉ・・・乗算
装置、４２・・・除算装置。 出願人代理人　　弁理士　鈴　江　武　彦第１図 １ ゾ ロ１−６４ 第９図 ５ 〉 ＯＲ２０−ＯＲ２７

Claims (1)

【特許請求の範囲】
1. ガロア体で表わされる被訂正用リードソロモン符号から
   生成されるシンド四−ムに基き、エラーロケーション多
   項式計算器を用いてエラー訂正用のエラーｐケージ璽ン
   およびエラー値を計算してなるエラー訂正回路において
   、前記エラーロケーション多項式計算器部に必要なガロ
   ア体における乗算処理をなすもので線形シフトレジスタ
   を用いて構成された乗算装置と、前記エラーロケーショ
   ン多項式計算器部に必要なガロア体における除算処理α
   １÷αｊを乗算処理α１×αＭ（但しαｊ×α”＝１）
   に変換してなすもので、被除数および除数に予めαＮ（
   但しＮ〈Ｍ）を乗じる２系統の線形シフトレジスタ群を
   用いて構成された除算装置とを具備してなることを特徴
   とするエラー訂正回路。