JP2000049429A - 給電系インピーダンス低減方法および回路基板ならびに電子機器 - Google Patents
給電系インピーダンス低減方法および回路基板ならびに電子機器Info
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Abstract
(57)【要約】
【課題】 回路基板に生じる反共振を抑制して、給電系
インピーダンスやＥＭＩの低減を実現する。 【解決手段】 平面状のグランドパターンおよび電源パ
ターンからなる給電系を含む多層構造の回路基板３０に
おいて、グランドパターンの周辺部に沿って複数のスリ
ット３２ａを形成することにより、グランドパターンの
角部と辺の中央部を接続する細長い導通路３２ｂを形成
するとともに、この導通路３２ｂの各々の途中に抵抗素
子３７、３８を配置し、グランドパターンの角部と辺の
中央部とが抵抗素子３７、３８を介して短絡されるよう
にした。回路基板３０に実装されたＩＣ３５やＬＳＩ３
６への給電時にグランドパターンに生じる定在波の腹と
節または腹と腹に対応する部分が短絡されるため、定在
波によるノイズ電源が相殺され、定在波による反共振や
給電系インピーダンスの増加が抑制される。
インピーダンスやＥＭＩの低減を実現する。 【解決手段】 平面状のグランドパターンおよび電源パ
ターンからなる給電系を含む多層構造の回路基板３０に
おいて、グランドパターンの周辺部に沿って複数のスリ
ット３２ａを形成することにより、グランドパターンの
角部と辺の中央部を接続する細長い導通路３２ｂを形成
するとともに、この導通路３２ｂの各々の途中に抵抗素
子３７、３８を配置し、グランドパターンの角部と辺の
中央部とが抵抗素子３７、３８を介して短絡されるよう
にした。回路基板３０に実装されたＩＣ３５やＬＳＩ３
６への給電時にグランドパターンに生じる定在波の腹と
節または腹と腹に対応する部分が短絡されるため、定在
波によるノイズ電源が相殺され、定在波による反共振や
給電系インピーダンスの増加が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、給電系インピーダ
ンス低減技術および回路基板ならびに、これらを用いた
電子機器に関し、特に、給電系インピーダンスや放射ノ
イズの低減等に好適な技術に関するものである。
ンス低減技術および回路基板ならびに、これらを用いた
電子機器に関し、特に、給電系インピーダンスや放射ノ
イズの低減等に好適な技術に関するものである。
【０００２】
【従来の技術】電子回路は電源より電圧及び電流を供給
されることにより動作する。この電源及び電子回路への
配線を給電系と呼ぶ。図８に示すように電源の電圧を
Ｖ、電子回路の動作電流をｉｃ、電源の内部インピーダ
ンスをＺｐ、そして電源の内部インピーダンス以外の給
電系の持つインピーダンスをＺ１とすると、実際の回路
に給電される電圧Ｖｃは、 Ｖｃ＝Ｖ−ｉｃ×（Ｚｐ＋Ｚ１）・・・・・（１） となる。ｉｃとＺｐ＋Ｚ１の積が大きい場合、Ｖｃが低
下し、回路が正常に動作しなくなる。このｉｃとＺｐ＋
Ｚ１の積を電源電圧降下と呼ぶ。ｉｃを一定とした場
合、電源電圧降下を小さくするためには、式（１）にお
いてＺｐ＋Ｚ１を小さくする必要がある。Ｚｐ＋Ｚ１を
小さくするために電源回路のＺｐを低くするとともに、
給電系配線のインピーダンスＺ１を低減することが必要
である。
されることにより動作する。この電源及び電子回路への
配線を給電系と呼ぶ。図８に示すように電源の電圧を
Ｖ、電子回路の動作電流をｉｃ、電源の内部インピーダ
ンスをＺｐ、そして電源の内部インピーダンス以外の給
電系の持つインピーダンスをＺ１とすると、実際の回路
に給電される電圧Ｖｃは、 Ｖｃ＝Ｖ−ｉｃ×（Ｚｐ＋Ｚ１）・・・・・（１） となる。ｉｃとＺｐ＋Ｚ１の積が大きい場合、Ｖｃが低
下し、回路が正常に動作しなくなる。このｉｃとＺｐ＋
Ｚ１の積を電源電圧降下と呼ぶ。ｉｃを一定とした場
合、電源電圧降下を小さくするためには、式（１）にお
いてＺｐ＋Ｚ１を小さくする必要がある。Ｚｐ＋Ｚ１を
小さくするために電源回路のＺｐを低くするとともに、
給電系配線のインピーダンスＺ１を低減することが必要
である。
【０００３】給電系インピーダンスの低減の具体的な実
現方法としては給電系配線の断面積を大きくする方法
と、電源とグランドを近接させる方法、電源給電系全体
（又は配線）の長さを短くする方法の三つの方法があ
る。これら三つの方法を合わせたものとして、図９に示
すようなべた（平面状）の電源層とグランド層を持つ多
層回路基板にバイパスコンデンサ（以後パスコンと呼
ぶ）を電子回路近傍に実装する方法が従来より知られて
いる。電源とグランドを平面層とすることにより、断面
積が広くなるとともに、電源層とグランド層は近接して
平行になるので、インダクタンスが低くなる。さらにパ
スコンを電子回路の近傍に実装することにより、パスコ
ンが高速な電源電流に対応する電源の代わりの役割を
し、給電距離が短くなる。これらの効果により、電源給
電系のインピーダンスを低減することができる。
現方法としては給電系配線の断面積を大きくする方法
と、電源とグランドを近接させる方法、電源給電系全体
（又は配線）の長さを短くする方法の三つの方法があ
る。これら三つの方法を合わせたものとして、図９に示
すようなべた（平面状）の電源層とグランド層を持つ多
層回路基板にバイパスコンデンサ（以後パスコンと呼
ぶ）を電子回路近傍に実装する方法が従来より知られて
いる。電源とグランドを平面層とすることにより、断面
積が広くなるとともに、電源層とグランド層は近接して
平行になるので、インダクタンスが低くなる。さらにパ
スコンを電子回路の近傍に実装することにより、パスコ
ンが高速な電源電流に対応する電源の代わりの役割を
し、給電距離が短くなる。これらの効果により、電源給
電系のインピーダンスを低減することができる。
【０００４】
【発明が解決しようとする課題】多層回路基板を使用す
ると給電系のインピーダンスが低減できることは前述の
とおりであるが、電源層とグランド層が広い面積で対向
することにより、給電系が高周波領域において分布定数
回路としての挙動を示す。このため、電源層のある点で
生じたノイズが電源グランド層を伝播し、基板の端で反
射を繰り返す。このことにより、電源グランド層上に定
在波を生じ、見かけ上の給電系インピーダンスが大きく
なるという技術的課題がある。これを並列共振または反
共振現象と呼ぶ。図１０に、この定在波の様子を示す。
このように定在波が生じると、図１１のように電源また
はグランド層はノイズ源９０７ａ、ノイズ源９０７ｂが
直列に接続された状態と等価になる。
ると給電系のインピーダンスが低減できることは前述の
とおりであるが、電源層とグランド層が広い面積で対向
することにより、給電系が高周波領域において分布定数
回路としての挙動を示す。このため、電源層のある点で
生じたノイズが電源グランド層を伝播し、基板の端で反
射を繰り返す。このことにより、電源グランド層上に定
在波を生じ、見かけ上の給電系インピーダンスが大きく
なるという技術的課題がある。これを並列共振または反
共振現象と呼ぶ。図１０に、この定在波の様子を示す。
このように定在波が生じると、図１１のように電源また
はグランド層はノイズ源９０７ａ、ノイズ源９０７ｂが
直列に接続された状態と等価になる。
【０００５】この技術的課題の解決方法の一つとして、
特開平８−６４９８４号公報の技術のように基板端部に
おいて終端する方法や、特開平９−２４６６８１号公報
の技術のように基板の形状を８角形にすることにより、
共振を起こしにくくする方法等がある。これらの従来技
術では、前者の特開平８−６４９８４号公報の技術の場
合は基板の層構成が複雑になり基板単価が高くなる、と
いう技術的課題があり、後者の特開平９−２４６６８１
号公報の技術では基板の配線効率や実装効率が悪くな
る、という技術的課題がある。
特開平８−６４９８４号公報の技術のように基板端部に
おいて終端する方法や、特開平９−２４６６８１号公報
の技術のように基板の形状を８角形にすることにより、
共振を起こしにくくする方法等がある。これらの従来技
術では、前者の特開平８−６４９８４号公報の技術の場
合は基板の層構成が複雑になり基板単価が高くなる、と
いう技術的課題があり、後者の特開平９−２４６６８１
号公報の技術では基板の配線効率や実装効率が悪くな
る、という技術的課題がある。
【０００６】また、電源グランド層が共振することによ
り次のような技術的課題が生じる。すなわち、図１２の
ように該回路基板に信号ケーブルが接続されている場
合、グランドの等価回路は図１３のようになり、ノイズ
源９０７ａ、ノイズ源９０７ｂにケーブルのグランド線
９０６が接続されることになる。このノイズ源９０７
ａ、ノイズ源９０７ｂがグランド線９０６をダイポール
アンテナとして励振し、これによりＥＭＩ（不要電磁輻
射）を生じる。特に反共振を起こしている場合にグラン
ド層に生じる定在波がこのノイズ源となり、大きなＥＭ
Ｉを生じる懸念がある。
り次のような技術的課題が生じる。すなわち、図１２の
ように該回路基板に信号ケーブルが接続されている場
合、グランドの等価回路は図１３のようになり、ノイズ
源９０７ａ、ノイズ源９０７ｂにケーブルのグランド線
９０６が接続されることになる。このノイズ源９０７
ａ、ノイズ源９０７ｂがグランド線９０６をダイポール
アンテナとして励振し、これによりＥＭＩ（不要電磁輻
射）を生じる。特に反共振を起こしている場合にグラン
ド層に生じる定在波がこのノイズ源となり、大きなＥＭ
Ｉを生じる懸念がある。
【０００７】本発明の目的は、簡単な構造で回路基板に
おける反共振現象等による給電系インピーダンスの増加
を抑制することが可能な技術を提供することにある。
おける反共振現象等による給電系インピーダンスの増加
を抑制することが可能な技術を提供することにある。
【０００８】本発明の他の目的は、給電系からの供給電
圧の安定化により、回路基板に搭載される機器の安定動
作や消費電力の低減を実現することが可能な技術を提供
することにある。
圧の安定化により、回路基板に搭載される機器の安定動
作や消費電力の低減を実現することが可能な技術を提供
することにある。
【０００９】本発明の他の目的は、回路基板に接続され
るケーブル等からの放射ノイズを抑制することが可能な
技術を提供することにある。
るケーブル等からの放射ノイズを抑制することが可能な
技術を提供することにある。
【００１０】
【課題を解決するための手段】本発明の給電系インピー
ダンス低減方法は、電源パターンおよびグランドパター
ンを含む回路基板において、同一の電源パターンの異な
る２点、または同一のグランドパターンの異なる２点
を、抵抗部位を含む回路構造にて接続するものである。
ダンス低減方法は、電源パターンおよびグランドパター
ンを含む回路基板において、同一の電源パターンの異な
る２点、または同一のグランドパターンの異なる２点
を、抵抗部位を含む回路構造にて接続するものである。
【００１１】また、本発明の回路基板は、同一電源パタ
ーンの異なる２点または同一グランドパターンの異なる
２点に両端が接続された導通経路と、導通経路の一部に
設けられた抵抗部位とを含む回路構造を備えたものであ
る。
ーンの異なる２点または同一グランドパターンの異なる
２点に両端が接続された導通経路と、導通経路の一部に
設けられた抵抗部位とを含む回路構造を備えたものであ
る。
【００１２】また、本発明の回路基板は、同一電源パタ
ーンの異なる２点または同一グランドパターンの異なる
２点に両端が接続された導通経路と、導通経路の一部に
設けられた抵抗部位とを含む回路構造を備え、２点のう
ち、少なくとも１点は電源パターンまたはグランドパタ
ーンの側辺をほぼｎ分割（ｎは整数）した分割位置とし
たものである。
ーンの異なる２点または同一グランドパターンの異なる
２点に両端が接続された導通経路と、導通経路の一部に
設けられた抵抗部位とを含む回路構造を備え、２点のう
ち、少なくとも１点は電源パターンまたはグランドパタ
ーンの側辺をほぼｎ分割（ｎは整数）した分割位置とし
たものである。
【００１３】また、本発明の回路基板は、給電のために
設けられた導電パターンと、導電パターンの一部に形成
された少なくとも一つのスリットと、導電パターンの外
縁部とスリットとの間、または複数のスリットの間に挟
まれた導通領域に設けられた抵抗部位とを含むようにし
たものである。
設けられた導電パターンと、導電パターンの一部に形成
された少なくとも一つのスリットと、導電パターンの外
縁部とスリットとの間、または複数のスリットの間に挟
まれた導通領域に設けられた抵抗部位とを含むようにし
たものである。
【００１４】すなわち、絶縁層９０１の上に電源層９０
２やグランド層９０３がべたに形成された基板９００に
生じる定在波の様子を図１０に示す。１／２波長モード
や１波長モード、どちらの場合でも基板端部が腹となっ
ている。この様子を等価回路で表現すると図１１のよう
になる。この等価電源（ノイズ電源）９０７ａ、等価電
源（ノイズ電源）９０７ｂが基板９００の電源層９０２
やグランド層９０３上に生じる。
２やグランド層９０３がべたに形成された基板９００に
生じる定在波の様子を図１０に示す。１／２波長モード
や１波長モード、どちらの場合でも基板端部が腹となっ
ている。この様子を等価回路で表現すると図１１のよう
になる。この等価電源（ノイズ電源）９０７ａ、等価電
源（ノイズ電源）９０７ｂが基板９００の電源層９０２
やグランド層９０３上に生じる。
【００１５】そこで、本発明では、上述のように、基板
９００に発生する定在波の腹（等価電源９０７ａ、等価
電源９０７ｂ）の部分（基板各辺のｎ分割位置）に相当
する電源層９０２やグランド層９０３の２点を冗長回路
にて短絡する。
９００に発生する定在波の腹（等価電源９０７ａ、等価
電源９０７ｂ）の部分（基板各辺のｎ分割位置）に相当
する電源層９０２やグランド層９０３の２点を冗長回路
にて短絡する。
【００１６】すなわち、等価電源９０７ａ／等価電源９
０７ｂの両端を短絡することにより、等価電源９０７
ａ、等価電源９０７ｂが相殺されるので、反共振を抑制
できる。ただし、この場合、単純に短絡しても共振周波
数を別の周波数に移動させることになるため、図１４の
ように抵抗９０５を介して短絡する必要がある。
０７ｂの両端を短絡することにより、等価電源９０７
ａ、等価電源９０７ｂが相殺されるので、反共振を抑制
できる。ただし、この場合、単純に短絡しても共振周波
数を別の周波数に移動させることになるため、図１４の
ように抵抗９０５を介して短絡する必要がある。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。
を参照しながら詳細に説明する。
【００１８】（実施の形態１）図１は本発明の給電系イ
ンピーダンス低減方法を実施する回路基板の構成の一例
を示す平面図であり、図２は、図１において線ＩＩ−Ｉ
Ｉにて示される部分の断面図、図３は、図１のＩＩＩ部
を拡大して示す拡大図である。
ンピーダンス低減方法を実施する回路基板の構成の一例
を示す平面図であり、図２は、図１において線ＩＩ−Ｉ
Ｉにて示される部分の断面図、図３は、図１のＩＩＩ部
を拡大して示す拡大図である。
【００１９】本実施の形態では回路基板３０を構成する
グランドパターンまたは電源パターンの任意の箇所を短
絡することにより反共振等を抑制する例を示す。
グランドパターンまたは電源パターンの任意の箇所を短
絡することにより反共振等を抑制する例を示す。
【００２０】本実施の形態の回路基板は、複数の絶縁層
３１を介して、給電系を構成するグランドパターン３２
および電源パターン３３、さらには配線パターン３４が
積層された構造となっている。グランドパターン３２、
電源パターン３３、配線パターン３４は、たとえば金属
箔やメッキ等で構成される。
３１を介して、給電系を構成するグランドパターン３２
および電源パターン３３、さらには配線パターン３４が
積層された構造となっている。グランドパターン３２、
電源パターン３３、配線パターン３４は、たとえば金属
箔やメッキ等で構成される。
【００２１】最上の絶縁層３１の上には、複数のＩＣ３
５やＬＳＩ３６等が実装され、これらは、当該絶縁層３
１上を引き回される図示しない配線パターンや、回路基
板３０の厚さ方向に穿設された図示しないスルーホール
やビアホール内に形成された導体を介してグランドパタ
ーン３２および電源パターン３３に接続されることによ
って動作電力の供給を受けるとともに、配線パターン３
４に接続されることによって当該配線パターン３４を介
して信号の授受等を行うことにより所定の動作を行う。
５やＬＳＩ３６等が実装され、これらは、当該絶縁層３
１上を引き回される図示しない配線パターンや、回路基
板３０の厚さ方向に穿設された図示しないスルーホール
やビアホール内に形成された導体を介してグランドパタ
ーン３２および電源パターン３３に接続されることによ
って動作電力の供給を受けるとともに、配線パターン３
４に接続されることによって当該配線パターン３４を介
して信号の授受等を行うことにより所定の動作を行う。
【００２２】本実施の形態の場合、たとえばグランドパ
ターン３２は、図４に例示されるように、周辺部に各辺
に沿って当該各辺をほぼ二分する位置に複数のスリット
３２ａが形成され、このスリット３２ａと、外縁部に挟
まれた細長い導通路３２ｂは、両端部がグランドパター
ン３２の角部と中央部とに接続された状態を呈するとと
もに、その中央部は切断されて切断端３２ｃおよび切断
端３２ｄをなしている。
ターン３２は、図４に例示されるように、周辺部に各辺
に沿って当該各辺をほぼ二分する位置に複数のスリット
３２ａが形成され、このスリット３２ａと、外縁部に挟
まれた細長い導通路３２ｂは、両端部がグランドパター
ン３２の角部と中央部とに接続された状態を呈するとと
もに、その中央部は切断されて切断端３２ｃおよび切断
端３２ｄをなしている。
【００２３】なお、本実施の形態におけるスリット３２
ａは、導通路３２ｂをグランドパターン３２の他の領域
から電気的に分離させるために設けられている。したが
って、グランドパターン３２に物理的に切り込みを形成
することに限らず、グランドパターン３２の一部に細長
く形成された非導通部も、本実施の形態におけるスリッ
トの概念に含まれる。
ａは、導通路３２ｂをグランドパターン３２の他の領域
から電気的に分離させるために設けられている。したが
って、グランドパターン３２に物理的に切り込みを形成
することに限らず、グランドパターン３２の一部に細長
く形成された非導通部も、本実施の形態におけるスリッ
トの概念に含まれる。
【００２４】さらに、図２に例示されるように、この切
断端３２ｃおよび切断端３２ｄの直上部には、絶縁層３
１を貫通するビアホール３１ａおよびビアホール３１ｂ
が穿設されている。ビアホール３１ａおよびビアホール
３１ｂの内部にはメッキ等の方法により、下端が切断端
３２ｃおよび切断端３２ｄにそれぞれ接続された接続導
体３２ｅ、接続導体３２ｆが形成され、この接続導体３
２ｅおよび接続導体３２ｆの上端は、絶縁層３１の上部
に形成された配線パターン３２ｇおよび配線パターン３
２ｈを介して、抵抗素子３７、抵抗素子３８に接続され
ている。
断端３２ｃおよび切断端３２ｄの直上部には、絶縁層３
１を貫通するビアホール３１ａおよびビアホール３１ｂ
が穿設されている。ビアホール３１ａおよびビアホール
３１ｂの内部にはメッキ等の方法により、下端が切断端
３２ｃおよび切断端３２ｄにそれぞれ接続された接続導
体３２ｅ、接続導体３２ｆが形成され、この接続導体３
２ｅおよび接続導体３２ｆの上端は、絶縁層３１の上部
に形成された配線パターン３２ｇおよび配線パターン３
２ｈを介して、抵抗素子３７、抵抗素子３８に接続され
ている。
【００２５】すなわち、グランドパターン３２の角部と
中央部（すなわち、図１０にて例示された定在波の腹と
節の部分）は、スリット３２ａの存在によって形成され
た細長い導通路３２ｂと、接続導体３２ｅおよび接続導
体３２ｆ、配線パターン３２ｇおよび配線パターン３２
ｈ、さらには抵抗素子３７、３８を介して短絡された状
態にされ、これにより、図１４に例示される等価回路の
回路構成となる。
中央部（すなわち、図１０にて例示された定在波の腹と
節の部分）は、スリット３２ａの存在によって形成され
た細長い導通路３２ｂと、接続導体３２ｅおよび接続導
体３２ｆ、配線パターン３２ｇおよび配線パターン３２
ｈ、さらには抵抗素子３７、３８を介して短絡された状
態にされ、これにより、図１４に例示される等価回路の
回路構成となる。
【００２６】このことにより、グランド層（グランドパ
ターン３２）に生じる定在波の腹と節を抵抗素子３７、
３８を介して短絡することとなり、定在波の電気的エネ
ルギーを抵抗素子３７、３８で消費し、熱エネルギーに
変換することで、グランドパターン３２および電源パタ
ーン３３からなる給電系の給電系インピーダンスの低減
や、回路基板３０に接続される図示しないケーブル等か
らのＥＭＩの低減を実現する。
ターン３２）に生じる定在波の腹と節を抵抗素子３７、
３８を介して短絡することとなり、定在波の電気的エネ
ルギーを抵抗素子３７、３８で消費し、熱エネルギーに
変換することで、グランドパターン３２および電源パタ
ーン３３からなる給電系の給電系インピーダンスの低減
や、回路基板３０に接続される図示しないケーブル等か
らのＥＭＩの低減を実現する。
【００２７】なお、上述の例では、１本のスリット３２
ａと外縁との間に導通路３２ｂを形成して例を示した
が、２本のスリットを平行に形成し、その間に細長い導
通路を形成してもよい。
ａと外縁との間に導通路３２ｂを形成して例を示した
が、２本のスリットを平行に形成し、その間に細長い導
通路を形成してもよい。
【００２８】また、図１〜図３の構成では、グランドパ
ターン３２にスリット３２ａを形成することで当該グラ
ンドパターン３２の一部を短絡の導通路として利用する
場合を例示したが、短絡回路をグランドパターン３２と
独立に設けてもよい。
ターン３２にスリット３２ａを形成することで当該グラ
ンドパターン３２の一部を短絡の導通路として利用する
場合を例示したが、短絡回路をグランドパターン３２と
独立に設けてもよい。
【００２９】すなわち、図５に例示されるように、通常
のベタのグランドパターン３２Ａの角部および各辺の中
央部に、絶縁層３１を貫通するビアホール４１およびビ
アホール４２を穿設するとともに、この内部に下端部が
グランドパターン３２Ａに接続される接続導体４１ａお
よび接続導体４２ａを形成する。さらに、絶縁層３１の
上には、各辺に沿って引き回され、両端部がビアホール
４１およびビアホール４２の内部の接続導体４１ａおよ
び接続導体４２ａの上端に接続される配線パターン４３
を形成し、この配線パターン４３の切断部に、抵抗素子
４４、抵抗素子４５の両端部を接続することで、グラン
ドパターン３２Ａの角部と中央部（すなわち、図１０に
て例示された定在波の腹と節の部分）が、接続導体４１
ａおよび接続導体４２ａ、配線パターン４３、および抵
抗素子４４、４５等を介して短絡される構成とする。
のベタのグランドパターン３２Ａの角部および各辺の中
央部に、絶縁層３１を貫通するビアホール４１およびビ
アホール４２を穿設するとともに、この内部に下端部が
グランドパターン３２Ａに接続される接続導体４１ａお
よび接続導体４２ａを形成する。さらに、絶縁層３１の
上には、各辺に沿って引き回され、両端部がビアホール
４１およびビアホール４２の内部の接続導体４１ａおよ
び接続導体４２ａの上端に接続される配線パターン４３
を形成し、この配線パターン４３の切断部に、抵抗素子
４４、抵抗素子４５の両端部を接続することで、グラン
ドパターン３２Ａの角部と中央部（すなわち、図１０に
て例示された定在波の腹と節の部分）が、接続導体４１
ａおよび接続導体４２ａ、配線パターン４３、および抵
抗素子４４、４５等を介して短絡される構成とする。
【００３０】この図５の場合には、グランドパターン３
２Ａの形状は一切変更することなく、ビアホール４１
（接続導体４１ａ）およびビアホール４２（接続導体４
２ａ）の配置形成と、配線パターン４３の引回しだけ
で、グランドパターン３２Ａ上の任意の二点を抵抗素子
４４、４５等を介して短絡することができ、短絡位置の
設定の自由度が増す、という利点がある。すなわち、回
路基板３０の設計段階等で予測できなかった定在波の分
布が発生した場合、あるいは既存の回路基板３０に対し
てでも、当該定在波を解消すべく、目的の任意の位置へ
のビアホール４１（接続導体４１ａ）、ビアホール４２
（接続導体４２ａ）の形成および配線パターン４３、抵
抗素子４４の配置形成等により、定在波等の発生による
反共振を抑制して、給電系インピーダンスの低減や、回
路基板３０に接続される図示しないケーブル等からのＥ
ＭＩの低減を実現することが可能となる。
２Ａの形状は一切変更することなく、ビアホール４１
（接続導体４１ａ）およびビアホール４２（接続導体４
２ａ）の配置形成と、配線パターン４３の引回しだけ
で、グランドパターン３２Ａ上の任意の二点を抵抗素子
４４、４５等を介して短絡することができ、短絡位置の
設定の自由度が増す、という利点がある。すなわち、回
路基板３０の設計段階等で予測できなかった定在波の分
布が発生した場合、あるいは既存の回路基板３０に対し
てでも、当該定在波を解消すべく、目的の任意の位置へ
のビアホール４１（接続導体４１ａ）、ビアホール４２
（接続導体４２ａ）の形成および配線パターン４３、抵
抗素子４４の配置形成等により、定在波等の発生による
反共振を抑制して、給電系インピーダンスの低減や、回
路基板３０に接続される図示しないケーブル等からのＥ
ＭＩの低減を実現することが可能となる。
【００３１】なお、図１〜図５の例では短絡経路に別体
の抵抗素子を設けた場合を例示したが、図６に例示され
るように、細長い導通路３２ｂの一部に括れ部４６また
は選択的に高抵抗値の改質部４７を形成することで抵抗
素子の代わりをさせてもよい。この場合には、別体の抵
抗素子が不要となるため、構造の簡素による小型化およ
び低価格化を実現できる、等の利点がある。
の抵抗素子を設けた場合を例示したが、図６に例示され
るように、細長い導通路３２ｂの一部に括れ部４６また
は選択的に高抵抗値の改質部４７を形成することで抵抗
素子の代わりをさせてもよい。この場合には、別体の抵
抗素子が不要となるため、構造の簡素による小型化およ
び低価格化を実現できる、等の利点がある。
【００３２】（実施の形態２）図７は、本発明の一実施
の形態である電子機器の構成の一例を示す一部破断図で
ある。
の形態である電子機器の構成の一例を示す一部破断図で
ある。
【００３３】この実施の形態では、電子機器の一例とし
て、携帯型のパーソナルコンピュータ等の情報処理装置
５０を例示する。すなわち、本実施の形態の情報処理装
置５０は、キーボード５１ａ等が設けられた筐体５１
と、この筐体５１に対して折り畳み自在にされた液晶デ
ィスプレイ等のディスプレイ部５２を含んでいる。
て、携帯型のパーソナルコンピュータ等の情報処理装置
５０を例示する。すなわち、本実施の形態の情報処理装
置５０は、キーボード５１ａ等が設けられた筐体５１
と、この筐体５１に対して折り畳み自在にされた液晶デ
ィスプレイ等のディスプレイ部５２を含んでいる。
【００３４】筐体５１の内部には、たとえば、汎用のマ
イクロプロセッサ５３ａ、半導体メモリ５３ｂ、入出力
制御素子５３ｃ等が搭載されたマザーボード等の回路基
板５３が内蔵されている。この回路基板５３には、図１
に例示された回路基板３０が用いられており、定在波等
の発生による反共振を抑制して、給電系インピーダンス
の低減や、回路基板３０に接続される図示しないケーブ
ル等からのＥＭＩの低減を実現している。
イクロプロセッサ５３ａ、半導体メモリ５３ｂ、入出力
制御素子５３ｃ等が搭載されたマザーボード等の回路基
板５３が内蔵されている。この回路基板５３には、図１
に例示された回路基板３０が用いられており、定在波等
の発生による反共振を抑制して、給電系インピーダンス
の低減や、回路基板３０に接続される図示しないケーブ
ル等からのＥＭＩの低減を実現している。
【００３５】これにより、給電系インピーダンスの低減
による消費電力の低減による長時間動作や、図示しない
電源回路の定格容量の削減によるコスト低減、ＥＭＩ等
のノイズ発生の抑止等を実現して、情報処理装置５０の
性能を向上させることが可能になる。
による消費電力の低減による長時間動作や、図示しない
電源回路の定格容量の削減によるコスト低減、ＥＭＩ等
のノイズ発生の抑止等を実現して、情報処理装置５０の
性能を向上させることが可能になる。
【００３６】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００３７】たとえば、上述の説明では、電子機器とし
て半導体装置や情報処理装置等を例示したが、これに限
らず、携帯電話等の移動体通信機器等に広く適用でき
る。
て半導体装置や情報処理装置等を例示したが、これに限
らず、携帯電話等の移動体通信機器等に広く適用でき
る。
【００３８】
【発明の効果】本発明の回路基板によれば、簡単な構造
で回路基板における反共振現象等による給電系インピー
ダンスの増加を抑制することができる、という効果が得
られる。
で回路基板における反共振現象等による給電系インピー
ダンスの増加を抑制することができる、という効果が得
られる。
【００３９】また、本発明の回路基板によれば、給電系
からの供給電圧の安定化により、回路基板に搭載される
機器の安定動作や消費電力の低減を実現することができ
る、という効果が得られる。
からの供給電圧の安定化により、回路基板に搭載される
機器の安定動作や消費電力の低減を実現することができ
る、という効果が得られる。
【００４０】また、本発明の回路基板によれば、回路基
板に接続されるケーブル等からの放射ノイズを抑制する
ことができる、という効果が得られる。
板に接続されるケーブル等からの放射ノイズを抑制する
ことができる、という効果が得られる。
【００４１】また、本発明の給電系インピーダンス低減
方法によれば、簡単な構造で回路基板における反共振現
象等による給電系インピーダンスの増加を抑制すること
ができる、という効果が得られる。
方法によれば、簡単な構造で回路基板における反共振現
象等による給電系インピーダンスの増加を抑制すること
ができる、という効果が得られる。
【００４２】また、本発明の給電系インピーダンス低減
方法によれば、給電系からの供給電圧の安定化により、
回路基板に搭載される機器の安定動作や消費電力の低減
を実現することができる、という効果が得られる。
方法によれば、給電系からの供給電圧の安定化により、
回路基板に搭載される機器の安定動作や消費電力の低減
を実現することができる、という効果が得られる。
【００４３】また、本発明の給電系インピーダンス低減
方法によれば、回路基板に接続されるケーブル等からの
放射ノイズを抑制することができる、という効果が得ら
れる。
方法によれば、回路基板に接続されるケーブル等からの
放射ノイズを抑制することができる、という効果が得ら
れる。
【００４４】また、本発明の電子機器によれば、簡単な
構造で回路基板における反共振現象等による給電系イン
ピーダンスの増加を抑制することができる、という効果
が得られる。
構造で回路基板における反共振現象等による給電系イン
ピーダンスの増加を抑制することができる、という効果
が得られる。
【００４５】また、本発明の電子機器によれば、給電系
からの供給電圧の安定化により、回路基板に搭載される
機器の安定動作や消費電力の低減を実現することができ
る、という効果が得られる。
からの供給電圧の安定化により、回路基板に搭載される
機器の安定動作や消費電力の低減を実現することができ
る、という効果が得られる。
【００４６】また、本発明の電子機器によれば、回路基
板に接続されるケーブル等からの放射ノイズを抑制する
ことができる、という効果が得られる。
板に接続されるケーブル等からの放射ノイズを抑制する
ことができる、という効果が得られる。
【図１】本発明の給電系インピーダンス低減方法を実施
する回路基板の構成の一例を示す平面図である。
する回路基板の構成の一例を示す平面図である。
【図２】図１において線ＩＩ−ＩＩにて示される部分の
断面図である。
断面図である。
【図３】図１におけるＩＩＩ部を拡大した平面図であ
る。
る。
【図４】本発明の給電系インピーダンス低減方法を実施
する回路基板におけるグランドパターンを取り出して示
す平面図である。
する回路基板におけるグランドパターンを取り出して示
す平面図である。
【図５】本発明の給電系インピーダンス低減方法を実施
する回路基板におけるグランドパターンの短絡方法の変
形例を示す断面図である。
する回路基板におけるグランドパターンの短絡方法の変
形例を示す断面図である。
【図６】本発明の給電系インピーダンス低減方法を実施
する回路基板におけるグランドパターンの変形例をす平
面図である。
する回路基板におけるグランドパターンの変形例をす平
面図である。
【図７】本発明の一実施の形態である電子機器の構成の
一例を示す一部破断斜視図である。
一例を示す一部破断斜視図である。
【図８】本発明の参考技術における給電系のインピーダ
ンスを説明するための等価回路の一例を示す回路図であ
る。
ンスを説明するための等価回路の一例を示す回路図であ
る。
【図９】多層回路基板において給電系のインピーダンス
を低減するためにバイパスコンデンサを用いる場合の等
価回路の一例を示す回路図である。
を低減するためにバイパスコンデンサを用いる場合の等
価回路の一例を示す回路図である。
【図１０】多層回路基板においてグランドパターン等に
発生する定在波の様子の一例を示す概念図である。
発生する定在波の様子の一例を示す概念図である。
【図１１】多層回路基板の電源またはグランド層に発生
するノイズ源の等価回路の一例を示す回路図である。
するノイズ源の等価回路の一例を示す回路図である。
【図１２】多層回路基板に信号ケーブルを接続した場合
のノイズ発生状況を説明する等価回路の一例を示す回路
図である。
のノイズ発生状況を説明する等価回路の一例を示す回路
図である。
【図１３】多層回路基板のグランドパターンに信号ケー
ブルを接続した場合のノイズ発生状況を説明する等価回
路の一例を示す回路図である。
ブルを接続した場合のノイズ発生状況を説明する等価回
路の一例を示す回路図である。
【図１４】本発明の回路基板においてグランドパターン
または電源パターンを短絡する場合の作用を説明する等
価回路の一例を示す回路図である。
または電源パターンを短絡する場合の作用を説明する等
価回路の一例を示す回路図である。
３０…回路基板、３１…絶縁層、３１ａ…ビアホール、
３１ｂ…ビアホール、３２…グランドパターン、３２Ａ
…グランドパターン、３２ａ…スリット、３２ｂ…導通
路、３２ｃ…切断端、３２ｄ…切断端、３２ｅ…接続導
体、３２ｆ…接続導体、３２ｇ…配線パターン、３２ｈ
…配線パターン、３３…電源パターン、３４…配線パタ
ーン、３５…ＩＣ、３６…ＬＳＩ、３７…抵抗素子、３
８…抵抗素子、４１…ビアホール、４１ａ…接続導体、
４２…ビアホール、４２ａ…接続導体、４３…配線パタ
ーン、４４…抵抗素子、４５…抵抗素子、４６…括れ
部、４７…改質部、５０…情報処理装置、５１…筐体、
５１ａ…キーボード、５２…ディスプレイ部、５３…回
路基板、５３ａ…マイクロプロセッサ、５３ｂ…半導体
メモリ、５３ｃ…入出力制御素子、９００…基板、９０
１…絶縁層、９０２…電源層、９０３…グランド層、９
０５…抵抗、９０６…グランド線、９０７ａ…ノイズ
源、９０７ａ…等価電源（ノイズ源）、９０７ｂ…等価
電源（ノイズ源）。
３１ｂ…ビアホール、３２…グランドパターン、３２Ａ
…グランドパターン、３２ａ…スリット、３２ｂ…導通
路、３２ｃ…切断端、３２ｄ…切断端、３２ｅ…接続導
体、３２ｆ…接続導体、３２ｇ…配線パターン、３２ｈ
…配線パターン、３３…電源パターン、３４…配線パタ
ーン、３５…ＩＣ、３６…ＬＳＩ、３７…抵抗素子、３
８…抵抗素子、４１…ビアホール、４１ａ…接続導体、
４２…ビアホール、４２ａ…接続導体、４３…配線パタ
ーン、４４…抵抗素子、４５…抵抗素子、４６…括れ
部、４７…改質部、５０…情報処理装置、５１…筐体、
５１ａ…キーボード、５２…ディスプレイ部、５３…回
路基板、５３ａ…マイクロプロセッサ、５３ｂ…半導体
メモリ、５３ｃ…入出力制御素子、９００…基板、９０
１…絶縁層、９０２…電源層、９０３…グランド層、９
０５…抵抗、９０６…グランド線、９０７ａ…ノイズ
源、９０７ａ…等価電源（ノイズ源）、９０７ｂ…等価
電源（ノイズ源）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠井 真理子 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 (72)発明者 須賀 卓 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 沢田 栄夫 神奈川県海老名市下今泉810番地 株式会 社日立製作所ＰＣ事業部内 (72)発明者 石原 裕 神奈川県海老名市下今泉810番地 株式会 社日立製作所ＰＣ事業部内 Ｆターム(参考） 5E338 AA03 BB02 BB19 BB75 CC01 CC04 CC06 CD23 EE13 5E346 AA02 AA12 AA14 AA15 AA43 AA53 BB03 BB04 BB07 DD12 DD22 FF04 HH02
Claims (7)
- 【請求項１】 電源パターンおよびグランドパターンを
含む回路基板における給電系インピーダンス低減方法で
あって、同一の前記電源パターンの異なる２点、または
同一の前記グランドパターンの異なる２点を、抵抗部位
を含む回路構造にて接続することを特徴とする給電系イ
ンピーダンス低減方法。 - 【請求項２】 同一電源パターンの異なる２点または同
一グランドパターンの異なる２点に両端が接続された導
通経路と、前記導通経路の一部に設けられた抵抗部位と
を含む回路構造を備えたことを特徴とする回路基板。 - 【請求項３】 同一電源パターンの異なる２点または同
一グランドパターンの異なる２点に両端が接続された導
通経路と、前記導通経路の一部に設けられた抵抗部位と
を含む回路構造を備え、前記２点のうち、少なくとも１
点は前記電源パターンまたは前記グランドパターンの側
辺をほぼｎ分割（ｎは整数）した分割位置であることを
特徴とする回路基板。 - 【請求項４】 給電のために設けられた導電パターン
と、前記導電パターンの一部に形成された少なくとも一
つのスリットと、前記導電パターンの外縁部と前記スリ
ットとの間、または複数の前記スリットの間に挟まれた
導通領域に設けられた抵抗部位とを含むことを特徴とす
る回路基板。 - 【請求項５】 請求項２または３記載の回路基板におい
て、前記抵抗部位は前記導通経路とは別体の抵抗素子か
らなる構成、もしくは、前記抵抗部位は前記導通経路の
形状および材質の少なくとも一方を変化させることによ
って形成された構成、のいずれかであることを特徴とす
る回路基板。 - 【請求項６】 請求項４記載の回路基板において、前記
抵抗部位は前記導通領域とは別個の抵抗素子からなる構
成、もしくは、前記抵抗部位は前記導通領域の一部の形
状および材質の少なくとも一方を変化させることによっ
て形成された構成、のいずれかであることを特徴とする
回路基板。 - 【請求項７】 請求項２，３，４，５または６記載の回
路基板を備えたことを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21357298A JP3698896B2 (ja) | 1998-07-29 | 1998-07-29 | 給電系インピーダンス低減方法および回路基板ならびに電子機器 |
| US09/361,232 US6614663B1 (en) | 1998-07-29 | 1999-07-27 | Reducing impedance of power supplying system in a circuit board by connecting two points in one of a power supply pattern and a ground pattern by a resistive member |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21357298A JP3698896B2 (ja) | 1998-07-29 | 1998-07-29 | 給電系インピーダンス低減方法および回路基板ならびに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049429A true JP2000049429A (ja) | 2000-02-18 |
| JP3698896B2 JP3698896B2 (ja) | 2005-09-21 |
Family
ID=16641431
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21357298A Expired - Fee Related JP3698896B2 (ja) | 1998-07-29 | 1998-07-29 | 給電系インピーダンス低減方法および回路基板ならびに電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6614663B1 (ja) |
| JP (1) | JP3698896B2 (ja) |
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| JP2018032712A (ja) * | 2016-08-24 | 2018-03-01 | 本田技研工業株式会社 | ノイズフィルタ、及び当該ノイズフィルタが形成された回路基板 |
| US10912187B2 (en) | 2017-06-09 | 2021-02-02 | Mitsubishi Electric Corporation | Printed board |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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