JP2000031834A

JP2000031834A - 可変長符号の復号化回路

Info

Publication number: JP2000031834A
Application number: JP10198623A
Authority: JP
Inventors: Toshihiro Honma; 敏弘本間
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-07-14
Filing date: 1998-07-14
Publication date: 2000-01-28

Abstract

(57)【要約】【課題】本発明は復号化回路に関し、特に回転処理を
行わずに可変長符号化されたデータを固定長符号データ
に変換する簡易な回路構成を提供する。【解決手段】可変長符号化されたシリアル入力データ
をパラレルデータに変換するシリアル−パラレル変換部
１１と、そのパラレルデータを記憶するレジスタ部１２
と、記憶されたパラレルデータから可変長符号を検出し
固定長符号に変換出力してその可変符号長を出力する符
号変換部１５と、シリアル入力データからデータブロッ
クの区切りを示す同期信号を検出する同期検出部１８
と、その同期検出信号により、所定の初期値から符号変
換部からの可変符号長にその出力を切換える選択部５
２、及び選択部からの所定の初期値及び可変符号長に基
づいて前記シリアル入力データを可変符号長に対応した
任意のタイミングでレジスタ部に記憶するロードパルス
を発生するパルス生成部５１と、から構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は復号化回路及びその
方法に関し、特に可変長符号化されたデータを固定長符
号データに変換する復号化回路及びその方法に関するも
のである。

【０００２】

【従来の技術】データ伝送におけるデータの符号化に
は、各データに固定長の符号を割り当てる固定長符号化
と、可変長の符号を割り当てる可変長符号化とがある。
前者の場合は、符号化／復号化の処理が簡易であるが、
データの伝送効率は固定の符号長によって制限される。

【０００３】一方、後者の場合は、伝送する原データの
統計的な偏りを利用し、発生確率の高いデータには短い
符号長を割り当て、発生確率の低いデータには長い符号
長を割当てる。その結果、伝送するデータの平均語長が
短くなり、データの伝送効率は向上するが、符号化／復
号化における処理は複雑となる。

【０００４】図１は、可変長符号化の一例を示したもの
である。図１の（ａ）は、画像信号や音声信号等のアナ
ログ信号波形を所定周期でサンプリングし、隣接する各
サンプリング信号間の差分値（Δ）を求める場合を示し
ている。画像信号や音声信号等のように相関のある信号
を差分信号に変換すると、その差分値（Δ）の発生確率
は、発生確率の最も高いΔ＝０を中心にそれから離れる
に従って発生確率が指数関数的に低下するような生起分
布を示す。従って、このような差分値（Δ）を可変長符
号化することによってデータ転送効率が大幅に改善され
る。

【０００５】図１の（ｂ）は、固定長符号と可変長符号
との間の符号化／復号化の変換規則の一例を示したもの
である。ここでは、４ビット固定長符号とそれに対応す
る２〜８ビットで構成した可変長符号の相互間の変換規
則を示している。例えば、上述したように相関のある信
号を差分伝送する場合に、Δ値＝０（固定長符号；００
００（０））の発生確率が５０％、その前後のΔ値（固
定長符号；０００１（＋１）及び１１１１（−１））の
発生確率がそれぞれ２５％とすると、前記３つの値（図
１の（ｂ）の範囲Ａ）によってほぼ１００％の信号伝送
が行われることになる。

【０００６】上記伝送に可変長符号を用いた場合、図１
の（ｃ）に示すように３つの値に対応する可変長符号の
発生確率（Ｐ）はＰ［１１］＝０．５、Ｐ［０１１］＝
０．２５、Ｐ［１０１］＝０．２５となり、また各符号
長は２ビット、３ビット、３ビットであるから、信号伝
送に用いられる平均語長は２．５ビットとなる。

【０００７】その結果、４ビットの固定長符号を用いる
場合と比べて顕著に伝送効率が改善される。図１の
（ｂ）の復号化の過程では、２〜８ビットの可変長符号
を対応する４ビット固定長符号に復号化する必要があ
る。可変長符号から固定長符号への逆変換は、０１，０
１１のように”０”が検出されたあとに”１”または”
１１”を検出した時に符号の区切りと判定される。

【０００８】図２は可変長符号データを復号する従来の
復号化回路の一例を示したものである。また、図３〜５
は図２の復号化回路の動作説明図である。以下、図３に
示す可変長符号データを復号化する場合について説明す
る。図３の（ａ）は図２の復号化回路によって復号化さ
れる可変長符号データを示しており、図３の（ｂ）は復
号化の過程で算出される各データの可変符号長（ビット
長）を示しており、そして図３の（ｃ）は最終的に復元
（逆変換）される４ビット固定長符号を示している。

【０００９】図４の復号化処理タイムチャート（１）
は、図２の８ビットのシフトレジスタ（ＳＲ）１１から
なるシリアル−パラレル変換回路、８ビットのフリップ
フロップ回路（ＦＦ）１２、１３からなる２段構成のラ
ッチ回路、及びデータクロックを１／ｎ（ｎ＝８）分周
してフリップフロップ回路（ＦＦ）１２、１３のロード
パルス信号を発生させる分周回路１６の各動作を示して
いる。

【００１０】図４において、可変長入力信号（）はク
ロック信号（）に従って順次シフトレジスタ１１に入
力され、８ビット毎に分周回路１６から出力されるロー
ドパルス信号（）によって初段のフリップフロップ回
路１２に８ビットのパラレルデータとしてラッチされる
（）。そのラッチデータは、さらに次のラッチ信号に
よって次段のフリップフロップ回路（ＦＦ）１３にラッ
チされる（）。

【００１１】図５は、入力信号の開始点を表す同期信号
を検出するための同期検出部１８、前記２段のフリップ
フロップ回路１２、１３でラッチしたデータの回転処理
を行う回転処理部１４、前記回転処理したデータから４
ビット固定長データを復元（逆変換）する符号変換部１
５、そして前記符号変換部１５からの信号を基に次の受
信データ回転処理のための演算処理を行う加算部１９及
びデコーダ部１７の各動作を示している。なお、図５の
（ａ）〜（ｃ）で示す各タイミングは図４の同タイミン
グ（ａ）〜（ｃ）と対応している。

【００１２】同期検出部１８は、入力データ列からその
先頭を表すフレーム同期パターン信号（以降、「Ｆ信
号」と呼ぶ）を検出する。シリアル入力データ列からＦ
信号を検出すると、それに続くデータが入力データの先
頭となる。パラレル変換されたデータ列と入力データの
先頭位置との関係は、同期パターンの検出時点とロード
パルス信号（）との間の位相関係から判定できる。こ
の位相差が後述する回転処理の初期シフト量となる。な
お、本例でＦ信号は説明の便宜上１ビットで表している
が、実際のＦ信号にはユニークワードが使われる。

【００１３】回転処理部１４は、前記Ｆ信号の検出によ
り図５のｔ１のタイミングで内部に設けられた前段及び
後段の各８ビットシフトレジスタ（図示せず、なお前段
は後述のように７ビットで可）へ前記各フリップフロッ
プ回路１２、１３でラッチされた信号を取り込む。その
際、前記初期シフト量（本例では３ビット（））に相
当する回転処理を行う。回転処理は、次段の符号変換部
１５において変換ＲＯＭテーブル等を使用して復号化処
理を行うためにその特定ビット位置に可変長データを移
動させるために行われる。

【００１４】本例では後段のシフトレジスタのＭＳＢに
入力データ列の先頭が移動する。よって、Ｆ信号はＬＳ
Ｂに移動する（）。同様の回転処理は前段のシフトレ
ジスタに対しても行なわれる（）。その結果、後段の
シフトレジスタのＭＳＢ〜３ビット目までの５（＝８−
３）ビットデータ“１１０１１”と、前段のシストレジ
スタの２ビット目〜ＬＳＢの３ビットデータ“１０１”
とによって連続した８ビット入力データ“１１０１１１
０１”が得られる（図５の各太枠参照）。

【００１５】符号変換部１５は、前記後段のシフトレジ
スタのＭＳＢ側から可変長符号を検出し、検出された可
変長符号“１１”に対応する４ビット固定長符号“００
００”及びその符号長「２」を出力する。前記符号長
「２」は加算部１９に与えられる。加算部１９では、内
部に保持したそれまでの演算結果と前記与えられた符号
長とを加算してモジュロ８の演算出力を行い、その結果
を次の回転処理のシフト量（３＋２＝５）を求め、デコ
ーダ部１７を介して前記回転処理部１４に与える。ま
た、演算結果が８を超える場合にはキャリー信号を出力
する。

【００１６】回転処理部１４は前記与えられたシフト量
に対応する回転処理を逐次行い、上述した符号変換部１
５以降の処理が受信した連続する８ビット信号の処理終
了を示すキャリー信号が出力されるまで繰り返される。
本例では、次に可変長符号“０１１”が検出され（ｔ
２）、その処理によりシフト量が５＋３＝８（０）、キ
ャリー信号“１”となり、これによりタイミング（ａ）
でラッチされた８ビット信号の復号化処理が終了する。
そして、次のラッチタイミング（ｂ）で続く新たな８ビ
ット信号がラッチされ上述した復号化処理が開始する
（ｔ３）。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
可変長符号を復号化する回路は複雑で大規模になるとい
う問題があった。図６は、上述した回転処理部１４の具
体的な回路構成例を示したものであり、図７はその動作
の一例を示している。

【００１８】図６において、回転処理部１４内部に設け
られた前段のシストレジスタは７段であり、そして後段
のシフトレジスタは８段で構成される。図７の（ｂ）に
示すように最大符号長ｎビットデータの回転出力を得る
には最大符号長ｎ×２−１ビット長のシフトレジスタが
必要となる。ｎ＝８の場合には８×２−１＝１５ビット
のシフトレジスタ構成となる。これは、上段の７ビット
分を下段８ビットの点線枠内に移動配置することにより
８ビットの回転出力が得られることからも明らかであ
る。

【００１９】図６の回路構成によれば、前後段の各７及
び８ビットシフトレジスタ２１〜２７及び２８〜３５に
同一のシフトクロックが与えられる。また、各シフトレ
ジスタ２１〜２７及び２８〜３５を構成するビット対応
レジスタ群には順次１ビットシストした値が設定され
る。

【００２０】８ビット信号の回転出力を与える選択スイ
ッチ３６〜４２は、２−１セレクタからなり、入力信号
のビットシフト量に応じて前後段のシフトレジスタ２１
〜２７及び２８〜３５の何れか一方の適宜ビットを選択
する。その選択信号はデコーダ部４４によって与えられ
る。

【００２１】図７の（ａ）には、図６の回路で３ビット
シフト動作を行う場合の一例を示している。後段のビッ
ト対応シフトレジスタ群２８〜３５の各出力値（ＹＢ０
〜ＹＢ７）は３個のシフトクロックによって“＊＊Ｆ１
１０１１”から“１１０１１＊＊Ｆ”に回転シフトす
る。ここで有効なビット値はＹＢ７〜ＹＢ３“１１０１
１”の５ビットである。

【００２２】同様に、前段のビット対応シフトレジスタ
群２１〜２７の各出力値（ＹＡ１〜ＹＡ７）も同じ３個
のシフトクロックによって“１０１０００１”から“０
００１１０１”に回転シフトする。ここで有効なビット
値はＹＡ１〜ＹＡ３の“１０１”の３ビットである。

【００２３】デコーダ部４４は、３ビットのシフト動作
から前記５ビットは後段のシフトレジスタから、そして
前記３ビットは前段のシフトレジスタから選択する選択
信号“１１１１０００”（１：後段選択、０：前段選
択）を出力する。なお、ＹＢ７ビットは常に後段から選
択されるため前記選択信号には含まれない。その結果、
連続した８ビットの回転出力が得られる。

【００２４】上述したように、従来処理においては回転
処理が必要とされるが、図６で示したように従来例の可
変長符号変換方式はシリアルパラレル変換後のデータに
対して回転処理回路を設けることにより復号化する方式
であり、可変長符号が長くなればパラレルデータのビッ
ト数が増加して回路規模が急激に増大（ｎ×２−１；ｎ
は最大符号長）するという問題があった

【００２５】そこで、本発明の目的は、上記問題点に鑑
み、可変長符号化されたシリアルデータを復号化する際
に、パラレルデータの回転処理を行わず、検出した可変
長号の各符号長に応じて逐次シリアルーパラレル変換タ
イミング信号の生成制御を行うことで可変長符号の復号
化を簡易な回路構成で実現する可変長符号の復号化回路
を提供することにある。

【００２６】

【課題を解決するための手段】本発明によれば、可変長
符号化されたシリアル入力データをパラレルデータに変
換するシリアル−パラレル変換部と、前記シリアル−パ
ラレル変換部からのパラレルデータを一時記憶するレジ
スタ部と、前記レジスタ部に一時記憶されたパラレルデ
ータから可変長符号を検出し、それを固定長符号に変換
出力するとともにその可変符号長を出力する符号変換部
と、前記シリアル入力データからデータブロックの区切
りを示す同期信号を検出する同期検出部と、前記同期検
出部からの同期検出信号により、所定の初期値から前記
符号変換部からの可変符号長にその出力を切換える選択
部と、前記同期検出部からの同期検出信号により、前記
選択部からの所定の初期値及び可変符号長に基づいて前
記シリアル入力データを可変符号長に対応した任意のタ
イミングで前記レジスタ部に逐次記憶するためのロード
パルスを発生するパルス生成部と、から成る可変長符号
の復号化回路が提供される。

【００２７】前記所定の初期値は、最大可変符号長と対
応する。また、前記パルス生成部は、前記シリアル入力
データの入力クロックが与えられるアップカウンタ又は
ダウンカウンタから成り、前記符号変換部からの可変符
号長が出力される毎にそれをカウンタの初期値として設
定し、前記可変符号長のカウント終了時にロードパルス
を発生する。

【００２８】さらに、前記パルス生成部は、前記シリア
ル入力データの入力クロックをカウントするカウンタ
と、前記カウンタのカウント値と前記符号変換部からの
可変符号長とを比較する比較部とから成り、前記比較部
は、前記カウンタのカウント値と前記符号変換部からの
可変符号長とが一致した時にロードパルスを発生する。

【００２９】さらにまた、前記パルス生成部は、複数の
位相でロードパルスタイミング信号を発生するカウンタ
と、前記符号変換部からの可変符号長が与えられる演算
部と、前記複数の位相のロードパルスタイミング信号の
１つを前記ロードパルスとして選択出力するセレクタと
から成り、前記演算部は、与えられた可変符号長を基に
次の可変符号長に相当する位相のロードパルスタイミン
グ信号を求め、その選択信号を前記セレクタに与える。

【００３０】

【発明の実施の形態】図８は、本発明による可変長符号
の復号化回路の基本構成を示したものである。図８にお
いて、シリアル−パラレル変換を行うシフトレジスタ
（ＳＲ）１１、前記シフトレジスタ１１からのパラレル
データをラッチするフリップ−フロップ回路（ＦＦ）１
２、入力信号の開始点を示すＦ信号を検出する同期検出
部１８、及び可変長符号を固定長符号に復号化する符号
変換部１５は、図２の従来例と同様である。

【００３１】本発明の構成では、従来の回転処理を行う
回転処理部１４、ロードパルスを発生させる分周回路１
６、演算処理を行う加算部１９及びデコーダ部１７に代
えてパルス生成部５１及びスイッチ部５２が新たに設け
られる。パルス生成部５１は、シリアルデータを任意の
タイミングでラッチするためのロードパルスを発生す
る。スイッチ部５２は、同期検出部１８から与えられる
同期検出後のデータの先頭位置と符号変換部１５から与
えられる復号化過程で生成されるロードパルス位置とを
切り換える。

【００３２】本発明によれば、復号化過程において、受
信した可変長符号の長さに相当する時間分だけフリップ
−フロップ回路１２のロードパルスの生成時間を調整す
ることにより逐次可変長符号を固定長符号に変換する。
従って、従来の回転処理部に相当する部分は不要とな
り、回路の簡易化が格段に達成される。

【００３３】以下、図９の復号化処理タイムチャートを
参照してその動作について説明する。図９において、同
期検出部１８は、Ｆ信号を検出すると同期信号パルスＳ
（＝１）を発生させる（）。スイッチ部５２は、前記
同期信号パルスＳによってその選択を初期値入力側（Ａ
側）から符号変換部１５の出力側（Ｂ側）へ切換える。
前記初期値には同期信号パルスＳの発生から最初のロー
ドパルスを発生するためのクロックカウント値が与えら
れる。

【００３４】パルス生成部５１は、同期信号パルスＳの
発生によって前記初期値を取り込む。パルス生成部５１
は前記初期値で示された時間経過後にロードパルスを発
生する（）。その結果、受信の先頭から１バイト分の
信号“１１０１１１０１”がフリップ−フロップ回路１
２にラッチされる（）。

【００３５】これにより、後段の符号変換部１５は、直
ちにラッチデータのＭＳＢ側から可変長符号パターン
“１１”を検出し（）、ＲＯＭ変換テーブル等を用い
てそれを固定長符号“００００”に変換すると同時にそ
の符号長「２」（）を出力する。前記符号長「２」は
スイッチ部５２を介してパルス生成部に与えられ、パル
ス生成部５１はそれを次のロードパルスを発生させるた
めのカウント値として設定する。

【００３６】その結果、パルス生成部５１は２クロック
後にロードパルスを発生し（）、符号変換部１５はフ
リップ−フロップ回路１２のラッチデータから次の可変
長符号パターン“００１”検出する（及び）。以降
は、上述の動作を繰り返す。本例の場合、受信信号の復
号化処理の終了を示す５ビット以上連続する「１」を検
出した時点でスイッチ部５２は初期値側（Ａ側）へ切換
えられる。以降、次の同期信号の検出まで待機状態とな
る。

【００３７】図１０〜１３には、図８のパルス生成部の
具体的な実施例（１）〜（３）を示している。図１０
は、パルス生成部のアップ／ダウンカウンタによる実施
例を示したものである。図１０（ａ）はアップダウンカ
ウンタを用いた回路構成例を、図１０（ｂ）（ｉ）はダ
ウンカウンタを使用した場合のタイミング図を、そして
図１０（ｂ）（ｉｉ）はアップカウンタを使用した場合
のタイミング図をそれぞれ示している。

【００３８】図１０の（ａ）において、速度変換部は、
図８のシフトレジスタ１１及びフリップフロップ回路１
２を合わせたものである。本例では図８のパルス生成部
５１はアップカウンタ又はダウンカウンタ６１によって
構成される。図１０（ｂ）（ｉ）のダウンカウンタ６１
を使用した場合には、同期検出部１８でＦ信号を検出し
た時にスイッチ部５２から初期カウント値「７」（最大
可変符号長ｎ＝８の場合）がダウンカウンタ５１に設定
される。

【００３９】その結果、８クロックカウント後にロード
パルス（ゼロフラグ等）が発生し、受信データの先頭か
ら８ビット分のパラレルデータが速度変換部１１、１２
にラッチされる。それを基に符号変換部１５で検出され
た符号長「ｘ」からカウント値（ｘ−１）がダウンカウ
ンタ６１に設定され、続くｘカウント後に次のロードパ
ルスが発生する。

【００４０】図１０（ｂ）（ｉｉ）のアップカウンタを
使用した場合には、同期検出部１８でＦ信号を検出した
時にスイッチ部５２から例えば初期カウント値「Ｆ７
ｈ」（最大可変符号長ｎ＝８の場合）がアップカウンタ
６１に設定される。その結果、８クロックカウント後に
ロードパルス（キャリーフラグ等）が発生し、受信デー
タの先頭から８ビット分のパラレルデータが速度変換部
１１、１２にラッチされる。

【００４１】それを基に符号変換部１５で検出された符
号長「ｘ」の補数値が次にアップカウンタ６１に設定さ
れる。例えば、符号長「３」の場合にはその補数値「Ｆ
Ｃｈ」が設定され、続く３カウント後にカウント値は
「ＦＦｈ」となって次のロードパルスが発生する。な
お、符号長「ｘ」の補数値は、インバータを介すること
によって容易に得られる。

【００４２】図１１は、パルス生成部のカウンタと比較
器による実施例を示したものである。図１１の（ａ）は
カウンタと比較器とを用いた回路構成例を、図１０の
（ｂ）そのタイミング図を示している。

【００４３】図１１の（ａ）において、図８のパルス生
成部５１はカウンタ６３と比較器６２とによって構成さ
れる。本例では、符号変換部１５は、変換処理開始前
（受信待機状態）において符号長として例えば「ＦＦ
ｈ」を比較器６２の一方の入力に与えられる。

【００４４】同期検出部１８でＦ信号を検出するとセレ
クタ６４（スイッチ部５２に相当）から初期値「Ｆ７
ｈ」（最大可変符号長ｎ＝８の場合）がアップカウンタ
６３に設定される。アップカウンタ６３のカウント出力
は比較器６２の他方の入力に与えられる。

【００４５】アップカウンタ６３は８クロックカウント
後に「ＦＦｈ」を出力し、比較器６１は前記符号長の値
「ＦＦｈ」との一致を検出してしてロードパルスを出力
する。その結果、速度変換部１１、１２は受信データの
先頭から８ビット分のパラレルデータをラッチする。前
記一致出力は、またセレクタ６４を介してカウンタ６２
をクリアする。

【００４６】符号変換部１５は速度変換部１１、１２の
ラッチデータから検出した可変長符号の符号長「ｘ」を
求め、それを比較器６２一方の入力に与える。アップカ
ウンタ６３はクロック入力によって自走しており、リセ
ットからｘクロックカウント後に比較器６１は入力一致
を検出してロードパルスを出力する。以降、この動作を
繰り返す。なお、本例ではアップカウンタ６３を用いて
いるが、前述した図１０の場合と同様にダウンカウンタ
を用いることも可能である。

【００４７】図１２は、パルス生成部をタイマ、セレク
タ、及び加算器で構成した実施例を示してたものであ
る。図１３は、図１２の動作説明図である。タイマ（Ｔ
ＩＭ）６６は、複数のロードタイミング信号を出力す
る。加算器６７は、前記複数のロードタイミング信号の
選択信号を符号長に基づくモジュロ演算によって求め
る。セレクタ６５は、前記演算結果を選択信号として複
数のロードタイミング信号の１つを選択する。

【００４８】図１３を参照してその動作を説明する。な
お、本例では図面の簡単化のために最大符号長４（ｎ＝
４）の場合について示してある。従って、図１２の速度
変換部１１、１２は４ビット構成である。タイマ（ＴＩ
Ｍ）６６は本例ではクロック入力をカウントして４位相
（位相０〜３）のロードタイミング信号を自走出力す
る。加算器６７はそれまでの加算結果を保持し、それと
与えられた可変長符号の符号長「ｘ」とのモジュロ４の
演算結果（０〜３）を出力する。

【００４９】セレクタ６５は、前記演算値を選択信号と
して対応する位相のロードタイミング信号をロードパル
スとして速度変換部１１，１２に与える。ここで、同期
検出部１８がＦ信号を検出するとタイマ（ＴＩＭ）６６
及び加算器６７を強制リセットする。これによって、タ
イマ（ＴＩＭ）６６と加算器６７との間の同期動作が保
証される（）。本例では、先頭の４ビット受信信号を
ラッチするための初期値１が加算器６７に設定される。

【００５０】その結果、セレクタ６５によって最初に選
択されるロードパルス信号は位相１のものが選択され
（）、速度変換部１１、１２には“Ａ１、Ａ２、Ａ
３、Ｂ１”の４ビットがラッチされる。符号変換部１５
では“Ａ１、Ａ２、Ａ３”の３ビットの可変長符号を検
出し、符号長「３」を加算器６７に与える。加算器６７
では１＋３＝０（モジュロ４）の演算結果を出力し、従
って次は位相０のロードパルス信号が選択される
（）。以降、上述した動作が繰り返される。

【００５１】

【発明の効果】以上述べたように、本発明によれば、可
変長符号の復号化過程において従来の回転処理を実行す
ることなく、受信した可変長符号の長さに相当する時間
分だけ受信符号のラッチタイミングの生成時間を調整す
ることにより、簡易な回路構成によって逐次可変長符号
を固定長符号に変換することが可能となる。

【図面の簡単な説明】

【図１】可変長符号化の一例を示した図である。

【図２】従来の復号化回路の一例を示した図である。

【図３】可変長符号データの一例を示した図である。

【図４】復号化処理タイムチャート（１）を示した図で
ある。

【図５】復号化処理タイムチャート（２）を示した図で
ある。

【図６】回転処理部の具体的な回路構成例を示した図で
ある。

【図７】回転処理部の動作説明図である。

【図８】本発明による可変長符号の復号化回路の基本構
成を示した図である。

【図９】図８の復号化処理タイムチャートを示した図で
ある。

【図１０】図８のパルス生成部の実施例（１）を示した
図である。

【図１１】図８のパルス生成部の実施例（２）を示した
図である。

【図１２】図８のパルス生成部の実施例（３）を示した
図である。

【図１３】図１２の動作説明図である。

【符号の説明】

１１、２１〜２７、２８〜３５…シフトレジスタ１２、１３…フリップフロップ回路１４…回転処理部１５…符号変換部１６…分周回路１７…デコーダ部１８…同期検出部１９、６７…加算部３６〜４２、５２、６５…セレクタ５１…パルス生成部６１、６３…カウンタ６２…比較器６６…タイマ

Claims

【特許請求の範囲】

【請求項１】可変長符号化されたシリアル入力データ
をパラレルデータに変換するシリアル−パラレル変換
部、前記シリアル−パラレル変換部からのパラレルデータを
一時記憶するレジスタ部、前記レジスタ部に一時記憶されたパラレルデータから可
変長符号を検出し、それを固定長符号に変換出力すると
ともにその可変符号長を出力する符号変換部、前記シリアル入力データからデータブロックの区切りを
示す同期信号を検出する同期検出部、前記同期検出部からの同期検出信号により、所定の初期
値から前記符号変換部からの可変符号長にその出力を切
換える選択部、前記同期検出部からの同期検出信号により、前記選択部
からの所定の初期値及び可変符号長に基づいて前記シリ
アル入力データを可変符号長に対応した任意のタイミン
グで前記レジスタ部に逐次記憶するためのロードパルス
を発生するパルス生成部、から構成することを特徴とす
る可変長符号の復号化回路。
【請求項２】前記所定の初期値は、最大可変符号長と
対応する請求項１記載の復号化回路。
【請求項３】前記パルス生成部は、前記シリアル入力
データの入力クロックが与えられるアップカウンタ又は
ダウンカウンタから成り、前記符号変換部からの可変符号長が出力される毎にそれ
をカウンタの初期値として設定し、前記可変符号長のカ
ウント終了時にロードパルスを発生する請求項１記載の
復号化回路。
【請求項４】前記パルス生成部は、前記シリアル入力
データの入力クロックをカウントするカウンタと、前記
カウンタのカウント値と前記符号変換部からの可変符号
長とを比較する比較部とから成り、前記比較部は、前記カウンタのカウント値と前記符号変
換部からの可変符号長とが一致した時にロードパルスを
発生する請求項１記載の復号化回路。
【請求項５】前記パルス生成部は、複数の位相でロー
ドパルスタイミング信号を発生するカウンタと、前記符
号変換部からの可変符号長が与えられる演算部と、前記
複数の位相のロードパルスタイミング信号の１つを前記
ロードパルスとして選択出力するセレクタとから成り、前記演算部は、与えられた可変符号長を基に次の可変符
号長に相当する位相のロードパルスタイミング信号を求
め、その選択信号を前記セレクタに与える請求項１記載
の復号化回路。