IT9047927A1 - Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos - Google Patents

Description

DESCRIZIONE

La presente invenzione si riferisce ad un circuito per commutare selettivamente delle tensioni negative in circuiti integrati in tecnologia CMOS in particolare per superare gli inconvenienti principali che si incontrano nella implementazione di matrici di decodificazione.

Come è noto, in diverse configurazioni di circuiti integrati si incontra la necessità di utilizzare delle tensioni negative con riferimento alla massa GND del circuito. Tali tensioni negative vengono generate sul chip per mezzo delle cosiddette pompe di cariche. Esempio tipico di tali applicazioni è quello delle memorie DRAM e delle memorie FLASH EEPROM.

Se fosse possibile commutare tali tensioni negative, le prestazioni di questi circuiti, in particolare le memorie Flash EEPROM, sarebbero notevolmente perfezionate.

Ciò, finora, è stato impedito dal fatto che, nella tecnologia CMOS con N-Well, i dispositivi con canale N non possono essere usati per questo scopo poiché essi sono incorporati nel substrato di tipo P del circuito integrato e pertanto i loro terminali di source/drain non possono essere esposti a potenziali negativi, per non polarizzare in senso diretto le giunzioni P-N, cosa che provocherebbe il collassamento del generatore di tensione negativa (pompa di cariche).

Nel quadro della presente invenzione è stato concepito e verrà descritto dettagliatamente nel seguito un originale schema di decodificazione basato sulla tecnica bootstrap e sull'uso soltanto di transistori con canale P. Questa originale soluzione, grazie alla sua efficienza in termini di occupazione di area del silicio, apre la via aduna gran massa di nuove caratteristiche ed applicazioni .

Campo dell'invenzione

Vi sono molte circostanze nelle quali le applicazioni dei circuiti integrati in tecnologia CMOS sarebbero notevolmente migliorate se si riuscisse a commutare selettivamente una tensione negati va.

Per esempio, una memoria Flash EEPROM, che viene normalmente cancellata come un tutto unico per mezzo di una tensione negativa generata all'interno del chip, potrebbe essere fatta funzionare come una memoria EEPROM classica se la tensione negativa potesse essere selettivamente applicata ad una singola riga oppure ad una singola parola della memoria. Un altro esempio potrebbe essere costituito dalla implementazione di una logica a valori multipli, in particolare una logica a tre valori 1 , 0, -1, in cui lo stato logico -1 sarebbe quello associato alla tensione negativa.

Le tecnologie CMOS attuali sono per lo più basate su dispositivi con canale N che sono incorporati su un comune substrato di tipo P (coincidente con il materiale di base del circuito integrato e collegato alla massa GND), mentre i dispositivi con canale P sono realizzati all'interno di regioni di tipo N appositamente diffuse (N-Wells). Di conseguenza, i dispositivi di tipo P possono contare, in caso di necessità, su substrati indipendenti, mentre questa possibilità è totalmente negata ai dispositivi con canale N.

Una tensione positiva V localmente generata, superiore alla tensione Vcc può essere facilmente commutata selettivamente ricorrendo ad una rete di decodificazione costituita sia da transistori con canale N sia da transistori con canale P, nella quale i substrati dei dispositivi con canale P sono polarizzati a V . In linea di principio, può essere concepita una doppia soluzione per commutare selettivamente una tensione negativa localmente generata -Vnn, inferiore al potenziale di massa GND, ma in pratica ciò non è possibile a causa della impossibilità di collegare alla tensione -Vnn i substrati dei transistori con canale N.

Si deve precisare che il problema non è quello di generare sul chip una tensione negativa inferiore al potenziale di massa GND per mezzo di tecniche di pompaggio di cariche usando soltanto transistori con canale P e condensatori. Il vero problema è che, nella tecnologia CMOS, ancora non è stata trovata una soluzione economicamente realizzabile per indirizzare selettivamente la tensione negativa alle diverse parti all'interno del chip.

Stato della tecnica

In vista dei grandi vantaggi che potrebbero derivare dalla disponibilità di una efficace tecnica di commutazione di una tensione negativa, sono state esplorate finora varie possibilità delle quali diamo ora un cenno.

a) Uno schema di decodificazione consistente soltanto di transistori con canale N. Un tale schema è quello rappresentato nella Figura 1 nella quale la relazione delle grandezze delle tensioni è espressa dalla diseguaglianza

L'inco nveniente di questa soluzione è costituito dal fatto che essa non evita il problema della commutazione di una tensione negativa. Infatti, anche la tensione negativa -Vn*n che controlla il transistore con canale N di commutazione (P. o ) deve, a sua volta, essere commutata per mezzo di una tensione ancor più negativa -V<*>n<*>n, e cosi via.

b) Una tecnologia CMOS Twin-Well unitamente ad un isolamento dielettrico (in analogia ad un processo CMOS silicio-su-isolante) per rendere singolarmente polarizzabili i substrati di un qualsiasi dispositivo con canale P e con canale N, allo scopo di superare il problema della polarizzazione in senso diretto della giunzione P-N. L'inconveniente in questo caso è ancora costituito dall'elevatissimo costo di questo tipo di processo, incompatibile con la natura di largo consumo dei dispositivi interessati.

c) L'impiego di un transistore a svuotamento con canale P implementato proprio per questo scopo. Una tale soluzione è quella rappresentata nella Figura 2 nella quale si suppongono le seguenti relazioni di grandezza

in cui VT rappresenta la tensione di soglia dei transistori e la esplicitazione dei circuiti variatori di livello (LS level shifter) è riportata nella Figura 3A. L'inconveniente principale in questa soluzione è che quando si è raggiunta la V** il circuito si ferma e non è in grado di iterare all'infinito. Un ulteriore inconveniente di questa soluzione è costituito dalla necessità di inserire operazioni di processo non standard nella attuale tecnologia CMOS e dalla notevole massa di circuiteria di controllo a monte.

d) L'impiego di una molteplicità di pompe di cariche negative dedicate (una per ogni riga o per ogni parola della memoria), selettivamente attivate per mezzo di segnali logici convenzionali. L'inconveniente in questo caso è costituito, naturalmente, dalla proliferazione delle pompe di cariche con conseguente eccessivo consumo di area del silicio.

Lo scopo che la presente invenzione si propone è quello di superare gli inconvenienti delle soluzioni precedentemente realizzate o ipotizzate e di fornire una soluzione circuitale che senza modificazioni del processo sia in grado di commutare una tensione negativa localmente generata verso una qualsiasi sezione di un circuito integrato in CMOS.

Questo scopo viene raggiunto sfruttando il noto effetto bootstrap realizzato per mezzo di un condensatore inserito tra l'uscita di un circuito variatore o adattatore di livello ed il nodo tra source e drain di una coppia di transistori pilotabili in modo da bloccare tale nodo e con ciò isolare i1 condensatore.

Nella preferita forma di realizzazione, in dettaglio, lo scopo viene raggiunto per mezzo di un circuito per applicare selettivamente una tensione negativa (-Vnn ) a N porzioni di circuiti integrati CMOS, consistente di una matrice di commutazione/decodificazione caratterizzata dal fatto che comprende: una logica di controllo e decodificazione (COL) che comanda (segnali VPPENABLE e VNNEN-ABLE, rispettivamente) una pompa di cariche positiva (PCP) che genera una tensione positiva (+Vpp) ed una pompa di cariche negativa (NCP) che genera detta tensione negativa (-Vnn) e, per oqnuna di dette linee, un modulo di commutazione che comprende un transistore (PS) in PMOS avente il source collegato a detta linea ed il drain collegato per ricevere detta tensione negativa (-Vnn) generata da detta pompa di cariche negativa (NCP) e pilotato in gate da un circuito di pilotaggio basato sull'effetto bootstrap, detto circuito di pilotaggio essendo a sua volta pilotato da detta logica di controllo e decodificazione (CDL) e collegato in modo da ricevere la tensione positiva (+Vpp) fornita da detta pompa di cariche positiva (PCP).

Ancora nella preferita forma di realizzazione, detto circuito di pilotaggio ad effetto bootstrap comprende un condensatore (C) avente un terminale collegato all'uscita di un circuito variatore o adattatore di livello (LS) e l'altro terminale collegato al nodo di intercollegamento tra il drain di un primo transistore PMOS (PII) ed il source di un secondo transistore PMOS (PD), detti transistori avendo rispettivamente il source collegato alla tensione di alimentazione (V ) ed il drain collegato alla massa (GND) ed essendo pilotati in gate direttamente da detta logica di controllo e decodificazione (CDL) (segnali RE5T0RE e SELECT, rispettivamente).

In una diversa forma di realizzazione, per commutare la tensione negativa a 2 linee, la matrice di decodificazione comprende E.N circuiti di pilotaggio per pilotare una configurazione ad albero di transistori PMOS.

Ulteriori part icolarità e vantaggi della presente invenzione appariranno evidenti dal seguito della descrizione con riferimento ai disegni allegati in cui sono rappresentate alcune soluzioni della tecnica nota e, a titolo comunque illustrativo e non restrittivo, le preferite forme di realizzazione della presente invenzione.

Nei disegni:

la Figura 1 mostra uno schema di decodificazione secondo la tecnica nota consistente soltanto di transistori con canale N;

la Figura 2 mostra un altro schema di decodificazione secondo la tecnica nota in cui vengono impiegati transistori a svuotamento con cana le P;

la Figura 3 mostra una matrice di commutazione/decod if icazione per tensioni negative secondo la presente invenzione;

la Figura 3A mostra il dettaglio dei circuiti variatori di livello incorporati nei moduli di pilotaggio del circuito di Figura 3;

la Figura 4 mostra un diagramma di flusso che indica i passaggi tra i vari stati che la matrice di commutazione/decodificazione per tensioni negative della Figura 3 può assumere;

la Figura 5 mostra una struttura di decodificazione ad albero nel caso di 8 linee.

La Figura 3 rappresenta uno schema di principio di una matrice di commutazione/decodificazione per tensioni negative secondo la presente invenzione. Questa forma di realizzazione è specificamente riferita ad una circuiteria EEPROM, ma il concetto è del tutto generale e può essere ampliato ed esteso a qualsiasi altra applicazione.

La proposta forma di realizzazione comprende i seguenti blocchi o moduli principali:

a. una pompa di cariche PCP che genera una tensione positiva Vpp maggiore di Vcc;

b. una pompa di cariche NCP che genera una tensione negativa -Vnn inferiore al potenziale di massa GND;

c. una logica di controllo e decodificazione CDL;

d. un complesso ordinato o mosaico di moduli o elementi di commutazione, uno per ciascun punto del circuito integrato, in particolare per ciascuna riga della memoria, a cui deve essere selettivamente applicata la tensione negativa -Vnn Il funzionamento complessivo del circuito è descritto dal diagramma di flusso della Figura 4.

Prima di spiegare il funzionamento, però, verrà illustrata in dettaglio la struttura del circuito in esame facendo riferimento alle Figure 3 e 3A.

Con riferimento alla Figura 3, si vede innanzi tutto che un modulo di commutazione ed un circuito di pilotaggio sono previsti per ciascuna delle n linee, essendo n=1... N, a cui distribuire la tensione negativa. Per semplicità di illustrazione, naturalmente, il circuito è stato limitato alle due linee i e j. Come si vede, ciascun modulo di commutazione è formato da un circuito di pilotaggio che pilota un transistor PS in CMOS avente il source collegato alla linea che raggiunge la riga o parola della memoria che deve essere per esempio cancellata ed il drain collegato per ricevere la tensione -Vnn dalla pompa di cariche negativa NCP.

Il circuito di pilotaggio, a sua volta, comprende un circuito variatore di livello LS che riceve dalla logica di controllo e decodificazione il segnale di selezione SELECT, riceve la tensione positiva Vpp dalla pompa di cariche positiva PCP ed è collegato in uscita attraverso un condensatore C ed un nodo GATE al gate del detto transistore PS del modulo di commutazione. Il circuito di pilotaggio inoltre comprende due transistori PD e PU in PMOS, collegati in cascata, con il drain del transistore PD collegato a massa GND ed il source del transistore PU collegato alla tensione di alimentazione Vcc e pilotati nel gate direttamente dalla logica di controllo e decodificazione CDL rispettivamente con il già citato segnale di selezione SELECT e con il segnale di ripristino RESTORE.

Con riferimento alla Figura 3A, è mostrato lo schema di un circuito variatore di livello LS che comprende quattro transistori CMOS collegati nel modo rappresentato e precisamente un primo transistor TS1, che forma con il suo drain l'ingresso del circuito, è alimentato in gate con la tensione V ed ha il source collegato al drain di un secondo transistore TS2 avente a sua volta il source collegato in modo da ricevere la tensione positiva Vpp dalla pompa di cariche positiva PCP. Il source del primo transistore TS1 è anche collegato ai gate del terzo e del quarto transistore TS3 e TS4 aventi i source rispettivamente collegati il primo al potenziale di massa GND ed il secondo alla tensione positiva Vpp di detta pompa di cariche PCP. L'uscita del circuito è fornita dai drain collegati insieme del terzo e quarto transistore TS3 e TS4 ed è riportata anche al gate del secondo transistore TS2.

Per quanto riguarda il funzionamento, si può fare riferimento alle Figure 3, 3A e 4.

Al momento della messa in funzione (Power On ) il circuito viene portato in uno stato preliminare di approntamento (IDLE) attraverso la transizione TO.

Nello stato IDLE si verificano le seguenti condizioni (nella discussione che segue n=0, 1,..., i ,---j---N)

- i segnali VPPENABLE e VNNENABLE, cioè i segnali di abilitazione forniti dalla logica di controllo e decodificazione per abilitare le pompe di cariche PCP e NCP, sono ambedue OFF, per cui ambedue le pompe di cariche sono inattive, in altre parole: Vpp = Vcc e -Vnn = GND;

- i segnali SELECTn che la logica di controllo e decodificazione applica agli N circuiti di pilotaggio sono SELECTn = Vcc, per cui i segnali di uscita dei circuiti variatori di livello LS cioè LSOUTn = GND ed i transistori PDn sono interdetti;

i segnali RESTOREn che la logica di controllo e decodificazione applica agli stessi N circuiti di pilotaggio sono RESTOREn=GND, per cui i transistori PUn sono conduttori ed il segnale sul nodo GATEn è uguale a Vcc.

Come conseguenza, nello stato IDLE, tutti i transistori PSn sono interdetti e le tensioni attraverso i condensatori Cn sono uguali a -Vcc (con riferimento ai nodi GATEn

Quando la tensione negativa -Vnn deve essere commutata alla linea i delle N linee contenute, prima la transizione T01 porta il circuito al successivo stato "POMPE DI CARICHE INSERITE" e, dopo di ciò, la transizione TI porta il circuito allo stato di precaricamento.

In tale situazione si hanno le seguenti condizioni:

i segnali VPPENABLE e VNNENABLE sono ambedue ON per cui ambedue le pompe di cariche PCP e NCP sono inserite o attive e, in altre parole: Vpp = 18 volt e -Vnn = -11 volt, ambedue valori tipici.

In conseguenza di ciò, lo stato di inserimento delle pompe di cariche PCP e NCP comporta che tutti i transistori PSn sono interdetti e le tensioni VCn attraverso i condensatori Cn sono uguali a -Vcc (riferimento ai nodi GATEn, come si deduce dal segno della freccia). In altre parole nei moduli di commutazione non si verifica alcun mutamento nel passaggio dallo stato "IDLE" allo stato "POMPE DI CARICHE INSERITE".

Nella transizione dallo stato "POMPE DI CARICHE INSERITE" allo stato "PRECARICAMENTO", si verificano le seguenti condizioni:

il segnale RESTOREi che la logica di controllo e decodificazione applica al gate del transistore PUi relativo alla linea i diventa uguale a Vcc, per cui il transistore PUi risulta non conduttore o interdetto

i segnali REST0REn che la logica di controllo e decodificazione applica ai gate dei transistori PUn relativi alle altre linee (essendo n i- i) sono uguali a GND per cui tali restanti transistori PUn sono ancora conduttori;

il segnale SELECTi che la logica di controllo e decodificazione applica ai circuito variatore di livello LSi ed al gate del transistore PD. relativi sempre alla linea i è uguale a GND, per cui il transistore PD. è conduttore;

- i segnali SELECTn che la logica di controllo e decodificazione applica ai circuiti variatori di livello LSn ed ai gate dei transistori PDn relativi alle altre linee (essendo n = i) sono uguali a Vcc per cui tali restanti transistori PDn sono non conduttori.

In conseguenza di tali condizioni, nello stato di PRECAR ICAMENTO, il circuito variatore di livello LSi porta il suo nodo di uscita LSOUTi a Vpp ed il transistore POi porta il nodo GATEi a potenziale GND+VT, in cui VT rappresenta la tensione di soglia del transistore PD.. La tensione VCi attraverso il condensatore Ci sale da -Vcc fino a Vpp-VT (sempre con riferimento al nodo GATEi). Le tensioni VCn (con n = i) di tutti gli altri condensatori Cn rimangono invariate, cioè uguali a -Vcc.

Una volta che lo stato di PRECARICAMENTO si sia stabilizzato, la transizione T2 porta il circuito al successivo stato di "SELEZIONE".

Nella transizione T2 il segnale SELECTi diventa uguale a Vcc

In conseguenza di tale condizione. il segnale di uscita del circuito variatore di livello LSi relativo alla linea i passa da Vpp a GND. Nello stesso tempo, il transistore PDi diventa non conduttore lasciando il nodo GATEi, totalmente fluttuante, per cui il condensatore Ci non ha più alcun percorso di scarica {tralasciandò le perdite). Poiché la tensione Vpp attraverso il condensatore Ci non può variare bruscamente la transizione Vpp→ GND che ha luogo sul nodo LSOUTi di uscita del variatore di livello LSi provoca una corrispondente transizione GND+VT- > Vpp sul nodo GATEi. (Si suppone che C >> Ci par, in cui Cpar comprende tutte le capacità parassite del nodo GATEi, per lo più dovute alla capacità di gate del transistore PSi). Ciò comporta il fatto che soltanto il transistore PSi venga selettivamente commutato in conduzione, lasciando i transistori PSn (con n = i) relativi a tutte le altre linee nello stato non conduttore, cosi come si desidera.

Si sfrutta in questo modo il ben noto effetto bootstrap che si realizza sul condensatore C in cooperazione con il circuito variatore di livello LS, che modifica la tensione su una delle sue armature, e con il nodo GATE che, con opportuno pilotaggio dei transistori PU e PD, isola l'altra sua armatura.

Supposto che la tensione di controllo negativa sul nodo GATEi (cioè -Vpp+VT) sia più negativa di -Vnn-VTb (in cui VTb tensione di soglia del transistore PSi influenzata dall'effetto di corpo (body effect)), allora la tensione negativa -Vnn sarà completamente trasferita alla linea i.

Naturalmente, come già accennato, il nodo GATE è soggetto a perdita e, pertanto, è necessario che il valore della capacità C sia progettato in modo che la tensione di controllo iniettata sul nodo GATE sia sufficientemente negativa per soddisfare la condizione -Vpp+VT<-Vnn-VTb per il tempo desiderato. Per tempi di commutazione molto lunghi, si può aggiungere un conveniente meccanismo di rinfresco per evitare di impartire alla capacità C dei valori poco pratici.

Per uscire dallo stato di SELEZIONE e rimuovere quindi la tensione negativa -Vnn da una linea i, la transizione T3 riporta il circuito nuovamente allo stato "POMPE DI CARICHE INSERITE".

Nella transizione T3 il segnale RESTOREi che la logica di controllo e decodificazione applica al gate del transistor PUi sempre in relazione alla linea i diventa uguale a GND.

In questo modo l'intera situazione circuitale già descritta per lo stato POMPE DI CARICHE INSERITE viene ripristinata ed in particolare il nodo GATE, viene riportato a V in conseguenza del fatto che il transistore PUi viene ricommutato allo stato conduttore.

A questo punto, la sequenza delle transizioni TI, T2, T3 già discussa può essere iterata tante volte quante si desidera allo scopo di commutare la tensione negativa -Vnn ad una diversa linea, per esempio la linea j delle n linee. Alternativamente si può prevedere una ulteriore transizione T30 per riportare il circuito nuovamente allo stato iniziale IDLE.

Nella transizione T30, la logica di controllo e decodificazione fornisce alle pompe di cariche PCP e NCP segnali VPPENABLE e VNNENABLE ambedue OFF, per cui ambedue le pompe di cariche PCP e NCP vengono disinserite o disattivate e diventano Vpp = Vcc e -Vnnnn = GND.

In conseguenza di ciò, viene ripristinata l'intera situazione circuitale già descritta per lo stato IDLE e precisamente la situazione in cui i generatori di Vpp e di -Vnn sono inattivi, tutti i transistori PS (con n=1...i,j ,..N) sono nello stato conduttore a tutte le tensioni VCn ai capi dei condensatori Cn sono uguali a -Vcc {sempre con riferimento ai nodi GATEn).

Sebbene nella Figura 3 sia stata supposta per motivi di chiarezza una corrispondenza uno-a-uno tra il numero degli elementi di commutazione, quando il numero delle linee diventa molto elevato (come nel caso delle memorie), può essere conveniente adottare una configurazione di decodificazione ad albero.

La Figura 5 mostra il caso di 8 linee 0-7 che richiedono 6 circuiti di pilotaggio a, 3, b, b, c, c. Nel caso generale la commutazione di 2<N >linee richiederà 2 x N circuiti di pilotaggio. Specifiche applicazioni possono richiedere una soluzione di compromesso tra una configurazione ad albero ed una configurazione uno-a-uno, con appropriata combinazione delle due soluzioni.

Inoltre, dovrebbe essere evidente che tutte le considerazioni sopra esposte sono basate sulla ipotesi di una tecnologia C-MOS N-Well standard, ma è evidente che le stesse considerazioni possono essere applicate in principio al caso reciproco della tecnologia CMOS P-Well, alla sola condizione che tutti i dispositivi e le polarità di tutte le tensioni siano conformemente invertite. In particolare, il problema in questo caso inverso consisterà nel commutare in maniera selettiva una tensione positiva maggiore di Vcc e nel superare la limitazione dovuta alla indisponibilità dei substrati dei transistori con canale P.

In quel che precede sono state descritte le preferite forme di realizzazione della presente invenzione, ma deve essere sottinteso che gli esperti nel ramo potranno apportare modifiche e varianti senza con ciò uscire dall'ambito di protezione della presente privativa industriale.

Claims (6)

1. RIVENDICAZIONI 1. Circuito per applicare selettivamente una tensione negativa (-Vnn) a N porzioni di circuiti integrati CMOS, consistente di una matrice di commutazione/decodificazione caratterizzata dal fatto che comprende: una logica di controllo e decodificazione (CDL) che comanda (segnali VIPPEN-ABLE e VNNENABLE, rispettivamente) una pompa di cariche positiva (PCP) che genera una tensione positiva (+Vpp) ed una pompa di cariche negativa (NCP) che genera detta tensione negativa (-Vnn ) e, per ognuna di dette linee, un modulo di commutazione che comprende un transistore (PS) in CMOS avente il source collegato a detta linea ed il drain collegato per ricevere detta tensione negativa {-Vnn ) generata da detta pompa di cariche negativa (N CP) e pilotato in gate da un circuito di pilotaggio basato sull'effetto bootstrap, detto circuito di pilotaggio essendo a sua volta pilotato da detta logica di controllo e decodificazione (CDL) e collegato in modo da ricevere la tensione positiva (+ Vpp) fornita da detta pompa di cariche positiva (PCP) .
2. 2. Circuito di commutazione secondo la rivendicazione 1, caratterizzato dal fatto che detto circuito di pilotaggio ad effetto bootstrap comprende un condensatore (C) avente un terminale collegato all'uscita di un circuito variatore o adattatore di livello (LS) e l'altro terminale collegato al nodo di intercollegamento tra il drain di un primo transistore CMOS (PU) ed il source di un secondo transistore CMOS (PD), detti transistori avendo rispettivamente il source collegato alla tensione di alimentazione (Vcc ) ed il drain collegato alla massa (GND) ed essendo pilotati in gate direttamente da detta logica di controllo e decodificazione (CDL) (segnali RESTORE e SELECT, rispett ivamente).
3. 3. Circuito di commutazione secondo le rivendicazioni 1 e 2, caratterizzato dal fatto che detto circuito variatore o adattatore di livello (LS) comprende un primo transistore CMOS (TS1) che forma con il drain l'ingresso del circuito, alimentato in gate con la tensione di alimentazione (V ) ed avente il source collegato al drain di un secondo transistore CMOS (TS2); detto secondo transistore (TS2) avendo il source collegato in modo da ricevere la tensione positiva (+Vpp ) fornita dalla pompa di cariche positiva (PCP); il source del primo transistore (TS1) essendo collegato al gate di un terzo (TS3) e di un quarto (TS4) transistore CMOS, i quali hanno i source rispettivamente collegati al potenziale di massa (GND) e a detta tensione positiva (+Vpp); l'uscita del circuito essendo fornita dai drain collegati insieme del terzo (TS3) e del quarto (TS4) transistore ed essendo riportata anche al gate del secondo transistore (TS2).
4. 4. Circuito di commutazione secondo una qualsiasi delle precedenti rivendicazioni, caratterizzato dal fatto che la tensione positiva (+Vpp ) generata da detta pompa di cariche positiva (PCP) è di 18 volt e la tensione negativa (-Vnn) generata da detta pompa di cariche negativa (NCP) è di -11 volt.
5. 5. Circuito di commutazione secondo le rivendicazioni 1-4, caratterizzato dal fatto che per commutare la tensione negativa a 2<N >linee, la matrice di decodificazione comprende 2.N circuiti di pilotaggio per pilotare una configurazione ad albero di transistori CMOS (Figura 5).
6. 6. Metodo per la commutazione selettiva di una tensione negativa in circuiti CMOS a mezzo di una matrice di commutazione secondo una qualsiasi delle rivendicazioni 1-5, caratterizzato dal fatto che, sotto il controllo di detta logica di controllo e decodificazione, il circuito può assumere i seguenti stati: A) stato di approntamento o IDLE, B) stato POMPE DI CARICHE INSERITE, C) Stato di PRECARICAMENTO, e D) stato di SELEZIONE, a mezzo delle seguenti transizioni: i) T0 da messa in funzione a IDLE, ii) T01 da IOLE a POMPE DI CARICHE INSE-RITE, iii) T1 da POMPE DI CARICHE INSERITE a PRECARICAMENTO; iv) T2 da PRECARICAMENTO a SELEZIONE, v) T3 da SELEZIONE a POMPE DI CARICHE INSERITE; e vi) T30 da POMPE DI CARICHE INSERITE a IDLE e dal fatto che le dette transizioni vengono eseguite dando ai segnali VPPENABLE, VNNENABLE, RESTO-RE e SELECT i seguenti valori - transizione TO: VPPENA8LE=OFF VNNENABLE=OFF, SELECTn=Vcc RESTOREn=GND (essendo n=1,...i,...j...N) - transizione T01: VPPENABLE=ON, VNNENABLE=0N, - transizione T1 : RESTOREi =Vcc, RESTOREn=GND (n = i), - transizione T1: RESTOREi =Vcc, RESTOREn=GND (n i i), SELECTi =GND, SELECTnVcc (n JÉ i), - transizione T2: SELECTi =Vcc - transizione T3: RESTOREi =GND transizione T30: VPPENABLE=OFF,