IT8983651A1

IT8983651A1 - Dispositivo a semiconduttore integrato di tipo eprom con connessioni metalliche di source e procedimento per la sua fabbricazione.

Info

Publication number: IT8983651A1
Application number: IT1989A83651A
Authority: IT
Inventors: Pier Luigi Crotti
Original assignee: Sgs Thomson Microelectronics S R L
Priority date: 1989-12-22
Filing date: 1989-12-22
Publication date: 1991-06-22
Also published as: EP0436475B1; DE69017874D1; US5345417A; EP0436475A3; US5210046A; EP0436475A2; JPH04218973A; JP3072130B2; IT8983651A0; DE69017874T2; IT1236601B

Description

L ? e liminazione della necessit? di definire geometrie rettangolari critiche e la realizzazione in modo autoallineato delle interconnessioni metalliche di source consentono, per uno stesso passo e per una stessa lunghezza di gate delle celle, di ridurre notevolmente la distanza gate-gate sul drain e la distanza gate-gate sul source riducendo in tal modo l?area di cella. (Fig. 10-11 ).

La presente invenzione concerne un dispositivo integrato di tipo EPROM con connessioni metalliche di source ed un procedimento per la fabbr icaz ione di celle EPROM di dimensioni marcatamente ridotte rispetto alle minime dimensioni ottenibili impiegando tecniche di definizione fotol itograf ica convenzionali, utilizzando connessioni metalliche di source.

I dispositivi o memorie EPROM sono ampiamente noti e largamente impiegati in moderne tecnologie digitali. Tali dispositivi a semiconduttore integrati sono caratterizzati dalla presenza di una o pi? schiere di celle unitarie di memoria EPROM, individualmente indirizzabili ed organizzate in righe e colonne, ciascuna delle quali ? costituita essenzialmente da un transistore MOS a gate flottante (o a doppia gate). Altrettanto nota ? la convenzionale architettura di questi schieramenti di celle EPROM caratterizzata dalla presenza di linee di interconnessione dei contatti di drain appartenenti a transistori (celle) di una stessa colonna perpendicolare alle linee di gate. Le source di due celle {transistori MOS a gate flottante) adiacenti tra loro nel senso di allineamento a colonna delle celle restano invece elettricamente connesse in comune e nella forma di realizzazione convenzionale le coppie appartenenti ad una stessa linea hanno le source elettricamente connesse. In questi dispositivi le strutture di isolamento che separano i drain e le gates di coppie di transistori su una stessa riga hanno una geometria sostanzialmente rettangolare (vedi Fig. 10), siano esse di tipo incassato (per esempio di tibo BOX) o formate mediante crescita di uno strato spesso di ossido termico di campo. Comunemente la contattazione di drain avviene tramite un?apposita mascheratura ed attacco di uno strato dielettrico uniformemente deposto sulla superficie del wafer semiconduttore per isolare le linee o strutture di gate dei transistori.

Da un punto di vista della definibilit? fotolitografica di particolari sempre pi? piccoli, i sopraccitati aspetti topografici del 1?architettura "tradizionale" di questi dispositivi presentano i seguenti problemi.

Maschera di Isolamento (o Maschera_di Aree Attive) Le geometrie, anche se perfettamente rettangolari sulla maschera, diventano smussate nella loro riproduzione sul wafer. Ci? dipende essenzialmente dai limiti di natura ottica (diffrazione) dei sistemi di trasferimento delle immagini: l?immagine aerea sul wafer delle figure proiettate dalla maschera gi? presenta un arrotondamento in corrispondenza degli angoli, arrotondamento che aumenta ulteriormente attraverso il successivo processo di sviluppo.

Con apparecchiature ottiche ad alta risoluzione (es. con N.A. > 0,4.5) e con un processo di mascheratura ad alto contrasto, il fenomeno PU? essere limitato ma sussiste sempre. Attualmente il miglior valore tipico ottenibile ? uno smusso con un raggio di curvatura di circa un quarto di micrometro. Tale valore aumenta poi nel caso di crescita di ossido termico di campo.

L?arrotondamento degli angoli delle geometrie rettangolari comporta una criticit? di allineamento delle linee di gates sovrastanti ed una certa variabilit? dimensionale della larghezza di canale dei dispositivi.

Maschera dei Contatti

I Problemi fotolitografici sono quelli noti di allineamento rispetto agli strati precedenti e di arrotondamento (cui ancor pi? marcato] degli angoli delle geometrie con la conseguente riduzione dell?area disponibile per la contattaz ione del semiconduttore di drain.

Esiste Pertanto la necessit? di disporre di dispositivi EPROM con celle di dimensioni ridotte e che possano essere fabbricati impiegando normali tecniche fotolitografiche, ancorch? con ottiche ad alta risoluzione e procedimento di mascheratura ad alto contrasto. Questo obiettivo ? sostanzialmente raggiunto dal dispositivo integrato EPROM con connessioni metalliche di source della presente invenzione realizzabile mediante un particolare procedimento di fabbricazione oggetto anch?esso della presente invenzione. Essenzialmente il processo dell?invenzione supera i problemi connessi con la definizione di geometrie rettangolari definendo invece ed impiegando zone di isolamento sostanzialmente continue, sottoforma di strisce di isolamento, e ricorrendo a linee di interconnessione metalliche dei source dei transistori o celle di una stessa riga vantaggiosamente formate in modo essenzialmente autoallineato rispetto ai fianchi delle adiacenti linee di gate, cos? come gli stessi contatti di drain.

Il procedimento dell?invenzione consente di ridurre marcatamente l?area occupata da ciascuna cella unitaria senza introdurre elementi di criticit? nella definizione fotolitograf ics dei particolari geometrici bens? eliminando o sostanzialmente riducendo ogni aspetto esistente di criticit?.

I diversi aspetti e vantaggi del dispositivo integrato e del processo di fabbricazione dell?invenzione r isulter anno evident i at traverso la seguente descrizione di una forma di realizzazione, in relazione anche ai disegni allegati, nei quali:

la serie di Figure da 1 a 9 rappresentano altrettante viste schematiche in pianta o in sezione di un dispositivo dell?invenzione, le quali oltre ad illustrare gli aspetti caratterist ici dell ?originale architettura del dispositivo, mostrano le fasi salienti del procedimento d? fabbricazione;

la Figura 10 ? una vista schematica in pianta di un dispositivo integrato EPROfl realizzato secondo una tecnica convenzionale; e

la Figura 11 rappresenta una vista schematica in pianta di un dispositivo integrato EPROM, equivalente al dispositivo noto della Fig. 10, ma realizzato secondo la presente invenzione.

II procedimento di fabbricazione dell?invenzione ? illustrato attraverso le Figg. 1-9.

Su un substrato semiconduttore 1 sono dapprima definite e formate le strutture di isolamento 2, sottoforma di strisce di isolamento continue, parallele tra loro, le quali si estendono per l?intera altezza di colonna dello schieramento di celle EPROM. Le strutture di isolamento 2 possono essere costituite da uno strato di ossido termico cresciuto sulla superficie non mascherata del substrato semiconduttore 1, secondo una delle ben note tecniche di mascheratura con nitruro di silicio, come la tecnica LOCOS (Philips) o Planox {SGS-THOMSON) e analoghe, ovvero possono essere strutture di isolamento incassate, realizzate scavando trincee sulla superficie del substrato semiconduttore le quali, dopo 1? impiantazione di isolamento, vengono riempite per deposizione con un materiale dielettrico quale l?ossido di silicio (isolamenti BOX), vantaggiosamente ripristinando una perfetta planarit? della superficie del wafer .

Come si pu? osservare la definizione fotolitografica degli isolamenti 2 risulta essenzialmente priva degli inconvenienti derivanti dall ?arrotondamento, in fase di trasferimento di immagine, degli angoli di geometrie? rettangolari come nei procedimenti di fabbricazione noti di questi dispositivi. La definizione fotolitografica di strisce parallele essendo otticamente relativamente facile dovendo confrontarsi con problemi di diffrazione di un solo ordine.

DOPO aver realizzato le strutture di isolamento 2 utilizzando una Qualsiasi delle tecniche note, sempre facendo uso di tecniche ben note al tecnico del campo vengono realizzate le strutture di gate, complessivamente indicate con 3. Come si pu? osservare nelle Figg. 2 e 3, le strutture di gate per lo schieramento di celle EPROM sono linee parallele, distanziate tra loro, che intersecano ortogonalmente fsovrapponendosi ad esse) le strisce di isolamento 2 precedentemente formate sul fronte del wafer semiconduttore. Come mostrato nelle due sezioni ortogonali A-A e B-B, rispettivamente delle Figg.

3A e 3B, ciascuna struttura di gate comprende un primo strato conduttore d, usualmente di silicio policristallino Cpoly I), elettricamente isolato- dal semiconduttore 1 da uno strato di ossido di gate 5 preventivamente formato sulle aree attive, tra le strisce di isolamento 2, costituisce la gate flottante delle celle unitarie del dispositivo completamente isolata elettricamente da uno strato o multistrato dielettrico 6 sopra il quale viene deposto e definito un secondo strato conduttore di silicio poi icr istai 1 ino (poly II) 7 che costituisce la gate di controllo (comune per tutte le celle affiancate di una stessa riga dello schieramento) .

I fianchi delle linee di gate 7 sono coperti da uno strato isolante di ossido dielettrico S di forma rastremata per costituire altrettanti distanziatori per le successive fasi di impiantaz ione delle giunzioni di drain e di source e di formazione di contatti autoallineati sulle stesse aree, come verr? descritto in seguito .

Sinteticamente il processo di fabbricazione dopo l'avvenuta formazione delle strutture a strisce di isolamento 2, seguito per formare le strutture di gate sopra descritte, comprende le seguenti operazioni:

a) ossidazione termica di gate per formare lo strato di ossido di gate 5 sulle aree attive del substrato semiconduttore ;

b) deposizione chimica da fase vapore di uno strato di silicio policristallino (poly I) e successivo drogaggio ;

c) formazione della maschera di poly I per definire (usualmente lungo la prima direzione) le gate flottanti 4 mediante attacco del polisilicio; d) formazione per ossidazione della superficie del polisilicio o per deposizione di uno strato o di un multistrato dielettrico di isolamento 6 della gate flottante costituita dal poly I 4.;

e) deposizione chimica da fase vapore di un secondo strato di polisilicio (poly III ed eventualmente di siliciuro per formare le linee di gate di controllo 7;

f) mascheratura di gate ed attacco del poly II per definire linee parallele di gate d? controllo 7: g) mascheratura per attacco del poly I scoperto (per definire le gates flottanti lungo la direzione ortogonale!, mascheratura per 1?impiantaz ioni di source e di drain, riossidaz ioni , impianto LDD. mascheratura ed impianto di arricchimento delle giunzioni di source e di drain, formazione dei distanziatori dielettrici 8 lungo i fianchi delle strutture di gate.

La sopra menzionata sequenza di operazioni per la formazione delle strutture di gate cos? come schematicamente raffigurate nelle Figg. 2, 3A e. 3B. rappresenta una sequenza relativamente standard bench? possa anche essere modificata in modo non sostanziale, ed una pi? dettagliata descrizione delle singole operazioni appare ampiamente superflua. In consider azione delle variazioni, rispetto alla sequenza standard di processo, che avvengono in seguito ? peraltro raccomandabile una rical ibrazione delle condizioni di impiantazione di drain e di source e pu? risultare vantaggioso eseguire durante queste fasi di fabbricazione i trattamenti termici di ricottura (annealing) che secondo uno schema di processo standard verrebbero in effetti effettuati simultaneamente con il cosiddetto "reflow" a contatti aperti.

La struttura ottenuta alla fine di questa prima serie di operazioni ? Quella schematicamente mostrata nelle Figg. 2, 3A e 3B.

A auesto punto il procedimento dell?invenzione comprende le seguenti operazioni:

1. Deposizione, in maniera conforme, di uno strato matrice o di pi? strati sovrapposti di materiale metallico (metal). A deposizione completata una sezione secondo la linea di sezione A-A della Fig. 2 ? mostrata in Fig. 4.

2. Deposizione di uno strato di materiale planarizzante, ad esempio SOG (spun-on-glass) ,

3. Attacco a tappeto senza maschera, di planarizzazione dello strato di materiale planarizzante fino a scoprire le sommit? del sottostante strato metallico matrice 9, deposto precedentemente in modo conforme.

Al termine di 'queste due ultime operazioni il fronte del wafer in corso di lavorazione assumer? l?aspetto schematicamente mostrato nelle Figg. 5 e 6 le quali rispettivamente rappresentano una vista in pianta ed una vista in sezione lungo il piano di sezione A-A della Fig.

5 (o Fig. 2). Come si pud osservare, negli avvallamenti del sottostante strato metallico conforme 9 vengono lasciati residui del materiale planarizzante, sottoforma di strisce 10.

4.. Formazione di una maschera di SEPARAZIONE DEI DRAIN. Questa ? una maschera aggiuntiva inori presente in un flusso standard di fabbricaz ione) impiegata specificamente secondo il processo dell?invenzione. Le aperture di questa maschera sono riportate nella vista in pianta della Fig. 7 ed indicate con le lettere MO. Questa maschera non ? critica e serve esclusivamente ad "interrompere " mediante attacco le strisce di materiale di plsnarizzaz ione 10 correnti sopra le zone di drain delle celle di una riga in corrispondenza degli incroci con le strisce di isolamento 2, .come illustrativamente mostrato nella vista in' pianta' della Fig. 7.

Con questa operazione le strisce di materiale di planar izzazione residue 10 correnti sopra le zone o giunzioni di source delle diverse celle di una riga rimangono integre mentre le str?sce di materiale di planar izzaz ione residuo 10 correnti sopra le zone o giunzioni di drain delle celle di una stessa riga vengono interrotte in modo da lasciare residui 10 soltanto direttamente sopra la zona di drain all?interno delle aree attive delimitate dalle strisce parallele di isolamento 2 orientate ortogonalmente rispetto alle strisce di materiale di planarizzazione.

5. Utilizzando i residui di materiale di planarizzazione 10, sottoforma di striscia continua corrente sulle zone di source delle celle di ciascuna riga e sottoforma di spezzoni sopra le distinte zone di drain, viene condotto un attacco del materiale metallico 9 deposto in modo conforme, in modo sostanzialmente isotropo, fino ad abbassare l?orlo di attacco lungo i fianchi dei distanziatori 8 presenti sugli adiacenti fianchi delle strutture di gate di quanto sufficiente a determinare il permanere di residui colonnari metallici dello strato matrice 9 sulle aree di drain ed in f-orma di linea metallica continua corrente sulle aree di source dei transistori di ciascuna riga. Questo risultato ? visivamente mostrato nella sezione schematica della Fig. 8. Come si PU? osservare i residui colonnari o comunque di sezione analoga 9 dello strato metallico matrice conformemente deposto realizzano altrettanti contatti e cordonature continue di contatto e di interconnessione, autoallineati, alternativamente e rispettivamente di drain e di source.

6. Rimozione del materiale planar izzante residuo 10 di mascheratura rimasto sopra i residui metallici 9 di contatto.

7. Deposizione chimica da fase vapore di uno strato di materiale dielettrico di isolamento 11, come mostrato nella sezione della Fig. 8. La superficie del wafer risulta marcatamente pi? piana di?quanto essa sia nel caso di un processo standard facilitando cos? le successive operazioni di definizione. Opzionalmente la superficie PU? anche essere ulteriormente planarizzata.

S. Formazione di una seconda maschera aggiuntiva inon esistente nel flusso standard di fabbricazione), denominata TOP PILLAR la quale viene utilizzata per "scoprire" le cime dei residui colonnari *9 di drain. Questa maschera ? evidentemente anch?essa non critica, n? per dimensioni, n? per allineamento.

9. Deposizione di uno strato metallico matrice 12 d? interconnessione di drain per collegare elettricamente i contatti colonnari di drain.

10. Formazione di una maschera di definizione delle linee di interconnessione di drain 12.

Le ultime tre operazioni producono il risultato illustrativamente mostrato nella sezione della Fig. 9.

A titolo di confronto in Fig. 10 ? mostrata una vista schematica in pianta di un dispositivo integrato EPROM realizzato secondo la tecnica anteriore, caratterizzato dalla presenza di strutture di isolamento 2 tra coppie di celle affiancate in righe dello schieramento di celle EPROM , le quali strutture di isolamento hanno una caratteristica geometria rettangolare , essendo interrotte in cor rispondenz a delle zone di interconnessione di source . Le lettere S (source), G (gate) e D (drain) sono inscritte nella vista in pianta direttamente sopra le rispettive zone del dispositivo integrato. E' altres? indicato il passo tra le celle Px e le rispettive lunghezze di gate (g), la distanza tra gate e gate adiacenti sui drain (d) e la distanza tra gate e gate adiacenti sulle source (s).

Un dispositivo integrato EPROM realizzato secondo la presente invenzione e con caratterist iche comparabili a Quelle del dispositivo della tecnica nota della Fig. 10, cio? con uno stesso passo Px ed una stessa lunghezza di gate g, ? schematicamente illustrato nella vista in pianta della Fig. 11. Anche in questo caso le rispettive lettere inscritte nella figura in pianta individuano le relative zone di gate (G), di drain (D) e di source (S) ed a scopo di confronto sono indicate le relative dimensioni in modo analogo a come indicato in Fig. 1D. La maggiore compattezza del dispositivo dell?invenzione della Fig. 11 rispetto ad un comparabile dispositivo dell?arte nota della Fig. 10 ? immediatamente apprezzabile osservando le due figure. Per un medesimo passo Fx e lunghezza di gate, l?area di cella ? marcatamente ridotta nel caso del dispositivo della presente invenzione rispetto all?area di cella di un dispositivo fabbricato secondo la tecnica anteriore.

Una quantificazione della riduzione dell?area occupata da ogni singola cella EPROM realizzabile secondo la presente invenzione ? riportata nella seguente tabella I, nella quale sono riportate in micrometri le rispettive dimensioni, per un dispositivo realizzato secondo la tecnica anteriore e per un dispositivo realizzato secondo la presente invenzione, nel caso di dispositivi integrati fabbricati in due diverse scale di integrazione per un dispositivo a 4 Mbit e per un dispositivo a 16 Mbit.

L?eliminazione della necessit? di definire geometrie rettangolari critiche e la realizzazione in modo autoallineato delle interconnessioni metalliche di source consentono, per uno stesso passo e per una stessa lunghezza di gate delle celle, di ridurre notevolmente la distanza gate-gate sul drain e la distanza gate-gate sul source riducendo in tal modo l?area di cella.

Claims

RIVENDICAZIONI 1. Dispositivo EPROM integrato comprendente uno schieramento di celle unitarie di memoria di tipo EPROM, aventi ciascuna una struttura di gate, comprendente una gate flottante ed una gate di controllo isolatamente sovrapposta alla gate flottante, tra una zona o giunzione di source ed una zona o giunzione di drain formate nel substrato semiconduttore, organizzate a coppie in righe e colonne, le gate di controllo di singole celle di una stessa riga essendo connesse elettricamente tra loro da una rispettiva linea di gate, ciascuna zona di drain delle celle essendo individualmente contattata ed i contatti di drain di celle appartenenti ad una stessa colonna essendo collegati elettricamente tra loro da una rispettiva linea di drain, le zone di source tra celle adiacenti di una stessa colonna ed appartenenti a coppie di celle di due distinte righe adiacenti dello schieramento essendo elettr icamente connesse in comune, una struttura di isolamento separando le zone di drain e le strutture di gate di una coppia di celle da quelle di un?adiacente coppia di celle disposta sulla stessa riga, caratterizzato dal fatto che dette strutture di isolamento tra celle unitarie affiancate su una stessa riga di detto schieramento sono continue, sottoforma di strisce di isolamento che si estendono senza soluzione di continuit? per l?intera lunghezza di colonna di detto schieramento; ciascuna zona di source di dette celle unitarie ? contattata e connessa elettricamente in comune con tutte le altre zone di source delle celle appartenenti ad una stessa riga da una rispettiva linea di source corrente parallelamente tra due di dette linee di gate ed intersecando assieme a Queste ultime dette strutture di isolamento continue sovrapponendosi a quest?ultime .
2. Procedimento per la fabbricazione di un dispositivo EPROM integrato comprendente uno schieramento di celle unitarie di memoria, aventi ciascuna una struttura di gate tra una zona o giunzione di source ed una zona o giunzione di drain formate nel substrato semiconduttore , organizzate a coppie in righe e colonne, le gate di controllo delle celle di una stessa riga essendo connesse elettricamente tra loro da una rispettiva linea di gate, ciascuna zona di drain delle celle essendo individualmente contattata ed i contatti di drain di celle appartenenti ad una stessa colonna essendo collegati elettricamente tra loro da una rispettiva linea di drain, le zone di source tra celle adiacenti di una stessa colonna ed appartenenti a coppie di celle di due distinte righe adiacenti dello schieramento essendo elettricamente connesse in comune una struttura di isolamento separando le zone di drain e le strutture di date di una cella da Quelle di un?adiacente cella disposta sulla stessa riga, caratterizzato dal fatto che comprende le seguenti operaz ioni: formare strutture di isolamento tra celle di una stessa riga dello schieramento sottoforma di strisce di isolamento continue, distanziate tra loro e parallele che si estendono senza soluzione di continuit? per l?intera lunghezza di colonna di detto schieramento di celle; formare strutture di gate sottoforma di linee di gate distanziate e parallele tra loro, correnti in senso ortogonale rispetto alle sottostanti strisce di isolamento ed aventi distanziatori dielettrici formati lungo i fianchi; depositare in modo conforme uno strato o_ un multistrato metallico matrice; depositare uno strato di materiale planarizzante ; attaccare a tappeto senza maschera lo strato di materiale planarizzante fino a scoprire le sommit? del sottostante strato metallico matrice precedentemente deposto in modo conforme, residuando strisce di detto materiale planarizzante all?interno degli avvallamenti di detto strato metallico matrice; formare una maschera di fotoresist di separazione dei drain avente aperture nelle zone di sovrapposizione delle strisce di materiale residuo di planarizzazi one correnti sopra zone di drain di celle appartenenti ad una medesima riga di detto schieramento con sottostanti strisce di isolamento ; attaccare e rimuovere il materiale residuo di planarizzazione di dette strisce attraverso dette aperture della maschera e rimuovere quest'ultima: attaccare, in condizioni essenzialmente isotrope. detto strato metallico matrice utilizzando detti residui di materiale di planarizzaz ione come maschera, lasciando residui colonnari di contatto di detto strato metallico matrice, autoallineati rispetto alle adiacenti strutture di gate, sulle zone di drain delle singole celle unitarie ed un residuo con sezione colonnare sottoforma di un cordone continuo, autoallineato rispetto alle adiacenti strutture di gate, corrente sopra le zone di source di tutte le celle appartenenti ad una medesima riga di detto schieramento ; rimuovere detti residui di materiale planarizzante impiegati come maschera durante la precedente operazione; deporre uno strato di materiale dielettrico di isolamento ; formare una maschera di fotoresist per scoprire mediante attacco di detto strato dielettrico attraverso detta maschera le sommit? di detti residui colonnari di contatto formati sulle singole zone di drain delle celle; decorre uno strato metallico di interconnessione di detti residui colonnari di contatto di drain; formare una maschera di definizione delle linee di interconnessione dei drain delle celle appartenenti ad una medesima colonna di detto schieramento.