IT8968155A1 - Discriminatore differenziale di tensione in tecnologia c-mos. - Google Patents
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Description
Descrizione dell'invenzione avente per titolo:
"DISCRIMINATORE DIFFERENZIALE DI TENSIONE IN TECNOLOGIA C-MOS
Riassunto
Discriminatore differenziale di tensione in tecnologia C-MOS, atto a rivelare differenze di tensione fra i segnali applicati ai suoi ingressi, in corrispondenza della transizione di livello di un segnale di sincronismo. Esso comprende un traslatore di livello, un circuito discriminatore e un blocco di reazione che sono inattivi in una prima fase inattiva del segnale di sincronismo, mentre in una seconda fase attiva, immediatamente dopo la commutazione del segnale di sincronismo, un discriminatore differenziale di tensione raggiunge il punto di funzionamento necessario per rendere attivi il traslatore di livello e il circuito discriminatore, quindi si Innesca una elevata reazione positiva che ' fa commutare il circuito discriminatore. Infine, dopo la transizione di livello di un segnale di sincronismo ritardato, il segnale di reazione generato dal blocco di reazione azzera il consumo dell'intero discriminatore differenziale di tensione:
Testo della descrizione
La presente invenzione riguarda i circuiti elettronici digitali e in particolare si riferisce a un discriminatore differenziale di tensione in tecnologia C-MOS.
Come ? noto, un discriminatore differenziale di tensione, detto "Sense ampl?fier" in lingua inglese, ? un circuito sensibile a piccole differenze di tensione esistenti fra i segnali applicati ai suoi due ingressi, in funzione dei quali esso fornisce alle sue due uscite un segnale a livello logico alto, corrispondente all'ingresso con tensione maggiore, e un segnale a livello logico basso, corrispondente all'altro ingresso, o viceversa. Il consumo di potenza del discriminatore ? sia dinamico, in corrispondenza delle transizioni dei segnali, sia statico durante tutto il periodo di funzionamento, pur essendo realizzato in tecnologia C-MOS.
Questi circuiti vengono generalmente impiegati nelle memorie ad accesso casuale statiche e nelle memorie a sola lettura per rigenerare i dati memorizzati in modo differenziale con una piccola differenza di tensione fra i livelli logici. Generalmente viene impiegato un discriminatore differenziale per ogni bit in uscita dalla memoria, per cui, se il dato ? composto da un numero di bit in parallelo piuttosto elevato (maggiore di 16 o 32), anche il consumo di potenza statico dell'insieme di questi circuiti diventa notevole.
Attualmente sono conosciuti diversi tipi di discriminatori differenziali di tensione, che si differenziano essenzialmente per il modo di funzionamento.
Un primo tipo di discriminatore differenziate presenta un funzionamento continuo nel tempo, cio? il circuito ? sensibile a tutte le variazioni del segnale in ingresso, in qualunque istante esse avvengano. Quindi esso presenta consumi statici e dinamici continui nel tempo.
Un altro tipo funziona in modo sincronizzato, per cui risulta sensibile a tutte le variazioni del segnale in ingresso che avvengono nella fase attiva del segnale di sincronismo. Di conseguenza, esso presenta un consumo di potenza statico e dinamico solo In questa fase.
Di quest'ultimo tipo, esistono discriminatori differenziali di tensione reazlonati, i quali sono sensibili alla differenza di tensione fra i segnali d'ingresso solo in corrispondenza delia transizione del segnale di sincronismo, e quindi non sono pi? influenzati dalie successive variazioni di tensione che possono verificarsi durante la fase attiva del segnale di sincronismo. Una pratica applicazione di questi circuiti pu? essere vista In Fig. 1 della memoria dal titolo "A 9ns 1Mb CMOS SRAM' di K. Sasaki e altri, apparsa negli atti della conferenza 1SSCC 89, 15 Febbraio 1989, San Diego, CA. Questi discriminatori differenziali presentano un consumo di potenza dinamico durante la transizione e statico per tutto il resto della fase attiva.
Inoltre i circuiti esaminati presentano un funzionamento soddisfacente quando i segnali in ingresso hanno tensioni di modo comune inferiori a circa 2/3 della tensione di alimentazione.
Ovvia ai suddetti Inconvenienti il discriminatore differenziale di tensione, oggetto della presente invenzione, il quale presenta un consumo di potenza solo in corrispondenza della transizione del segnale di sincronismo ed ? in grado di operare con segnali di ingresso con tensione di modo comune prossima sia alla tensione di alimentazione, sia alla massa. Ci? fa si che questo circuito sia anche adatto ad essere usato in memorie ad accesso casuale, dove I dati sono generalmente memorizzati con tensioni di modo comune piuttosto elevate.
E' particolare oggetto della presente invenzione un discriminatore differenziale di tensione in tecnologia C-MOS come descritto nella parte caratterizzante della rivendicazione 1.
Queste ed altre caratteristiche della presente invenzione saranno meglio chiarite dalla seguente descrizione di una forma preferita di realizzazione della stessa, data a titolo di esempio non limitativo, e dai disegni annessi in cui:
- la Fig. 1 ? lo schema a blocchi generale del discriminatore differenziate;
- la Flg. 2 ? lo schema elettrico di un primo esempio di realizzazione;
- la Fig. 3 ? lo schema di una variante del blocco Indicato con LS in flg. 2;
- la Fig. 4 6 lo schema elettrico di un secondo esempio di realizzazione;
- la Fig. 5 ? lo schema elettrico di un circuito di ritardo.
Il discriminatore differenziale di tensione in tecnologia C-MOS, descritto nel seguito, ? un circuito del tipo sincronizzato e reazionato. Di conseguenza, esso rivela la differenza di tensione ai suoi ingressi solo in corrispondenza della transizione di livello del segnale di sincronismo, ricevuto separatamente dai segnali di ingresso, e resta insensibile per tutta la restante durata della fase attiva del segnale di sincronismo.
Nello schema a blocchi di Fig. 1 , 1 segnali in ingresso sono applicati ai terminali I e IN, collegati ad un blocco traslatore di livello LS.Questo blocco ha il compito di abbassare la tensione di modo comune dei segnali di ingresso, senza attenuare la differenza di tensione fra I segnali stessi. SI tratta di un partitore di tensione differenziale, il cui funzionamento ? controllato sia mediante un segnale di sincronismo presente su una connessione CK, sia mediante un segnale proveniente su un filo RE da un blocco di reazione FB, in modo che in condizioni statiche LS non consumi potenza.
Sulla connessione CK possono essere presenti diversi segnali di sincronismo: in particolare, un segnale! di sincronismo, il suo complementare e un segnale di sincronismo leggermente ritardato nel tempo.
I segnali traslatl a livello di tensione pi? basso, disponibili sui fili C e CN in uscita dal blocco LS, sono inviati agli ingressi di un circuito discriminatore DD. E? questo un amplificatore reazionato ad alto guadagno, in cui la differenza di tensione agli ingressi e' riportata alle uscite 0 e ON enormemente amplificata grazie alla elevata reazione positiva che si Innesca fra ingressi e uscite. Di conseguenza il circuito DD si porta velocemente in uno dei due possibili stati stabili di saturazione e non ne esce piu' fino , alla successiva fase attiva, determinata dal segnale di sincronismo sulla connessione CK.
I segnali alle uscite 0 e ON sono anche portati ad un blocco FB, il quale genera un segnale di reazione sul filo RE per azzerare il consumo del discriminatore differenziale in condizioni statiche.
In Fig. 2 ? rappresentato lo schema elettrico d? un primo esempio di realizzazione de! discriminatore differenziale di tensione.
Il blocco traslatore di liv?llo LS riceve i segnati d'ingresso su! fili I e IN, collegati ai terminali di gate di due MOSFET a canale n M10 ed M11, i quali presentano i terminali di source collegati fra di loro in modo da costituire un amplificatore differenziate. I source di M10 ed M11 sono collegati al drain di un MOSFET a canale n M00, il quale funziona come generatore di corrente. M00 ha il source collegato a massa e il gate collegato, a un filo CKD, accessibile dall'esterno, sul quale giunge il segnate di sincronismo.
Due MOSFET a canale p M12 ed M13 permettono il flusso della corrente di alimentazione nei due rami dell'amplificatore differenziale avendo i terminali di source collegati alla sorgente di alimentazione Vcc e i terminali di drain ai rispettivi terminali di drain di M10 ed M11, accessibili dall?esterno attraverso i Fili C e CN. I terminali di gate di M12 ed M13 sono collegati tra loro e al blocco di reazione FB mediante il filo RE. il nodo, in cui convergono il filo RE e i terminali di gate di M12 ed M13, ? precaricato al potenziale di massa mediante un MOSFET a canale n M16, il cui gate ? accessibile dall'esterno tramite II filo CKN, sul quale giunge un segnale di sincronismo complementare a quello presente sul filo CKD. Il terminale di source di M16 ? collegato a massa e il terminale di draln ? collegato al filo RE.
Il blocco di reazione FB, rappresentato per maggior chiarezza suddiviso in due parti in Fig. 2, ? composto da due MOSFET a canale p M15 ed M14. 1 terminali di drain dei MOSFET sono collegati fra loro e al filo RE e ciascun MOSFET ha il source collegato ad un filo d'uscita dal ,discriminatore e il gate collegato all'altro filo d'uscita, in particolare, M15 ha ii source collegato al filo O e il gate collegato al filo ON, mentre M14 ha il source collegato al filo ON e il gate collegato al filo 0.
Il blocco discriminatore DD riceve dal blocco traslatore di livello LS i segnali d'ingresso sui fili C e CN, che sono collegati ai terminali di gate di due MOSFET a canale n M2 ed M3. Questi ultimi MOSFET presentano i terminali di source collegati fra di loro, in modo da costituire un amplificatore differenziale, e collegati al drain di un MOSFET a canale n MO, il quale funziona come generatore di corrente. MO ha il source collegato a massa e il gate collegato al filo CKD, accessibile dall'esterno, sul quale riceve il segnale di sincronismo.
I due MOSFET M2 ed M3 hanno i terminali di drain collegati sia alle uscite 0 e ON del discriminatore differenziale, sia ai terminali di drain di due MOSFET a canale p M4 ed M5. Questi ultimi, avendo i terminali di source collegati alla sorgente di alimentazione Vcc, permettono il flusso della corrente di alimentazione nei MOSFET M2 ed M3. Inoltre, avendo il terminale di drain collegato ad un filo d'uscita dal discriminatore e il terminale di gate collegato all'altro filo d'uscita, M4 ed M5 permettono di creare una reazione positiva. In particolare, M4 ha il drain collegato al filo O e il gate collegato al filo ON, mentre M5 ha II drain collegato al filo ON e ii gate collegato al filo O.
Un MOSFET a canale p M1 ha i terminali di drain e di source collegati ai fili d?uscita O e ON, in modo da metterli in corto circuito in corrispondenza della fase attiva del segnale di sincronismo ritardato, che riceve sul gate tramite il filo CKR.
Infine, I nodi a cui accedono I fili d'uscita 0 e ON sono precaricati alla tensione d'alimentazione Vcc da due MOSFET a canale p M7 ed M6, i cui terminali di source sono collegati alla sorgente di alimentazione Vcc, i terminali di drain sono collegati ai fili d'uscita 0 e ON e i terminali di gate sono collegati al filo CKD, su cui ? presente il segnale di sincronismo.
Nel funzionamento del discriminatore differenziale di tensione si distinguono due fasi sincronizzate con li segnale di sincronismo: la prima di precarica con il segnale di sincronismo a livello logico basso e la seconda di amplificazione con il segnale di sincronismo a livello logico alto.
Il segnale all' ingresso I ? in fase con il segnale all'uscita O, e quindi il segnale all' ingresso IN ? in fase con il segnale all'uscita ON.
Nella fase di precarica, essendo il segnale sul filo CKD a livello logico basso, i MOSFET M00 ed MO sono interdetti, nei MOSFET M10, M11 e M2, M3 non scorre corrente, quindi i blocchi LS e DD sono disattivati. I MOSFET M7 ed M6 entrano in conduzione precaricando a Vcc le due uscite O e ON, che in questo modo disattivano il blocco FB in quanto i gate e i source dei MOSFET M15 ed M14 si portano allo stesso potenziale. Il MOSFET M16 entra in conduzione, essendo comandato dal segnale di sincronismo complementare sul filo CKN, precaricando a massa il nodo collegato al filo RE all'uscita del blocco di reazione FB; allo stesso nodo sono collegati i gate dei MOSFET M12 ed M13, che entrano in conduzione portando a Vcc gli ingressi C e CN del blocco DO; il MOSFET M1 si porta in conduzione essendo comandato dal segnale di sincronismo ritardato, che dopo il piccolo intervallo di tempo del ritardo, ? in fase con il segnale di sincronismo sul filo CKD.
E' da notare che il blocco DD si trova ad avere sla gii ingressi, sia )e uscite alio stesso potenziale Vcc e quindi parte da una situazione di equilibrio prima che, nella fase successiva, si inneschi la sua reazione positiva. Questa condizione di equilibrio e' essenziale per evitare errate rivelazioni dei segnali in ingresso. Il MOSFET M1 concorre a questa situazione di stabilita' anche dopo che e' terminata la fase di precarlca per tutto il ritardo che intercorre tra il segnale di sincronismo e lo stesso segnale ritardato. In questo modo e? possibile ovviare alle piccole differenze circuitali di origine tecnologica ed al tempo di assestamento del circuito, necessario per passare da una fase di funzionamento all' altra.
Durante questa fase il segnale di ingresso non ha alcun effetto sulle uscite. Il consumo di corrente e' dinamico e dura solo per II tempo necessario a precarlca re i nodi, dopo di che si azzera. Il picco di corrente di alimentazione che si raggiunge e' il massimo che si verifica durante tutto il funzionamento del circuito.
Nella fase di amplificazione si possono distinguere tre periodi successivi di funzionamento:
- nell' istante immediatamente successivo alla commutazione del segnale di sincronismo, il circuito raggiunge il punto di funzionamento necessario per diventare attivo;
- si innesca quindi la reazione positiva che fa commutare il circuito;
- avvenuta la commutazione si genera il segnale di reazione che azzera il consumo del circuito.
Nel primo periodo, tutti i MOSFET di precarica M16, M7 e M6 sono interdetti, i MOSFET M00 e MO entrano in conduzione, quindi i blocchi DD e LS diventano attivi, ed il circuito inizia ad assorbire corrente. Il blocco FB continua ad essere disattivato in quanto U MOSFET M1 , comandato dal segnale di sincronismo ritardato, rimane ancora In conduzione.
Nel secondo periodo, il circuito LS porta a regime il potenziale agli ingressi C e CN del blocco OD, che inizia a sbilanciare le uscite rimanendo purluttavia frenato da M1. Appena il segnale di sincronismo ritardato passa a livello logico alto, (a reazione positiva fa precipitare lo sbilanciamento delle uscite: una rimane a Vcc, l'altra si porta al potenziale di mapsa. Questa differenza di tensione fa entrare in conduzione uno dei due MOSFET M14, M15, che costituiscono il blocco FB.
Durante questo periodo di funzionamento il consumo di corrente di alimentazione raggiunge il valore massimo che si verifica durante tutta la fase di amplificazione.
Nel terzo periodo, attraverso II source di uno dei due MOSFET del blocco FB che entra in conduzione, il nodo a cui accede il fiio RE si porta dal potenziale di massa a Vcc, interdicendo cosi? i due MOSFET M12 ed M13 del blocco LS.
Venendo a mancare la corrente dalla sorgente di alimentazione, le due uscite C e CN del blocco LS, e quindi gli ingressi del blocco DD, si portano al potenziale di massa attraverso i MOSFET M00, M10, M11. Di conseguenza, nel blocco DD si interdicono i due MOSFET M2 ed ??, interrompendo la corrente nei due rispettivi rami del circuito senza pero' modificare il potenziale delle uscite. Al termine di questo periodo di funzionamento il consumo di corrente si riporta a zero ed il dato in uscita rimane valido fino al termine delia fase di amplificazione.
Durante la fase di amplificazione il segnale di ingresso deve rimanere stabile finche' li circuito non e' entrato nel terzo periodo.
In Fig. 3 ? rappresentato lo schema di una variante del blocco indicato con LS in fig. 2.
La differenza rispetto allo schema precedente consiste nella presenza di due MOSFET a canale p M30 e M31, connessi a diodo e posti in serie ai drain di M12 e M13. Grazie a questa! aggiunta, il discriminatore differenziate pu? operare agevolmente con basse tensioni di modo comune all'ingresso, per esempio inferiori a un terzo della tensione di alimentazione.
In Fig. 4 ? rappresentato un altro esempio di realizzazione del discriminatore differenziale di tensione in tecnologia C-MOS.
Si pu?' subito notare che il numero dei MOSFET e delle interconnessioni sono diminuiti e che non e' necessaria la fase negata del segnale di sincronismo.
I! blocco DD ? uguale a quello dell'esempio precedente, mentre i blocchi FB ed LS presentano alcune varianti. Per quanto possibile, in questa figura sono stati mantenuti gli stessi riferimenti della figura precedente.
Il blocco traslatore di livello LS riceve I segnali d'ingresso sui fili I e IN, collegati ai terminali di gate dei due MOSFET a canale n M10 ed M11, i quali presentano i terminali di source collegati fra di loro in modo da costituire un amplificatore differenziale. I source di M10 ed M11 sono collegati al drain del MOSFET a canale ? M00, il quale funziona come generatore di corrente. M00 ha il source collegato a massa e il gate collegato al filo CKD, accessibile dall'esterno, sul quale giunge il segnale di sincronismo.
Due MOSFET a canale p M21 ed M24 precaricano alla tensione di alimentazione Vcc le uscite C e CN di LS avendo i terminali di source collegati alla sorgente di alimentazione Vcc e i terminali di drain ai rispettivi terminali di drain di M10 ed M11, accessibili dall'esterno attraverso i fiii C e CN. I terminali di gate di M21 ed M24 sono collegati tra loro e al filo CKD.
Il blocco di reazione FB, ancora rappresentato per maggior chiarezza suddiviso in due parti, ? composto da due MOSFET a canale n M18 ed M20. Ciascun MOSFET ha il source collegato a un filo d'ingresso del blocco DD, il drain collegato ad un filo d'uscita del blocco DD e il gate collegato all'altro filo d'uscita. In particolare, M18 ha il source collegato al filo C, il drain collegato al filo 0 e il gate collegato al filo ON, mentre M20 ha II source collegato ai filo CN, il drain collegato al filo ON e il gate collegato al filo O.
Nel funzionamento del discriminatore differenziale di tensione si distinguono due fasi sincronizzate con il segnale di sincronismo presente sul filo CKD: la prima di precarica con il segnale di sincronismo a livello logico basso e la seconda di amplificazione con il segnale di sincronismo a livello logico alto.
il segnale air ingresso I e' in fase con il segnale aH'uscit3 0, e quindi il segnale all' ingresso IN e' in fase con II segnale all'uscita ON.
Nella prima fase il circuito si trova nel seguente stato: i MOSFET MOO ed MO sono interdetti, quindi i blocchi LS e DD sono disattivati; i MOSFET M7 ed M6 entrano in conduzione precaricando a Vcc le due uscite O e ON; I MOSFET M21 ed M24 entrano in conduzione precaricando a Vcc gli ingressi C e CN del blocco DD, quindi i MOSFET M18 ed M20 si trovano ad avere tutti i terminali alla tensione di alimentazione Vcc; ii MOSFET M1 si trova in conduzione essendo il Segnale di sincronismo su) filo CKR al livello logico basso, come il segnale sul filo CKD, fino ed oltre la transizione di quest'ultimo.
E' da notare che il blocco DD si trova ad avere sia gli ingressi, sia le uscite aito stesso potenziale e quindi parte da una situazione di equilibrio prima che, nella fase successiva, entri in funzione la sua reazione positiva. Questa condizione di equilibrio ? essenziale per evitare errate rivelazioni dei segnali in ingresso.
Nella fase di amplificazione si possono ancora distinguere tre periodi successivi di funzionamento, come nel caso precedente.
Nel corso del primo periodo, tutti i MOSFET di precarica M7, M6, M21 ed M24 sono interdetti; I MOSFET MO ed MOO entrano in conduzione, quindi i blocchi DD e LS diventano attivi ed il circuito Inizia ad assorbire corrente; il blocco FB rimane nella condizione raggiunta nella fase di precarica; il MOSFET M1 rimane ancora in conduzione.
Nel corso del secondo periodo, il circuito LS porta a regime il potenziale agli ingressi del blocco DD che inizia a sbilanciare le uscite rimanendo purtuttavia frenato da M1. Appena il segnale di sincronismo sul filo CKR passa a livello logico alto, la reazione positiva fa precipitare io sbilanciamento delle uscite: una rimane a Vcc, I' altra si porta a potenziale di massa. Questa differenza di tensione interdice uno dei due MOSFET M18 ed M20 che costituiscono il blocco FB. Questi due MOSFET oltre che a eliminare il consumo del circuito hanno anche un'altra funzione: si supponga che I uscita O si porti a Vcc e l'uscita ON al potenziale di massa.
Si avra' che il MOSFET M18 viene interdetto e quindi l'uscita C si scaruca a massa attraverso M10 ed M00; il MOSFET M20 rimane in conduzione, quindi oltre all'uscita CN si scarica a massa anche ? uscita ON, che deve essere a potenziale d massa.
Grazie a ci?' resta attivo un percorso che forza a massa l'uscita, eliminando una piccola tensione residua di alcune centinaia di mlllivolts: quindi le uscite non sono ad alta impedenza.
Ne! terzo periodo, portando gli ingressi del blocco DD a potenziale di massa, si interdicono i due MOSFET M2 ed M3, interrompendo la corrente nei due rispettivi rami del circuito senza pero' modificare il potenziale delle uscite.
Al termine di questo periodo di funzionamento il consumo di corrente si riporta a zero ed il dato in uscita rimane valido fino al termine della fase di amplificazione.
In fig. 5 ? rappresentato un circuito di ritardo che permette di generare internamente il segnale di sincronismo ritardato.
Con questo circuito si ottiene un duplice vantaggio: prima di tutto ? necessario un segnale di sincronismo in meno e poi il ritardo non e1 fisso ma si adatta alla temporizzazione del circuito.
il segnale di sincronismo complementare presente sul filo CKN giunge al terminale di gate di un MOSFET a canale n M32, il quale ha il terminale di source collegato a massa e il terminale di drain al filo CKR, su cui si rende disponibile II segnale di sincronismo ritardato. Due MOSFET a canale p M30 ed M31 hanno i terminali di drain collegati fra loro e al filo CKR, I terminali di source alla sorgente di alimentazione Vcc e i terminali di gate rispettivamente ai fili C e CN.
Nella fase di precarica, il nodo collegato al filo CKR e' scaricato al potenziale di massa dal MOSFET M32, essendo II gate collegato al filo CKN; nella fase di amplificazione il potenziale sul filo CKR varia solo quando uno dei due MOSFET M30, M31 inizia a condurre e cio?' quando il potenziale su C o su CN si sta portando da Vcc verso il potenziale di massa. Si ottiene in questo modo il ritardo voluto.
E' evidente che quanto descritto ? stato dato a titolo di esempio non limitativo. Varianti e modifiche sono possibili senza per questo uscire dal campo di protezione delle rivendicazioni.
Claims (8)
- Rivendicazioni 1. Discriminatore differenziale di tensione in tecnologia C-MOS, atto a rivelare differenze di tensi?ne fra i segnali applicati ai suoi ingressi (I, IN) in corrispondenza della transizione di livello di un segnale di sincronismo (CKD), caratterizzato dal fatto che comprende: - un traslatore di livello (LS), ai cui terminali d'ingresso (I, IN) sono applicati i segnali da discriminare, il quale ? atto ad abbassare la tensione di modo comune dei suddetti segnali, senza attenuarne la differenza di tensione, sotto il controllo di segnali di sincronismo (CKD, CKN) e di segnali generati da un blocco di reazione (FB); - un circuito discriminatore (DD), ai cui primo (C) e secondo (CN) terminali d'ingresso sono applicati i segnali forniti da detto traslatore di livello (LS), il quale trasferisce a una prima (0) e a una seconda (ON) uscita la differenza di tensione presente agli ingressi enormemente amplificata, grazie a una elevata reazione positiva, sotto il controllo di segnali di sincronismo (CKD, CKR); - un blocco di reazione (FB), che riceve al terminali di ingresso I segnali alle uscite (O, ON) di detto circuito discriminatore (DD) e genera un segnale di reazione (RE, C, CN); caratterizzato inoltre dal fatto che In una prima fase inattiva del segnale di sincronismo (CKD). il traslatore di livello (LS), il circuito discriminatore (DD) e il blocco di reazione (FB) sono inattivi e in una seconda fase attiva del segnale di sincronismo (CKD), immediatamente dopo la commutazione del segnale di sincronismo, il discriminatore differenziale di tensione raggiunge il punto di funzionamento necessario per rendere attivi il traslatore di livello (LS) e il circuito discriminatore (DD), quindi si innesca l'elevata reazione positiva che fa commutare i! circuito discriminatore (DD) e infine, dopo la transizione di livello di un segnate di sincronismo ritardato (CKR), il segnale di reazione (RE, C, CN) generato dal blocco di reazione (FB) azzera if consumo dell'intero discriminatore differenziate di tensione.
- 2. Discriminatore differenziate di tensione in tecnologia C-MOS come nella rivendicazione 1, caratterizzato dal fatto che detto traslatore di livello (LS) ha i terminali d'ingresso (I, IN) collegati ai terminali di gate di un primo e di un secondo MOSFET a canale n (M10, M11), i quali presentano i terminati di source collegati fra di loro e al drain di un terzo MOSFET a canale n (MOO), il quale ha il source collegato a massa e il gate collegato a un primo filo (CKD), accessibile dall'esterno, un quarto e un quinto MOSFET a canale p (M12, M13) avendo ) terminali di source collegati alla sorgente di alimentazione (Vcc), i terminali di drain collegati ai rispettivi terminali di drain di detti primo e secondo MOSFET (M10, M11), accessibili dall'esterno (C, CN) e i terminali di gate collegati tra loro e all'uscita (RE) di detto blocco di reazione (FB), al quale ? anche collegato il drain di un sesto MOSFET a canale n (M16), il cui gate ? accessibile dall'esterno tramite un secondo filo (CKN) e il source ? collegato a massa.
- 3. Discriminatore differenziale di tensione In tecnologia C-MOS come nella rivendicazione 2, caratterizzato dal fatto che In detto traslatore di livello (LS) un diciassettesimo e un diciottesimo MOSFET a canale p (M30, M31) collegati a diodo sono posti in serie ai drain di detti quarto e quinto MOSFET a canale p (M12, M13).
- 4. Discriminatore differenziale di tensione in tecnologia C-MOS come nella rivendicazione 1, caratterizzato dal fatto che detto blocco di reazione (FB) ? composto da un settimo (M 15) e da un ottavo (M14) MOSFET a canale p, i cui terminali di drain sono collegati fra loro e all'uscita (RE) e detto settimo MOSFET (M15) ha il source collegato a detta prima uscita (0) e il gate collegato a detta seconda uscita (ON), mentre detto ottavo MOSFET (M14) ha il source collegato a detta seconda uscita (ON) e il gate collegato a detta prima uscita (O).
- 5. Discriminatore differenziale di tensione in tecnologia C-MOS come nella rivendicazione 1, caratterizzato dal fatto che detto traslatore di livello (LS) ha i terminali d'ingresso (I, IN) collegati ai terminali di gate di un primo e di un secondo MOSFET a canale ? (M10, M11), i quali presentano i terminali di source collegati fra di loro e al drain di un terzo MOSFET a canale n (M00), il quale ha il source collegato a massa e il gate collegato a detto primo filo (CKD), accessibile dall'esterno, un nono e un decimo MOSFET a canale p (M21, M24) avendo i terminali di source collegati alla sorgente di alimentazione (Vcc), i terminali di drain collegati ai rispettivi terminali di drain di detti primo e secondo MOSFET (M10, M11), accessibili dall'esterno (C, CN) e i terminali di gate collegati tra loro e all'esterno tramite il primo filo (CKD).
- 6. Discriminatore differenziale di tensione in tecnologia C-MOS come nella rivendicazione 1, caratterizzato dal fatto che detto blocco di reazione (FB) ? composto da un undicesimo (M18) e da un dodicesimo (M20) MOSFET a canale n, di cui detto undicesimo MOSFET (M18) ha il source collegato a detto primo terminale d'ingresso (C), il drain collegato a detta prima uscita (0) e il gate collegato a detta seconda uscita (ON), mentre detto dodicesimo MOSFET (M20) ha il source collegato a detto secondo terminale d'ingresso (CN), il drain collegato a detta seconda uscita (ON) e il gate collegato a detta prima uscita (0).
- 7. Discriminatore differenziale di tensione in tecnologia C-MOS come nella rivendicazione 1, caratterizzato dai fatto che detto circuito discriminatore (OD) comprende un tredicesimo MOSFET a canale p (M1), il quale ha il drain e il source collegati ai fili d'uscita (O, ON) e il gate accessibile dall'esterno tramite un terzo filo (CKR).
- 8. Discriminatore differenziale di tensione in tecnologia C-MOS come nella rivendicazione 1 , caratterizzato dal fatto che su detto primo filo (CKD) ? presente il segnale di sincronismo, su detto secondo filo (CKN) ? presente un segnale di sincronismo complementare e su detto terzo filo (CKR) ? presente il segnale di sincronismo ritardato. Discriminatore differenziale di tensione in tecnologia C-MOS come nella rivendicazione 7, caratterizzato dal fatto che detto segnale di sincronismo ritardato ? ottenuto ?da detto segnale di sincronismo mediante un circuito di ritardo composto da un quattordicesimo MOSFET a canale n (M32), il quale ha il source collegato a massa, il drain collegato a detto terzo filo (CKR) e il gate collegato a detto secondo filo (CKN), un quindicesimo e un sedicesimo MOSFET a canale p (M30, M31) avendo i terminali di drain collegati fra loro e al terzo filo (CKR), i terminali di source collegati alla sorgente di alimentazione (Vcc) e i terminali di gate a detto primo e secondo terminale d'ingresso (C CN)
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