KR100721545B1

KR100721545B1 - 펄스폭 미스매치 감지기

Info

Publication number: KR100721545B1
Application number: KR1020010088716A
Authority: KR
Inventors: 유성종
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-31
Filing date: 2001-12-31
Publication date: 2007-05-23
Also published as: KR20030058300A

Abstract

본 발명은 두 펄스신호의 폭에 대한 미스매치를 감지하는데 있어, 보다 정밀한 감지가 가능한 펄스폭 미스매치 감지기를 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, 비교대상펄스가 기준펄스보다 폭이 클때를 감지하는 제1 비교기; 상기 기준펄스가 상기 비교대상펄스 보다 폭이 클 때를 감지하는 제2 비교기;및 상기 제1 및 제2 비교기의 출력신호를 논리합하여 출력하는 로직수단을 구비하며, 상기 제1 비교기 또는 제2 비교기는, 상기 기준펄스가 입력되는 시간동안 전하를 저장하는 제1 입력부; 상기 비교대상펄스가 입력되는 시간동안 전하를 저장하는 제2 입력부; 상기 제1 및 제2 입력부에 저장된 전하의 차이에 따라 신호를 출력하는 차동감지부; 및 상기 비교대상펄스를 입력받아 상기 차동감지부를 인에이블을 제어하는 차동감지부 인에이블부를 구비하는 펄스폭 미스매치 감지부가 제공된다.

반도체, 펄스, 미스매치, 집적회로, 전압

Description

펄스폭 미스매치 감지기{Pulse Width mismatch detector}

도1은 본 발명에 의한 펄스폭 미스매치 감지기에 대한 회로구성도.

도2는 도1의 펄스폭 미스매치 감지기의 펄스 비교기에 대한 회로구성도.

본 발명은 반도체 집적회로에 관한 것으로, 특히 펄스폭의 미스매치를 감지하는 펄스폭 미스매치 감지기에 대한 것이다.

디램을 비롯한 모든 반도체 칩내부에서 사용되는 펄스 신호들은 폭이 서로 매치되어야 하는 경우가 많은데, 종래에는 단순한 게이트 로직을 사용해서 반도체 칩 내부 펄스 신호들의 폭이 서로 매치되었는지 감지하는 펄스폭 미스매치 감지기를 구성하였다.

그러나, 게이트 로직을 사용하여 펄스폭 미스매치 감지기를 구성할 때에는 펄스 신호가 게이트를 통과하면서 생기는 딜레이의 영향으로 생기는 스큐(skew)현상으로 비교하는 펄스 신호를 정확하게 비교할 수 없다. 따라서 단순한 게이트의 조합만으로 펄스폭 미스매치를 감지하면 많은 에러를 초래할 가능성이 있어 반도체 동작의 신뢰성에 문제를 가져온다.

본 발명은 두 펄스신호의 폭에 대한 미스매치를 감지하는데 있어, 보다 정밀한 감지가 가능한 펄스폭 미스매치 감지기를 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명의 일측면에 따르면, 비교대상펄스가 기준펄스보다 폭이 클때를 감지하는 제1 비교기; 상기 기준펄스가 상기 비교대상펄스 보다 폭이 클 때를 감지하는 제2 비교기;및 상기 제1 및 제2 비교기의 출력신호를 논리합하여 출력하는 로직수단을 구비하며, 상기 제1 비교기 또는 제2 비교기는, 상기 기준펄스가 입력되는 시간동안 전하를 저장하는 제1 입력부; 상기 비교대상펄스가 입력되는 시간동안 전하를 저장하는 제2 입력부; 상기 제1 및 제2 입력부에 저장된 전하의 차이에 따라 신호를 출력하는 차동감지부; 및 상기 비교대상펄스를 입력받아 상기 차동감지부를 인에이블을 제어하는 차동감지부 인에이블부를 구비하는 펄스폭 미스매치 감지부가 제공된다.

본 발명의 펄스폭 미스매치 감지기는 폭을 비교할 두 펄스 신호를 전압으로 각각 저장시킨후, 저장된 전압의 크기를 비교하여 두 신호의 펄스 폭의 미스매치를 감지하는 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1는 본 발명의 바람직한 실시예에 따른 펄스폭 감지기에 대한 로직 구성도이다.

도1를 참조하여 살펴보면, 제1 및 제2 펄스(Pulse1, Pulse2)를 각각 입력받는 제1 및 2 펄스폭 비교기(100,200)와, 제1 펄스폭 비교기(100)의 플래그(flag1)신호와 제2 펄스폭 비교기(200)의 플래그신호(flag2)을 입력받는 노어 게이트(300)와, 노어게이트(300)의 출력을 반전하여 최종감지신호(Detect)로 출력하는 인버터(400)로 구성된다.

도2은 도1의 펄스폭 감지기를 구성하고 있는 비교기에 대한 회로도이다.

도2을 참조하여 살펴보면, 비교기는 비교대상신호인 제1 펄스신호(A)를 입력받아 저장하며 제어신호(CTRL)에 따라 차동감지부(140)로 출력하는 제1 입력부(110)와, 제1 펄스신호(A)를 입력받아 제어신호(CTRL)를 출력하는 차동감지부 인에이블부(130)와, 기준신호인 제2 펄스신호(B)를 입력받아 저장하며 제어신호(CTRL)에 따라 차동감지부(140)로 출력하는 제2 입력부(120)와, 제1 및 제2 입력부(110,120)에서 출력되는 신호를 비교하여 출력하는 차동감지부(140)와, 차동감지부(140)의 출력을 래치하여 플래그신호(flag)를 출력하는 출력래치부(150)로 구성된다.

제1 입력부(110)는 제1 펄스신호(A) 및 그 반전신호에 따라 전원전압을 노드(N1)에 연결시키는 제1 전송게이트(T1)와, 노드(N1)와 접지전원에 연결되어 제1 전송게이트(T1)가 턴온되는 기간동안 전원전압(VDD)을 저장하는 제1 캐패시터(C1)와, 제어신호(CTRL) 및 그 반전신호에 따라 노드(N1)를 차동감지부(140)로 연결시키는 제2 전송게이트(T2)와, 제2 전송게이트(T2)가 턴-오프된 기간동안 제1 캐패시터(C1)를 방전시키는 제1 앤채널 모스 트랜지스터(MN1)로 구성된다.

제2 입력부는 제2 펄스신호(B) 및 그 반전신호에 따라 전원전압(VDD)을 노드(N2)에 연결시키는 제3 전송게이트(T3)와, 노드(N2)와 접지전원(VSS)에 연결되어 제3 전송게이트(T3)가 턴온되는 기간동안 전원전압을 저장하는 제2 캐패시터(C1)와, 제어신호(CTRL) 및 그 반전신호에 따라 노드(N2)를 차동감지부(140)로 연결시키는 제4 전송게이트(T4)와, 제3 전송게이트(T3)가 턴-오프된 기간동안 제2 캐패시터(C2)를 방전시키는 제2 앤채널 모스 트랜지스터(MN2)로 구성된다.

차동감지부 인에이블부(130)는 제1 펄스신호(A)를 입력받아 소정시간동안 지연시킨 후 제2, 4 전송게이트(T2,T4)를 턴-온시키는 제어신호(CTRL)를 출력하는 딜레이로 구성된다.

차동감지부(140)는 차동감지부(140)의 동작전류를 일정하게 흘려주는 전류원(Iref)과, 노드(N4)와 전류원(Iref)을 연결하며 제1 입력부(110)의 출력신호를 게이트로 입력받는 제3 앤채널 모스 트랜지스터(MN3)와, 노드(N3)와 전류원(Iref)을 연결하며 제2 입력부(120)의 출력신호를 게이트로 입력받는 제4 앤 채널 모스 트랜지스터(MN4)와, 전원전압(VDD)과 노드(N4)를 연결하며 게이트가 노드(N4)로 연결된 다이오드형 제1 피채널 모스트랜지스터(MP1)와, 전원전압(VDD)과 노드(N3)를 연결하며 제1 피채널 모스트랜지스터(MP1)와 전류미러(mirror)를 형성하는 제2 피채널 모스트랜지스터(MP2)와, 전원전압(VDD)과 노드(N4)를 연결하며 게이트로 제어신호(CTRL)를 입력받는 제3 피채널 모스트랜지스터(MP3)와, 전원전압(VDD)과 노드(N3)를 연결하며 게이트로 제어신호(CTRL)를 입력받는 제4 피채널 모스트랜지스터(MP4)로 구성된다.

출력래치부(150)는 노드(N3)의 전압을 래치하여 플래그신호(flag)로 출력하는 제1,2 인버터(I1,I2)로 구성된다.

이하 도2 내지 도3을 참조하여 전술한 펄스폭 감지기의 동작에 대해서 설명한다.

먼저 도2에 도시된 제1, 2 펄스폭 비교기(100,200)는 제1 펄스신호(A)와 제2 펄스신호(B)를 입력받아 각각 제1 플래그신호(flag1)와 제2 플래그신호(flag2)를 출력하게 되는데, 이 때 입력되는 제1 및 제2 펄스신호(A,B)가 서로 다르면 둘중 어느 한 비교기에서 플래그 신호가 출력되므로, 이를 논리합하여 출력하면 두 펄스신호의 폭이 다름을 감지할 수 있다.

이어서, 도3에 도시된 제1 펄스폭 비교기(100)의 동작에 대해서 설명한다.

먼저, 펄스 폭이 다른 제1 및 제2 펄스신호(A,B)를 입력하면 제1, 2 전송게이트(T1,T2)가 턴-온 되면서 전원전압을 노드(N1)와 노드(N2)와 연결되고, 이에 따라 제1,2 캐패시터(C1,C2)에 충전동작이 일어난다.

이 때 제1, 2 전송게이트(T1,T2)는 제1 및 제2 펄스신호(A,B)의 펄스 폭만큼만 턴-온 되므로 제1,2 캐패시터(C1,C2)에 저장되는 전하량은 제1 및 제2 펄스신호(A,B)의 펄스 폭만큼 된다. 즉, 상기의 동작은 제1 및 제2 펄스신호(A,B)의 펄스 폭에 해당되는 시간을 전압으로 변환 시키는 것이다.

이어서, 제1 및 제2 펄스신호(A,B)의 펄스폭만큼 전하량이 제1,2 캐패시터에 저장되고 나면, 제1,2 전송게이트가 닫히게 되고, 그 때의 전압을 차동감지부(140)의 제3,4 앤채널 모스트랜지스터(MN3,MN4)에 게이트에 입력된다.

한편, 차동감지부 인에이블부(130)는 제1 펄스신호(A)를 입력받아 일정시간 딜레이 시켜 제어신호(CTRL)를 출력하는데, 제어신호(CTRL)는 제1,2 캐패시터(C1,C2)에 충전된 전하량에 의한 전압이 제3,4 앤채널 모스트랜지스터(MN3,MN4)의 게이트에 입력될 수 있도록 제2, 4 전송게이트(T2,T4)를 턴-온시키고, 차동감지부(140)이 인에이블 되도록 제3,4 피채널 모스 트랜지스터(MP3,MP4)를 턴-오프 시키는 신호이다.

이어서, 차동감지부(140)는 입력되는 제3,4 앤채널 모스트랜지스터(MN3,MN4)의 게이트에 입력되는 전압의 크기에 따라 노드(N4,N3)의 전류량을 조절하여 노드 (N3)에 전압을 변화시킨다.

이어서, 변화된 노드(N3)의 전압을 래치하여 최종적으로 플래그신호(flag)를 출력하게 된다.

전술한 실시에에서 제1 펄스신호(A)를 비교대상신호 제2 펄스신호(B)를 기준신호로 생각하면 입력이 없을 때에는 노드(N3)은 전원전압 레벨 즉 '하이'로 프리 차지 되어 있고, 따라서 출력은 '로우'이다. 만약 제1 펄스신호(A)의 펄스폭이 제2 펄스신호(B) 펄스 폭보다 크면 플래그신호(flag)는 '하이'로 변화되고, 작다면 변화없이 계속 '로우'로 출력된다.

또한, 제3,4 피채널 모스 트랜지스터(MP3, MP4)는 입력되는 펄스 신호가 없을 때에는 전류 소모를 줄이고, 불필요한 신호를 출력하지 않을 수 있도록 하는 역할을 한다.

또한, 제1, 2 앤채널 모스 트랜지스터(MN1,MN2)는 제1, 2 캐패시터(C1,C2)에 충전되었던 전하량은 다음번 비교를 위해 방전하는 역할을 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 제안된 회로를 이용하면, 보다 정확하게 입력되는 펄스 폭의 미스매치를 감지할 수 있게 되어 반도체 동작에 신뢰성 향상을 기대할 수 있다.

Claims

비교대상펄스가 기준펄스보다 폭이 클때를 감지하는 제1 비교기;

상기 기준펄스가 상기 비교대상펄스 보다 폭이 클 때를 감지하는 제2 비교기;및

상기 제1 및 제2 비교기의 출력신호를 입력하여 출력하는 로직수단을 구비하며,

상기 제1 비교기 또는 제2 비교기는,

상기 기준펄스가 입력되는 시간동안 전하를 저장하는 제1 입력부;

상기 비교대상펄스가 입력되는 시간동안 전하를 저장하는 제2 입력부;

상기 제1 및 제2 입력부에 저장된 전하의 차이에 따라 신호를 출력하는 차동감지부; 및

상기 비교대상펄스를 입력받아 상기 차동감지부의 인에이블을 제어하는 차동감지부_인에이블부

를 구비하는 펄스폭 미스매치 감지부.
제 1 항에 있어서,

상기 제1 입력부는,

상기 기준펄스가 입력되면 턴-온 되는 제1 전송게이트; 및

상기 전송게이트를 통해서 전원단으로부터 전하를 충전하는 캐패시터를 구비하는 것을 특징으로 하는 펄스폭 미스매치 감지부.
제 2 항에 있어서,

상기 제1 입력부는 상기 차동감지부_인에이블부에서 출력되는 제어신호에 따라 상기 캐패시터와 상기 차동감지부의 입력을 연결하는 제2 전송게이트와, 상기 기준펄스가 입력되지 않을 때 상기 캐패시터의 전하을 방전하기 위한 스위치를 더 구비하는 것을 특징으로 하는 펄스폭 미스매치 감지부.
제 3 항에 있어서,

상기 차동감지부는,

상기 제1 입력부의 출력신호를 입력받아 전류량을 조절하는 제1 모스 트랜지스터;

상기 제2 입력부의 출력신호를 입력받아 전류량을 조절하는 제2 모스 트랜지스터;

상기 제1 모스트랜지스터와 연결된 다이오드형 제3 모스 트랜지스터;

상기 제2 모스 트랜지스터와 연결되며 상기 제3 모스트랜지스터와 전류미러를 형성하는 제4 모스 트랜지스터;

상기 제어신호에 따라 상기 제1 모스 트랜지스터 및 상기 제3 모스 트랜지스터의 연결노드를 일정한 전압으로 유지시키는 제5 트랜지스터; 및

상기 제어신호에 따라 상기 제2 모스 트랜지스터 및 상기 제4 모스 트랜지스터의 연결노드를 일정한 전압으로 유지시키는 제6 트랜지스터를 구비하는 것을 특징으로 하는 펄스폭 미스매치 감지부.