IT202100005759A1 - Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente - Google Patents

Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente Download PDF

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IT202100005759A1
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IT
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leads
array
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distals
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Fulvio Vittorio Fontana
Davide Maria Benelli
Jefferson Talledo
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St Microelectronics Srl
St Microelectronics Inc
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Description

DESCRIZIONE dell?invenzione industriale dal titolo:
"Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente"
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione ? relativa ai dispositivi a semiconduttore.
Una o pi? forme di attuazione possono essere applicate vantaggiosamente ai dispositivi a semiconduttore per il mercato di grande consumo e automotive.
Sfondo tecnologico
Un cosiddetto substrato di metallo isolato (IMS, ?Insulated Metal Substrate?) ? usato frequentemente al posto di una tradizionale scheda a circuito stampato (PCB, ?Printed Circuit Board?) come una scheda di metallo isolato (IMC, ?Insulated Metal Card?), per applicazioni - nel settore automotive, per esempio ? in cui si desidera dissipare una potenza termica elevata da un package di un dispositivo a semiconduttore.
Si nota che un package come un modulo QFN (Quad-Flat No-lead) su un IMS pu? presentare un coefficiente elevato di espansione termica ? CTE e pu? produrre sollecitazioni elevate trasmesse al giunto di saldatura del modulo QFN.
Uno strato organico sottile non ? sufficiente per mitigare le sollecitazioni.
Come risultato, moduli QFN grandi (7x7 mm o 10x10 mm, per esempio) possono non essere in grado di soddisfare i criteri di affidabilit? (guasto dei giunti di saldatura a un ciclo termico/BLR o Shock Termici e Piegatura della Scheda).
Questo suggerisce di dover usare moduli QFP (Quad Flat Package) al posto dei moduli QFN, il che pu? avere come risultato, a sua volta, uno spazio pi? grande occupato in modo indesiderabile sulla scheda.
Scopo e sintesi
Uno scopo di una o pi? forme di attuazione ? di contribuire ad affrontare i problemi discussi in precedenza.
Secondo una o pi? forme di attuazione, tale scopo pu? essere raggiunto per mezzo di un procedimento avente le caratteristiche esposte nelle rivendicazioni che seguono.
Una o pi? forme di attuazione possono essere relative a un prodotto a semiconduttore corrispondente.
Le rivendicazioni sono parte integrante dell?insegnamento tecnico delle forme di attuazione come qui fornito.
Una o pi? forme di attuazione possono implicare un procedimento di fabbricazione di QFN che facilita una maggiore flessibilit? dei lead.
In una o pi? forme di attuazione una massa con un basso modulo di elasticit? ? interposta tra i lead e lo stampaggio (molding) in corrispodenza delle punte dei lead.
Una o pi? forme di attuazione facilitano l?uso di package QFN grandi (10x10 mm, per esempio) su un substrato di metallo isolato - IMS.
Gli esperti del settore apprezzeranno peraltro che, pur potendosi ottenere risultati particolarmente vantaggiosi con riferimento ai package QFN, le forme di attuazione qui discusse non sono limitate a un uso con riferimento ai package QFN.
Breve descrizione delle figure annesse
Una o pi? forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle quali:
la Figura 1 ? un esempio di un dispositivo comprendente un package QFN (Quad-Flat No-lead) convenzionale montato su una scheda di metallo isolato (IMC),
la Figura 2 ? una vista in sezione trasversale di un leadframe che pu? essere usato in forme di attuazione secondo la presente descrizione,
la Figura 3 ? una vista in prospettiva ingrandita sostanzialmente lungo la freccia III nella Figura 3,
la Figure 4 e 5 illustrano possibili fasi o azioni in forme di attuazione secondo la presente descrizione,
la Figura 6 ? una vista in prospettiva ingrandita sostanzialmente lungo la freccia VI nella Figura 5,
le Figure 7 e 8 illustrano possibili fasi o azioni in forme di attuazione secondo la presente descrizione,
la Figura 9 ? una vista in prospettiva sostanzialmente lungo la freccia IX nella Figura 8,
la Figura 10 ? una vista ingrandita lungo la freccia X nella Figura 8,
la Figura 11 illustra possibili fasi o azioni in forme di attuazione secondo la presente descrizione,
le Figure 12A, 12B e 12C sono illustrative di possibili varianti in fasi o azioni in forme di attuazione secondo la presente descrizione,
la Figura 13 ? una vista in prospettiva illustrativa di possibili risultati delle varianti delle Figure da 12A a 12C,
le Figure da 14A a 14N sono illustrative di un?altra possibile sequenza di fasi o di azioni in forme di attuazione secondo la presente descrizione,
le Figure 15 e 16 sono illustrative di possibili caratteristiche di forme di attuazione secondo la presente descrizione, e
le Figure 17 e 18 sono illustrative di possibili caratteristiche differenti di forme di attuazione secondo la presente descrizione.
Si apprezzer? che, per semplicit? e facilit? di spiegazione, le varie figure possono non essere disegnate in una stessa scala.
Descrizione dettagliata
Nella descrizione che segue sono illustrati uno o pi? dettagli specifici, allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o pi? dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio al fine di evitare di rendere poco chiari certi aspetti delle forme di attuazione.
Un riferimento a ?una forma di attuazione? nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione ? compresa in almeno una forma di attuazione. Quindi, le frasi come ?in una forma di attuazione? o simili che possono essere presenti in uno o pi? punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione.
Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o pi? forme di attuazione.
I riferimenti usati qui sono forniti semplicemente per comodit? e quindi non definiscono l?ambito di protezione o l?ambito delle forme di attuazione.
Si apprezzer? che, a meno che il contesto indichi altrimenti, parti o elementi simili sono indicati in tutte le figure con simboli di riferimento simili, e per brevit? una descrizione dettagliata non sar? ripetuta per ciascuna figura.
Un possibile inconveniente che si riscontra con i moduli QFN (Quad-Flat No-lead) quando usati con riferimento a schede di metallo isolato (IMC) ? relativo ai materiali delle schede. Il desiderio di ottenere una dissipazione di potenza termica elevata comporta di usare schede spesse, per es., di rame con uno strato sottile di dielettrico.
La Figura 1 ? un esempio di un tale dispositivo comprendente un package QFN 10 montato su una IMC 100 avente una struttura stratificata che comprende uno strato di rame di base (1100 H1/2) 102, uno strato di dielettrico 104, uno strato di rame superiore 106 e una maschera di saldatura 108 in cui ? formato un bond pad BP per facilitare la realizzazione di un giunto di saldatura 110 per il package 10.
Una tale scheda di rame spessa comporta inevitabilmente un coefficiente di espansione termica (CTE, ?Coefficient of Thermal Expansion?) elevato e sollecitazioni elevate trasmesse al giunto di saldatura 110 con il package QFN 10. Lo strato organico 104 sottile non ? sufficiente per mitigare le sollecitazioni.
Per esempio, i risultati di una simulazione di affidabilit? a livello di scheda (BLR, ?Board Level Reliability?) fatta su un modulo QFN 7x7 mostrano un possibile calo della vita a un massimo di 279 cicli in confronto ai 1368 cicli per un QFN 7x7 su una scheda multistrato in FR4.
Un approccio per affrontare questi aspetti pu? comportare di usare moduli TQFP (Thin Quad Flat Package) con contatti flessibili atti ad alleviare le sollecitazioni termomeccaniche.
Un altro approccio pu? comportare di usare schede di rame con un interpositore (?interposer?) di PCB spesso per mitigare le sollecitazioni.
Questi approcci non sono privi di inconvenienti. Per esempio:
i package TQFP possono occupare pi? spazio sulla scheda in confronto a un QFN;
un interpositore di PCB pi? spesso pu? aumentare in modo indesiderabile il costo della scheda.
In sintesi:
un package QFN 10 assemblato su una scheda di rame di IMS 100 come illustrato nella Figura 1 ha prestazioni diTCoB o ?Temperature Cycle on Board? (molto) peggiori in confronto a un gruppo di scheda PCB multistrato; e
il giunto di saldatura 110 ?critico? pu? finire con l?essere situato nell?angolo del package in quanto un progetto dei lead negli angoli in un package QFN aiuta a migliorare l?affidabilit? TCoB del giunto di saldatura critico.
Con riferimento ora alla Figura 2, una o pi? forme di attuazione possono comportare di fornire (in un package di un dispositivo a semiconduttore, come 10) un leadframe 12 semi-inciso.
La designazione ?leadframe? (o ?lead frame?) ? usata correntemente (si veda, per esempio, l?USPC Consolidated Glossary of the United States Patent and Trademark Office) per indicare un frame di metallo che fornisce (a un die pad o paddle, 12A) supporto per un die o un chip a semiconduttore cos? come lead elettrici 12B per accoppiare il die o il chip a semiconduttore ad altri contatti o componenti elettrici.
Sostanzialmente, un leadframe 12 comprende una schiera (?array?) di formazioni elettricamente conduttive (lead) 12B che da una posizione periferica si estendono verso l?interno nella direzione del die o del chip a semiconduttore, formando cos? una schiera di formazioni elettricamente conduttive dal die pad 12A avente almeno un die o un chip a semiconduttore attaccato su di esso.
Per il resto, si apprezzer? che la designazione ?Noleads? cos? come applicata a un package QFN non ? in contraddizione con la presenza nell stesso di un leadframe comprendente dei lead: in effetti, una caratteristica fondamentale di un package QFN consiste nel fatto che i lead in esso compresi non sporgono radialmente dal package, cosicch? il (quad) package non ha ?alcun lead? che sporge da esso.
Come visibile nella vista parziale ingrandita della Figura 3, in una o pi? forme di attuazione i lead 12B esterni nel leadframe hanno rientranze o slot 120B formate in essi vicino alle loro estremit? distali. Queste rientranze 120B possono essere fornite durante la formazione del leadframe 12 da una lamina o una bobina di materiale, come rame, tramite un processo di incisione tradizionale.
Adottando il linguaggio corrente nella tecnologia di incisione, si pu? dire che le rientranze 120B sono ?semiincise? nel materiale del leadframe. Tuttavia, questo non implica necessariamente che le rientranze 120B abbiano una profondit? uguale a met? dello spessore del leadframe 12.
Inoltre, si apprezzer? che le figure dalla Figura 2 in poi possono fare riferimento alla fabbricazione simultaneamente di pi? dispositivi 10 che alla fine sono separati in una fase di ?singolazione? (?singulation?).
Dispositivi a semiconduttore come 10 comprendono, in maniera nota di per s? agli esperti del settore, uno o pi? die o chip a semiconduttore 14 disposti (attaccati, mediante un materiale per attacco di die) sui die pad 12A del leadframe 12 come rappresentato a titolo di esempio nella Figura 4.
L?accoppiamento elettrico dei lead 12B nel leadframe 12 con il die o il chip a semiconduttore 14 pu? essere mediante fili che formano una configurazione (?pattern?) di wire-bonding 16 intorno ai die o ai chip 14.
Un package di un dispositivo pu? quindi essere completato con un incapsulamento isolante 18 formato stampando un composto, come una resina epossidica, sul leadframe 12 e il o i chip a semiconduttore 14 attaccati su di esso (pi? la configurazione di wire bonding 16).
In una o pi? forme di attuazione, tale fase o azione come illustrata nella Figura 7 ? preceduto dalla fase o dall?azione illustrata nelle Figure 5 e 6, in cui un materiale con un basso modulo elastico (LEM, ?Low Elastic Modulus?) 1200 ? distribuito nelle rientranze 120B.
Il modulo elastico (o modulo di elasticit?) ? un?entit? fisica - misurata in Nm<-2 >o Pa, anche se sono usati frequentemente i megapascal (MPa o N/mm<2>) o i gigapascal (GPa o kN/mm<2>) ? che indica la resistenza di un oggetto o di una sostanza a essere deformato (elasticamente, vale a dire, non permanentemente) in risposta a una sollecitazione applicata a esso. Un materiale pi? rigido avr? cos? un modulo elastico pi? alto e un materiale pi? morbido avr? cos? un modulo elastico pi? basso.
? stato trovato che il materiale derivato dall?acido polycarbaminico modificato disponibile con la designazione commerciale DELO DUALBOND BS3770 da
e avente un modulo di Young di 2MPa (Rheometer|400 nm|200 mW/cm?|10s|Plus|150 ?C|40 min) ? adeguato all?uso come materiale resiliente 1200 in una o pi? forme di attuazione.
Altri materiali che presentano prestazioni simili e, pi? in generale, altri materiali che l?esperto nella tecnica considererebbe come materiali resilienti aventi un basso modulo elastico (vale a dire una facile deformabilit? sotto sollecitazione) nel contesto di uso qui considerato possono essere usati in modo soddisfacente nelle forme di attuazione.
Esempi di possibili materiali alternativi comprendono il materiale denominato Master Bond Supreme 10 HT Epoxy Insulation Adhesive disponibile presso Master Bond Inc. di Hackensack, NJ 07601 Stati Uniti d?America (si veda masterbond.com) o il materiale denominato Dymax 9037F Acrylated Insulant Adhesive disponibile presso Dymax Corporation di Torrington, CT 06790 Stati Uniti d?America (si veda dymax.com).
Materiali come discusso in precedenza possono essere applicati adeguatamente nelle rientranze 120B, mediante un ago di distribuzione come indicato in N nella Figura 5, e quindi possono essere reticolati, mediante reticolazione a UV per esempio.
Come illustrato nella Figura 6, il materiale 1200 pu? essere distribuito con uno spessore da 0,1 mm a 0,2 mm e pu? fornire una sorta di cuscino o di rivestimento che copre la superficie anteriore o superiore, ed eventualmente i lati ? si vedano le Figure 17 e 18, discusse nel seguito - dei lead 12B (alle loro estremit? distali).
Come illustrato nella Figura 7, un incapsulamento isolante 18 ? formato stampando un composto, come una resina epossidica, sul leadframe 12 e sul o sui chip a semiconduttore 14 attaccati su di esso (pi? la configurazione di wire bonding 16) e sul materiale 1200.
Se non completata in precedenza, la polimerizzazione (reticolazione) del materiale 1200 pu? essere completata (a una temperatura, per es., di 170 ?C) insieme alla reticolazione dell?incapsulamento isolante 18.
La Figura 8 ? un esempio di una retro-incisione (per il resto tradizionale) applicata in BE e della possibilit? (si vedano le Figure 9 e 10) che un?area placcata 24 inferiore nei lead 12B si arresti prima dell?area di bonding superiore.
La Figura 11 ? un esempio di una fase di singolazione tradizionale (effettuata mediante una lama B, per esempio) che conduce alla formazione di singoli package 10 (per es., QFN).
Gli esperti el settore apprezzeranno peraltro che la sequenza di fasi o di azioni delle Figure da 3 a 11 ? puramente esemplificativa, nella misura in cui:
una o pi? fasi illustrate possono essere omesse e/o sostituite da altre fasi;
possono essere aggiunte fasi aggiuntive; e
una o pi? fasi possono essere realizzate in una sequenza differente dalla sequenza illustrata.
Varie alternative possibili di forme di attuazione saranno discusse ora con riferimento alle Figure 12A, 12B, 12C, e alla Figura 13, pi? le Figure da 14A a 14N e le Figure 15 e 16.
Per semplicit? e facilit? di comprensione, a meno che il contesto indichi altrimenti, parti o elementi simili a parti o a elementi gi? discussi con riferimento alle Figure da 1 a 11 sono indicati nelle figure seguenti con simboli di riferimento simili, senza ripetere per brevit? una descrizione dettagliata.
Per semplicit?, taluni dettagli illustrati eventualmente nelle Figure da 1 a 11 possono non essere riprodotti nelle figure successive.
Le fasi rappresentate a titolo di esempio nelle Figure 12A, 12B e 12C contemplano un semi-taglio 12C formato (in maniera di per s? nota ? Figura 12A) nel lato inferiore o posteriore del lead frame 12 (questo ? rappresentato a titolo di esempio soltanto nella porzione centrale delle figure per semplicit?) seguito da una placcatura (similmente tradizionale - Figura 12B) in 120C in modo tale che, dopo la singolazione (Figura 12C), diventino disponibili fianchi dei lead bagnabili con lega per saldatura placcati come visibile nella Figura 13.
Le Figure da 14A a 14N sono esempi della possibilit? di applicare una o pi? forme di attuazione a un processo di fabbricazione QFN-con-nastro (?QFN-with-tape?), per il resto tradizionale.
Gli esperti del settore apprezzeranno di nuovo che la sequenza di fasi o di azioni delle Figure da 14A a 14N ? puramente esemplificativa, nella misura in cui:
una o pi? fasi illustrate possono essere omesse e/o sostituite da altre fasi;
possono essere aggiunte fasi aggiuntive;
una o pi? fasi possono essere realizzate in una sequenza differente dalla sequenza illustrata.
Le fasi/azioni delle Figure 14A a 14N comprendono:
Figura 14A - fornitura su un nastro T di supporto di un leadframe 12 di intagli o rientranze ?semi-incise? 120B (di nuovo questo non implica necessariamente che le fessure 120B abbiano una profondit? uguale a met? dello spessore del leadframe 12);
Figura 14B ? un chip o die 14 ? attaccato sui die pad 12A del leadframe; un wire bonding 16 fornito tra i chip o i die 14 e i lead 12B del leadframe 12;
Figura 14C ? materiale con basso modulo elastico 1200 distribuito nelle rientranze o intagli 120B;
Figura 14D ? stampa materiale di package 18;
Figura 14E ? nastro T rimosso;
Figura 14F ? assieme della Figura 14E capovolto (ribaltato);
Figura 14G ? applicazione di una maschera idrosolubile (per es., mediante stampa a getto come rappresentato a titolo di esempio in JP) su una porzione di lead di contatto corrispondente all?area di bonding;
Figura 14H ? semi-taglio in 12C (si veda anche la Figura 12A);
Figura 14I ? placcatura con stagno in 120C (si veda anche la Figura 12B)
Figura 14L ? rimozione della maschera solubile in acqua
Figura 14M - singolazione (lama B)
Figura 14N ? fornitura di un package 10 (per es., QFN) di un dispositivo singolo con contatti piatti flessibili ub corrispondenza delle punte distali dei lead 12B.
Come rappresentato a titolo di esempio nelle Figure 15 e 16, il materiale con basso modulo elastico 1200 integrato (?embedded?) tra i lead 12B e il materiale per stampaggio 18 mitiga efficacemente le sollecitazioni termomeccaniche dovute al disadattamento di CTE (elevato) tra il modulo 10 e il substrato 100 (una scheda di IMS, per esempio) che sarebbero trasferite altrimenti ai giunti di saldatura 110.
Il materiale con basso modulo elastico 1200 facilita una sorta di effetto di chiusura a tenuta dei moduli grazie a una migliore adesione al materiale del substrato (per es., rame), che pu? essere migliorata ulteriormente dalla compatibilit? chimica con il materiale di stampo 14 e/o il progetto delle fessure 120B.
A quest?ultimo riguardo, le Figure 17 e 18 sono esempi della possibilit? di far s? che il pad o cuscino ?morbido? fornito dal materiale con basso modulo elastico 1200 si estenda:
(soltanto) alla superficie anteriore o superiore dei lead 12B (Figura 17), vale a dire alla superficie opposta ai giunti di saldatura 110 e al substrato 100,
(anche) ai lati dei lead 12B (Figura 18), fornendo cos? una sorta di pad o di cuscino a forma di canale che circonda i lead 12B.
I risultati normalizzati di simulazioni di vita della saldatura per cicli di temperatura TC (?40/+125C) in base a una modellizzazione di Analisi a Elementi Finiti (FEA, ?Finite Element Analysis?) hanno mostrato che la realizzazione di package con contatti flessibili, come rappresentato a titolo di esempio nelle Figure 17 e 18, pu? fornire un incremento di circa il 17% e il 42% della vita della saldatura quando applicata a un package QFNmr 10x10mm.
Un procedimento come rappresentato qui a titolo di esempio pu? comprendere:
disporre almeno un chip a semiconduttore (per esempio, 14) su una (prima) superficie di un leadframe (per esempio, 12) in cui l?almeno un chip a semiconduttore ? disposto in un die pad (per esempio, 12A) del leadframe e il leadframe ha una schiera di lead elettricamente conduttivi (per esempio, 12B) intorno al die pad, i lead nella schiera avendo estremit? distali che sono rivolte in senso opposto al die pad cos? come porzioni incassate (per esempio, 120B) di detta (prima) superficie del leadframe in corrispondenza delle estremit? distali dei lead nella schiera,
formare (per esempio, N) un materiale resiliente (per esempio, 1200) in dette porzioni incassate in corrispondenza delle estremit? distali dei lead nella schiera, e
stampare sull?almeno un chip a semiconduttore disposto sul leadframe un incapsulamento isolante (per esempio, 18) dell?almeno un chip a semiconduttore disposto sul leadframe, in cui il materiale resiliente ? interposto tra l?incapsulamento isolante e le estremit? distali dei lead nella schiera in dette porzioni incassate, in cui il materiale resiliente facilita la flessibilit? di detti lead a dette estremit? distali.
Un procedimento come rappresentato qui a titolo di esempio pu? comprendere formare dette porzioni incassate come fessure in dette estremit? distali.
In un procedimento come rappresentato qui a titolo di esempio dette fessure si possono aprire in detta (prima) superficie del leadframe.
In un procedimento come rappresentato qui a titolo di esempio, dette porzioni incassate possono comprendere porzioni semi-incise del leadframe.
Un procedimento come rappresentato qui a titolo di esempio pu? comprendere:
formare un materiale resiliente in dette porzioni incassate in corrispondenza delle estremit? distali dei lead nella schiera soltanto in detta superficie del leadframe (si veda la Figura 17, per esempio), o
formare un materiale resiliente in dette porzioni incassate in corrispondenza delle estremit? distali dei lead nella schiera sia in detta superficie del leadframe sia ai lati di detti lead (si veda la Figura 18, per esempio).
In un procedimento come rappresentato qui a titolo di esempio, detto materiale resiliente pu? avere un basso modulo di elasticit?, vale a dire, pu? consistere sostanzialmente di un materiale con basso modulo di elasticit?, opzionalmente un modulo di elasticit? all?incirca di 2MPa.
Nel caso di un materiale che ? applicato in uno stato fluibile (fuso) ed ? quindi consolidato ? questo pu? essere il caso di un materiale di resina reticolabile (polimerizzaabile), per esempio - i valori del modulo di elasticit? e del modulo di Young intendono fare riferimento al materiale una volta reticolato (polimerizzato).
Un procedimento come rappresentato qui a titolo di esempio pu? comprendere:
fornire una configurazione di bonding elettrico (per esempio, 16) tra l?almeno un chip a semiconduttore e un?area di bonding dei lead nella schiera in detta (prima) superficie del leadframe,
fornire un?area placcata (per esempio, 24 nella Figura 9) in una seconda superficie del leadframe opposta a detta (prima) superficie, detta area placcata essendo situata in corrispondenza delle estremit? distali dei lead nella schiera e arrestandosi prima di detta area di bonding dei lead nella schiera in detta (prima) superficie del leadframe.
Un dispositivo (per esempio, 10) come rappresentato qui a titolo di esempio pu? comprendere:
almeno un chip a semiconduttore (per esempio, 14) disposto su una superficie di un leadframe (per esempio, 12) in cui l?almeno un chip a semiconduttore ? disposto in un die pad (per esempio, 12A) del leadframe e il leadframe ha una schiera di lead elettricamente conduttivi (per esempio, 12B) intorno al die pad, i lead nella schiera avendo estremit? distali che sono rivolte in senso opposto al die pad cos? come porzioni incassate (per esempio, 120B) di detta superficie del leadframe in corrispondenza delle estremit? distali dei lead nella schiera,
un materiale resiliente (per esempio, 1200) formato in dette porzioni incassate in corrispondenza delle estremit? distali dei lead nella schiera, e
un incapsulamento isolante (per esempio, 18) dell?almeno un chip a semiconduttore disposto sul leadframe, in cui il materiale resiliente ? interposto tra l?incapsulamento isolante e le estremit? distali dei lead nella schiera in dette porzioni incassate, in cui il materiale resiliente facilita la flessibilit? di detti lead a dette estremit? distali.
In un dispositivo come rappresentato qui a titolo di esempio, dette porzioni incassate possono comprendere fessure in dette estremit? distali, opzionalmente fessure aperte in detta superficie del leadframe.
In un dispositivo come rappresentato qui a titolo di esempio, dette porzioni incassate possono comprendere porzioni semi-incise del leadframe.
Un dispositivo come rappresentato qui a titolo di esempio pu? comprendere:
un materiale resiliente formato in dette porzioni incassate in corrispondenza delle estremit? distali dei lead nella schiera soltanto su detta superficie del leadframe (si veda la Figura 17, per esempio), o
un materiale resiliente formato in dette porzioni incassate in corrispondenza delle estremit? distali dei lead nella schiera sia su detta superficie del leadframe sia ai lati di detti lead (si veda la Figura 18, per esempio).
In un dispositivo come rappresentato qui a titolo di esempio, detto materiale resiliente pu? avere un basso modulo di elasticit?, vale a dire pu? consistere sostanzialmente di un materiale con basso modulo di elasticit?, opzionalmente un modulo di elasticit? all?incirca di 2MPa.
Come indicato, nel caso di un materiale che ? applicato in uno stato fluibile (fuso) ed ? quindi consolidato ? questo pu? essere il caso di un materiale di resina reticolabile (polimerizzabile), per esempio - i valori del modulo di elasticit? e del modulo di Young intendono fare riferimento al materiale una volta reticolato (polimerizzato).
Un dispositivo come rappresentato qui a titolo di esempio pu? comprendere:
una configurazione di bonding elettrico (per esempio, 16) tra l?almeno un chip a semiconduttore e un?area di bonding dei lead nella schiera in detta (prima) superficie del leadframe,
un?area placcata (per esempio, 24) in una (seconda) superficie del leadframe (12) opposta a detta (prima) superficie, detta area placcata essendo situata alle estremit? distali dei lead nella schiera e arrestandosi prima di detta area di bonding dei lead nella schiera in detta (prima) superficie del leadframe.
Fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto ? stato descritto, puramente a titolo di esempio, senza uscire dall?ambito di protezione.
L?ambito di protezione ? definito dalle rivendicazioni annesse.

Claims (13)

RIVENDICAZIONI
1. Procedimento, comprendente:
disporre almeno un chip a semiconduttore (14) su una superficie di un leadframe (12) in cui l?almeno un chip a semiconduttore (14) ? disposto in un die pad (12A) del leadframe (12) e il leadframe ha una schiera di lead elettricamente conduttivi (12B) intorno al die pad (12A), i lead nella schiera avendo estremit? distali che sono rivolte in senso opposto al die pad (12A) cos? come porzioni incassate (120B) di detta superficie del leadframe (12) in corrispondenza delle estremit? distali dei lead nella schiera (12B),
formare (N) un materiale resiliente (1200) in dette porzioni incassate (120B) in corrispondenza delle estremit? distali dei lead nella schiera (12B), e
stampare sull?almeno un chip a semiconduttore (14) disposto sul leadframe (12) un incapsulamento isolante (18) dell?almeno un chip a semiconduttore (14) disposto sul leadframe, in cui il materiale resiliente (1200) ? interposto tra l?incapsulamento isolante (18) e le estremit? distali dei lead nella schiera (12B) in corrispondenza di dette porzioni incassate (120B), in cui il materiale resiliente (1200) facilita la flessibilit? di detti lead (12B) in corrispondenza di dette estremit? distali.
2. Procedimento secondo la rivendicazione 1, comprendente formare dette porzioni incassate (102B) come rientranze in dette estremit? distali.
3. Procedimento secondo la rivendicazione 2, in cui dette rientranze si aprono in detta superficie del leadframe.
4. Procedimento secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui dette porzioni incassate (102B) comprendono porzioni semi-incise del leadframe (12).
5. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, comprendente:
formare (N) un materiale resiliente (1200) in dette porzioni incassate (120B) in corrispondenza delle estremit? distali dei lead nella schiera (12B) soltanto su detta superficie del leadframe, oppure
formare (N) un materiale resiliente (1200) in dette porzioni incassate (120B) in corrispondenza delle estremit? distali dei lead nella schiera (12B) sia su detta superficie del leadframe sia ai lati di detti lead (12B).
6. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, in cui detto materiale resiliente (1200) ha un basso modulo di elasticit?, preferibilmente un modulo di elasticit? di circa 2MPa.
7. Procedimento secondo una qualsiasi delle rivendicazioni precedenti, comprendente:
fornire una configurazione di bonding elettrico (16) tra l?almeno un chip a semiconduttore (14) e un?area di bonding dei lead nella schiera (12B) in detta superficie del leadframe (12), e
fornire un?area placcata (24) in una seconda superficie del leadframe (12) opposta a detta superficie, detta area placcata (24) essendo situata in corrispondenza delle estremit? distali dei lead nella schiera (12B) e arrestandosi prima di detta area di bonding dei lead nella schiera (12B) in detta superficie del leadframe (12).
8. Dispositivo (10), comprendente:
almeno un chip a semiconduttore (14) disposto su una superficie di un leadframe (12) in cui l?almeno un chip a semiconduttore (14) ? disposto in un die pad (12A) del leadframe (12) e il leadframe ha una schiera di lead elettricamente conduttivi (12B) intorno al die pad (12A), i lead nella schiera avendo estremit? distali rivolte in senso opposto al die pad (12A) cos? come porzioni incassate (120B) di detta superficie del leadframe (12) in corrispondenza delle estremit? distali dei lead nella schiera (12B),
un materiale resiliente (1200) formato in dette porzioni incassate (120B) in corrispondenza delle estremit? distali dei lead nella schiera (12B), e
un incapsulamento isolante (18) dell?almeno un chip a semiconduttore (14) disposto sul leadframe, in cui il materiale resiliente (1200) ? interposto tra l?incapsulamento isolante (18) e le estremit? distali dei lead nella schiera (12B) in corrispondenza di dette porzioni incassate (120B), in cui il materiale resiliente (1200) facilita la flessibilit? di detti lead (12B) a dette estremit? distali.
9. Dispositivo (10) secondo la rivendicazione 8, in cui dette porzioni incassate (102B) comprendono rientranze in dette estremit? distali, preferibilmente rientranze aperte su detta superficie laterale del leadframe.
10. Dispositivo (10) secondo la rivendicazione 8 o la rivendicazione 9, in cui dette porzioni incassate (102B) comprendono porzioni semi-incise del leadframe (12).
11. Dispositivo (10) secondo una qualsiasi delle rivendicazioni da 8 a 10, comprendente:
un materiale resiliente (1200) formato in dette porzioni incassate (120B) in corrispondenza delle estremit? distali dei lead nella schiera (12B) soltanto su detta superficie del leadframe, oppure
un materiale resiliente (1200) formato in dette porzioni incassate (120B) in corrispondenza delle estremit? distali dei lead nella schiera (12B) sia su detta superficie del leadframe sia ai lati di detti lead (12B).
12. Dispositivo (10) secondo una qualsiasi delle rivendicazioni da 8 a 11, in cui detto materiale resiliente (1200) ha un basso modulo di elasticit?, preferibilmente un modulo di elasticit? all?incirca di 2MPa.
13. Dispositivo (10) secondo una qualsiasi delle rivendicazioni da 8 a 12, comprendente:
una configurazione di bonding elettrico (16) tra l?almeno un chip a semiconduttore (14) e un?area di bonding dei lead nella schiera (12B) in detta superficie del leadframe (12),
un?area placcata (24) in una seconda superficie del leadframe (12) opposta a detta superficie, detta area placcata (24) essendo situata in corrispondenza delle estremit? distali dei lead nella schiera (12B) e arrestandosi prima di detta area di bonding dei lead nella schiera (12B) in detta superficie del leadframe (12).
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277817A1 (en) * 2012-04-20 2013-10-24 Shinko Electric Industries Co., Ltd. Lead frame, semiconductor package, and manufacturing method of the same
EP3098841A1 (en) * 2015-05-28 2016-11-30 STMicroelectronics Srl Process for manufacturing a surface-mount semiconductor device, and corresponding semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60195955A (ja) * 1984-03-19 1985-10-04 Hitachi Ltd 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277817A1 (en) * 2012-04-20 2013-10-24 Shinko Electric Industries Co., Ltd. Lead frame, semiconductor package, and manufacturing method of the same
EP3098841A1 (en) * 2015-05-28 2016-11-30 STMicroelectronics Srl Process for manufacturing a surface-mount semiconductor device, and corresponding semiconductor device

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