FR2868601A1 - Tranche de semiconducteur et procede de fabrication de dispositif a semiconducteur utilisant celle-ci - Google Patents

Abstract

Dans un procédé de fabrication d'un dispositif à semiconducteur, on prépare une tranche de semiconducteur qui comprend une multiplicité de puces de circuit intégré (CI) (1), ayant chacune un circuit (4) incluant une borne (3) pour appliquer une grandeur électrique au circuit, et un interrupteur (5) connecté électriquement à la borne (3). Un conducteur (2) est formé entre des puces de CI adjacentes pour établir une connexion électrique parallèle ou série entre les bornes (3) des puces de CI par l'intermédiaire de l'interrupteur (5). On effectue un test pour déterminer l'état défectueux ou non défectueux de chacune des puces de CI et on actionne ensuite l'interrupteur (5) pour établir une connexion électrique entre les bornes (3) des puces de CI qui ont été déterminées comme n'étant pas défectueuses, et le conducteur (2). On effectue un test de conduction sur les circuits (4) des puces de CI par l'intermédiaire du conducteur (2).

Description

TRANCHE DE SEMICONDUCTEUR ET PROCEDE DE FABRICATION

DE DISPOSITIF A SEMICONDUCTEUR UTILISANT CELLE-CI

La présente invention concerne une tranche de semiconducteur ou wafer et un procédé de fabrication de dispositif à semiconducteur utilisant cette tranche de semiconducteur.

Un procédé pour effectuer un test tel qu'un test de sélection d'une multiplicité de puces de circuit intégré (CI) formées sur une tranche de semiconducteur, avant que la tranche ne soit découpée, a été décrit, par exemple, dans le procédé de fabrication d'un dispositif à semiconduc- teur du brevet JP-A-5-136243.

La description suivante porte sur un tel procédé de fabrication de dispositif à semiconducteur classique, en particulier lorsque le test de sélection ci-dessus est effectué. La figure 6 est un organigramme montrant un processus de fabrication de dispositif à semiconducteur classique.

Conformément au procédé classique, à l'étape S1, une multiplicité de puces de Cl 1 sont formées sur une tranche de semiconducteur. Des conducteurs pour connecter électriquement les unes aux autres, en parallèle, les bornes respectives des puces de Cl, sont formés sur des chemins de découpe sur la tranche. Les conducteurs ainsi formés sont connectés électriquement aux bornes des puces de Cl respectives.

La figure 7 montre un exemple de puce de Cl 1 formée sur la tranche de semiconducteur et des conducteurs 2 formés sur des chemins de découpe. Par exemple, chaque puce 1 comporte un conducteur d'alimentation, un conducteur de masse, un premier conducteur de signal d'entrée et un second conducteur de signal d'entrée. Les bornes 3a, 3b, 3c, 3d des conducteurs sont connectées électriquement à des conducteurs correspondants 2a, 2b, 2c, 2d formés sur les chemins de découpe pour fournir de l'énergie et assurer la transmission de signaux pour cha- que puce de CI 1.

En retournant à la figure 6, on note qu'ensuite, à l'étape S2, on prépare la tranche de semiconducteur sur laquelle les puces de Cl 1 sont formées. A l'étape S3, on inspecte les puces de CI 1 sur la tranche de semiconducteur pour déterminer si les puces de Cl sur la tranche de semiconducteur sont défectueuses ou non défectueuses.

Ensuite, on accomplit une étape de test de sélection S5. Dans cette étape, on applique simultanément une tension aux bornes respectives 3 de toutes les puces de Cl 1 par l'intermédiaire des conducteurs 2 sur les chemins de découpe. Comme décrit ci-dessus, le test de sélection est effectué simultanément sur toutes les puces de Cl 1 sur la tranche de semiconducteur.

Plus particulièrement, le test de sélection signifie qu'une inspection à 100% est effectuée du fait que des puces de Cl 1 qui contien- nent des défauts potentiels et peuvent devenir des articles défectueux dans le futur sont déterminées comme étant non défectueuses par l'inspection ci-dessus, par l'utilisation de diverses sortes de tests. Les puces de CI qui sont jugées défectueuses sont retirées des puces de Cl 1.

En ce qui concerne les tests utilisés pour juger si la puce est défectueuse, on peut effectuer par exemple sur toutes les puces un test de fonctionnement à température élevée pendant une durée fixée, qu'on appelle un test de déverminage, pour spécifier ainsi les puces de Cl 1 présentant une défaillance dans le fonctionnement initial.

Ensuite, dans une étape de découpage, on sépare (découpe) la tranche de semiconducteur en une multiplicité de parties correspondant aux puces de CI respectives. Des puces de Cl qui sont déterminées comme étant défectueuses à l'étape d'inspection de caractéristiques S3 ou à l'étape de test de sélection S5, sont retirées. Ensuite, les puces de CI restantes sont soumises à une étape de montage en boîtier, etc., et finalement des dispositifs à semiconducteur sont terminés.

Comme décrit ci-dessus, toutes les puces de CI 1 sur la tranche de semiconducteur sont connectées électriquement les unes aux autres en parallèle. Par conséquent, lorsqu'un défaut en mode de court-circuit, tel qu'un court-circuit entre un conducteur de source d'énergie interne et un conducteur de masse interne, se produit dans certaines puces de Cl 1, un courant excessif circule vers les puces de CI 1 dans l'état de dé- faut, au cours de l'étape de test de sélection, et par conséquent il est impossible d'appliquer une tension désirée à d'autres puces de Cl 1 non défectueuses. De ce fait, il a été difficile dans le procédé classique d'ef- fectuer un test de sélection portant en même temps sur toutes les puces de Cl.

Un problème tel que celui décrit ci-dessus se manifeste non seulement dans l'étape de test de sélection, mais également dans un test de conduction dans lequel des tensions sont appliquées à la multiplicité de puces de Cl 1 sur la tranche, pour contrôler le fonctionnement des pu-ces de Cl 1. En outre, un tel problème est encore plus important dans des tests, tels que le test de sélection, dans lesquels le nombre de cibles à tester simultanément est plus grand.

Compte tenu de ce qui précède, un but est de procurer une tranche de semiconducteur sur laquelle un test de conduction puisse être effectué simultanément sur une multiplicité de puces de Cl formées sur cette tranche, et également un procédé de fabrication de dispositif à semiconducteur utilisant la tranche de semiconducteur.

Pour atteindre le but ci-dessus, un procédé de fabrication de dispositif à semiconducteur conforme à un premier aspect comprend la préparation d'une tranche de semiconducteur ayant une multiplicité de puces de CI, chacune d'elles incluant un circuit, des bornes et un inter- rupteur, et des conducteurs qui sont formés entre des puces de Cl adjacentes respectives et sont connectés électriquement à des bornes res- pectives par l'intermédiaire de chaque interrupeur; l'accomplissement d'une première étape de commutation d'interrupteurs consistant à commuter les interrupteurs de la multiplicité de puces, de façon que les conducteurs soient dirigés seulement vers les bornes de puces de Cl qui sont déterminées comme étant non défectueuses, après qu'on a détermi- né si chacune de la multiplicité de puces de Cl est non défectueuse ou défectueuse; et l'accomplissement d'un test de conduction sur les circuits de la multiplicité de puces de CI, par l'intermédiaire des conducteurs.

Comme décrit ci-dessus, conformément au premier aspect, avant que le test de conduction ne soit effectué, les interrupteurs sont commutés de façon que seulement les bornes des puces qui sont déter- 2868601 4 minées comme étant non défectueuses soient connectées aux conducteurs. Par conséquent, des tensions désirées peuvent être appliquées seulement aux puces qui sont déterminées comme étant non défectueuses.

Il en résulte que, conformément au premier aspect, même lors- qu'un défaut en mode de court-circuit se produit dans certaines de la multiplicité de puces de Cl formées sur une tranche de semiconducteur, un test de conduction peut être accompli simultanément sur d'autres pu-ces de Cl dans lesquelles aucun défaut n'apparaît.

En outre, conformément à un second aspect, une seconde étape de commutation d'interrupteurs est accomplie entre l'étape d'accomplissement du test de conduction et une étape de découpage. Dans la seconde étape de commutation, les interrupteurs de puces de Cl qui sont déterminées comme étant non défectueuses, d'après la détermination du fait que chacune des multiples puces est non défectueuse ou défec- tueuse, sont commutés de façon que les bornes des puces de Cl qui sont déterminées comme étant non défectueuses ne soient pas connectées au conducteur.

Normalement, le processus de fabrication de dispositif à semi-conducteur comporte une étape de découpage consistant à découper la tranche de semiconducteur pour donner chaque puce de Cl. Cependant, il peut y avoir un cas dans lequel un conducteur sur un chemin de découpe est courtcircuité avec un conducteur adjacent, un cadre de montage ou autres. Dans ce cas, le conducteur sur le chemin de découpe affecte dé-favorablement le fonctionnement interne de la puce.

Ainsi, conformément au second aspect, en ouvrant l'interrupteur après l'étape de test de sélection, un état de non-conduction est établi entre chaque conducteur de chaque borne du circuit.

Par conséquent, la partie allant de l'interrupteur au conducteur et le circuit peuvent être séparés électriquement l'un de l'autre. Il en résuite qu'il est possible d'éliminer le problème électrique se produisant dans les puces de Cl à cause du découpage.

Selon un troisième aspect, l'interrupteur peut être conçu de façon que des transistors de mémoire soient à l'état passant ou à l'état bloqué à un moment de lecture des transistors de mémoire, conformé- ment au fait que les transistors de mémoire sont dans un état d'écriture 2868601 5 ou un état d'effacement, grâce à quoi l'interrupteur est fermé ou ouvert.

Dans l'étape de commutation d'interrupteurs, les interrupteurs de la multiplicité de puces de Cl sont commutés en effectuant l'écriture ou l'effacement sur les transistors de mémoire, et dans l'étape de test de conduction, le test de conduction est accompli pendant l'accomplissement de l'opération de lecture sur tous les transistors de mémoire contenus dans les multiples puces de CI.

L'interrupteur est formé sur l'étendue de la puce de Cl, et les bornes pour appliquer des tensions au circuit sont formées entre les pu- ces de Cl adjacentes avec interposition de l'interrupteur, et sont connectées électriquement aux conducteurs par l'intermédiaire desquels les bornes des multiples puces de Cl sont connectées électriquement les unes aux autres en parallèle ou en série.

En outre, le procédé de fabrication de dispositif à semiconduc- teur peut être mis en oeuvre en utilisant la tranche de semiconducteur des premier à troisième aspects.

L'interrupteur peut être un transistor MOS formé dans chaque étendue de puce de Cl de la tranche de semiconducteur.

En outre, l'interrupteur peut être un interrupteur ayant des tran- sistors de mémoire conçus pour être à l'état conducteur ou bloqué au moment de leur lecture, conformément au fait que les transistors de mémoire sont dans l'état d'écriture ou l'état d'effacement, grâce à quoi l'interrupteur est fermé ou ouvert.

Par exemple, les transistors de mémoire peuvent être directe- ment utilisés comme un interrupteur, ou bien un transistor MOS dont la grille est connectée à un transistor de mémoire peut être utilisé comme un interrupteur.

D'autres buts, caractéristiques et avantages de la présente invention ressortiront davantage de la description détaillée qui suit, se ré- férant aux dessins annexés, dans lesquels: La figure 1 est un schéma de circuit illustrant un exemple de connexion entre une puce de CI formée sur une tranche de semiconducteur et des conducteurs formés sur un chemin de découpe conformément à un premier mode de réalisation; La figure 2 est un schéma de circuit montrant une structure in- terne de l'interrupteur représenté sur la figure 1; La figure 3 est un organigramme d'un processus de fabrication d'un dispositif à semiconducteur conforme au premier mode de réalisation; La figure 4 est une représentation graphique montrant une tension de seuil au moment de l'écriture et de l'effacement des transistors de mémoire représentés sur la figure 2; La figure 5 est un schéma montrant une structure interne d'un interrupteur conforme à un second mode de réalisation; La figure 6 est un organigramme d'un processus de fabrication de dispositif à semiconducteur classique; et La figure 7 est un schéma de circuit illustrant une connexion entre une puce de CI formée sur une tranche de semiconducteur et des conducteurs formés sur un chemin de découpe en conformité avec l'art antérieur.

On décrira ci-après des modes de réalisation préférés en se référant aux dessins annexés.

Premier Mode de Réalisation La figure 1 est un schéma de circuit illustrant un exemple de connexion entre une puce de Cl 1 formée sur une tranche de semi-conducteur et des conducteurs 2 formés sur un chemin de découpe en conformité avec un premier mode de réalisation. Sur la figure 1, les éléments constitutifs qui sont les mêmes que sur la figure 7 sont désignés par les mêmes numéros de référence.

Une différence entre la tranche de semiconducteur de ce mode de réalisation et la tranche de semiconducteur classique décrite ci-dessus consiste en ce que les bornes 3 de chaque puce de CI 1 sont connectées électriquement à des conducteurs 2 sur un chemin de dé-coupe par l'intermédiaire d'un interrupteur 5 formé dans chaque puce de Cl 1.

La tranche de semiconducteur de ce mode de réalisation comporte les puces de Cl 1 et les conducteurs 2 formés sur les chemins de découpe.

Comme représenté sur la figure 1, la puce de Cl 1 comporte un 35 circuit principal 4 et un interrupteur 5. Le circuit principal 4 est une partie utilisée comme un article. Bien que ceci ne soit pas représenté pour la commodité de l'illustration, le circuit principal 4 est muni de diverses sortes d'éléments semiconducteurs tels que des transistors MOS, des transistors de mémoire, etc., formés sur un substrat semiconducteur. Le cir- cuit principal 4 comporte un conducteur de source d'énergie, un conducteur de masse, un premier conducteur de signal d'entrée et un second conducteur de signal d'entrée. Le circuit principal 4 constitue le circuit.

La puce de CI 1 comporte des bornes 3 du circuit principal 4. Les bornes 3a, 3b, 3c, 3d des bornes 3 sont respectivement connectées électriquement au conducteur de source d'énergie, au conducteur de masse, au premier conducteur de signal d'entrée et au second conducteur de signal d'entrée du circuit principal 4. Les bornes 3 du circuit principal 4 sont utilisées pour appliquer une tension de source d'énergie, des tensions de signal, etc., au conducteur de source d'énergie, au conduc- teur de masse, au premier conducteur de signal d'entrée et au second conducteur de signal d'entrée du circuit principal 4. Ces bornes 3 du circuit principal 4 constituent les bornes.

La figure 2 montre la structure interne de l'interrupteur 5. L'interrupteur 5 est utilisé pour le test de sélection pendant le processus de fabrication de dispositif à semiconducteur. Comme représenté sur la figure 2, l'interrupteur 5 comporte des transistors de mémoire avec possibilité de réécriture électrique, 6, formés sur le substrat semiconducteur. L'interrupteur 5 utilise la propriété des transistors de mémoire selon la-quelle un courant circule ou aucun courant ne circule dans les transistors de mémoire conformément à l'état d'écriture / effacement des transistors de mémoire 6, pendant l'opération de lecture des transistors de mémoire 6. Les transistors de mémoire 6 sont du même type que les transistors de mémoire constituant le circuit principal 4. Chaque transistor de mémoire 6 peut être par exemple une mémoire flash ayant une structure de grille à deux couches.

Comme représenté sur les figures 1 et 2, des bornes de test de sélection 7 (7a à 7d) sont formées sur la puce de Cl 1. Les deux extrémités de l'interrupteur 5 sont connectées aux bornes de test de sélection 7 et aux bornes 3 du circuit principal 4.

Ainsi, comme représenté sur la figure 2, les deux extrémités d'un transistor de mémoire 6a sont respectivement connectées à la borne 3a du circuit principal 4 et à la borne de test de sélection 7a dans l'interrupteur 5. De façon similaire, les deux extrémités de chacun des autres transistors de mémoire 6b, 6c, 6d sont connectées à la borne 3b, 3c, 3d du circuit principal 4 et à la borne de test de sélection 7b, 7c, 7d. Dans les transistors de mémoire 6, les électrodes connectées aux bornes de test de sélection 7 remplissent la fonction de drains, et les électrodes connectées aux bornes 3 du circuit principal 4 remplissent la fonction de sources.

En outre, comme représenté sur la figure 2, les grilles de commande des transistors de mémoire respectifs 6a à 6d et le substrat sont connectés électriquement à la borne 10 pour les grilles de commande et à la borne 11 pour le substrat. La borne 10 pour les grilles de commande et la borne 11 pour le substrat sont formées sur la puce de Cl 1, ce qui n'est pas illustré sur la figure 1 pour faciliter l'illustration.

Les transistors de mémoire respectifs 6a à 6d commutent entre la conduction et la non-conduction électriques à chacune des bornes de test de sélection 7 et des bornes 3 du circuit principal 4.

Comme représenté sur la figure 1, les conducteurs 2 sur le chemin de découpe comprennent un conducteur de source d'énergie 2a pour fournir de l'énergie, la masse et un signal d'entrée à chaque puce de CI 1, un conducteur de masse 2b, un premier conducteur de signal d'entrée 2c et un second conducteur de signal d'entrée 2d. Ces conducteurs 2 sont disposés dans la zone s'étendant entre des puces de CI 1 adjacentes. Ces conducteurs 2 sont formés sur la surface du substrat et sont de préférence constitués de conducteurs multicouches 2 consistant en un métal tel que l'aluminium ou autres.

Comme décrit ci-dessus, les bornes 3 (3a à 3d) de toutes les puces de Cl 1 qui sont utilisées dans le même but sont connectées élec- triquement l'une à l'autre en parallèle par les conducteurs 2 sur les chemins de découpe. Cependant, la connexion électrique des bornes 3 du circuit principal 4 n'est pas limitée à une connexion parallèle, mais peut également être une connexion série.

Ensuite, on décrira un procédé de fabrication de dispositif à 35 semiconducteur utilisant la tranche de semiconducteur ayant la structure ci-dessus. La figure 3 est un organigramme montrant le processus de fabrication de dispositif à semiconducteur de ce mode de réalisation. Certaines des différences entre le processus de fabrication de dispositif à semiconducteur de ce mode de réalisation et l'approche classique consistent en ce que l'interrupteur 5 est formé dans la puce de CI 1 dans une étape de formation de puce de Cl Si, et également en ce qu'une première étape de commutation d'interrupteurs S4 et une seconde étape de commutation d'interrupteurs S6 sont accomplies.

Dans l'étape Si consistant à former les puces de Cl sur la tran- che de semiconducteur, les puces de Cl 1 sont formées sur la tranche de semiconducteur et les conducteurs 2 sont formés sur les chemins de découpe par des procédés bien connus de formation de pellicules, de définition de motifs, de dopage avec des impuretés, etc. A ce moment, les transistors de mémoire 6 constituant l'inter- rupteur 5 et les transistors de mémoire constituant le circuit principal 4 sont formés simultanément. Les conducteurs 2 sur les chemins de dé- coupe et les conducteurs multicouches de puces de Cl 1 sont également formés simultanément.

Ainsi, le nombre d'étapes nécessaires pour le processus de fa- brication peut être réduit en comparaison avec un cas dans lequel l'inter- rupteur 5 et les transistors de mémoire constituant le circuit principal 4 sont formés séparément, et un cas dans lequel les conducteurs 2 sur les chemins de découpe et les conducteurs multicouches des puces de Cl 1 sont formés séparément.

Lorsque tous les interrupteurs 5 formés sur les puces de CI 1 ne sont pas ouverts après que les puces de Cl ont été formées sur la tranche de semiconducteur, tous les interrupteurs 5 sur la tranche de semiconducteur sont ouverts.

On va maintenant décrire le fonctionnement des transistors de mémoire 6 de ce mode de réalisation. La figure 4 montre des tensions de seuil VT1, VT2 au moment où des opérations d'écriture et d'effacement sont effectuées sur les transistors de mémoire 6 de ce mode de réalisation.

Dans ce mode de réalisation, on utilise des mémoires flash pour les transistors de mémoire 6. Conformément à ce mode de réalisation, comme représenté sur la figure 4, lorsque la tension de seuil des transis2868601 10 tors de mémoire 6 est faible, VT1 est fixée à un état d'écriture, et lorsque la tension de seuil des transistors de mémoire 6 est grande, VT2 est fixée à un état d'effacement.

Lorsque l'écriture est effectuée sur les transistors de mémoire 6, 0 V est appliqué au substrat et aux grilles de commande, et une tension élevée est appliquée aux sources, tandis que les drains sont placés à l'état ouvert. En outre, lorsque l'effacement est effectué sur les transis-tors de mémoire 6, 0 V est appliqué aux sources des transistors de mémoire 6 et au substrat, et les grilles de commande et les drains sont pla- cés au même potentiel, ce qui a pour effet d'effacer électriquement les transistors de mémoire 6. Selon une variante, des rayons ultraviolets peuvent être projetés sur les transistors de mémoire 6 pour effacer ainsi les transistors de mémoire 6.

Lorsque la lecture est effectuée sur les transistors de mémoire 6, la tension intermédiaire entre VTI et VT2 est appliquée aux grilles de commande, 0 V est appliqué aux sources et au substrat et une tension basse est appliquée aux drain. A ce moment, si les transistors de mémoire 6 sont placés dans l'état d'écriture, un courant circule dans les transistors de mémoire 6. Au contraire, si les transistors de mémoire 6 sont placés dans l'état d'effacement, aucun courant ne circule dans les transistors de mémoire 6.

Par conséquent, lorsque tous les interrupteurs 5 sur la tranche de semiconducteur sont placés à l'état ouvert (ou bloqué), l'effacement est effectué sur tous les transistors de mémoire 6 sur la tranche de semiconducteur. En effet, dans toutes les puces de Cl 1 sur la tranche de semiconducteur, 0 V est appliqué aux bornes 3 des circuits principaux connectées aux sources des transistors de mémoire 6 et aux bornes 11 pour le substrat, des tensions élevées sont appliquées aux bornes 10 pour les grilles de commande et les bornes de test de sélection 7 connec- tées aux drains des transistors de mémoire 6, pour effacer électrique- ment les transistors de mémoire 6, ou bien des rayons ultraviolets sont projetés sur toutes les puces de Cl 1 pour effacer les transistors de mémoire.

A ce moment, un effacement électrique ou un effacement basé 35 sur la projection de rayons ultraviolets est effectué sur les bornes res- 2868601 11 pectives 3, 7, 10 et 11 de toutes les puces de CI 1 sur la tranche de semiconducteur, en même temps, en utilisant un dispositif pour appliquer des tensions.

Comme décrit ci-dessus, les interrupteurs 5 de toutes les puces de CI 1 sont ouverts pendant que les transistors de mémoire 6 constituant les interrupteurs 5 sont placés dans l'état d'effacement dans lequel aucun courant ne circule à travers eux au moment de la lecture.

La tranche de semiconducteur ayant la structure ci-dessus est fabriquée conformément au procédé décrit ci-dessus. L'opération consis- tant à ouvrir les interrupteurs 5 de toutes les puces de Cl 1 n'est pas limitée au processus ci-dessus, et peut être effectuée dans l'étape de préparation de la tranche de semiconducteur, avant l'étape d'inspection de caractéristiques S3.

Ensuite, l'étape S2 consistant à préparer la tranche de semi- conducteur ayant la structure ci-dessus est effectuée, et ensuite l'étape d'inspection S3 des puces de Cl 1 sur la tranche de semiconducteur est effectuée. Ces étapes S2 et S3 constituent respectivement la préparation de la tranche de semiconducteur et la détermination du fait que les multiples puces de CI sont défectueuses ou non défectueuses.

Dans l'étape d'inspection S3 des puces de Cl 1 sur la tranche de semiconducteur, les puces de CI formées sur la tranche de semi-conducteur sont inspectées une par une avec une sonde pour déterminer si chacune des puces de Cl est défectueuse ou non défectueuse. A ce moment, on détermine comme étant défectueuses les puces de CI dans lesquelles il se produit un défaut en mode de court-circuit, tel qu'un court-circuit entre le conducteur de source d'énergie interne et le conducteur de masse interne, ou autres.

Des données d'emplacement pour des articles défectueux ou des articles non défectueux sont préparées sur la base de la détermina-30 tion ci- dessus et sont stockées dans la sonde.

Ensuite, une première étape de commutation d'interrupteurs S4 est effectuée. Les interrupteurs 5 appartenant seulement aux puces de Cl déterminées comme étant des articles non défectueux sont commutés de l'état ouvert vers l'état fermé sur la base des données d'emplacement stockées dans la sonde. Cette étape constitue la première étape de 2868601 12 commutation d'interrupteurs.

A ce moment, les transistors de mémoire 6 d'une puce de CI 1 déterminée comme étant un article non défectueux sont connectés électriquement à un dispositif pour effectuer une opération d'écriture / effa- cernent sur les transistors de mémoire 6, comma la sonde ou un dispositif semblable, sur la base des données d'emplacement stockées dans la sonde. Ensuite, l'opération d'écriture est effectuée sur les transistors de mémoire 6 des puces de CI 1 déterminées comme étant des articles non défectueux, pour chaque puce de Cl 1.

En ce qui concerne les puces de Cl 1 déterminées comme étant des articles non défectueux, à titre d'exemple, on applique 0 V aux bornes 10 pour les grilles de commande et aux bornes 11 pour le substrat, et on applique une tension élevée aux bornes 3 des circuits principaux connectées aux sources des transistors de mémoire 6, pendant que les bornes de test de sélection 7 connectées aux drains des transistors de mémoire 6 sont placées à l'état ouvert.

Comme décrit ci-dessus, seulement les circuits principaux 4 des puces de Cl 1 déterminées comme étant des articles non défectueux dans l'étape d'inspection S3 des puces de CI 1 sur la tranche de semiconduc- teur, sont connectés aux conducteurs 2 formés sur les chemins de dé-coupe.

Ensuite, l'étape de test de sélection S5 est effectuée. Dans cette étape, les bornes de test de sélection 7a à 7d de toutes les puces de Cl 1 sont connectées électriquement à un dispositif pour effectuer l'opération de test de sélection, et un test de conduction, comme par exemple l'opération de déverminage, est effectué en appliquant des tensions au conducteur de source d'énergie, au conducteur de masse et aux premier et second conducteurs de signal d'entrée dans le circuit principal 4 de chacune des puces de Cl 1 sur la tranche de semiconducteur. Cette étape constitue l'accomplissement du test de conduction.

A ce moment, un dispositif qui peut appliquer simultanément des tensions aux électrodes de grille de l'ensemble de la multiplicité de puces de Cl 1, du substrat, etc., est utilisé comme le dispositif pour effectuer l'opération de test de sélection. Les bornes 10 pour les grilles de commande et les bornes 11 pour le substrat dans toutes les puces de Cl 2868601 13 1 sont également connectées électriquement au dispositif pour effectuer l'opération de test de sélection.

Lorsque le déverminage est effectué, l'opération de déverminage est effectuée pendant que la tension intermédiaire entre VT1 et VT2 est appliquée aux grilles de commande des transistors de mémoire 6 dans toutes les puces de CI 1, et 0 V est appliqué au substrat des transistors de mémoire 6.

Dans ce cas, une tension prédéterminée est appliquée par l'intermédiaire des conducteurs 2 aux drains des transistors de mémoire 6 connectés aux bornes de test de sélection 7, et une tension inférieure à la tension appliquée aux drains est appliquée aux sources des transistors de mémoire 6 qui sont connectées électriquement aux circuits principaux 4. Par conséquent, dans l'opération de déverminage, les transis- tors de

mémoire constituant l'interrupteur 5 de chaque puce de CI sont placés dans un état dans lequel l'opération de lecture est effectuée.

Du fait que les transistors de mémoire 6 des puces de Cl dé-terminées comme étant des articles non défectueux sont dans l'état d'écriture, un courant circule entre la source et le drain de chaque tran- sistor de mémoire 6 dans l'opération de déverminage. Ainsi, l'interrupteur 5 est fermé dans chaque puce de Cl 1 déterminée comme étant un article non défectueux. Par conséquent, dans l'opération de déverminage, la tension est appliquée à partir du dispositif pour effectuer une opération de test de sélection, par l'intermédiaire des conducteurs 2, aux circuits principaux 4 des puces de Cl 1 déterminées comme étant des articles non défectueux.

D'autre part, les transistors de mémoire 6 des puces de Cl 1 déterminées comme étant des articles défectueux sont dans l'état d'effacement, dans lequel aucun courant ne circule entre la source et le drain de chacun des transistors de mémoire 6 dans l'opération de déverminage. Ainsi, dans les puces de Cl 1 déterminées comme étant des articles défectueux, les interrupteurs 5 sont ouverts. Par conséquent, dans l'opération de déverminage, aucune tension n'est appliquée au circuit principal 4 des puces de Cl 1 déterminées comme étant des articles défectueux.

Comme décrit ci-dessus, le test de sélection est effectué sur 2868601 14 les puces de CI 1 sur la tranche de semiconducteur.

Les transistors de mémoire 6 constituant les interrupteurs 5 dans ce mode de réalisation sont conçus de façon à avoir la même structure que le transistor de mémoire général. Cependant, dans l'étape de test de sélection S5, la tension appliquée aux transistors de mémoire 6 des interrupteurs 5 est fixée de façon à être plus grande qu'une tension normale appliquée à un transistor de mémoire utilisé comme une mémoire. Par conséquent, les transistors de mémoire 6 des interrupteurs 5 peuvent être conçus de façon qu'une tension plus élevée qu'une tension normale puisse leur être appliquée.

Après l'étape de test de sélection S5, une seconde étape de commutation d'interrupteurs S6 est effectuée. Dans cette étape, l'inter-rupteur 5 de chaque puce de CI 1 déterminée comme étant un article non défectueux est commuté d'un état fermé vers un état ouvert. Cette étape constitue la seconde étape de commutation d'interrupteurs.

A ce moment, l'effacement est effectué sur les transistors de mémoire 6 constituant les interrupteurs 5 des puces de Cl 1 déterminées comme étant des articles non défectueux.

Par exemple, 0 V est appliqué aux bornes 3 des circuits princi- paux connectées aux sources des transistors de mémoire 6 et aux bornes 11 pour le substrat, dans toutes les puces de CI 1 déterminées comme étant des articles non défectueux, des tensions élevées sont appliquées aux bornes 10 pour les grilles de commande et aux bornes de test de sélection 7 connectées aux drains des transistors de mémoire 6, pour effec- tuer l'opération d'effacement électrique, ou bien des rayons ultraviolets sont projetés sur toutes les puces de Cl 1 pour effectuer l'opération d'effacement.

A ce moment, l'opération d'effacement électrique ou la projection de rayons ultraviolets est effectuée en utilisant le dispositif pour appliquer en même temps des tensions aux bornes respectives 3, 7, 10, 11 de toutes les puces de Cl 1 sur la tranche de semiconducteur.

Ensuite, l'étape de découpage S7, etc., est effectuée comme dans le cas du procédé de fabrication de dispositif à semiconducteur classique.

On décrira ensuite une caractéristique principale de ce mode de 2868601 15 réalisation. Comme décrit ci-dessus, dans ce mode de réalisation, la tranche de semiconducteur a une structure telle que diverses bornes 3 de chaque puce de Cl 1 et les conducteurs 2 sur le chemin de découpe soient reliés électriquement les uns aux autres à travers l'interrupteur 5 formé dans la puce de Cl 1.

Dans le processus de fabrication de dispositif à semiconducteur, avant l'étape de test de sélection S5, les interrupteurs 5 sont commutés à la première étape de commutation d'interrupteurs S4, de façon que seules les bornes 3 des circuits principaux 4 des puces de CI 1 dé- terminées comme étant des articles non défectueux dans l'étape d'inspection S3 des puces de Cl 1 sur la tranche de semiconducteur, soient connectées aux conducteurs 2 sur les chemins de découpe.

Par conséquent, même lorsque toutes les puces de CI 1 sont connectées les unes aux autres en parallèle sur la tranche de semi- conducteur, et un défaut en mode de court-circuit se produit dans une puce de Cl 1 quelconque, une tension ayant une valeur de tension désirée peut être appliquée à toutes les puces de Cl 1 déterminées comme étant des articles non défectueux dans l'étape de test de sélection S5.

Il en résulte que le test de conduction peut être effectué sur une multiplicité de puces de CI 1 formées sur une tranche de semi-conducteur.

En outre, dans le cas de la tranche de semiconducteur classique décrite dans la partie traitant du contexte, des conducteurs métalliques constituant les conducteurs 2 sur les chemins de découpe peuvent être court-circuités à des conducteurs métalliques adjacents, des cadres de montage, ou autres, au moment auquel la tranche de semiconducteur est coupée dans l'étape de découpage S7.

Des puces de Cl 1 déterminées comme étant des articles non défectueux dans l'étape de test de sélection S5 peuvent devenir des arti- cles défectueux après avoir subi l'étape de découpage S7, lorsqu'un tel court-circuit se produit dans la tranche classique. En outre, même lors- que des puces de CI 1 ne sont pas déterminées comme étant défectueuses par l'inspection avant d'être expédiées comme des produits, elles peuvent affecter défavorablement le fonctionnement interne des puces de CI dans le futur.

2868601 16 D'autre part, conformément au mode de réalisation présent, après l'étape de test de sélection S5 et avant l'étape de découpage S7, les transistors de mémoire 6 de toutes les puces de CI 1 déterminées comme étant des articles non défectueux sont bloqués dans la seconde étape de commutation d'interrupteurs S6. Ainsi, les conducteurs 2 sur les chemins de découpe et les bornes 3 des circuits principaux 4 sont placés dans l'état de non-conduction.

Par conséquent, la partie allant de l'interrupteur 5 jusqu'à chaque conducteur 2 sur le chemin de découpe peut être séparée électri- quement du circuit principal 4. Il en résulte que l'apparition du problème électrique se manifestant dans la puce de CI 1 à cause du découpage peut être évitée, et la fiabilité de produits peut être améliorée.

Second Mode de Réalisation La figure 5 montre la structure interne de l'interrupteur 5 d'un second mode de réalisation. Dans le premier mode de réalisation, les interrupteurs étaient réalisés directement comme des transistors de mémoire 6. Cependant, un transistor 12 dont la tension de grille est commandée par un transistor de mémoire 13 peut également être utilisé pour réaliser l'interrupteur 5.

Comme représenté sur la figure 5, l'interrupteur 5 de ce mode de réalisation est muni d'un transistor MOS 12 et d'un transistor de mémoire 13. Le transistor MOS 12 est un transistor MOS du type à canal P, et il a la même structure que le transistor MOS formé dans le circuit principal 4. En outre, le transistor MOS 12 est conçu de façon à être placé à l'état passant lorsque la tension appliqué à sa grille est basse, et placé à l'état bloqué lorsque la tension est élevée.

Le transistor de mémoire 13 est similaire au transistor de mémoire 6 du premier mode de réalisation, et il a la même structure que le transistor de mémoire formé dans le circuit principal 4.

Bien qu'une seule paire du transistor MOS 12 et du transistor de mémoire 13 soit représentée sur la figure 5, l'interrupteur 5 est en ré-alité muni de transistors MOS 12 et de transistors de mémoire 13 dont le nombre de paires correspond au nombre des bornes 3 du circuit principal 4. Dans ce mode de réalisation, l'interrupteur est muni de quatre paires de transistors MOS 12 et de transistors de mémoire 13 dans une puce de Cl 1.

Comme représenté sur la figure 5, le drain et la source d'un transistor MOS 12 sont connectés électriquement respectivement à une borne de test de sélection 7a et à la borne 3a d'un circuit principal 4. La grille du transistor MOS 12 est connectée électriquement au drain du transistor de mémoire 13.

Une résistance 14 est connectée entre le drain du transistor de mémoire 13 et la source d'énergie (non représentée) connectée à la borne 15 pour le drain.

Par conséquent, dans l'opération de lecture du transistor de mémoire 13, une tension basse est appliquée à la grille du transistor MOS 12 lorsque le transistor de mémoire 13 est conducteur. Cette tension basse correspond à une tension sous laquelle le transistor MOS 12 est conducteur, c'est-à-dire une tension de conduction.

D'autre part, dans l'opération de lecture, lorsque le transistor de mémoire 13 est bloqué, une tension élevée est appliquée à la grille du transistor MOS 12. Cette tension élevée correspond à une tension sous laquelle le transistor MOS 12 est bloqué, c'est-à-dire une tension de blocage.

Comme décrit ci-dessus, l'interrupteur 5 est conçu de façon que la valeur de la tension de grille du transistor MOS 12 soit déterminée conformément à un état passant / bloqué du transistor de mémoire 13.

Comme représenté sur la figure 5, dans le transistor de mémoire 13, le drain, la source, la grille de commande et le substrat sont connectés électriquement à la borne de drain 15, à la borne de source 16, à la borne de grille de commande 17 et à la borne de substrat 18. Bien que ceci ne soit pas représenté pour faciliter l'illustration, les bornes 15 à 18 sont incorporées pour chaque puce de Cl.

L'interrupteur 5 de ce mode de réalisation utilise la propriété selon laquelle un courant circule ou aucun courant ne circule conformé-ment à l'état d'écriture / effacement du transistor de mémoire, dans l'opération de lecture du transistor de mémoire 13. Dans l'interrupteur 5 de ce mode de réalisation, un courant circule ou aucun courant ne circule entre la source et le drain du transistor MOS 12 sous l'effet de l'application ou de la non-application d'une tension à la grille du transistor MOS 12, par 2868601 18 l'utilisation de la propriété ci-dessus. Ainsi, dans cet interrupteur 5, l'état de conduction / non-conduction du transistor MOS 12 est commandé par le transistor de mémoire 13.

On décrira ensuite le procédé de fabrication de dispositif à semiconducteur conforme à ce mode de réalisation. Le procédé de fabrication de ce mode de réalisation est obtenu en modifiant le procédé de formation des interrupteurs 5 dans l'étape SI consistant à former les puces de Cl sur la tranche de semiconducteur, et le procédé de commutation des interrupteurs dans les étapes de commutation d'interrupteurs S4, S6.

Les autres étapes de fabrication et la séquence du processus de fabrication sont les mêmes que dans le premier mode de réalisation. Par conséquent, on décrira principalement seulement les étapes qui diffèrent du premier mode de réalisation.

De façon spécifique, à l'étape Si consistant à former les puces de CI sur la tranche de semiconducteur, les transistors de mémoire 13 et les transistors MOS 12 dans les interrupteurs 5 sont formés simultané-ment aux transistors MOS et aux transistors de mémoire constituant les circuits principaux 4.

Lorsque tous les interrupteurs 5 sur la tranche de semiconduc- teur sont ouverts après que les puces de CI 1 sur la tranche de semi- conducteur ont été formées, un effacement est effectué sur tous les transistors de mémoire 13 sur la tranche de semiconducteur.

Dans ce mode de réalisation, 0 V est appliqué aux bornes de source 16 et aux bornes de substrat 18 des transistors de mémoire 13 dans toutes les puces de Cl 1 sur la tranche de semiconducteur, et des tensions élevées sont appliquées aux bornes de drain 15 et aux bornes de grille de commande 17 des transistors de mémoire 13 pour effectuer l'opération d'effacement électrique. Selon une variante, des rayons ultra- violets sont projetés sur toutes les puces de Cl 1 pour effectuer l'opéra- tion d'effacement.

Dans la première étape de commutation d'interrupteurs S4, une opération d'écriture est effectuée sur les transistors de mémoire 13 des puces de Cl 1 déterminées comme étant des articles non défectueux, pour chaque puce de Cl 1. De façon spécifique, en ce qui concerne les puces de Cl 1 déterminées comme étant des articles non défectueux, 0 V 2868601 19 est appliqué aux bornes de grille de commande 17 et aux bornes de substrat 18 des transistors de mémoire 13, et une tension élevée est appliquée aux bornes de source 16 des transistors de mémoire 13, tandis que les bornes de drain 15 des transistors de mémoire 13 sont placées à l'état ouvert.

Dans l'étape de test de sélection S5, la tension intermédiaire entre VT1 et VT2 est appliquée aux bornes de grille de commande 17 des transistors de mémoire 13 dans toutes les puces de CI 1, 0 V est appliqué aux bornes de source 16 et aux bornes de substrat 18 des transistors de mémoire 13, et l'opération de déverminage est effectuée pendant qu'une tension basse est appliquée aux bornes de drain 15 des transistors de mémoire 13.

A ce moment, les transistors de mémoire 13 de puces de CI 1 déterminées comme étant des articles non défectueux sont dans l'état d'écriture. Ces transistors de mémoire 13 sont placés à l'état conducteur et une tension de conduction est appliquée à la grille du transistor MOS 12 dans l'opération de déverminage. Par conséquent, le transistor MOS 12 est placé à l'état conducteur, c'est-à-dire que l'interrupteur 5 est fermé.

De ce fait, dans ce mode de réalisation, la tension est appli- quée à partir du dispositif pour effectuer le test de sélection, par l'intermédiaire des conducteurs 2, aux circuits principaux 4 des puces de Cl 1 qui sont déterminées comme étant des articles non défectueux dans l'opération de déverminage.

D'autre part, les transistors de mémoire 13 des puces de Cl dé- terminées comme étant des articles défectueux sont dans l'état d'effacement. Ces transistors de mémoire 13 sont placés à l'état bloqué et la tension de blocage est appliquée aux grilles des transistors MOS 12 dans l'opération de déverminage. De ce fait, les transistors MOS 12 sont bloqués, c'est-à-dire que les interrupteurs 5 des puces de Cl 1 déterminées comme étant des articles défectueux sont ouverts.

Par conséquent, dans l'opération de déverminage, aucune tension n'est appliquée aux circuits principaux 4 des puces de Cl 1 déterminées comme étant des articles défectueux.

Dans la seconde étape de commutation d'interrupteurs S6, 0 V 35 est appliqué aux bornes de source 16 et aux bornes de substrat 18 dans 2868601 20 toutes les puces de Cl 1 déterminées comme étant des articles non défectueux, et des tensions élevées sont appliquées aux bornes de grille de commande 17 et aux bornes de drain 15 pour effectuer l'opération d'effacement électrique, ou bien des rayons ultraviolets sont projetés sur tou- tes les puces de Cl sur la tranche de semiconducteur.

Comme décrit ci-dessus, l'effacement est effectué sur les transistors de mémoire 13 constituant les interrupteurs 5 des puces de Cl 1 déterminées comme étant des articles non défectueux.

Le même effet que dans le premier mode de réalisation peut être obtenu en utilisant le transistor 12 pour l'interrupteur 5 dont la tension de grille est commandée par le transistor de mémoire 13, dans le cas de ce mode de réalisation.

Dans ce mode de réalisation, les transistors MOS 12 constituant les interrupteurs 5 sont réalisés par les transistors MOS du type canal P. On peut cependant utiliser des transistors MOS du type canal N à la place des transistors MOS du type canal P. Autres Modes de Réalisation (1) Dans les premier et second modes de réalisation, lorsque la tension de seuil des transistors de mémoire 6, 13 est faible, VT1 est fixée à l'état d'écriture, et lorsque la tension de seuil est grande, VT2 est fixée à l'état d'effacement. Cependant, inversement, lorsque la tension de seuil est faible, VTI peut être fixée à l'état d'effacement tandis que lorsque la tension de seuil est grande, VT2 est fixée à l'état d'écriture.

(2) Dans chacun des modes de réalisation ci-dessus, la mé- moire flash est utilisée pour le transistor de mémoire 6, 13. Le transistor de mémoire n'est cependant pas limité à la mémoire flash, mais peut être une autre mémoire à semiconducteur, telle qu'une mémoire morte programmable et effaçable de façon électrique (EEPROM) ou autres.

(3) Dans chacun des modes de réalisation ci-dessus, le transis- tor MOS 12 dont la grille est commandée par le transistor de mémoire 6, 13 est utilisé pour l'interrupteur 5. On peut cependant utiliser n'importe quel composant pour l'interrupteur 5, à condition qu'il puisse faire passer à l'état conducteur seulement une puce qui est déterminée comme un article non défectueux dans l'opération de test de sélection.

(4) Dans chacun des modes de réalisation ci-dessus, I'interrup- 2868601 21 teur de test de sélection 5 est incorporé dans la puce de Cl 1 séparément du circuit principal 4. On peut cependant utiliser pour l'interrupteur 5 un élément à semiconducteur tel qu'un transistor MOS, un transistor de mémoire, ou autres, incorporé dans le circuit principal 4.

Dans ce cas, la puce de Cl 1 est conçue de façon que les bornes 3 du circuit principal 4 et les bornes de test de sélection 7 soient connectées électriquement les unes aux autres par l'intermédiaire des transistors de mémoire qui ne fonctionnent pas dans l'opération de test de sélection. Dans cette structure, le test de sélection peut être effectué en même temps sur toutes les puces de CI 1 sur la tranche de semiconducteur.

(5) Dans chacun des modes de réalisation ci-dessus, dans la première étape de commutation d'interrupteurs S4, les interrupteurs 5 des puces de Cl 1 déterminées comme étant des articles non défectueux sont commutés d'un état ouvert vers l'état fermé pour chaque puce de Cl 1. Cependant, les interrupteurs 5 de toutes les puces de CI 1 déterminées comme étant des articles non défectueux sur la tranche de semi-conducteur peuvent être commutés ensemble de l'état ouvert vers l'état fermé. Dans ce cas, l'opération de commutation des interrupteurs 5 est effectuée sur toutes les puces de CI 1 déterminées comme étant des articles non défectueux sur la tranche de semiconducteur, en utilisant un dispositif qui peut appliquer simultanément des tensions.

(6) Dans chacun des modes de réalisation ci-dessus, après que l'inspection a été effectuée sur toutes les puces de Cl 1 sur la tranche de semiconducteur dans l'étape d'inspection S3, les interrupteurs 5 de toutes les puces de Cl 1 déterminées comme étant des articles non défectueux sont commutés vers l'état fermé dans la première étape de commutation d'interrupteurs S4. Cependant, l'étape d'inspection S3 et la première étape de commutation d'interrupteurs S4 peuvent être effectuées en alternance.

Ainsi, après que l'inspection a été effectuée sur une puce de Cl 1 particulière de la multiplicité de puces de Cl 1 sur la tranche de semiconducteur, si la puce de Cl 1 ainsi inspectée est déterminée comme étant un article non défectueux, une opération d'écriture peut être effectuée ensuite sur le transistor de mémoire 6, 13 constituant l'interrupteur 5 de 2868601 22 cette puce de CI 1 particulière.

(7) Dans chacun des modes de réalisation ci-dessus, les bornes de test de sélection 7a à 7d sont connectées électriquement au dispositif pour effectuer l'opération de test de sélection dans l'étape de test de sélection S5. Cependant, à la place des bornes de test de sélection 7a à 7d, les bornes 8, 8a, 8b, 8c, 8d des conducteurs 2 sur le chemin de dé-coupe représentées sur la figure 1, ou les bornes 3a à 3d des circuits principaux 4, peuvent être connectées électriquement au dispositif pour effectuer l'opération de test de sélection.

Cependant, lorsque les bornes 3 du circuit principal 4 formé dans la puce de Cl 1 sont connectées électriquement au dispositif pour effectuer l'opération de test de sélection, il est nécessaire que la puce de Cl 1 ainsi connectée soit un article non défectueux.

(8) Dans chacun des modes de réalisation ci-dessus, les bornes de test de sélection 7 sont incorporées dans les puces de CI 1 sur la tranche de semiconducteur. Les bornes de test de sélection 7 des puces de Cl 1 peuvent cependant être omises. Lorsque les bornes de test de sélection 7 des puces de Cl 1 sont omises, comme décrit ci-dessus, l'aire de chaque puce peut être réduite en comparaison avec le cas dans lequel les bornes de test de sélection 7 sont incorporées dans les puces de Cl 1.

(9) Dans chacun des modes de réalisation ci-dessus, après que la tranche de semiconducteur a été fabriquée, le dispositif à semiconducteur est fabriqué en utilisant la tranche de semiconducteur ainsi fabri- quée. Le dispositif à semiconducteur peut cependant être fabriqué avec une tranche de semiconducteur qui est fabriquée à l'avance.

(10) L'étape de test de sélection est accomplie dans chacun des modes de réalisation ci-dessus. L'invention n'est pas limitée à l'étape de test de sélection, et elle peut être appliquée à l'ensemble du test de conduction dans lequel une tension est appliquée à de multiples puces de Cl 1 sur une tranche.

La description de l'invention est simplement donnée à titre d'exemple, et par conséquent de nombreux changements qui ne s'écartent pas de l'esprit de l'invention sont considérés comme entrant dans le cadre de celle-ci. De tels changements ne doivent pas être considérés comme hors de l'esprit et du cadre de l'invention.

Claims (5)

REVENDICATIONS

1. Procédé de fabrication d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes suivantes: on prépare (SI, S2) une tranche de semiconducteur de façon à inclure: une multiplicité de puces de circuit intégré (Cl) (1), chacune d'elles comprenant un circuit (4) formé d'un élément à semiconducteur, une borne (3) pour appliquer une grandeur électrique au circuit (4), et un interrupteur (5) connecté électriquement à la borne (3); et un conducteur (2) formé entre des puces de Cl adjacentes, le conducteur (2) établissant une connexion électrique parallèle ou série entre les bornes (3) de l'ensemble de la multiplicité de puces de Cl, par l'intermédiaire des interrupteurs (5); on détermine (S3) si chacune de la multiplicité de puces de Cl (1) formées sur la tranche de semiconducteur est défectueuse; on actionne (S4) l'interrupteur (5) pour établir une connexion électrique 15 entre les bornes (3) seulement des puces de CI qui n'ont pas été déterminées comme étant défectueuses, et le conducteur (2); et on accomplit (S5) un test de conduction sur les circuits (4) de la multiplicité de puces de Cl (1) par l'intermédiaire du conducteur (2).

2. Procédé selon la revendication 1, caractérisé en ce qu'il 20 comprend en outre les étapes suivantes: après avoir accompli le test de conduction, on actionne (S6) l'interrupteur (5) pour sensiblement empêcher l'existence d'une connexion électrique entre les bornes (3) des puces de Cl qui n'ont pas été déterminées comme étant défectueuses, et le conducteur (2); et on découpe (S7) la tranche de semiconducteur pour former la multiplicité de puces de Cl.

3. Procédé selon la revendication 1 ou 2, caractérisé en ce que: la préparation (SI, S2) de la tranche de semiconducteur comprend en 2868601 25 outre la préparation de l'interrupteur (5) de façon à inclure des transis-tors de mémoire (6, 13), les transistors de mémoire (6, 13) étant passants ou bloqués au moment de la lecture des transistors de mémoire (6, 13) conformément au fait que les transistors de mémoire (6, 13) sont dans un état d'écriture ou un état d'effacement; l'actionnement de l'interrupteur (S4, S6) comprend en outre l'actionne-ment des interrupteurs (5) de la multiplicité de puces de. Cl (1) pour effectuer l'écriture ou l'effacement sur les transistors de mémoire (6, 13); et l'accomplissement (S5) du test de conduction comprend en outre l'accomplissement de l'opération de lecture sur tous les transistors de mémoire (6, 13) de la multiplicité de puces de Cl (1).

4. Tranche de semiconducteur, caractérisée en ce qu'elle comprend: une multiplicité de puces de circuit intégré (Cl) (1), incluant chacune un circuit (4) constitué d'un élément à semiconducteur, une borne (3) pour appliquer une tension au circuit (4), et un interrupteur (5) connecté électriquement à la borne (3); et un conducteur (2) formé entre des puces de Cl (1) adjacentes respectives de la multiplicité de puces de CI (1), le conducteur (2) connectant électriquement ensemble, en parallèle ou en série, les bornes (3) de la multiplicité de puces de Cl (1), par l'intermédiaire de l'interrupteur (5).

5. Tranche de semiconducteur selon la revendication 4, caractérisée en ce que l'interrupteur (5) comprend en outre des transistors de mémoire (6, 13) qui sont passants ou bloqués au moment de la lecture des transistors de mémoire (6, 13), conformément au fait que les transis-tors de mémoire (6, 13) sont dans un état d'écriture ou un état d'effacement.