FR2790833A1 - Procede de test statistique de circuits integres - Google Patents

Abstract

L'invention concerne un procédé de test de circuits intégrés présents sur une plaquette de silicium, dans lequel une séquence complète de test d'un circuit intégré comprend une pluralité d'étapes de test élémentaires. Le procédé selon l'invention comprend des étapes préliminaires consistant à classer les étapes de test élémentaires en étapes de test statistiquement essentielles (S1) et en étapes de test statistiquement secondaires (S2), et définir une séquence de test réduite (S1) ne comprenant que des étapes de test statistiquement essentielles. Les circuits intégrés sont ensuite testés au moyen d'une boucle de test comportant une première étape (50) consistant à appliquer à K circuits intégrés une séquence complète de test (S1+S2), et une deuxième étape (70) consistant à appliquer à N circuits intégrés suivants une séquence de test réduite (S1).

Description

PROCEDE DE TEST STATISTIQUE DE CIRCUITS INTEGRES

La présente invention concerne un procédé de test de circuits intégrés présents sur une plaquette de silicium, dans lequel une séquence complète de test d'un circuit intégré comprend une pluralité d'étapes de test élémentaires. Les rendements de fabrication des circuits intégrés étant inférieurs à 100%, le test électrique des circuits intégrés encore présents sur une plaquette de silicium permet d'identifier et de rejeter les circuits intégrés défectueux ou ceux qui ne présentent pas les caractéristiques attendues, avant la découpe de la plaquette et le montage des circuits intégrés individualisés dans des boîtiers ou leur assemblage sur un support d'interconnexion. Les frais de montage et d'assemblage pouvant représenter jusqu'à 50% du prix de revient du produit fini, cette opération est essentielle pour la diminution des coûts de production, notamment dans

le cadre d'une production de masse.

Pour fixer les idées, la figure 1 représente schématiquement une plaquette de silicium 1 sur laquelle a été réalisé un grand nombre de circuits intégrés 2 de même structure. Sur la vue agrandie de la figure 2, il apparaît qu'un circuit intégré 2 présente une zone active 3 et des plages de connexion 4 reliées électriquement à la zone active 3. Un plus fort grossissement de la zone active 3 ferait apparaître des centaines voire des milliers de composants intégrés formant ensemble diverses fonctions

électroniques devant être testées.

La figure 3 représente très schématiquement un système de test comprenant une station de test 11 reliée à une sonde 12 par l'intermédiaire d'un faisceau de câbles électriques 13. La sonde 12, représentée plus en détail sur la figure 4, est généralement une carte à circuit imprimé 14 pourvue de pointes métalliques 15 coïncidant avec les plages de connexion des circuits intégrés 2. La plaquette de silicium 1 est disposée sur un plateau 16 mobile dans le plan horizontal et les circuits intégrés 2 sont testés les uns après les autres, par des déplacements et des mouvements de levée et de descente du plateau 16. L'ensemble du système est piloté par un programme de test chargé dans une mémoire 17, qui commande les déplacements du plateau 16 et détermine les caractéristiques électriques

des signaux de test à appliquer aux circuits intégrés.

Malgré ses avantages, le test électrique des circuits intégrés sur plaquette de silicium est un processus qui s'avère long et coûteux. Une séquence complète de test d'un circuit intégré comprend diverses étapes de test indépendantes les unes des autres, devant être passées avec succès pour que le circuit intégré soit considéré comme "bon", c'est-à-dire apte à être commercialisé. Chaque étape de test permet de contrôler une caractéristique électrique ou logique du circuit intégré et nécessite quelques millisecondes à quelques centaines de millisecondes pour être exécutée. Au total, une séquence complète de test peut durer plusieurs secondes. Cette durée multipliée par le nombre de circuits intégrés à tester donne un temps total de test qui n'est pas négligeable. A titre d'exemple, le test d'une plaquette de 6000 circuits intégrés nécessitant chacun 5 secondes pour être testés s'étend sur plus de huit heures si les circuits intégrés sont testés les uns après

les autres.

Pour pallier cet inconvénient, on a vu apparaître des sondes de test permettant de tester simultanément plusieurs circuits intégrés, et l'on est ainsi passé du test individuel des circuits intégrés au test simultané de 4, puis 8, puis 16 circuits intégrés, les équipements les plus récents permettant de tester simultanément jusqu'à 32

circuits intégrés de type simple comme des mémoires EEPROM.

Toutefois, la technique du test simultané ne constitue pas la meilleure solution en termes de coût car la complexité et le prix de l'équipement de test augmentent proportionnellement avec le nombre de circuits intégrés

simultanément testés.

Une autre méthode permettant de diminuer considérablement la durée du processus de test consiste à ne tester qu'une partie des circuits intégrés présents sur une plaquette de silicium, en "sautant" des circuits intégrés le long des rangées de circuits intégrés. Cette méthode permet de détecter les plaquettes de silicium qui sont entièrement "mauvaises" en raison d'un problème intervenu au cours de la fabrication. Toutefois, cette méthode ne permet pas de détecter efficacement les circuits intégrés défectueux repartis de façon hasardeuse sur une

plaquette de silicium, et offre ainsi un mauvais rendement.

Ainsi, les fabricants de circuits intégrés sont partagés entre la nécessité de tester complètement tous les circuits intégrés pour obtenir un rendement de 100% de circuits intégrés "bons" au sortir de la chaîne de fabrication, et la tentation de ne tester qu'une partie des circuits intégrés afin de réduire les frais et la durée du test électrique, au risque de commercialiser des circuits

intégrés défectueux.

La présente invention vise à pallier cet inconvénient. Plus particulièrement, la présente invention a pour objectif un procédé permettant de réduire sensiblement le temps de test d'un ensemble de circuits intégrés tout en

offrant un bon rendement.

Pour atteindre cet objectif, la présente invention se fonde sur la constatation que les diverses étapes de test qui constituent une séquence complète de test d'un circuit intégré n'offrent pas, statistiquement, les mêmes résultats. En pratique, il est constant que certaines étapes de test permettent de détecter un pourcentage important des circuits intégrés défectueux présents sur une plaquette de silicium, alors que d'autres n'en détectent qu'un petit nombre. Il existe ainsi, du point de vue statistique, des étapes de test essentielles et des étapes de test secondaires au regard de l'efficacité du processus

de test.

Sur la base de ces constatations, la présente invention prévoit un procédé de test comprenant des étapes préliminaires consistant à classer les étapes de test élémentaires en étapes de test statistiquement essentielles et en étapes de test statistiquement secondaires, et définir une séquence de test réduite ne comprenant que des étapes de test élémentaires statistiquement essentielles, le procédé comprenant une boucle de test comportant: une première étape de test consistant à tester K circuits intégrés en appliquant à chaque circuit intégré une séquence complète de test, et une deuxième étape de test consistant à tester N circuits intégrés suivants en appliquant à chaque circuit intégré une séquence de test réduite. Selon un mode de réalisation, le procédé comprend une troisième étape de test consistant à tester M circuits intégrés suivants en appliquant à chaque circuit intégré une séquence complète de test, si le nombre de circuits intégrés ayant échoués à au moins une étape de test statistiquement secondaire au cours de la première étape

est supérieur ou égal à un nombre Q1 prédéterminé.

Selon un mode de réalisation, on désactive la deuxième étape de test en appliquant une séquence complète de test à tous les circuits intégrés restant sur la plaquette de silicium, quand le nombre de circuits intégrés ayant échoués à au moins une étape de test statistiquement secondaire au cours de la troisième étape est supérieur ou

égal à un nombre Q2 prédéterminé.

Selon un mode de réalisation, on désactive la deuxième étape de test en appliquant une séquence complète de test à tous les circuits intégrés restant sur la plaquette de silicium, quand le nombre de circuits intégrés ayant échoués à au moins une étape de test statistiquement secondaire au cours de la première étape est supérieur ou

égal à un nombre Q3 prédéterminé.

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Quand plusieurs plaquettes de silicium comprenant le même type de circuit intégré sont testées les unes après les autres, la deuxième étape de test peut être désactivée pour tous les circuits intégrés d'une plaquette de silicium quand le nombre de plaquettes de silicium précédemment testées pour lesquelles une désactivation de la deuxième étape de test est intervenue est supérieur à un nombre prédéterminé. La présente invention concerne également un système de test de circuits intégrés, comprenant une sonde de test et une station de test programmée pour exécuter le procédé

selon l'invention.

Ces caractéristiques, ainsi que d'autres de la présente invention seront exposées plus en détail dans la

description suivante du procédé de l'invention, en relation

avec les figures jointes parmi lesquelles: - les figures 1 et 2 précédemment décrites représentent respectivement une plaquette de circuits intégrés et un circuit intégré, - les figures 3 et 4 précédemment décrites représentent respectivement un système de test électrique de circuits intégrés et une sonde de test, - la figure 5 est un organigramme illustrant un premier mode de réalisation du procédé de l'invention, - la figure 6 est un organigramme illustrant un second mode de réalisation du procédé de l'invention, - la figure 7 est un organigramme illustrant un troisième mode de réalisation du procédé de l'invention, et - la figure 8 est un organigramme illustrant un quatrième

mode de réalisation du procédé de l'invention.

Comme on l'a indiqué au préambule, une séquence complète de test d'un circuit intégré est une juxtaposition d'une pluralité d'étapes de test élémentaires indépendantes les unes des autres, choisies de préférence pour ne pas être corrélées, de sorte qu'un mauvais résultat sur une étape de test n'implique pas nécessairement un mauvais résultat sur une autre étape de test. Un circuit intégré,

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pour être considéré comme valable, doit donc passer avec succès toutes les étapes de test élémentaires et est considéré comme défectueux s'il échoue à au moins l'une de ces étapes. Pour fixer les idées, et uniquement à titre d'exemple, le tableau 1 figurant dans l'avant- dernière page

de la présente description décrit de façon non exhaustive

des étapes de test élémentaires d'une mémoire EEPROM

(mémoire rémanente à écriture et effacement électrique).

Ainsi, pour chaque type de circuit intégré à tester, l'homme de l'art définit un certain nombre d'étapes de test élémentaires, en général entre 20 et 80 étapes de test,

formant ensemble une séquence complète de test.

L'objectif de la présente invention est de diminuer le temps nécessaire au test d'un ensemble de circuits intégrés présents sur une plaquette de silicium, sans que cela se fasse au détriment de l'efficacité du processus de test. Plus particulièrement, on vise un rendement de test au moins égal à 99,8%, soit moins de 0,2% de circuits intégrés défectueux parmi un ensemble de circuits intégrés

testés.

Pour atteindre cet objectif, une idée de l'invention est de tester des circuits intégrés en alternant des séquences de test complètes et des séquences de test réduites. Selon l'invention, une séquence complète de test est constituée par la juxtaposition d'une séquence de test systématique Sl et d'une séquence de test optionnelle S2, et une séquence de test réduite ne comprend que la séquence

de test systématique Si.

Une autre idée de l'invention est de classer les étapes de test élémentaires d'un circuit intégré dans l'une des séquences Si ou S2 en fonction de leur importance

statistique au regard de l'efficacité du processus de test.

Selon les observations faites par la demanderesse, il apparaît en effet que le taux d'échec que présentent les divers étapes élémentaires d'un circuit intégré n'est pas équiprobable. Certaines étapes de test sont passées avec succès par une majorité de circuits intégrés, et permettent

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de ne détecter qu'un faible pourcentage de circuits défectueux parmi tous les circuits défectueux présents sur une plaquette de silicium. Selon l'invention, on qualifie ces étapes à faible probabilité d'échec de "statistiquement secondaires" et on les classe dans la séquence de test optionnelle S2. Inversement, d'autres étapes de test permettent de mettre en évidence un nombre plus important de circuits intégrés défectueux. On qualifie ces étapes à forte probabilité d'échec de "statistiquement essentielles", et on les classe dans la séquence de test systématique Si, qui est appliquée à tous les circuits intégrés. En pratique, les séquences SI et S2 sont définies en fonction de l'historique du produit considéré, comme cela apparaît dans le tableau 2 figurant dans la dernière page

de la présente description. Le tableau 2 est un exemple

typique de résultats obtenus avec une séquence de test comprenant 26 étapes de test élémentaires BIN1 à BIN26, appliquées à une plaquette de 6600 circuits intégrés environ. Ces résultats sont statistiques et sont observés sur plusieurs dizaines de plaquettes de silicium, par exemple un ou plusieurs lots de 25 plaquettes. Pour chaque étape de test élémentaire, la colonne MIN donne le nombre minimum de circuits défectueux observé sur une plaquette, la colonne MAX donne le maximum de circuits intégrés défectueux observés sur une autre plaquette, et la colonne STAT donne le nombre moyen (valeur arrondie) de circuits intégrés défectueux par plaquette. Pour certaines étapes de test, on trouve dans la colonne STAT un nombre de circuits défectueux égal à 0 alors que la valeur mentionnée dans la colonne MAX n'est pas nulle. Cela signifie que le cas mentionné dans la colonne MAX est exceptionnel et que la valeur moyenne des défauts sur l'étape considérée, très

faible, a été arrondie à 0.

Selon l'invention, on détermine dans la colonne CLASS la catégorie Si ou S2 retenue pour chaque étape de test élémentaire, en fonction du nombre d'échecs statistique

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indiqué dans la colonne STAT. Par exemple, ici, on classe dans la catégorie S2 les étapes présentant un taux d'échec statistique inférieur à 8 sur un total de 6600 circuits intégrés environ. Pour vérifier le bien fondé de la classification effectuée, on peut faire la somme des échecs statistiques pour les étapes de test classées en SI1, ici 816 échecs, et la somme des échecs statistiques pour les étapes de test classées en S2, ici 38 échecs. En considérant que ces divers échecs ne sont pas corrélés, ce qui est généralement le cas en pratique, il découle que les étapes de test classées en Si permettent statistiquement de détecter 12,36% de circuits défectueux sur un total de 6600 circuits intégrés et que les étapes de test classées en S2 permettent de détecter 0,58% de circuits défectueux. On

vérifie ainsi que les étapes de test classées en S2, c'est-

à-dire les étapes statistiquement secondaires, ne détectent qu'un faible pourcentage (4,5%) du nombre total de circuits

intégrés défectueux.

Cette étape préliminaire de classification des étapes de test élémentaires étant effectuée, on dispose d'une séquence complète de test constituée par la juxtaposition des séquences Si et S2 et d'une séquence de test réduite

comprenant uniquement la séquence systématique Si.

La figure 5 est un organigramme représentant une boucle de test d'un programme mettant en oeuvre le procédé de l'invention. Ce programme est chargé dans la mémoire d'une station de test du type de celle représentée sur la figure 3, déjà décrite au préambule. La boucle de test selon l'invention comprend une étape 50 appliquée à un nombre K de circuits intégrés et une étape 70 appliquée un nombre N de circuits intégrés suivants (au démarrage du programme de test, les K circuits intégrés sont ceux qui se

présentent les premiers sur la plaquette de silicium).

L'étape 50 consiste à appliquer à chaque circuit intégré une séquence complète de test comprenant les séquences Si et S2. Lorsque les K circuits intégrés sont testés, le programme teste au cours de l'étape 70 les N circuits

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intégrés suivants, en appliquant à chaque circuit intégré la séquence réduite Si. Lorsque les N circuits sont testés, le programme revient à l'étape 50 pour appliquer aux K circuits intégrés suivants une séquence complète de test S1+S2, et ainsi de suite. La boucle de test 50, 70 constitue le coeur du procédé de l'invention et sera complétée par des étapes décrites plus loin, permettant d'adapter le procédé à des plaquettes de silicium n'entrant pas dans le profil statistique décrit par le tableau 2. On peut d'ores et déjà constater que la durée Ti du test de K+N circuits intégrés est égale à: (1) Ti = K(TS1+ TS2) + N(TS1) TS1 et TS2 désignant respectivement la durée totale de la séquence Si et la durée totale de la séquence S2, soit la somme des durées des étapes de test élémentaires constituant chacune des séquences, comme cela apparait au

bas du tableau 2.

En comparaison, dans l'art antérieur, la durée Ta d'une séquence complète de test appliquée à K+N circuits intégrés est égale à: (2) Ta = K+N (TS1 + TS2) Le procédé de l'invention permet ainsi de gagner un temps de test AT égal à:

(3) AT = N TS2

qui peut être exprimé en pourcentage:

(4) AT% = (N/K+N) (TS2/(TS1+TS2)

On voit que le gain AT% dépend du rapport N/K+N et du

rapport des durées entre la séquence Si et la séquence S2.

lo 2790833 En se référant à l'exemple décrit par le tableau 2, qui donne: (5) TS1 = 580 ms et TS2 = 1250 ms et en choisissant par exemple:

(6) N = 10 K

il vient que le gain AT% est égal à 62%. Ce gain de temps est très important et permet de réaliser des économies substantielles. De façon générale, un gain de 50% permet de

diminuer par deux les investissements en matériel de test.

Il reste maintenant à s'assurer que le procédé de l'invention offre un bon rendement lorsqu'une plaquette de silicium n'entre pas dans le profil statistique, pour diverses raisons comme des problèmes intervenus au cours de la fabrication, et comporte de ce fait de nombreux circuits intégrés échouant aux étapes de test statistiquement secondaires. Le problème qui se pose ici est que ces circuits intégrés défectueux ne seront pas détectés au

cours de l'étape 70.

Ainsi, dans l'organigramme de la figure 6, on insère entre les étapes 50 et 70 une étape 60 d'évaluation du résultat du test des K circuits intégrés effectué au cours de l'étape 50. L'étape 60 consiste à déterminer le nombre BS2 de circuits intégrés ayant échoués à la séquence de test S2, c'est-à-dire ayant échoués à au moins une étape de test statistiquement secondaire. Si BS2 est inférieur à un nombre Q1, on considère que le résultat entre dans le profil statistique et le programme est envoyé à l'étape 70, pour appliquer un test réduit aux N circuits intégrés suivants. Si BS2 est supérieur ou égal à Q1, on envoie le programme à une étape 80. L'étape 80 consiste à appliquer à

M circuits intégrés une séquence complète de test S1+S2.

Lorsque l'étape 80 est terminée, le programme est renvoyé à

l'étape 50 pour tester K circuits intégrés suivants.

La prévision de l'étape 80 est fondée sur des observations expérimentales selon lesquelles il existe, outre les défauts de fabrication aléatoires entrant dans le profil statistique, des défauts répétitifs qui affectent des circuits intégrés se trouvant à proximité les uns des

autres sur une plaquette de silicium.

Dans l'organigramme de la figure 7, on sécurise encore plus le procédé de l'invention contre de tels défauts répétitifs, grâce à l'insertion après l'étape 80 d'une étape 90 d'évaluation du résultat du test des M circuits intégrés effectué au cours de l'étape 80. Comme l'étape 60, l'étape 90 consiste à déterminer le nombre BS2 de circuits intégrés ayant échoués à au moins une étape de test de la séquence de test S2. Si le nombre BS2 est inférieur à un nombre Q2, on considère que le résultat entre dans le profil statistique et le programme est renvoyé à l'étape 50. Si BS2 est supérieur ou égal à Q2, on envoie le programme à une étape 100 au cours de laquelle tous les circuits intégrés restant sur la plaquette de silicium sont intégralement testés. L'envoi du programme à l'étape 100 correspond à la désactivation du procédé de l'invention, les circuits intégrés restants étant testés

comme dans l'art antérieur.

Ainsi, lorsqu'une plaquette de silicium n'entre pas dans le profil statistique, on donne la priorité au rendement plutôt qu'à la vitesse du processus de test. Si tout un lot de plaquettes s'avère "mauvais", le programme s'aiguillera automatiquement vers l'étape 100. Aucun gain de temps notable ne sera observé mais la quasi-totalité des circuits intégrés défectueux sera détectée. Toutefois, dans la grande majorité des cas, le programme va "tourner" dans la boucle de test formée par les étapes 50 et 70 et le gain de temps sera substantiel. C'est pourquoi, au final, des essais de caractérisation du procédé de l'invention conduits sur un grand nombre de plaquettes ont montré un gain moyen AT% de l'ordre de 30% à 50% au lieu de la valeur théorique de 62% calculée plus haut, avec un rendement

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excellent de l'ordre de 91,9%, soit 0,1% de circuits intégrés défectueux non détectés sur un ensemble de

circuits intégrés testés.

Toujours dans un souci d'amélioration de l'efficacité du procédé de l'invention, un autre branchement conditionnel illustré en traits pointillés sur la figure 7 peut être ajouté au cours de l'étape d'évaluation 60. Ce branchement consiste à envoyer le programme de l'étape 50 à l'étape 100 si le nombre BS2 de circuits ayant échoués à la séquence de test S2 au cours de l'étape 50 est supérieur ou égal à un nombre Q3 strictement supérieur à Q1. En d'autres termes, on considère ici, au regard des résultats statistiques, qu'il est anormal qu'un nombre Q3 de circuits intégrés parmi les K circuits testés ait échoué à une étape

de test statistiquement secondaire.

En pratique, un choix judicieux des paramètres N/K, M, Q1, Q2 et Q3 permet de trouver le meilleur compromis entre la vitesse du processus de test et son efficacité. En l'état actuel de ses connaissances, la demanderesse n'a pas établi de règle théorique permettant de déterminer ces paramètres. Dans les essais réalisés, les paramètres Ql et Q2 ont été choisis égaux à 1 et le paramètre Q3 a été choisi égal à 2 afin d'établir des conditions sévères de détection des circuits intégrés n'entrant pas dans le profil statistique. Ainsi, au cours de l'étape 50, si un seul circuit intégré s'avère défectueux au regard d'une étape de test de la séquence S2, le programme est envoyé à l'étape 80. Si, au cours de l'étape 80, un autre circuit intégré s'avère défectueux au regard d'une étape de la séquence S2, le procédé de test statistique est désactivé et le programme envoyé à l'étape 100. De façon optionnelle, le procédé selon l'invention est également désactivé au cours de l'étape 50 si au moins deux circuits défectueux au

regard d'une étape de la séquence S2 sont détectés.

Pour définir le rapport N/K, la demanderesse propose la formule statistique suivante:

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(7) N/K = G/[10 000 (Y (1-Y))]

dans laquelle Y est le rendement de fabrication (c'est-à-

dire le nombre moyen de circuits défectueux sur le nombre total de circuits intégrés fabriqués) et G le nombre de circuits intégrés sur la plaquette de silicium. A titre d'exemple, pour une plaquette de 6600 circuits intégrés, N/K est choisi égal à 9 lorsque le rendement Y est de l'ordre de 0,92 et est choisi égal à 14 lorsque le rendement Y est de l'ordre de 0,95. En d'autres termes, le rapport N/K est augmenté quand le rendement de fabrication

s'élève, pour l'accélération du processus de test.

Enfin, le paramètre M est de préférence inférieur à

N, et est par exemple choisi égal à N/10.

Il apparaîtra clairement à l'homme de l'art que le procédé selon l'invention est susceptible de diverses variantes et modes de réalisation. De façon générale, le procédé de l'invention est destiné à être mis en oeuvre indifféremment dans des stations de test réalisant le test individuel de circuits intégrés ou le test simultané de groupes de I circuits intégrés, I étant généralement égal à 4, 8, 16 ou 32. Dans ce cas, le paramètre K peut être égal à I ou être un multiple de I, et les paramètres N et M être également des multiples de I. De façon plus directe, on peut considérer que les paramètres K, N et M désignent des

groupes de I circuits intégrés simultanément testés.

Enfin, encore une variante du procédé de l'invention, illustrée par l'organigramme de la figure 8, consiste à corréler les résultats de test obtenus sur plusieurs plaquettes de silicium issues d'un même programme de fabrication et testées les unes après les autres. Cet aspect de l'invention s'applique par exemple lorsque l'on teste de façon ininterrompue un lot de 25 plaquettes de silicium. Au cours d'une étape 30 précédant l'étape 50, un paramètre L est mis à zéro lorsque la première plaquette est testée. Une étape 95 consistant à incrémenter de 1 le

paramètre L est insérée avant l'étape de désactivation 100.

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Pour chaque plaquette suivante, une étape 40 est insérée avant l'étape 50 afin de déterminer si le paramètre L n'est pas supérieur à une valeur X prédéterminée. Si le paramètre L est supérieur à X, le programme est directement envoyé à l'étape 100 pour que tous les circuits intégrés de la

plaquette soient intégralement testés.

Ainsi, on désactive le procédé de test statistique selon l'invention si le procédé a déjà été désactivé X fois au cours du test de plaquettes précédentes. Le paramètre X peut, par exemple, être choisi égal à 3. Cette précaution supplémentaire est basée sur l'expérience, qui montre qu'il peut exister des lots entiers de plaquettes de silicium

donnant de très mauvais résultats.

En pratique, d'autres conditions d'application du procédé de l'invention peuvent être prévues. On peut par exemple convenir que le procédé de l'invention n'est applicable qu'aux circuits intégrés n'ayant pas été modifiés depuis plus de trois mois, offrant un profil statistique stable avec un écart type faible et un

rendement de fabrication supérieur à 85%.

Tableau 1: exemple d'étapes de test pour mémoire EEPROM

Etape TLibelle Description

1 OPEN Test des plages de contact et de continuité électrique de la ligne d'alimentation (Problèmes de tension de sortie) 2 LEAK HI Mesure du courant de fuite à l'état haut 3 LEAK LO Mesure du courant de fuite à l'état bas 4 WR FF 5V0 Ecrire des "1" dans toute la mémoire sous 5V et vérifier résultat WR 00 5V0 Ecrire des "0" dans toute la mémoire sous 5V et vérifier résultat 6 WR FF 2V4 Ecrire des "1" dans toute la mémoire sous 2,4V et vérifier résultat 7 WR 00 2V4 Ecrire des "0" dans toute la mémoire sous 2,4V et vérifier résultat 8 WR FF 5V6 Ecrire des "1" dans toute la mémoire sous 5,6V et vérifier résultat 9 WR 00 5V6 Ecrire des "0" dans toute la mémoire sous 5, 6V et vérifier résultat WR CKB 2V4 Ecrire un damier de "1" et de "0" sous 2,4V et vérifier résultat 11 WR CKB 5V6Ecrire un damier de "1" et de "0" sous 5,6V et vérifier résultat 12 ICC OP 5V6 Mesure du courant de consommation sous 5,6V quand la puce travaille 13 ICC NOP 5V6 Mesure du courant de consommation sous 5,6V quand la puce ne travaille pas 14 WR DIA 5V6 Ecrire des "1" en diagonale sous 5,6V et vérification WR DIA 2V4 Ecrire des "1" en diagonale sous 2,4V et vérification

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Tableau 2 | Défauts -

Etapes de test Durée | MIN MAX XSTAT CLASS BIN1 60 ms 101 467 56 S1 BIN2 60 ms 0 4321 281 S1 BIN3 40 ms 0 12 2 S2 BIN4 120 ms 0 1027 220 S1 BIN5 20 ms 3 414 63 S1 BIN6 60 ms 0 87 7 S2 BIN7 80 ms 0 9 1 S2 BIN8 90 ms 0 8 i S2 BIN9 20 ms 0 il 1 S2 BIN10 70 ms 0 14 2 S2 _1 BINli 20 ms 0 38 4 S2 BIN12 110 ms 0 1 O S2 BIN13 60 ms 0 0 0 S2 BIN13 lO ms 0 1 O S2 BIN14 90 ms 15 1723 130 S1 BIN15 60 ms 0 26 4 S2 BIN16 80 ms 0 174 22 S1 BIN17 200 ms O 9 1 S2 BIN18 50 ms 0 4 1 S2 BIN19 60 ms O 35 4 S2 BIN20 90 ms 0 5 1 S2 BIN21 20 ms O O O S2 BIN22 30 ms O 7 1 S2 BIN23 30 ms 0 1 0 S2 BIN24 70 ms 72 121 31 S1 BIN25 60 ms 1 11 8 S2 BIN26 80 ms 32 9 13 S1 TS1 580 ms TS2 1250 ms TS1 + TS2 1830 ms

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Claims (10)

REVENDICATIONS

1. Procédé de test de circuits intégrés présents sur une plaquette de silicium, dans lequel une séquence complète de test d'un circuit intégré comprend une pluralité d'étapes de test élémentaires, caractérisé en ce qu'il comprend des étapes préliminaires consistant à classer les étapes de test élémentaires en étapes de test statistiquement essentielles (Si) et en étapes de test statistiquement secondaires (S2), et définir une séquence de test réduite (S1) ne comprenant que des étapes de test élémentaires statistiquement essentielles, et en ce qu'il comprend une boucle de test comportant: - une première étape de test (50) consistant à tester K circuits intégrés en appliquant à chaque circuit intégré une séquence complète de test (S1+S2), - une deuxième étape de test (70) consistant à tester N circuits intégrés suivants en appliquant à chaque circuit

intégré une séquence de test réduite (S1).

2. Procédé selon la revendication 1, comprenant une troisième étape de test (80) consistant à tester M circuits intégrés suivants en appliquant à chaque circuit intégré une séquence complète de test (S1+ S2), si le nombre de circuits intégrés ayant échoués à au moins une étape de test statistiquement secondaire au cours de la première étape (50) est supérieur ou égal à un nombre Q1

prédéterminé.

3. Procédé selon la revendication 2, dans lequel on désactive la deuxième étape de test (70) en appliquant une séquence complète de test (S1+S2) à tous les circuits intégrés restant sur la plaquette de silicium, quand le nombre de circuits intégrés ayant échoués à au moins une étape de test statistiquement secondaire au cours de la troisième étape (80) est supérieur ou égal à un nombre Q2 prédétermine.

4. Procédé selon l'une des revendications 1 à 3, dans

lequel on désactive la deuxième étape de test (70) en

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appliquant une séquence complète de test (S1+S2) à tous les circuits intégrés restant sur la plaquette de silicium, quand le nombre de circuits intégrés ayant échoués à au moins une étape de test statistiquement secondaire au cours de la première étape (50) est supérieur ou égal à un nombre

Q3 prédéterminé.

5. Procédé selon l'une des revendications 2 à 4, dans

lequel les nombres Q1 et Q2 sont égaux à 1 et le nombre Q3

est égal à 2.

6. Procédé selon l'une des revendications 1 à 5, dans

lequel le nombre N est choisi supérieur au nombre K.

7. Procédé selon l'une des revendications 2 à 6, dans

lequel le nombre M est choisi inférieur au nombre N.

8. Procédé selon l'une des revendications 1 à 7, dans

lequel les circuits intégrés sont testés simultanément par groupes de I circuits intégrés, les nombres N, K, M étant choisis égaux à I ou à des multiples de I.

9. Procédé selon l'une des revendications 1 à 8, dans

lequel plusieurs plaquettes de silicium comprenant le même type de circuit intégré sont testées les unes après les autres, caractérisé en ce que la deuxième étape de test (70) est désactivée pour tous les circuits intégrés d'une plaquette de silicium quand le nombre (L) de plaquettes de silicium précédemment testées pour lesquelles une désactivation de la deuxième étape de test (70) est

intervenue est supérieur à un nombre prédéterminé (X).

10. Système de test de circuits intégrés, comprenant une sonde de test et une station de test, caractérisé en ce que la station de test est programmée pour exécuter le

procédé selon l'une des revendications 1 à 9.