FR2694094A1 - Système et procédé de test de semi-conducteurs, procédé de formation d'un modèle de câblage et circuit intégré à semi-conducteurs à tester. - Google Patents
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Abstract
L'invention concerne un système de test de semi-conducteurs. Selon l'invention, il comprend un dispositif de mesure de OBIC (8) et un testeur (5), lequel transmet un signal de test à un plot d'entrée (2a) d'un circuit intégré à semi-conducteurs (1); en synchronisme avec cela, le dispositif de mesure (8) irradie des régions de drain (6) du circuit intégré (1) par un faisceau laser (7) pour ainsi détecter la production de OBIC; un comparateur (5c) dans le testeur (5) compare le signal à la sortie d'un plot de sortie (2b) du circuit intégré (1) et un signal de détection de OBIC du dispositif de mesure (8) à des valeurs attendues. L'invention permet notamment les tests en profondeur des circuits intégrés à semi-conducteurs.
Description
La présente invention se rapporte à un système de test de semi-
conducteurs pour tester un circuit intégré à semi-conducteurs, à une méthode de
test de semi-conducteurs utilisant le système, à un circuit intégré à semi-
conducteurs applicable à la méthode de test et à une méthode de formation d'un schéma de câblage du circuit intégré à semi-conducteurs. La figure 5 est une vue schématique d'un système conventionnel de test de semi-conducteurs Sur la figure 5, le chiffie 5 désigne un testeur Le testeur est connecté à un certain nombre de sondes 3 par des fils connecteurs 4 Le
chiffre 1 désigne un circuit intégré à semi-conducteurs à tester par le testeur 5.
Le circuit intégré à semi-conducteurs 1 comprend des plots d'entrée 2 a, des plots de sortie 2 b et un plot 2 c d'alimentation en courant qui servent de bornes externes Ces plots 2 a, 2 b et 2 c sont en contact avec les sondes 3 respectivement. Dans le système de test de semi- conducteurs, un signal électrique selon un modèle de test est introduit au plot d'entrée 2 a du testeur 5 et, en conséquence, un signal de sortie correspondant à la fonction du circuit intégré à semi- conducteurs 1 sort au plot de sortie 2 b Le testeur 5 détecte le signal de
sortie et le compare à une valeur attendue, pour ainsi tester le circuit à semi-
conducteurs 1.
La figure 4 illustre un exemple dun modèle d'un masque d'un circuit intégré à semi-conducteurs tel qu'une série de portes à tester par le système de test de semi-conducteurs conventionnel ci-dessus Sur la figure 4, une porte 16 est disposée entre une région de drain 13 et une région de source 14 Pour couvrir la région de drain 13 et la région de source 14, sont formées une première couche de câblage en métal 10, une seconde couche de câblage en métal 11 et une troisième couche de câblage en métal 12 Le chiffre 15 désigne
des trous de contact pour interconnecter ces câblages et ces régions.
Dans le système de test de semi-conducteurs conventionnel tel que décrit ci-dessus, un test du circuit intégré à semi-conducteurs dépend uniquement du signal électrique appliqué aux plots d'entrée selon le motif de test, il faut donc augmenter le nombre de modèles de test tandis que l'échelle du circuit intégré à semi-conducteurs augmente et que son intégration devient plus importante Par ailleurs, lorsque le degré d'agrandissement et d'intégration est bien plus élevé, la simple augmentation des modèles de test ne permet pas nécessairement l'amélioration de la couverture de détection et il peut y avoir un cas o la détection d'un défaut est partiellement impossible Une méthode fiable de test consisterait à prévoir un circuit spécialisé pour tester à l'intérieur du
circuit intégré à semi-conducteurs, mais cela augmente l'espace et le prix.
La présente invention est dirigée vers un système de test de semi-
conducteurs pour tester un circuit intégré à semi-conducteurs ayant des bornes externes Selon la présente invention, le système de test de semi-conducteurs comprend un dispositif de mesure de OBIC (courant induit par un faisceau optique) pour irradier au moins une région active de transistor dans le circuit intégré à semi-conducteurs au moyen d'un faisceau optique, l'une après l'autre, afin de détecter la production d'un courant induit par faisceau optique; un testeur pour transmettre un signal de test au circuit intégré à semi-conducteurs et en recevoir un signal de sortie par les bornes externes et recevoir simultanément un autre signal de sortie du dispositif de mesure de OBIC afin de comparer les signaux de sortie à des valeurs attendues, respectivement; et un moyen de
synchronisation du testeur et du dispositif de mesure de OBIC.
Quand le test du circuit intégré à semi-conducteurs est entrepris en employant le système de test des semi-conducteurs selon la présente invention, la mesure de OBIC pour la région active de transistor permet de détecter un défaut dans la profondeur du circuit, qui est difficile à trouver uniquement par l'application du signal de test délivré de la borne externe du circuit intégré à semi-conducteurs Par conséquent, la couverture de détection peut être augmentée et le test peut être effectué sans diminuer la couverture de détection même pour un circuit intégré à semi-conducteurs de grande échelle et d'intégration supérieure Par ailleurs, tandis que le nombre des emplacements pour la mesure de OBIC est sensiblement accru, le modèle de test à appliquer à la borne externe du circuit intégré à semi-conducteurs peut être remarquablement simplifié Il n'est pas nécessaire d'augmenter le nombre de bornes externes pour appliquer le modèle de test afim d'améliorer la couverture de détection Ces effets peuvent être obtenus non seulement par la simple combinaison du test de mesure de OBIC en utilisant le faisceau laser et le test d'observation de sortie utilisant l'entrée du signal de motif de test mais également la synchronisation de l'irradiation du faisceau laser et l'entrée du signal du motif de test La simplification du modèle de test contribue à une
réduction de la durée du test, facilitant ainsi le test du circuit intégré à semi-
conducteurs de grande échelle.
Ainsi, selon le système de test de la présente invention, il est possible d'augmenter la couverture de détection du circuit intégré à semi-conducteurs sans prévoir un circuit exclusif pour détecter des défauts Par ailleurs, le système de test peut empêcher le modèle de test à appliquer aux bornes externes
d'augmenter, ce qui facilite le test.
La présente invention est également dirigée vers une méthode de test d'un circuit intégré à semi-conducteurs ayant des bornes externes Selon la présente invention, la méthode de test comprend les étapes de: (a) introduire un signal de test dans le circuit intégré à semi-conducteurs par les bornes externes; (b) irradier la au moins une région active de transistor dans le circuit intégré à semi-conducteurs par un faisceau optique à raison d'une à une en synchronisme avec l'étape (a) d'introduction du signal de test; (c) détecter un signal à la sortie du circuit intégré à semi-conducteurs qui est produit en réponse au signal de test à l'entrée, par les bornes externes, tout en détectant la production d'un courant induit par faisceau optique en réponse au faisceau optique d'irradiation et (d)
comparer le résultat de détection de l'étape (c) avec la valeur attendue.
Etant donné la fonction du système de test de semi-conducteurs ci-
dessus décrit, la méthode de test selon la présente invention permet de détecter des défauts, même pour un circuit intégré à semi-conducteurs à grande échelle
et à assez forte intégration et à grand rapport de détection.
Ainsi, selon la méthode de test de semi-conducteurs de la présente invention, même un circuit intégré à grande échelle peut être testé sans diminuer sa couverture de détection Par ailleurs, il est possible d'inspecter facilement la profondeur du circuit o la détection de défauts est difficile à entreprendre
uniquement par un test utilisant les bornes externes.
La présente invention est de plus dirigée vers une méthode de formation d'un modèle de câblage d'un circuit intégré à semi-conducteurs à tester par la méthode de test ci-dessus Selon la présente invention, la méthode de formation d'un modèle de câblage du circuit intégré à semi- conducteurs comprend les étapes de: (e) déterminer des régions actives de transistor à tester dans le circuit intégré à semi-conducteurs; et (f) former un modèle de câblage de manière qu'un câblage hors de contact avec les régions actives de transistor à tester
puisse éviter de passer par dessus.
Dans la méthode de formation d'un modèle de câblage du circuit intégré à semi-conducteurs selon la présente invention, le modèle de câblage est formé
de façon à éviter de passer sur les régions actives de transistor à tester (c'est-à-
dire à irradier du faisceau optique), ce qui permet d'obtenir un circuit intégré à
semi-conducteurs de grande échelle ayant une grande couverture de détection.
Selon la méthode de formation d'un modèle de câblage du circuit intégré à semi-conducteurs, les régions actives de transistors à tester ne sont pas couvertes par le câblage inutile, donc un circuit intégré à semiconducteurs ayant une grande couverture de détection peut être obtenu Il est de même possible de prévoir un circuit intégré à semi-conducteurs dont la profondeur
peut être facilement testée.
Par ailleurs, la formation du modèle de câblage peut être efficacement
accomplie en utilisant CAO.
La présente invention est de plus dirigée vers un circuit intégré à semi-
conducteurs à tester par la méthode de test ci-dessus Selon la présente invention, le circuit intégré à semi-conducteurs est caractérisé en ce que le câblage qui est hors de contact avec ladite au moins une région active de
transistor à tester n'est pas formé sur cette région active.
Dans le circuit intégré à semi-conducteurs selon la présente invention, la région active de transistor à irradier par le faisceau optique n'est pas couverte par un câblage inutile, donc il est facile d'accomplir la mesure de OBIC par irradiation de la région active de transistor par le faisceau optique ainsi que de détecter les défauts dans la profondeur du circuit, garantissant ainsi l'agrandissement et la plus grande intégration sans diminuer la couverture de détection. Ainsi, le circuit intégré à semi-conducteurs de la présente invention présente une caractéristique selon laquelle des défauts dans la profondeur de son circuit interne peuvent être directement détectés par la mesure de OBIC des régions actives de transistor car ces régions ne sont pas couvertes par un câblage inutile Par conséquent, le circuit intégré à semi- conducteurs peut être de plus grande échelle et de plus grande intégration, tout en conservant une très grande
couverture de détection, ce qui en fait un produit très fiable.
En conséquence, la présente invention a pour objet d&améliorer la couverture de détection du circuit intégré à semi-conducteurs sans augmenter le modèle de test ni prévoir un circuit exclusif pour le test, ce qui facilite le test du
circuit à semi-conducteurs.
L'invention sera mieux comprise et d'autres buts, caractéristiques, détails
et avantages de celle-ci apparaîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre dexemple illustrant un mode de réalisation de l'invention et dans lesquels:
la figure 1 est une vue schématique d'un système de test de semi-
conducteurs selon un mode de réalisation préféré de la présente invention;
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la figure 2 illustre un modèle de câblage du circuit intégré à semi-
conducteurs applicable au test accompli par le système de test selon la présente invention; la figure 3 est un organigramme montrant une méthode de formation du modèle de câblage du circuit intégré à semi- conducteurs applicable au test accompli par le système de test de semi- conducteurs selon le mode de réalisation préféré de la présente invention;
la figure 4 illustre un modèle de câblage d'un système de test de semi-
conducteurs conventionnel; et la figure 5 est une vue schématique de ce système de test conventionnel.
La figure 1 est une vue schématique d'un système de test de semi-
conducteurs selon un mode de réalisation préféré de la présente invention Le système de test comprend un dispositif de mesure de OBIC (courant induit par faisceau optique) 8 et un testeur 5 Le dispositif de mesure de OBIC 8 a pour fonction d'irradier un certain nombre de régions actives de transistor du circuit intégré à semi-conducteurs 1 qui est testé, comme un certain nombre de régions de drain 6 d'un transistor MOS (métal oxyde semi-conducteur), les unes après
les autres, au moyen d'un faisceau laser 7.
Le circuit intégré à semi-conducteurs 1 comprend des plots d'entrée 2 a, des plots de sortie 2 b et un plot 2 c d'alimentation en courant servant de bornes externes Le testeur 5 est connecté à des sondes 3 par des fils connecteurs 4 a, 4 b et 4 c Une sonde 3 connectée par le fil connecteur 4 a et en contact avec le plot d'entrée 2 a du circuit intégré 1, une autre sonde 3 connectée par le fil 4 b est en contact avec le plot de sortie 2 b du circuit intégré et une autre sonde 3 connectée par le fil 4 c est en contact avec le plot 2 c d'alimentation en courant du circuit intégré Le fil connecteur 4 c pour conduire la tension d'alimentation Vdd est connecté à une extrémité du fil connecteur 20, dont l'autre extrémité est
connectée au dispositif de mesure 8 de OBIC.
Le testeur 5 comprend un moyen d'alimentation en signaux d'horloge 5 a pour fournir un signal d'horloge dont dépend la temporisation de l'opération Un fil connecteur 22 est prévu entre le testeur 5 et le dispositif de mesure de OBIC 8 de façon à transmettre le signal d'horloge du moyen d'alimentation 5 a au dispositif de mesure 8 pour synchroniser l'irradiation du faisceau laser 7 par le
dispositif de mesure 8 avec le fonctionnement du testeur 5.
Le testeur 5 comprend de plus une mémoire de valeur attendue, par exemple pour produire une valeur attendue 5 b et un comparateur 5 c Le comparateur 5 c compare le signal à la sortie du plot de sortie 2 b du circuit intégré 1 et le signal de détection de OBIC qui est transmis par un fil connecteur
21 du dispositif de mesure 8 ayant la valeur attendue 5 b.
Ensuite, le fonctionnement du système de test de semi-conducteurs sera décrit Dans ce système de test, le signal à la sortie du circuit intégré à semi- conducteurs 1, en réponse à un signal de test délivré par le testeur 5 et le signal de détection de OBIC en réponse au faisceau laser 7 appliqué à la région de drain 6 du circuit intégré 1 par le dispositif de mesure de OBIC 8 sont comparés
à la valeur attendue 5 b dans le testeur 5.
D'abord, le signal de test selon le modèle prédéterminé de test est introduit au plot d'entrée 2 a du circuit intégré à semi-conducteurs 1 par le fil connecteur 4 a et la sonde 3, en provenant du testeur 5 En réponse à l'entrée du signal de test, le signal de sortie correspondant à la fonction du circuit intégré 1 sort du plot de sortie 2 b Le signal de sortie est transmis au comparateur 5 c dans
le testeur 5 par la sonde 3 et le fil connecteur 4 b.
D'autre part, en même temps que l'opération d'introduction du signal de test dans le circuit intégré à semi-conducteurs 1 en provenance du testeur 5, le faisceau laser 7 du dispositif de mesure 8 de OBIC est appliqué à raison d'une à une à un certain nombre de régions prédéterminées de drain 6 dans le circuit interne du circuit intégré à semi-conducteurs 1 L'irradiation du faisceau laser 7 est accomplie en synchronisme avec l'application du signal de test de manière
que la mesure du circuit interne prédéterminé du circuit intégré à semi-
conducteurs 1 puisse être exécutée en même temps que la mesure des plots d'entrée et de sortie 2 a, 2 b Pour la synchronisation, le signal d'horloge est transmis du moyen d'alimentation en signaux d'horloge Sa dans le testeur 5 au dispositif de mesure 8 de OBIC par le fil connecteur 22 Le dispositif de mesure 8 accomplit l'irradiation du faisceau laser 7 à une temporisation fonction du signal d'horloge Quand un courant induit par faisceau optique est produit par l'irradiation du faisceau laser 7 à l'intérieur du circuit intégré à semi-conducteurs 1, cela permet à la tension dalimentation en courant Vdd, à travers le plot d'alimentation en courant 2 c et le fil connecteur 4 c, de changer Le dispositif de mesure de OBIC détecte le changement de la tension d'alimentation Vdd par le fil connecteur 20, détectant ainsi la production du courant induit par faisceau optique Alors, le signal de détection de OBIC, indiquant si le courant induit par faisceau optique est produit ou non, est transmis au comparateur 5 c dans le testeur 5 par le dispositif de mesure 8 de OBIC par l'intermédiaire du fil
connecteur 21.
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Le comparateur 5 c du testeur 5 compare le signal à la sortie du circuit intégré 1 et le signal de détection de OBIC, à la sortie du dispositif de mesure 8
aux valeurs attendues 5 b, respectivement.
Par exemple, les valeurs attendues du signal de détection de OBIC sont montrées au tableau 1 qui suit dans le cas o l'irradiation du faisceau laser peut être accomplie sur les régions de drain d'un transistor à canal du type N ou d'un
transistor à canal du type p d'un inverseur CMOS.
lTableau 1 l
Point d'irradiation du faisceau Niveau tension porte laser H B Drain canal N OBIC non détecté OBIC détecté
_________________________( 0) ( 1)
Drain canal P OBIC détecté OBIC non détecté
_________________________( 1) ( 0)
(H = haut, B= bas) Bien que la figure 1 ne montre que deux plots d'entrée 2 a, deux plots de sortie 2 b et quatre régions de drain 6, le nombre réel des bornes d'entrée, des bornes de sortie et des régions de drain à mesurer est généralement bien plus important Le tableau 2 montre un exemple du cycle de test et des valeurs attendues dans un tel cas La colonne gauche montre les valeurs attendues des signaux à la sortie des plots respectifs de sortie 2 b (broches de sortie) en réponse aux signaux de test tandis qu'à la colonne droite sont montrées les valeurs des signaux de détection de OBIC en réponse au faisceau laser 7 appliqué à la région respective de drain 6 Les symboles pl à p 6 spécifient les broches de sortie (plots) à mesurer tandis que les symboles dl à d 5 spécifient les régions de drain 6 à irradier par le faisceau laser 7 (c'est-à-dire les régions de drain à mesurer) Comme l'irradiation du faisceau laser 7 est accomplie pour les régions de drain 6 les unes après les autres, la mesure des valeurs attendues des signaux de détection de OBIC est exécutée pour chacune des régions de drain 6 à raison d'une à une Bien que le cycle de test soit montré par dizaines, cela n'est
pas limité à ce cas.
lTableau 2 l
Ainsi, dans le mode de réalisation préféré, la mesure des valeurs attendues de OBIC pour les régions de drain 6 dans le circuit interne du circuit intégré à semi-conducteurs 1 est accomplie simultanément ainsi que la mesure des valeurs attendues des plots d'entrée et de sortie 2 a, 2 b Par conséquent la détection d'un défaut dans le circuit interne est accomplie avec facilité, ce qui est dur à entreprendre uniquement par la mesure des plots d'entrée et de sortie
2 a,2 b.
La figure 2 illustre maintenant un exemple d'un modèle de câblage du circuit intégré à semi-conducteurs, applicable au système de test selon la Cycle de test Broches de sortie Régions de drain pl p 2 p 3 p 4 p 5 P 6 dl d 2 d 3 d 4 d 5
0 O O O O O O O O OO O
1 O O O O O O O O 00
1 1 O O 1 O 1 O 1 O 1-
1 00 1 O O O O 1 O 0-
1 O 1 O O 1 O 1 1 1 0-
1 1 O 1 O 1 O O 1 O O
o
500 1 1 1 O O O - O O 1 O 1-
510 O 1 1 O 1 001 O 1
520 O 1 O 1 O O O 1 O O -.
530 O O O O O O O 1 1 1 O
présente invention Dans ce modèle de câblage, une région de drain 13 à mesurer et une région de source 14 correspondant à la région de drain 13 ne sont pas couvertes d'une seconde couche de câblage en métal 11 ni d'une troisième couche de câblage en métal 12 qui sont hors de contact avec les régions de drain et de source 13, 14, contrairement au modèle conventionnel de la figure 4 que l'on a décrit ci-dessus La seconde couche de câblage en métal 11 et la troisième couche de câblage en métal 12 sont formées de façon à ne pas passer au-dessus de la région de drain 13 ni de la région de source 14, tout en étant décalées vers le côté, comme cela est évident en comparant la figure 2 et la figure 4 Une première couche de métal de câblage 10 ne peut être décalée vers le côté car il faut nécessairement qu'elle soit en contact avec la région de drain 13 et la région de source 14 Le reste de la configuration du modèle de câblage
est identique au cas conventionnel de la figure 4.
Dans le circuit intégré à semi-conducteurs de la figure 2, aucun câblage inutile n'est formé au-dessus de la région de drain 13 à mesurer Par conséquent, il est possible d'irradier la région de drain 13, facilement et en toute sécurité, au moyen du faisceau laser, et de détecter en toute certitude l'emplacement d'un défaut même dans un circuit intégré à semi-conducteurs de grande intégration et
à grande échelle.
En concevant le circuit intégré à semi-conducteurs, en suivant les étapes de conception de la connexion du circuit et de détermination des régions de drain à mesurer pour un test du circuit interne, une étape peut être exécutée dans laquelle les câblages sont formés dans la tranche dorigine, par exemple sur un
original, afin de ne pas passer sur les régions de drain.
De préférence, un câblage automatique est accompli sur l'original afin de ne pas passer sur les régions de drain à mesurer par CAO, o l'on a au préalable introduit les données concernant les connexions de circuit et une liste d'informations concernant les régions de drain à mesurer La méthode sera décrite ci-dessous en se référant à l'organigramme de la figure 3 D'abord, les données de la connexion du circuit et une liste d'informations concernant les régions de drain à mesurer sont introduites au CAO (Etape Si) Ensuite, le câblage automatique est accompli selon les données de connexion du circuit (Etape 52) A la suite de cela, les coordonnées du câblage et des régions de drain à mesurer sont comparées (Etape 53) Par la comparaison, on décide si un câblage inutile, c'est-à-dire un câblage hors de contact avec les régions de drain à mesurer, est formé ou non sur les régions de drain à mesurer (Etape 54) Si un câblage inutile est formé sur les régions de drain à mesurer, la formation de
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câblage est rectifiée afin d'éviter le passage sur les régions de drain à mesurer (Etape 55) Dans le cas contraire, rien n'est fait Alors, on décide si le câblage est terminé ou non (Etape 56) Si le câblage est terminé, le traitement est terminé et autrement on retourne à l'Etape 52 Alors, la formation automatique du modèle de câblage peut être effectuée dans le circuit intégré à semi-
conducteurs applicable au système de test selon la présente invention.
il
Claims (13)
1 Système de test de semi-conducteurs pour tester un circuit intégré à semi-conducteurs ayant des bornes externes, caractérisé en ce qu'il comprend: un dispositif de mesure de OBIC ( 8) pour irradier au moins une région active de transistor dans ledit circuit intégré à semi- conducteurs ( 1), d'un faisceau optique, afin de détecter la production d'un courant induit par faisceau optique; un testeur ( 5) pour transmettre un signal de test audit circuit intégré à semi-conducteurs et en recevoir un signal de sortie par lesdites bornes externes en recevant simultanément un autre signal de sortie dudit dispositif de mesure de OBIC afin de comparer les deux signaux de sortie à des valeurs attendues respectivement; et un moyen de synchronisation dudit testeur et dudit dispositif de mesure
de OBIC.
2 Système de test selon la revendication 1, caractérisé en ce que le moyen de synchronisation (Sa) est un signal d'horloge commun au testeur et au
dispositif de mesure de OBIC.
3 Système de test selon la revendication 1, caractérisé en ce que le testeur est pourvu d'un certain nombre de sondes ( 3), chacune desdites sondes étant connectée audit testeur par un fil connecteur par une extrémité et étant en contact avec chaque borne externe dudit circuit intégré à semi-conducteurs par
l'autre extrémité.
4 Système de test selon la revendication 1, caractérisé en ce que le testeur comprend un comparateur ( 5 c) pour comparer les signaux à la sortie à
des valeurs attendues.
5 Système de test selon la revendication 1, caractérisé en ce que la
région active de transistor est une région de drain ( 6).
6 Procédé pour tester un circuit intégré à semi-conducteurs ayant des bornes externes, caractérisé en ce qu'il comprend les étapes de: (a) introduire un signal de test dans le circuit intégré à semi-conducteurs par les bornes externes; (b) irradier ladite au moins une région active de transistor dans ledit circuit intégré par un faisceau optique en synchronisme avec l'étape (a) d'introduction du signal de test; (c) détecter un signal à la sortie du circuit intégré, qui est produit en réponse au signal introduit de test, par lesdites bornes externes tout en détectant la production d'un courant induit par faisceau optique en réponse au faisceau optique irradié; et (d) comparer un résultat de détection dans ladite étape (c) avec une
valeur attendue.
7 Procédé selon la revendication 6, caractérisé en ce que l'étape (b) consiste à synchroniser l'irradiation du faisceau optique et l'entrée du signal de
test par un signal commun d'horloge.
8 Procédé selon la revendication 6, caractérisé en ce que la région active
de transistor est une région de drain.
9 Procédé de formation d'un modèle de câblage d'un circuit intégré à semi-conducteurs à tester par le procédé de la revendication 6, caractérisé en ce qu'il comprend les étapes de: (e) déterminer des régions actives de transistor à tester dans le circuit intégré à semiconducteurs; et (f) former un modèle de câblage de manière qu'un câblage qui est hors de contact avec les régions actives de transistor à tester puisse éviter de passer
par dessus.
Procédé de formation d'un motif de câblage selon la revendication 9,
caractérisé en ce que les régions actives de transistor sont des régions de drain.
11 Procédé de formation d'un motif de câblage selon la revendication 9, caractérisé en ce que: l'étape (e) précitée comprend une étape d'introduire à un CAO une liste d'informations concernant les régions actives de transistor à tester; l'étape (f) précitée comprend une étape d'accomplir un câblage automatique au moyen dudit CAO afin d'éviter de passer sur les régions actives
de transistor à tester.
12 Procédé de formation d'un motif de câblage selon la revendication 11, caractérisé en ce que l'étape (f) précitée comprend une étape de rectification de la formation d'un câblage afin d'éviter de passer sur les régions actives de transistor à tester après avoir accompli un câblage automatique, quelles que
soient les régions actives de transistor à tester.
13 Circuit intégré à semi-conducteurs à tester par le procédé de test de la revendication 6, caractérisé en ce que le câblage qui est hors de contact avec ladite au moins une région active de transistor à tester n'est pas formé sur ladite
région active.
14 Circuit intégré selon la revendication 13, caractérisé en ce que la
région active de transistor est une région de drain ( 13).
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Publications (2)
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Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905381A (en) * | 1996-08-22 | 1999-05-18 | Lsi Logic Corporation | Functional OBIC analysis |
| US5760594A (en) * | 1996-09-30 | 1998-06-02 | Vlsi Technology, Inc. | Contamination monitoring using capacitance measurements on MOS structures |
| US5821549A (en) * | 1997-03-03 | 1998-10-13 | Schlumberger Technologies, Inc. | Through-the-substrate investigation of flip-chip IC's |
| US6897440B1 (en) * | 1998-11-30 | 2005-05-24 | Fab Solutions, Inc. | Contact hole standard test device |
| JP3749107B2 (ja) * | 1999-11-05 | 2006-02-22 | ファブソリューション株式会社 | 半導体デバイス検査装置 |
| JP3874996B2 (ja) * | 2000-05-30 | 2007-01-31 | ファブソリューション株式会社 | デバイス検査方法および装置 |
| TW528874B (en) * | 2000-10-26 | 2003-04-21 | Nec Electronics Corp | Non-destructive inspection method |
| JP3847568B2 (ja) | 2001-03-01 | 2006-11-22 | ファブソリューション株式会社 | 半導体装置製造方法 |
| JP4738610B2 (ja) * | 2001-03-02 | 2011-08-03 | 株式会社トプコン | 基板表面の汚染評価方法及び汚染評価装置と半導体装置の製造方法 |
| JP3913555B2 (ja) * | 2002-01-17 | 2007-05-09 | ファブソリューション株式会社 | 膜厚測定方法および膜厚測定装置 |
| TWI228597B (en) * | 2004-02-25 | 2005-03-01 | Nat Applied Res Laboratories | Device monitor for RF and DC measurements |
| US7450245B2 (en) | 2005-06-29 | 2008-11-11 | Dcg Systems, Inc. | Method and apparatus for measuring high-bandwidth electrical signals using modulation in an optical probing system |
| US7659981B2 (en) * | 2005-08-26 | 2010-02-09 | Dcg Systems, Inc. | Apparatus and method for probing integrated circuits using polarization difference probing |
| US7733100B2 (en) | 2005-08-26 | 2010-06-08 | Dcg Systems, Inc. | System and method for modulation mapping |
| FR2902525B1 (fr) * | 2006-06-19 | 2008-09-12 | Cnes Epic | Procede d'analyse d'un circuit integre, procede d'observation et leurs installations associees. |
| SG10201506637YA (en) * | 2009-05-01 | 2015-10-29 | Dcg Systems Inc | Systems and method for laser voltage imaging state mapping |
| JP5544183B2 (ja) * | 2010-02-05 | 2014-07-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698587A (en) * | 1985-03-28 | 1987-10-06 | The United States Of America As Represented By The Secretary Of The Air Force | Method of characterizing critical timing paths and analyzing timing related failure modes in very large scale integrated circuits |
| US4736159A (en) * | 1985-05-21 | 1988-04-05 | Matsushita Electric Industrial Co., Ltd. | Laser probing for solid-state device |
| US4761607A (en) * | 1985-06-27 | 1988-08-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for inspecting semiconductor devices |
| EP0527337A1 (fr) * | 1991-07-11 | 1993-02-17 | Nec Corporation | Circuit intégré à semi-conducteur |
| DE4223129A1 (de) * | 1991-11-14 | 1993-05-19 | Mitsubishi Electric Corp | Obic beobachtungsverfahren und vorrichtung dafuer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1187301A (en) * | 1966-05-23 | 1970-04-08 | Matsushita Electronics Corp | A Noise-Measuring Method |
| US3636450A (en) * | 1969-12-23 | 1972-01-18 | Collins Radio Co | Digital mos fet characteristic tester |
| DE3531129A1 (de) * | 1985-08-30 | 1987-03-12 | Siemens Ag | Verfahren und anordnung zum betrieb eines rastermikroskopes |
| US4996659A (en) * | 1986-08-20 | 1991-02-26 | Hitachi, Ltd. | Method of diagnosing integrated logic circuit |
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
| JPS6489442A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Measuring method of semiconductor device |
| US5334540A (en) * | 1991-11-14 | 1994-08-02 | Mitsubishi Denki Kabushiki Kaisha | OBIC observation method and apparatus therefor |
-
1992
- 1992-07-21 JP JP4193977A patent/JPH0645418A/ja active Pending
-
1993
- 1993-07-15 US US08/091,261 patent/US5453994A/en not_active Expired - Fee Related
- 1993-07-19 DE DE4324207A patent/DE4324207C2/de not_active Expired - Fee Related
- 1993-07-20 FR FR9308902A patent/FR2694094B1/fr not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4698587A (en) * | 1985-03-28 | 1987-10-06 | The United States Of America As Represented By The Secretary Of The Air Force | Method of characterizing critical timing paths and analyzing timing related failure modes in very large scale integrated circuits |
| US4736159A (en) * | 1985-05-21 | 1988-04-05 | Matsushita Electric Industrial Co., Ltd. | Laser probing for solid-state device |
| US4761607A (en) * | 1985-06-27 | 1988-08-02 | Matsushita Electric Industrial Co., Ltd. | Apparatus and method for inspecting semiconductor devices |
| EP0527337A1 (fr) * | 1991-07-11 | 1993-02-17 | Nec Corporation | Circuit intégré à semi-conducteur |
| DE4223129A1 (de) * | 1991-11-14 | 1993-05-19 | Mitsubishi Electric Corp | Obic beobachtungsverfahren und vorrichtung dafuer |
Non-Patent Citations (1)
| Title |
|---|
| P.FOUILLAT ET AL.: "Logic State Analysis using a Laser Beam", MICROELECTRONIC ENGINEERING., vol. 16, no. 1/4, March 1992 (1992-03-01), AMSTERDAM NL, pages 287 - 294 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645418A (ja) | 1994-02-18 |
| US5453994A (en) | 1995-09-26 |
| FR2694094B1 (fr) | 1995-10-06 |
| DE4324207A1 (de) | 1994-01-27 |
| DE4324207C2 (de) | 1999-07-22 |
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