FR3112004A1 - Détection d'une impulsion électromagnétique - Google Patents

Détection d'une impulsion électromagnétique Download PDF

Info

Publication number
FR3112004A1
FR3112004A1 FR2006815A FR2006815A FR3112004A1 FR 3112004 A1 FR3112004 A1 FR 3112004A1 FR 2006815 A FR2006815 A FR 2006815A FR 2006815 A FR2006815 A FR 2006815A FR 3112004 A1 FR3112004 A1 FR 3112004A1
Authority
FR
France
Prior art keywords
antenna
circuit
signal
ant1
threshold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2006815A
Other languages
English (en)
Other versions
FR3112004B1 (fr
Inventor
Clement Champeix
Mathieu Dumont
Nicolas Borrel
Mathieu Lisart
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
Original Assignee
STMicroelectronics Rousset SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR2006815A priority Critical patent/FR3112004B1/fr
Priority to US17/322,140 priority patent/US11531049B2/en
Publication of FR3112004A1 publication Critical patent/FR3112004A1/fr
Application granted granted Critical
Publication of FR3112004B1 publication Critical patent/FR3112004B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/08—Measuring electromagnetic field characteristics
    • G01R29/0864—Measuring electromagnetic field characteristics characterised by constructional or functional features
    • G01R29/0878—Sensors; antennas; probes; detectors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/08—Measuring electromagnetic field characteristics
    • G01R29/0807—Measuring electromagnetic field characteristics characterised by the application
    • G01R29/0814—Field measurements related to measuring influence on or from apparatus, components or humans, e.g. in ESD, EMI, EMC, EMP testing, measuring radiation leakage; detecting presence of micro- or radiowave emitters; dosimetry; testing shielding; measurements related to lightning
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/001—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing
    • G01R31/002—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing where the device under test is an electronic circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/55—Detecting local intrusion or implementing counter-measures
    • G06F21/554—Detecting local intrusion or implementing counter-measures involving event detection and direct action
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/50—Monitoring users, programs or devices to maintain the integrity of platforms, e.g. of processors, firmware or operating systems
    • G06F21/55—Detecting local intrusion or implementing counter-measures
    • G06F21/556—Detecting local intrusion or implementing counter-measures involving covert channels, i.e. data leakage between processes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
    • G06F21/755—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation with measures against power attack
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/004—Countermeasures against attacks on cryptographic mechanisms for fault attacks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/76—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in application-specific integrated circuits [ASIC] or field-programmable devices, e.g. field-programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
    • G06K19/07363—Means for preventing undesired reading or writing from or onto record carriers by preventing analysis of the circuit, e.g. dynamic or static power analysis or current analysis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Détection d'une impulsion électromagnétique La présente description concerne un circuit intégré comprenant un premier dispositif (1) de détection d'une impulsion électromagnétique comportant : une première antenne boucle (ANT1) réalisée dans une structure d'interconnexion (IT) du circuit intégré, une première extrémité (100) de la première antenne (ANT1) étant connectée à un premier noeud (102) d'application d'un potentiel d'alimentation (Vdd) et une deuxième extrémité (104) de l'antenne (ANT1) étant reliée à un deuxième noeud (106) d'application du potentiel d'alimentation (Vdd) ; et un premier circuit (DET1) connecté à la deuxième extrémité (104) de la première antenne (ANT1) et configuré pour fournir un premier signal (sens1) représentatif d'une comparaison d'un premier courant (iloop1) dans la première antenne (ANT1) avec un premier seuil. Figure pour l'abrégé : Fig. 1

Description

Détection d'une impulsion électromagnétique
La présente description concerne de façon générale les circuits électroniques intégrés, et plus particulièrement la protection de ces circuits contre des attaques.
Une façon connue des pirates ("hacker" en langue anglaise) pour obtenir des informations sécurisées d'un circuit électronique, par exemple une clé confidentielle de chiffrement stockée par une mémoire du circuit, est l'attaque par injection de fautes. Ce type d'attaque consiste à injecter une ou plusieurs fautes dans le circuit et à étudier le comportement du circuit en réponse à ces fautes.
Une façon connue d'injecter une faute de manière non invasive dans un circuit électronique, c’est-à-dire sans modifier l'intégrité physique du circuit, consiste à générer, dans le circuit, un rayonnement électromagnétique sous la forme d'une impulsion, par exemple à l'aide d'une sonde comprenant une bobine d'injection électromagnétique. En effet, une telle impulsion électromagnétique peut produire une faute dans le circuit. Par exemple, l'impulsion électromagnétique modifie ponctuellement le potentiel d'alimentation du circuit et/ou le potentiel de référence du circuit, typiquement la masse, auquel est référencé le potentiel d'alimentation, d'où il résulte une augmentation ou une diminution ponctuelle et localisée du potentiel d'alimentation et/ou du potentiel de référence.
Il existe un besoin d'améliorer la protection des circuits électroniques intégrés contre des attaques par injection de fautes au moyen d'une impulsion électromagnétique.
Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs connus de détection d'attaques par injection de fautes au moyen d'une impulsion électromagnétique.
Un mode de réalisation prévoit un circuit intégré comprenant un premier dispositif de détection d'une impulsion électromagnétique comportant : une première antenne boucle réalisée dans une structure d'interconnexion du circuit intégré, une première extrémité de la première antenne étant connectée à un premier noeud d'application d'un potentiel d'alimentation et une deuxième extrémité de l'antenne étant reliée à un deuxième noeud d'application du potentiel d'alimentation ; et un premier circuit connecté à la deuxième extrémité de la première antenne et configuré pour fournir un premier signal représentatif d'une comparaison d'un premier courant dans la première antenne avec un premier seuil.
Selon un mode de réalisation, le premier seuil est représentatif d'une présence d'une impulsion électromagnétique dans une région de la structure d'interconnexion, la première antenne étant disposée dans ladite région.
Selon un mode de réalisation, la deuxième extrémité de la première antenne est reliée au deuxième noeud par un premier élément résistif du premier circuit, le premier signal étant représentatif d'une comparaison d'un potentiel de la deuxième extrémité de l'antenne avec un premier potentiel représentatif du premier seuil.
Selon un mode de réalisation, une valeur du premier élément résistif est commandable, une modification de la valeur du premier élément résistif entraînant une modification d'une valeur du premier seuil.
Selon un mode de réalisation, le premier dispositif comprend en outre un deuxième circuit configuré pour générer un premier signal d'alarme à partir du premier signal fourni par le premier circuit, le deuxième circuit étant, de préférence, configuré pour commuter le premier signal d'alarme à un état actif puis maintenir cet état actif suite à une commutation du premier signal d'un état indiquant que le premier courant est inférieur au premier seuil à un état indiquant que le premier courant est supérieur au premier seuil.
Selon un mode de réalisation, une distance entre la première antenne et le deuxième circuit est supérieure à 400 µm.
Selon un mode de réalisation, la première antenne s'étend sur au moins deux niveaux de métal de la structure d'interconnexion.
Selon un mode de réalisation, le circuit comprend en outre un deuxième dispositif de détection d'une impulsion électromagnétique comportant : une deuxième antenne boucle réalisée dans la structure d'interconnexion du circuit intégré, une première extrémité de la deuxième antenne étant connectée à un troisième noeud d'application d'un potentiel de référence et une deuxième extrémité de la deuxième antenne étant reliée à un quatrième noeud d'application du potentiel de référence ; et un deuxième circuit connecté à la deuxième extrémité de la deuxième antenne et configuré pour fournir un deuxième signal représentatif d'une comparaison d'un deuxième courant dans la deuxième antenne avec un deuxième seuil.
Selon un mode de réalisation, les premier et deuxième dispositifs sont associés, les première et deuxième antennes étant empilées l'une sur l'autre et ayant, de préférence, la même forme et les mêmes dimensions.
Selon un mode de réalisation, le premier seuil est représentatif d'une présence d'une impulsion électromagnétique dans une région de la structure d'interconnexion, la première antenne étant disposée dans ladite région, et le deuxième seuil est représentatif d'une présence d'une impulsion électromagnétique dans ladite région de la structure d'interconnexion, la deuxième antenne étant disposée dans ladite région.
Selon un mode de réalisation, la deuxième extrémité de la première antenne est reliée au deuxième noeud par un premier élément résistif du premier circuit, le premier signal étant représentatif d'une comparaison d'un potentiel de la deuxième extrémité de la première antenne avec un premier potentiel représentatif du premier seuil, et la deuxième extrémité de la deuxième antenne est reliée au quatrième noeud par un deuxième élément résistif du deuxième circuit, le deuxième signal étant représentatif d'une comparaison d'un potentiel de la deuxième extrémité de la deuxième antenne avec un deuxième potentiel représentatif du deuxième seuil.
Selon un mode de réalisation, une valeur du premier élément résistif est commandable, une modification de la valeur du premier élément résistif entraînant une modification d'une valeur du premier seuil, et/ou une valeur du deuxième élément résistif est commandable, une modification de la valeur du deuxième élément résistif entraînant une modification d'une valeur du deuxième seuil.
Selon un mode de réalisation, le premier dispositif comprend en outre un troisième circuit configuré pour générer un premier signal d'alarme à partir du premier signal fourni par le premier circuit, le troisième circuit étant, de préférence, configuré pour commuter le premier signal d'alarme à un état actif puis maintenir cet état actif suite à une commutation du premier signal d'un état indiquant que le premier courant est inférieur au premier seuil à un état indiquant que le premier courant est supérieur au premier seuil. Selon ce mode de réalisation, le deuxième dispositif comprend en outre un quatrième circuit configuré pour générer un deuxième signal d'alarme à partir du premier signal fourni par le deuxième circuit, le quatrième circuit étant, de préférence, configuré pour commuter le deuxième signal d'alarme à un état actif puis maintenir cet état actif suite à une commutation du deuxième signal d'un état indiquant que le deuxième courant est inférieur au deuxième seuil à un état indiquant que le deuxième courant est supérieur au deuxième seuil.
Selon un mode de réalisation, une distance entre ladite première antenne et le troisième circuit est supérieure à 400 µm, et une distance entre ladite deuxième antenne et le quatrième circuit est supérieure à 400 µm.
Selon un mode de réalisation, la première antenne s'étend sur plusieurs niveaux de métal de la structure d'interconnexion et/ou la deuxième antenne s'étend sur plusieurs niveaux de métal de la structure d'interconnexion.
Selon un mode de réalisation, le circuit comprend plusieurs associations d'un premier dispositif et d'un deuxième dispositif.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 représente, de manière très schématique, un mode de réalisation d'un dispositif de détection d'une impulsion électromagnétique ;
la figure 2 représente, sous la forme d'un circuit, un exemple de mode de réalisation d'un circuit du dispositif de la figure 1 ;
la figure 3 représente, sous la forme d'un circuit, un exemple de mode de réalisation d'un autre circuit du dispositif de la figure 1 ;
la figure 4 représente, de manière très schématique, un autre mode de réalisation d'un dispositif de détection d'une impulsion électromagnétique ;
la figure 5 représente, sous la forme d'un circuit, un exemple de mode de réalisation d'un circuit du dispositif de la figure 4 ;
la figure 6 représente, sous la forme d'un circuit, un exemple de mode de réalisation d'un autre circuit du dispositif de la figure 4 ;
la figure 7 est une vue en coupe, partielle et schématique, d'un exemple de mode de réalisation d'un circuit intégré ;
la figure 8 est une vue de dessus, partielle et schématique, illustrant un exemple de mise en œuvre de plusieurs dispositifs de la figure 1 et/ou de la figure 4 dans un circuit intégré ;
la figure 9 est une vue de dessus, partielle et schématique, illustrant un autre exemple de mise en œuvre de plusieurs dispositifs de la figure 1 et/ou de la figure 4 dans un circuit intégré ; et
la figure 10 représente, sous la forme d'un circuit, un exemple de mode de réalisation d'un circuit de test d'un ou plusieurs dispositifs de la figure 1 et/ou de la figure 4.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, les circuits électroniques intégrés usuels dans lesquels un dispositif de détection d'une impulsion électromagnétique peut être prévu n'ont pas été détaillés, les dispositifs de détection d'une impulsion électromagnétique décrits ici étant compatibles avec ces circuits intégrés usuels. En outre, la théorie sur les attaques par injection de fautes au moyen d'une impulsion électromagnétique n'est pas détaillée ici, cette théorie étant accessible à la personne du métier dans de nombreuses parutions telles que, par exemple, l'article intitulé "Electromagnetic Fault Injection: how faults occur?" de Dumont et al, présenté en 2019 dans "Workshop on Fault Diagnosis and Tolerance in Cryptography" (FDTC).
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
La figure 1 représente, de manière très schématique, un mode de réalisation d'un dispositif 1 de détection d'une impulsion électromagnétique.
Bien que cela ne soit pas visible en figure 1, le dispositif 1 fait partie d'un circuit intégré. Le circuit intégré comprend des composants formés dans et/ou sur une couche semiconductrice, et une structure d'interconnexion reposant sur la couche semiconductrice. La structure d'interconnexion est configurée pour relier électriquement ces composants entre eux et/ou à des plots de connexion disposé sur la structure d'interconnexion.
Le dispositif 1 comprend une antenne ANT1 et un circuit DET1.
L'antenne ANT1 est formée d'un chemin conducteur constitué par des éléments conducteurs, typiquement des portions de couches métalliques et des vias, de la structure d'interconnexion du circuit intégré. L'antenne ANT1 est une antenne cadre ou boucle ("loop antenna" en langue anglaise). Le chemin conducteur de l'antenne ANT1 forme donc au moins une boucle.
Une extrémité 100 de l'antenne ANT1 est connectée à un noeud 102 d'application d'un potentiel d'alimentation Vdd du circuit intégré, c’est-à-dire que le noeud 102 est configuré pour être au potentiel Vdd pendant le fonctionnement du circuit intégré. Le potentiel Vdd est référencé à un potentiel GND de référence (non visible en figure 1), par exemple la masse, le potentiel Vdd étant de préférence positif. Une deuxième extrémité 104 de l'antenne ANT1 est reliée à un noeud 106 d'application du potentiel d'alimentation Vdd, par exemple par l'intermédiaire du circuit DET1 auquel la deuxième extrémité est connectée.
En vue de dessus, par exemple en regardant la structure d'interconnexion du circuit intégré selon une direction orthogonale à la couche semiconductrice du circuit intégré, l'antenne ANT1 occupe de préférence une surface inférieure à 400 µm*400 µm, par exemple une surface de l'ordre de 30 µm*30 µm. En effet, les sondes ou bobines d'injection d'impulsions électromagnétiques usuelles ont un diamètre minimal supérieur à 400 µm. Le champ magnétique qu'elles génèrent est alors localisé, dans un plan parallèle à la couche semiconductrice du circuit intégré, dans une surface sensiblement égale à leurs diamètres, et est en outre maximum en vis-à-vis des bords de ces sondes. Ainsi, la prévision d'une antenne ANT1 de surface inférieure à 400 µm*400 µm permet une détection plus efficace du champ magnétique généré par les bobines d'injection d'impulsions électromagnétiques connues qu'avec une antenne de plus grandes dimensions.
De préférence, l'antenne ANT1 s'étend sur au moins deux niveaux de métal de la structure d'interconnexion, c’est-à-dire qu'elle comprend des portions de pistes métalliques appartenant à plusieurs niveaux de métal. Cela permet que l'antenne ANT1 soit plus sensible à une impulsion électromagnétique que si elle ne s'étendait que sur un seul niveau de métal de la structure d'interconnexion.
Le circuit de détection DET1 est connecté à l'antenne ANT1, et plus particulièrement à l'extrémité 104 de l'antenne ANT1. Le circuit de détection DET1 est configuré pour fournir un signal sens1 représentatif d'une comparaison d'un courant iloop1 dans l'antenne ANT1 avec un premier seuil Ith1. Le courant iloop1 est, par exemple, considéré comme circulant de l'extrémité 104 de l'antenne ANT1 vers l'extrémité 100 de l'antenne ANT1. Le courant iloop1 est un courant induit dans l'antenne ANT1 lorsque l'antenne ANT1 est soumise à une impulsion électromagnétique.
De préférence, le signal sens1 est un signal binaire dont un premier état binaire indique que le courant iloop1 est inférieur au seuil Ith1, et dont un deuxième état binaire indique que le courant iloop1 est supérieur au seuil Ith1.
De préférence, le seuil Ith1 est déterminé, par exemple lors d'une phase de caractérisation ou d'étalonnage, pour que le courant iloop1 soit supérieur au seuil Ith1 si une impulsion électromagnétique correspondant à une attaque par injection de fautes est générée dans une région de la structure d'interconnexion comprenant l'antenne ANT1, et inférieur sinon.
Selon un mode de réalisation, le circuit DET1 comprend un élément résistif R1, l'extrémité 104 de l'antenne ANT1 étant reliée au noeud 106 par l'intermédiaire de cet élément résistif R1. A titre d'exemple, l'élément résistif R1 a une borne connectée à l'extrémité 104 de l'antenne ANT1 et une autre borne connectée au noeud 106. En outre, bien que cela ne soit pas représenté en figure 1, le circuit DET1 comprend un circuit configuré pour générer le signal sens1, de sorte que le signal sens1 soit représentatif de la comparaison d'un premier potentiel V1 avec le potentiel de l'extrémité 104 de l'antenne ANT1, c’est-à-dire le potentiel du noeud 104 de connexion de l'antenne ANT1 à l'élément résistif R1. Le potentiel V1 est représentatif du seuil Ith1, et, plus exactement, est déterminé par le seuil Ith1. A titre d'exemple, le potentiel V1 est déterminé de sorte que le potentiel du noeud 104 soit supérieur, respectivement inférieur, au potentiel V1 lorsque le courant iloop1 est inférieur, respectivement supérieur, au seuil Ith1.
Selon un mode de réalisation, la valeur de l'élément résistif R1 est commandable, par exemple par un signal trim1. Une modification de la valeur du composant R1 entraine, pour un courant iloop1 donné, une modification du potentiel du noeud 104, ce qui revient à modifier la valeur du seuil Ith1. Ainsi, le seuil Ith1 peut être déterminé de manière qu'un rayonnement électromagnétique plus faible qu'une impulsion électromagnétique correspondant à une attaque par injection de fautes ne soit pas détectée. Cela permet d'éviter de détecter un rayonnement électromagnétique qui ne correspond pas à une attaque, par exemple un rayonnement électromagnétique émis par le circuit intégré ou par son environnement.
Selon un mode de réalisation, le dispositif 1 comprend en outre un circuit ALARM1. Le circuit ALARM1 est configuré pour générer un signal d'alarme, ou drapeau, flag1 à partir du signal sens1. De préférence, suite à une commutation du signal sens1 de son premier état binaire à son deuxième état binaire, le circuit ALARM1 est configuré pour commuter le signal d'alarme flag1 à un état actif, c’est-à-dire un état indiquant qu'une impulsion électromagnétique a été détectée, puis maintenir ou mémoriser cet état actif du signal flag1.
A titre d'exemple, le circuit ALARM1 comprend une bascule synchrone (non représentée), par exemple une bascule de type D, synchronisée sur la base du signal sens1, par exemple synchronisée sur des fronts du signal sens1.
Selon un mode de réalisation, une distance D entre, d'une part, le circuit ALARM1 et, d'autre part, l'antenne ANT1 ou l'ensemble de l'antenne ANT1 et du circuit DET1 est supérieure à 400 µm. En effet, comme cela a déjà été mentionné précédemment, les bobines d'injection d'impulsions électromagnétiques usuelles ont un diamètre minimal supérieur à 400 µm, et la prévision d'un distance D supérieure à ce diamètre minimal permet que, lorsque l'antenne ANT1 est soumise à une impulsion électromagnétique générée par une telle bobine, le circuit ALARM1 ne soit pas perturbé par cette impulsion électromagnétique.
En fonctionnement, en l'absence d'impulsion électromagnétique, le courant iloop1 est nul et le potentiel du noeud 104 est égal à celui du noeud 106. Le potentiel du noeud 104 est alors supérieur au potentiel V1, ce qui indique que le courant iloop1 est inférieur au seuil Ith1. Le signal sens1 est dans son premier état binaire et indique l'absence d'impulsion électromagnétique dans la région de l'antenne ANT1. En outre, le signal d'alarme flag1 est dans un état inactif.
Lorsqu'une impulsion électromagnétique est générée dans la région de l'antenne ANT1, ou, dit autrement, lorsque l'antenne ANT1 est soumise à une impulsion électromagnétique, et que cette impulsion entraîne que le courant iloop1 devient supérieur au seuil Ith1, c’est-à-dire, par exemple, que la chute de tension dans l'élément R1 est telle que le potentiel du noeud 104 devient inférieur au potentiel V1, le signal sens1 commute à son deuxième état binaire, d'où il résulte que le signal flag1 commute à son état actif.
Les inventeurs ont constaté que le dispositif 1 est plus sensible aux impulsions électromagnétiques dites positives, c'est-à-dire des impulsions électromagnétiques résultant de l'application d'une impulsion de tension positive aux bornes de la bobine d'injection d'impulsions électromagnétiques, qu'aux impulsions électromagnétiques dites négatives, c’est-à-dire des impulsions électromagnétiques résultant de l'application d'une impulsion de tension négative aux bornes de la bobine d'injection d'impulsions électromagnétiques.
Cette sensibilité plus forte aux impulsions électromagnétiques positives qu'aux impulsions électromagnétiques négatives résulte du fait que, dans le dispositif 1, les deux extrémités 100 et 104 de l'antenne ANT1 sont reliées, voire connectée pour l'extrémité 100, à des nœuds 102 et 106 d'application du potentiel Vdd. En effet, les inventeurs ont constaté que les impulsions électromagnétiques positives modifient plus fortement le potentiel d'alimentation Vdd que le potentiel de référence GND.
La figure 2 représente, sous la forme d'un circuit, un exemple de mode de réalisation du circuit DET1 du dispositif 1 de la figure 1.
Dans ce mode de réalisation, le circuit DET1 comprend l'élément résistif R1 (délimité par des traits en pointillé en figure 2). Dans cet exemple, l'élément résistif R1 comprend deux transistors MOS (de l'anglais "Metal Oxide Semiconductor" – métal oxyde semiconducteur) T1 et T2 connectés en série entre les nœuds 106 et 104. Chacun des transistors T1 et T2 est monté en diode, c’est-à-dire que chaque transistor T1, T2 a sa grille connectée à son drain. A titre d'exemple, les transistors T1 et T2 sont à canal P et ont leurs sources disposées du côté du noeud 106 et leurs drains disposés du côté du noeud 104.
Le circuit DET1, délimité par des traits en pointillé en figure 2, comprend en outre un circuit COMP1 configuré pour générer le signal sens1 en comparant le potentiel du noeud 104 avec le potentiel V1, ou, dit autrement, sur la base d'une comparaison du potentiel du noeud 104 avec le potentiel V1.
A titre d'exemple, le circuit COMP1 comprend, comme cela est représenté en figure 2, au moins un inverseur INV1 dont une entrée est reliée au noeud 104 et dont une sortie est reliée à une borne de sortie 200 du circuit DET1 sur laquelle est disponible le signal sens1. Ainsi, en l'absence d'impulsion électromagnétique, le potentiel Vdd du noeud 106 se retrouve en entrée de l'inverseur INV1. La sortie de l'inverseur INV1 est alors au potentiel de référence GND et force le signal sens1 à son premier état binaire. Lorsque l'antenne ANT1 est soumise à une impulsion électromagnétique, le potentiel du noeud 104 diminue jusqu'à une valeur inférieure au seuil V1 de basculement de l'inverseur INV1. La sortie de l'inverseur INV1 commute alors au potentiel Vdd, ce qui force la commutation du signal sens1 à son deuxième état binaire.
Plus particulièrement, dans cet exemple, la sortie de l'inverseur INV1 est reliée à la borne 200 par un inverseur INV2. Ainsi, les premier et deuxième états du signal sens1 correspondent, dans cet exemple, aux potentiels respectifs Vdd et GND.
Dans cet exemple, le seuil V1 de basculement de l'inverseur INV1 et la valeur du composant R1 fixent la valeur du seuil Ith1. Comme cela est représenté dans l'exemple de la figure 2, le seuil Ith1 est commandable en modifiant la valeur de l'élément résistif R1.
Dans un autre exemple non représenté, le circuit COMP1 comprend un amplificateur opérationnel à la place des inverseurs INV1 et INV2. L'amplificateur a une entrée reliée, de préférence connectée, au noeud 104, une autre entrée reliée, de préférence connectée, à un noeud d'application du potentiel V1, et une sortie reliée ou connectée à la borne 200. Dans cet exemple, la valeur seuil Ith1 peut être modifiée en modifiant la valeur de l'élément résistif R1 et/ou en modifiant la valeur du potentiel V1.
La personne du métier est en mesure de prévoir d'autres circuits DET1 que celui décrit en relation avec la figure 2, notamment de modifier le circuit COMP1, par exemple, en fonction des niveaux de potentiels correspondants aux premier et deuxième états du signal sens1.
La figure 3 représente, sous la forme d'un circuit, un exemple de mode de réalisation du circuit ALARM1 du dispositif 1.
Dans cet exemple, le circuit ALARM1 comprend une bascule 300 de type D. On considère dans cet exemple que le circuit ALARM1 reçoit le signal sens1 fourni par le circuit DET1 de la figure 2, c’est-à-dire, plus généralement, que les premier et deuxième états binaires du signal sens1 correspondent aux potentiels respectifs Vdd et GND. On considère en outre qu'une entrée de synchronisation CK de la bascule 300 est active sur front montant du signal qu'elle reçoit. Ainsi, dans cet exemple, un circuit 302 configuré pour générer un signal binaire nsens1 complémentaire du signal sens1 est prévu dans le circuit ALARM1. Le circuit 302, par exemple un inverseur, reçoit le signal sens1 et fournit le signal nsens1 à l'entrée CK de la bascule 300.
L'entrée de donnée D de la bascule 300 reçoit le potentiel Vdd. Lorsqu'une impulsion électromagnétique est détectée et que le signal sens1 commute de son premier état à son deuxième état, le signal nsens1 présente un front montant, d'où il résulte que le potentiel Vdd est recopié et mémorisé sur la sortie Q de la bascule 300.
La sortie Q de la bascule 300 est reliée à une sortie 304 du circuit ALARM1 sur laquelle est disponible le signal flag1, le niveau ou état de la sortie Q de la bascule 300 déterminant l'état actif ou inactif du signal flag1.
Plus particulièrement, dans cet exemple, le signal flag1 est actif lorsqu'il est au potentiel Vdd, et inactif lorsqu'il est potentiel GND.
Un circuit 306 configuré pour générer le signal flag1 à partir du signal de sortie de la bascule 300 peut être prévu pour relier la sortie Q de la bascule 300 à la borne 304. Dans cet exemple, le circuit 306 est constitué de deux inverseurs connectés en série, entre la sortie Q de la bascule 300 et la borne 304.
La personne du métier est en mesure de prévoir d'autres circuits ALARM1 que celui illustré par la figure 3. Notamment, la personne du métier est en mesure d'adapter, voire supprimer, le circuit 302 et/ou le circuit 306 en fonction du niveau de potentiel du signal flag1 correspondant à l'état actif du signal flag1 et/ou des niveaux de potentiels correspondant aux premier et deuxième états du signal sens1.
On a décrit jusqu'ici un dispositif 1 adapté à la détection d'impulsions électromagnétiques positives. Il serait souhaitable de détecter également les impulsions électromagnétiques négatives.
Ainsi, selon un mode de réalisation, les inventeurs proposent d'associer le dispositif 1 avec un dispositif 4 adapté à la détection d'impulsions électromagnétiques négatives.
La figure 4 représente, de manière très schématique, un mode de réalisation d'un tel dispositif 4 de détection d'une impulsion électromagnétique.
Selon un mode de réalisation, le dispositif 4 est associé à un dispositif 1 (non représenté en figure 4).
Le dispositif 4 comprend une antenne ANT2 et un circuit DET2.
L'antenne ANT2 est formée d'un chemin conducteur constitué par des éléments conducteurs de la structure d'interconnexion du circuit intégré. L'antenne ANT2 est une antenne cadre ou boucle.
Une extrémité 400 de l'antenne ANT2 est connectée à un noeud 402 d'application d'un potentiel de référence GND du circuit intégré, typiquement la masse. Une deuxième extrémité 404 de l'antenne ANT2 est reliée à un noeud 406 d'application du potentiel GND, par exemple par l'intermédiaire du circuit de détection DET2 auquel la deuxième extrémité 404 est connectée.
En vue de dessus, par exemple en regardant la structure d'interconnexion du circuit intégré selon une direction orthogonale à la couche semiconductrice du circuit intégré, l'antenne ANT2 occupe une surface inférieure à 400 µm*400 µm, par exemple une surface de l'ordre de 30 µm*30 µm.
De préférence, l'antenne ANT2 a la même forme et les mêmes dimensions que l'antenne ANT1 du dispositif 1 (figure 1) auquel le dispositif 4 est associé.
De préférence, les antennes ANT1 et ANT2 des deux dispositifs 1 et 4 associés sont superposées l'une sur l'autre.
De préférence, l'antenne ANT2 s'étend sur au moins deux niveaux de métal de la structure d'interconnexion.
Le circuit de détection DET2 est connecté à l'antenne ANT2, et plus particulièrement à l'extrémité 404 de l'antenne ANT2. Le circuit de détection DET2 est configuré pour fournir un signal sens2 représentatif d'une comparaison d'un courant iloop2 dans l'antenne ANT2 avec un seuil Ith2. Dans ce mode de réalisation, le courant iloop2 est considéré comme circulant de l'extrémité 400 de l'antenne ANT2 vers l'extrémité 404 de l'antenne ANT2.
De préférence, le signal sens2 est un signal binaire dont un premier état binaire indique que le courant iloop2 est inférieur au seuil Ith2, et dont un deuxième état binaire indique que le courant iloop2 est supérieur au seuil Ith2.
De préférence, le seuil Ith2 est déterminé, par exemple lors d'une phase de caractérisation ou d'étalonnage, pour que le courant iloop2 soit supérieur au seuil Ith2 si une impulsion électromagnétique correspondant à une attaque par injection de fautes est générée dans une région de la structure d'interconnexion comprenant l'antenne ANT2, et inférieur sinon.
Selon un mode de réalisation, le circuit DET2 comprend un élément résistif R2, l'extrémité 404 de l'antenne ANT2 étant reliée au noeud 406 par l'intermédiaire de cet élément résistif R2. A titre d'exemple, l'élément résistif R2 a une borne connectée à l'extrémité 404 de l'antenne ANT2 et une autre borne connectée au noeud 406. En outre, bien que cela ne soit pas représenté en figure 4, le circuit DET2 comprend un circuit configuré pour générer le signal sens2, de sorte que le signal sens2 soit représentatif de la comparaison d'un potentiel V2 avec le potentiel de l'extrémité 404 de l'antenne ANT2, c’est-à-dire le potentiel du noeud 404 de connexion de l'antenne ANT2 à l'élément résistif R2. Le potentiel V2 est représentatif du seuil Ith2, et, plus exactement, est déterminé par le seuil Ith2. A titre d'exemple, le potentiel V2 est déterminé de sorte que le potentiel du noeud 404 soit supérieur, respectivement inférieur, au potentiel V2 lorsque le courant iloop2 est supérieur, respectivement inférieur, au seuil Ith2.
Selon un mode de réalisation, la valeur de l'élément résistif R2 est commandable, par exemple par un signal trim2. Une modification de la valeur du composant R2 entraine, pour un courant iloop2 donné, une modification du potentiel du noeud 404, ce qui revient à modifier la valeur du seuil Ith2.
Selon un mode de réalisation, le dispositif 4 comprend en outre un circuit ALARM2. Le circuit ALARM2 est configuré pour générer un signal d'alarme, ou drapeau, flag2 à partir du signal sens2. De préférence, suite à une commutation du signal sens2 de son premier état binaire à son deuxième état binaire, le circuit ALARM2 est configuré pour commuter le signal d'alarme flag2 à un état actif, c’est-à-dire un état indiquant qu'une impulsion électromagnétique a été détectée, puis maintenir ou mémoriser cet état actif du signal flag2.
A titre d'exemple, le circuit ALARM2 comprend une bascule synchrone (non représentée), par exemple une bascule de type D, synchronisée sur des fronts du signal sens2.
Selon un mode de réalisation, une distance D entre, d'une part, le circuit ALARM2 et, d'autre part, l'antenne ANT2 ou l'ensemble de l'antenne ANT2 et du circuit DET2 est supérieure à 400 µm.
En fonctionnement, en l'absence d'impulsion électromagnétique, le courant iloop2 est nul et le potentiel du noeud 404 est égal à celui du noeud 406. Le potentiel du noeud 404 est alors inférieur au potentiel V2, ce qui indique que le courant iloop2 est inférieur au seuil Ith2. Le signal sens2 est au premier état et indique l'absence d'impulsion électromagnétique dans la région de l'antenne ANT2. En outre, le signal d'alarme flag2 est dans un état inactif.
Lorsque l'antenne ANT2 est soumise à une impulsion électromagnétique et que le courant iloop2 devient supérieur au seuil Ith2, c’est-à-dire, par exemple, que la chute de tension dans l'élément R2 est telle que le potentiel du noeud 404 devient supérieur au potentiel V2, le signal sens2 commute à son deuxième état, d'où il résulte que le signal flag2 commute à son état actif.
Les inventeurs ont constaté que le dispositif 1 est plus sensible aux impulsions électromagnétiques dites négatives du fait que les deux extrémités 400 et 404 de l'antenne ANT2 sont reliées, voire connectée pour l'extrémité 400, à des nœuds 402 et 406 d'application du potentiel GND. En effet, les inventeurs ont constaté que les impulsions électromagnétiques négatives modifient plus fortement le potentiel GND que le potentiel Vdd.
La figure 5 représente, sous la forme d'un circuit, un exemple de mode de réalisation du circuit DET2 du dispositif 4 de la figure 4.
Dans ce mode de réalisation, le circuit DET2 comprend l'élément résistif R2 (délimité par des traits en pointillé en figure 5). Dans cet exemple, l'élément résistif R2 comprend deux transistors MOS T3 et T4 connectés en série entre les nœuds 406 et 404. Chacun des transistors T3 et T4 est monté en diode. A titre d'exemple, les transistors T3 et T4 sont à canal N et ont leurs sources disposées du côté du noeud 406 et leurs drains disposés du côté du noeud 404.
Le circuit DET2 comprend en outre un circuit COMP2 configuré pour générer le signal sens2 en comparant le potentiel du noeud 404 avec le potentiel V2.
A titre d'exemple, le circuit COMP2 comprend, comme cela est représenté en figure 5, au moins un inverseur INV3 dont une entrée est reliée au noeud 404 et dont une sortie est reliée à une borne de sortie 500 du circuit DET2 sur laquelle est disponible le signal sens2. Plus particulièrement, dans cet exemple, la sortie de l'inverseur INV3 est reliée à la borne 500 par un inverseur INV4. Ainsi, dans cet exemple, les premier et deuxième états du signal sens2 correspondent respectivement aux potentiels GND et Vdd, et le potentiel V2 correspond au seuil de basculement de l'inverseur INV3.
Dans cet exemple, le seuil V2 de basculement de l'inverseur INV3 et la valeur du composant R2 fixent la valeur du seuil Ith2. Comme cela est représenté dans l'exemple de la figure 5, le seuil Ith2 est commandable en modifiant la valeur de l'élément résistif R2.
Dans un autre exemple non représenté, le circuit COMP2 comprend un amplificateur opérationnel à la place des inverseurs INV3 et INV4, de manière similaire à ce qui a été décrit pour le circuit DET1. Dans cet exemple, la valeur du seuil Ith2 peut être modifiée en modifiant la valeur de l'élément résistif R2 et/ou en modifiant la valeur du potentiel V2 reçu par l'amplificateur opérationnel.
La personne du métier est en mesure de prévoir d'autres circuits DET2 que celui décrit en relation avec la figure 5, notamment de modifier le circuit COMP2, par exemple, en fonction des niveaux de potentiels correspondants aux premier et deuxième états du signal sens2.
La figure 6 représente, sous la forme d'un circuit, un exemple de mode de réalisation du circuit ALARM2 du dispositif 4.
Dans cet exemple, le circuit ALARM2 comprend une bascule 600 de type D. On considère dans cet exemple que le circuit ALARM2 reçoit le signal sens2 fourni par le circuit DET2 de la figure 5, c’est-à-dire, plus généralement, que les premier et deuxième états binaires du signal sens2 correspondent aux potentiels respectifs GND et Vdd. On considère en outre que l'entrée de synchronisation CK de la bascule 600 est active sur front montant du signal qu'elle reçoit. Le signal sens2 peut donc être directement fourni à l'entrée CK de la bascule 600, ou, comme cela est représenté en figure 6, être mis en forme par un circuit 602 comprenant, dans cet exemple, deux inverseurs connectés en série, avant d'être fourni à l'entrée CK.
L'entrée de donnée D de la bascule 600 reçoit le potentiel Vdd. Ainsi, lorsqu'une impulsion électromagnétique est détectée et que le signal sens2 commute de son premier état à son deuxième état, le potentiel Vdd est recopié et mémorisé sur la sortie Q de la bascule 600.
La sortie Q de la bascule 600 est reliée à une sortie 604 du circuit ALARM2 sur laquelle est disponible le signal flag2, le niveau ou état de la sortie Q de la bascule 600 déterminant l'état actif ou inactif du signal flag2.
Plus particulièrement, dans cet exemple, le signal flag2 est actif lorsqu'il est au potentiel Vdd, et inactif lorsqu'il est potentiel GND.
Un circuit 606 configuré pour générer le signal flag2 à partir du signal de sortie Q de la bascule 600 peut être prévu pour relier la sortie Q de la bascule 600 à la borne 604. Dans cet exemple, le circuit 606 est constitué de deux inverseurs connectés en série, entre la sortie Q de la bascule 600 et la borne 604.
La personne du métier est en mesure de prévoir d'autres circuits ALARM2 que celui illustré par la figure 6. Notamment, la personne du métier est en mesure d'adapter, voire supprimer, le circuit 602 et/ou le circuit 606 en fonction du niveau de potentiel du signal flag2 correspondant à l'état actif du signal flag2 et/ou des niveaux de potentiel correspondant aux premier et deuxième états du signal sens2.
La figure 7 est une vue en coupe, partielle et schématique, d'un exemple de mode de réalisation d'un circuit intégré 7.
Le circuit intégré 7 comprend une couche semiconductrice 700, par exemple en silicium. La couche 700 est, par exemple, un substrat semiconducteur ou une couche semiconductrice reposant sur une couche d'isolant (non représenté), c’est-à-dire une couche de semiconducteur sur isolant ("Semiconductor On Insulator" en langue anglaise) ou couche SOI.
Le circuit 7 comprend en outre une structure d'interconnexion IT reposant sur la couche 700. La structure d'interconnexion IT comprend des portions de couches métalliques 701 noyées dans des couches isolantes, représentées ici sous la forme d'une unique couche isolante 702. Les portions de couches métalliques 701 qui sont disposées à un même niveau dans la structure IT forment un niveau de métal de la structure IT. Dans l'exemple représenté, la structure IT comprend quatre niveaux de métal M1, M2, M3 et M4.
Des vias 703 traversant la couche isolante 702 permettent de relier électriquement des portions de couches métalliques 701 entre elles, et/ou à des composants ou circuits formés dans et/ou sur la couche 700, et/ou à des plots 704 de connexion disposés sur la structure d'interconnexion IT.
Dans ce mode de réalisation, le circuit intégré 7 comprend un dispositif 1 (figure 1), dont seuls les circuits DET1 et ALARM1 sont représentés. Les circuits DET1 et ALARM1 sont formés dans et/ou sur la couche 700. L'antenne ANT1 (non représentée) du dispositif 1 est disposée dans la structure d'interconnexion et est constituée de vias 703 et de portions de couches métalliques 701. L'antenne ANT1 est par exemple disposée au-dessus du circuit DET1.
Comme cela est représenté en figure 7, le circuit ALARM1 peut être relié à un circuit de commande et de traitement CTRL du circuit intégré 7. Le circuit CTRL reçoit le signal d'alarme flag1 et peut être configuré pour mettre en œuvre des contres mesures, par exemple une réinitialisation du circuit 7, lorsque le signal flag1 est actif.
Dans l'exemple de mode de réalisation illustré par la figure 7, le dispositif 1 est associé à un dispositif 4 (figure 4), dont seuls les circuits ALARM2 et DET2 sont représentés. Les circuits DET2 et ALARM2 sont formés dans et/ou sur la couche 700. L'antenne ANT2 (non représentée) du dispositif 4 est disposée dans la structure d'interconnexion IT et est constituée de vias 703 et de portions de couches métalliques 701. L'antenne ANT2 est par exemple disposée au-dessus du circuit DET2.
De préférence, l'antenne ANT2 et l'antenne ANT1 sont disposées dans une même région de la structure d'interconnexion IT. De préférence, ces antennes ANT1 et ANT2 ont des dimensions et des formes identiques ou similaires. De préférence, ces antennes ANT1 et ANT2 sont disposées l'une au-dessus de l'autre, c’est-à-dire qu'elles sont superposées, ou empilées, l'une sur l'autre.
Comme cela est représenté en figure 7, le circuit ALARM2 peut être relié au circuit CTRL pour lui fournir le signal d'alarme flag2, le circuit CTRL pouvant être configuré pour mettre en œuvre des contres mesures, par exemple une réinitialisation du circuit 7, lorsque le signal flag2 est actif.
Bien que l'on ait décrit jusqu'ici un seul dispositif 1, de préférence associé à un dispositif 4, on peut prévoir plusieurs dispositifs 1, de préférence chacun associé à un dispositif 4, dans le circuit 7, de manière à détecter des impulsions électromagnétiques dans différentes régions de la structure d'interconnexion IT du circuit 7.
La figure 8 est une vue de dessus, partielle et schématique, illustrant un exemple de mise en œuvre de plusieurs dispositifs de la figure 1 et/ou de la figure 4 dans un circuit intégré, par exemple le circuit 7 de la figure 7.
Dans cet exemple de mise en œuvre, on considère que chaque antenne ANT1 d'un dispositif 1 est superposée avec une antenne ANT2 d'un dispositif 4 associé au dispositif 1. Chaque superposition d'une antenne ANT1 et d'une antenne ANT2 est représentée par un carré hachuré 800 (ANT1, ANT2) en figure 8.
Dans cet exemple de mode de réalisation, chaque ensemble d'un dispositif 1 et d'un dispositif 4 associé correspond à un composant ayant un dessin ("layout" en langue anglaise) fixe, identique pour tous ces ensembles. Ainsi, chaque superposition 800 d'une antenne ANT1 et d'une antenne ANT2 occupe une même surface. Plus particulièrement, dans cet exemple, toutes les antennes ANT1 sont identiques et toutes les antennes ANT2 sont identiques. De préférence, les antennes ANT1 et ANT2 ont les mêmes formes et les mêmes dimensions.
Dans cet exemple de mode de réalisation, les superposions 800 d'une antenne ANT1 et d'une antenne ANT2 sont régulièrement réparties dans la structure d'interconnexion IT. Dit autrement, les composants correspondant chacun à une association d'un dispositif 1 et d'un dispositif 4 sont régulièrement répartie dans le circuit 7.
Comme cela est illustré pour un seul ensemble 800 en figure 8, on prévoit, de préférence, que le dessin du composant comprenant les dispositifs 1 et 4 respecte une distance D supérieure à 400 µm entre les antennes ANT1 et ANT2 du composant et les circuits ALARM1 et ALARM2 de ce composant.
La personne du métier est en mesure d'adapter l'exemple décrit ci-dessus au cas où les dispositifs 1 ne sont pas chacun associé à un dispositif 4 correspondant.
La figure 9 est une vue de dessus, partielle et schématique, illustrant un autre exemple de mise en œuvre de plusieurs dispositifs de la figure 1 et/ou de la figure 4 dans un circuit intégré, par exemple le circuit 7 de la figure 7.
Dans cet exemple de mise en œuvre, on considère que chaque antenne ANT1 d'un dispositif 1 est superposée avec une antenne ANT2 d'un dispositif 4 associé au dispositif 1. Chaque superposition d'une antenne ANT1 et d'une antenne ANT2 est représentée par un carré hachuré 900 (ANT1, ANT2) en figure 9.
Dans cet exemple de mode de réalisation, chaque ensemble d'un dispositif 1 et d'un dispositif 4 associé correspond à un composant ayant un dessin ("layout" en langue anglaise) qui peut être différent d'un ensemble de dispositifs 1 et 4 à un autre. En pratique, cet exemple de mode de réalisation correspond au cas où un outil de placement routage est responsable de la forme et de la dimension de chaque antenne ANT1 et ANT2. Toutefois, des règles de dessins peuvent être fournies à l'outil de placement routage, de préférence de sorte que les antennes ANT1 et ANT2 d'un ensemble d'un dispositif 1 et d'un dispositif 4 associé aient les mêmes formes et les mêmes dimensions et/ou soient superposées.
Dans cet exemple de mode de réalisation, les superpositions 900 d'une antenne ANT1 et d'une antenne ANT2 peuvent occuper des surfaces différentes.
Dans cet exemple, une première superposition 900 d'une antenne ANT1 avec une antenne ANT2 peut être incluse dans une deuxième superposition d'une antenne ANT1 avec une antenne ANT2. Dit autrement, les antennes ANT1 et ANT2 de la deuxième superposition 900 d'antennes peuvent entourer les antennes ANT1 et ANT2 de la première superposition 900 d'antennes.
Dans cet exemple, une première superposition 900 d'une antenne ANT1 et d'une antenne ANT2 peut chevaucher une deuxième superposition 900 d'une antenne ANT1 et d'une antenne ANT2.
Des règles de placement routage peuvent être fournies à l'outil de placement routage, par exemple, pour déterminer une surface maximale et/ou une surface minimale pour les antennes ANT1, ANT2, ou, par exemple, pour imposer que la distance D entre un circuit ALARM1, respectivement ALARM2, et l'antenne ANT1, respectivement ANT2, à laquelle il est associé soit supérieure à 400 µm.
La personne du métier est en mesure d'adapter l'exemple décrit ci-dessus au cas où les dispositifs 1 ne sont pas chacun associé à un dispositif 4 correspondant.
La figure 10 représente, sous la forme d'un circuit, un exemple de mode de réalisation d'un circuit de test d'un ou plusieurs dispositifs de la figure 1 et/ou de la figure 4.
Plus particulièrement, la figure 10 représente un circuit 10 permettant de tester l'intégrité de la connexion entre la sortie d'un ou plusieurs circuits ALARM1 et/ou ALARM2 et un circuit, par exemple le circuit CTRL (figure 7), configuré pour traiter les signaux flag1 et flag2.
Dans l'exemple représenté, le circuit 10 est configuré pour tester l'intégrité de la connexion entre le circuit ALARM1 d'un dispositif 1 (figure 1) et le circuit ALARM2 d'un dispositif 4 (figure 4) associé à ce dispositif 1, et le circuit configuré pour traiter les drapeaux flag1 et flag2 fournis par ces circuits.
Le circuit 10 est configuré pour fournir un signal, ou drapeau, flag3 à l'état actif si l'un et/ou l'autre des signaux flag1 et flag2 est à l'état actif. Dans cet exemple où les signaux flag1, flag2 et flag3 sont au potentiel Vdd à l'état actif, le circuit 10 est constitué d'un arbre de portes logiques OU, chaque porte OU recevant un signal flag1 ou flag2.
Plus particulièrement, dans cet exemple, une première porte OU 1000 reçoit le signal flag1 et fournit un signal flag4 à l'état actif si le signal flag1 est à l'état actif, le signal flag4 étant au potentiel Vdd à l'état actif. En outre, une deuxième porte OU 1002 reçoit les signaux flag4 et flag2 et fournit le signal flag3 à l'état actif si l'un ou l'autre des signaux flag4 ou flag2 est à l'état actif.
Chaque porte OU est en outre configurée pour recevoir un signal de test dont l'état actif, correspondant dans cet exemple au potentiel Vdd, force la sortie de la porte à l'état actif. Ainsi, lorsque l'on place le signal de test d'une porte OU à l'état actif, si le signal flag3 reçu par un circuit de traitement, par exemple le circuit CTRL (figure 7), ne bascule pas à l'état actif, cela signifie que la porte OU est défectueuse ou que la connexion entre la sortie de cette porte OU et le circuit de traitement est interrompue.
Plus particulièrement, dans cet exemple, la porte 1000 reçoit un signal de test test1 et la porte 1002 reçoit un signal de test test2.
De préférence, chaque porte OU recevant un signal flag1 ou flag2 fait partie du circuit ALARM1 ou ALARM2 générant ce signal, ou est accolée à ce circuit.
La personne du métier est en mesure d'adapter le circuit 10 au cas où le circuit 10 collecte plus d'un signal flag1 et plus d'un signal flag2, ou au cas où le circuit 10 ne collecte que des signaux flag1. En outre, la personne du métier est en mesure d'adapter le circuit 10 au cas où l'état actifs des signaux flag1, flag2, flag3 et flag4 correspond au potentiel GND, par exemple en remplaçant les portes OU par des portes ET.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, la personne du métier est en mesure de prévoir, dans les dispositifs 1 et 4, des composants de protection contre les surtensions, par exemple des diodes, configurés pour protéger les circuits DET1 et DET2 de surtensions qui pourraient se produire entre les extrémités des antennes ANT1 et ANT2.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la personne du métier est en mesure de prévoir des antennes ayant diverses formes, par exemple des antennes ayant la forme d'un cercle, d'un carré, d'une spirale, de deux lobes adjacents formant un dessin similaire aux deux ailes d'un papillon, ou encore une forme aléatoire.

Claims (16)

  1. Circuit intégré (7) comprenant un premier dispositif (1) de détection d'une impulsion électromagnétique comportant :
    une première antenne boucle (ANT1) réalisée dans une structure d'interconnexion (IT) du circuit intégré, une première extrémité (100) de la première antenne (ANT1) étant connectée à un premier noeud (102) d'application d'un potentiel d'alimentation (Vdd) et une deuxième extrémité (104) de la première antenne (ANT1) étant reliée à un deuxième noeud (106) d'application du potentiel d'alimentation (Vdd) ; et
    un premier circuit (DET1) connecté à la deuxième extrémité (104) de la première antenne (ANT1) et configuré pour fournir un premier signal (sens1) représentatif d'une comparaison d'un premier courant (iloop1) dans la première antenne (ANT1) avec un premier seuil.
  2. Circuit intégré selon la revendication 1, dans lequel le premier seuil est représentatif d'une présence d'une impulsion électromagnétique dans une région de la structure d'interconnexion (IT), la première antenne (ANT1) étant disposée dans ladite région.
  3. Circuit intégré selon la revendication 1 ou 2, dans lequel la deuxième extrémité (104) de la première antenne (ANT1) est reliée au deuxième noeud (106) par un premier élément résistif (R1) du premier circuit (DET1), le premier signal (sens1) étant représentatif d'une comparaison d'un potentiel de la deuxième extrémité (104) de la première antenne (ANT1) avec un premier potentiel représentatif du premier seuil.
  4. Circuit selon la revendication 3, dans lequel une valeur du premier élément résistif (R1) est commandable, une modification de la valeur du premier élément résistif (R1) entraînant une modification d'une valeur du premier seuil.
  5. Circuit selon l'une quelconque des revendications 1 à 4, dans lequel le premier dispositif (1) comprend en outre un deuxième circuit (ALARM1) configuré pour générer un premier signal d'alarme (flag1) à partir du premier signal (sens1) fourni par le premier circuit (DET1), le deuxième circuit (ALARM1) étant, de préférence, configuré pour commuter le premier signal d'alarme (flag1) à un état actif puis maintenir cet état actif suite à une commutation du premier signal (sens1) d'un état indiquant que le premier courant (iloop1) est inférieur au premier seuil à un état indiquant que le premier courant (iloop1) est supérieur au premier seuil.
  6. Circuit selon la revendication 5, dans lequel une distance (D) entre la première antenne (ANT1) et le deuxième circuit (ALARM1) est supérieure à 400 µm.
  7. Circuit selon l'une quelconque des revendications 1 à 6, dans lequel la première antenne (ANT1) s'étend sur au moins deux niveaux de métal (M1, M2, M3, M4) de la structure d'interconnexion (IT).
  8. Circuit intégré selon la revendication 1, comprenant en outre un deuxième dispositif (4) de détection d'une impulsion électromagnétique comportant :
    une deuxième antenne boucle (ANT2) réalisée dans la structure d'interconnexion (IT) du circuit intégré (7), une première extrémité (400) de la deuxième antenne (ANT2) étant connectée à un troisième noeud (402) d'application d'un potentiel de référence (GND) et une deuxième extrémité (404) de la deuxième antenne (ANT2) étant reliée à un quatrième noeud (406) d'application du potentiel de référence (GND) ; et
    un deuxième circuit (DET2) connecté à la deuxième extrémité (404) de la deuxième antenne (ANT2) et configuré pour fournir un deuxième signal (sens2) représentatif d'une comparaison d'un deuxième courant (iloop2) dans la deuxième antenne (ANT2) avec un deuxième seuil.
  9. Circuit selon la revendication 8, dans lequel les premier et deuxième dispositifs (1, 4) sont associés, les première et deuxième antennes (ANT1, ANT2) étant empilées l'une sur l'autre et ayant, de préférence, la même forme et les mêmes dimensions.
  10. Circuit intégré selon la revendication 8 ou 9, dans lequel :
    le premier seuil est représentatif d'une présence d'une impulsion électromagnétique dans une région de la structure d'interconnexion (IT), la première antenne (ANT1) étant disposée dans ladite région ; et
    le deuxième seuil est représentatif d'une présence d'une impulsion électromagnétique dans ladite région de la structure d'interconnexion (IT), la deuxième antenne (ANT2) étant disposée dans ladite région.
  11. Circuit intégré selon l'une quelconque des revendications 8 à 10, dans lequel :
    la deuxième extrémité (104) de la première antenne (ANT1) est reliée au deuxième noeud (106) par un premier élément résistif (R1) du premier circuit (DET1), le premier signal (sens1) étant représentatif d'une comparaison d'un potentiel de la deuxième extrémité (104) de la première antenne (ANT1) avec un premier potentiel représentatif du premier seuil ; et
    la deuxième extrémité (404) de la deuxième antenne (ANT2) est reliée au quatrième noeud (406) par un deuxième élément résistif (R2) du deuxième circuit (DET2), le deuxième signal (sens2) étant représentatif d'une comparaison d'un potentiel de la deuxième extrémité (404) de la deuxième antenne (ANT2) avec un deuxième potentiel représentatif du deuxième seuil.
  12. Circuit selon la revendication 11, dans lequel :
    une valeur du premier élément résistif (R1) est commandable, une modification de la valeur du premier élément résistif (R1) entraînant une modification d'une valeur du premier seuil ; et/ou
    une valeur du deuxième élément résistif (R2) est commandable, une modification de la valeur du deuxième élément résistif (R2) entraînant une modification d'une valeur du deuxième seuil.
  13. Circuit selon l'une quelconque des revendications 8 à 12, dans lequel :
    le premier dispositif (1) comprend en outre un troisième circuit (ALARM1) configuré pour générer un premier signal d'alarme (flag1) à partir du premier signal (sens1) fourni par le premier circuit (DET1), le troisième circuit (ALARM1) étant, de préférence, configuré pour commuter le premier signal d'alarme (flag1) à un état actif puis maintenir cet état actif suite à une commutation du premier signal (sens1) d'un état indiquant que le premier courant (iloop1) est inférieur au premier seuil à un état indiquant que le premier courant (iloop1) est supérieur au premier seuil ; et
    le deuxième dispositif (4) comprend en outre un quatrième circuit (ALARM2) configuré pour générer un deuxième signal d'alarme (flag2) à partir du premier signal (sens2) fourni par le deuxième circuit (DET2), le quatrième circuit (ALARM2) étant, de préférence, configuré pour commuter le deuxième signal d'alarme (flag2) à un état actif puis maintenir cet état actif suite à une commutation du deuxième signal (sens2) d'un état indiquant que le deuxième courant (iloop2) est inférieur au deuxième seuil à un état indiquant que le deuxième courant (iloop2) est supérieur au deuxième seuil.
  14. Circuit selon la revendication 13, dans lequel une distance entre ladite première antenne (ANT1) et le troisième circuit (ALARM1) est supérieure à 400 µm, et une distance entre ladite deuxième antenne (ANT2) et le quatrième circuit (ALARM2) est supérieure à 400 µm.
  15. Circuit selon l'une quelconque des revendications 8 à 14, dans lequel la première antenne (ANT1) s'étend sur plusieurs niveaux de métal (M1, M2, M3, M4) de la structure d'interconnexion (IT) et/ou la deuxième antenne (ANT2) s'étend sur plusieurs niveaux de métal (M1, M2, M3, M4) de la structure d'interconnexion (IT).
  16. Circuit selon l'une quelconque des revendications 8 à 15, comprenant plusieurs associations (800 ; 900) d'un premier dispositif (1) et d'un deuxième dispositif (4).
FR2006815A 2020-06-29 2020-06-29 Détection d'une impulsion électromagnétique Active FR3112004B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR2006815A FR3112004B1 (fr) 2020-06-29 2020-06-29 Détection d'une impulsion électromagnétique
US17/322,140 US11531049B2 (en) 2020-06-29 2021-05-17 Electromagnetic pulse detection

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2006815A FR3112004B1 (fr) 2020-06-29 2020-06-29 Détection d'une impulsion électromagnétique
FR2006815 2020-06-29

Publications (2)

Publication Number Publication Date
FR3112004A1 true FR3112004A1 (fr) 2021-12-31
FR3112004B1 FR3112004B1 (fr) 2022-07-22

Family

ID=73038102

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2006815A Active FR3112004B1 (fr) 2020-06-29 2020-06-29 Détection d'une impulsion électromagnétique

Country Status (2)

Country Link
US (1) US11531049B2 (fr)
FR (1) FR3112004B1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11836278B2 (en) * 2020-06-02 2023-12-05 Microchip Technology Incorporated Fault injection event detection at a chip and related systems, method and devices
US20230305612A1 (en) * 2022-03-28 2023-09-28 Mitre Corporation Characterizing Fault Injection on Power Distribution Networks with Voltage Sensors

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3264460A1 (fr) * 2016-06-30 2018-01-03 STMicroelectronics (Rousset) SAS Procédé de protection d'un circuit intégré, et circuit intégré correspondant
US20190372751A1 (en) * 2018-06-01 2019-12-05 Arm Limited Fault injection attack detection in integrated circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007088796A1 (fr) * 2006-01-31 2007-08-09 Semiconductor Energy Laboratory Co., Ltd. Dispositif a semi-conducteurs
US8446258B2 (en) * 2007-02-21 2013-05-21 Impinj, Inc. Causing RFID tag to change how many remaining commands it will comply with

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3264460A1 (fr) * 2016-06-30 2018-01-03 STMicroelectronics (Rousset) SAS Procédé de protection d'un circuit intégré, et circuit intégré correspondant
US20190372751A1 (en) * 2018-06-01 2019-12-05 Arm Limited Fault injection attack detection in integrated circuits

Also Published As

Publication number Publication date
FR3112004B1 (fr) 2022-07-22
US11531049B2 (en) 2022-12-20
US20210405100A1 (en) 2021-12-30

Similar Documents

Publication Publication Date Title
EP2535932B1 (fr) Puce de circuit intégré comprenant un dispositif de protection contre des attaques
EP3159872B1 (fr) Puce électronique sécurisée au moyen de multiple caissons
EP2369622A1 (fr) Procédé et dispositif de contremesure contre une attaque par injection d'erreur dans un microcircuit électronique
US9224701B2 (en) Protection of an integrated circuit against attacks
WO2017203187A1 (fr) Circuit intégré comprenant une pluralité de puces formées d'un transistor à haute tension et comprenant une puce formée d'un transistor à basse tension
FR2981783A1 (fr) Systeme de detection d'une attaque par laser d'une puce de circuit integre
FR2733861A1 (fr) Procede et circuit pour piloter des transistors de puissance montes selon une configuration en demi-pont permettant une oscillation negative excessive du noeud de sortie et circuit integre incorporant ce circuit
FR3112004A1 (fr) Détection d'une impulsion électromagnétique
EP2535933B1 (fr) Puce de circuit intégré comprenant un dispositif de protection contre des attaques
EP3264460B1 (fr) Procédé de protection d'un circuit intégré, et circuit intégré correspondant
EP3151277B1 (fr) Circuit intégré sécurisé
FR2868601A1 (fr) Tranche de semiconducteur et procede de fabrication de dispositif a semiconducteur utilisant celle-ci
FR2990291A1 (fr) Procede de controle du claquage d'un antifusible
EP1691413A1 (fr) Composant électronique protégé contre les attaques.
EP1531409A2 (fr) Procédé de vérification d'un circuit intégré
FR3077678A1 (fr) Procede de detection d'une atteinte a l'integrite d'un substrat semi-conducteur d'un circuit integre depuis sa face arriere, et dispositif correspondant
EP0298829B1 (fr) Procédé de commande de l'état de conduction d'un transistor MOS
WO2018162805A1 (fr) Puce electronique
EP3570200B1 (fr) Puce éléctronique
EP3373330B1 (fr) Architecture de puce électronique
FR2958078A1 (fr) Procede et dispositif de contremesure contre une attaque par injection d'erreur dans un microcircuit electronique
EP3739622A1 (fr) Procédé de détection d'une atteinte éventuelle à l'intégrité d'un substrat semi-conducteur d'un circuit intégré depuis sa face arrière, et circuit intégré correspondant
EP3316295B1 (fr) Dispositif comprenant un empilement de puces électroniques
FR3057088A1 (fr) Detecteur laser picosecondes
FR2911996A1 (fr) Protection des circuits electroniques integres contre les decharges electrostatiques.

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20211231

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5