FR2755297A1 - Procede de formation d'un cablage multicouche dans un composant a semiconducteur - Google Patents
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Abstract
Un procédé de formation d'un câblage multicouche dans un composant à semi-conducteur est décrit. Par ce procédé, on peut retirer une couche de matière produite dans l'étape d'attaque arrière d'une couche de SOG organique ou de formation d'un trou de traversée, par une irradiation aux rayons ultraviolets de la surface du substrat ou par une exposition du substrat sous une atmosphère à plasma O2 ou O3 après l'attaque arrière de la couche de SOG organique ou la formation du trou de traversée. Ainsi, la détérioration des caractéristiques électriques d'un composant à semi-conducteur, qui est provoquée par des défaillances de contact électrique entre des motifs de couches conductrices supérieure et inférieure ou par l'écaillage d'un motif de couche diélectrique, peut être empêchée.
Description
PROCEDE DE FORMATION D'UN CABLAGE MULTICOUCHE DANS UN
COMPOSANT A SEMICONDUCTEUR
Arrière-plan de l'invention 1) Domaine de l'invention La présente invention se rapporte à un procédé de formation d'un câblage multicouche dans un composant à semiconducteur, et plus particulièrement, à un procédé de formation d'un câblage multicouche dans un composant à semiconducteur quand une couche d'aplanissement est formée d'une couche d'enduction centrifuge sur du verre
(SOG) contenant des groupes organiques.
2) Description de la technique concernée
A cause de son influence sur la vitesse opérationnelle, sur le rendement de production, et sur la fiabilité d'un composant à semiconducteur, un processus de formation de câblage joue un rôle significatif dans la fabrication du composant à semiconducteur. L'adoption d'une structure de câblage multicouche dans un composant à semiconducteur a coïncidé avec la tendance à l'augmentation du niveau d'intégration et avec la complexité croissante des
circuits internes au composant à semiconducteur.
Un procédé pour former un câblage multicouche de ce type est associé à l'aplanissement pour augmenter la résolution et la profondeur de focalisation de la photogravure. En particulier, l'aplanissement utilisant le SOG est simple et peu coûteux, et il est donc largement utilisé dans la formation des câblages multicouches. L'aplanissement utilisant le SOG comprend habituellement une cuisson entre 150 et 400 C pour faire évaporer les solvants et l'humidité d'un substrat semiconducteur ayant du SOG revêtu sur ce dernier sous forme liquide. Pendant la cuisson, le SOG rétrécit, conduisant à une contrainte de traction sur le film de SOG. En particulier, quand le film de SOG a environ 0,3 pm d'épaisseur (3. 000 A) ou plus, cette contrainte de traction peut provoquer de fines craquelures sur le
film de SOG.
Pour éviter le problème des craquelures, un composé contenant un groupe organique, tel que le groupe méthyle (CH3-) ou un groupe phényle (C6H5- ) est ajouté au SOG. Le SOG incluant le composé contenant un groupe
organique est appelé un SOG organique.
Dans le passé, dans la technique des VLSI (circuits intégrés à très haute densité), on utilisait un SOG exempt de groupes organiques (désigné dans la suite du document par SOG non organique) à cause de la volatilité et de la difficulté à retenir le SOG organique. Cependant, comme ces problèmes ont été récemment surmontés, une technologie d'aplanissement à SOG organique est largement appliquée au processus de formation d'un câblage multicouche dans un composant à semiconducteur. Les figures 1 à 4 sont des vues en coupe pour expliquer un procédé classique de formation d'un
câblage multicouche dans un composant à semiconducteur.
La figure 1 représente les étapes de formation d'une couche sous-jacente 20, d'un premier motif de couche conductrice inférieure 30a, d'un second motif de couche conductrice inférieure 30b, d'une première couche diélectrique inter-couches 40, et d'une couche de SOG organique 50. Premièrement, une couche
conductrice inférieure est formée sur la couche sous-
jacente 20 formée sur un substrat semiconducteur (non représenté) et ayant des échelons sur la surface de ce dernier. Ici, la couche sous- jacente 20 est divisée en une partie supérieure et en une partie inférieure en fonction de la hauteur de l'échelon. Dans la suite du document, on se référera respectivement à la partie supérieure et à la partie inférieure par première zone H et par seconde zone L. Ensuite, les motifs de la couche conductrice inférieure sont formés sur des zones prédéterminées de la couche sous-jacente 20 en faisant subir une formation de motifs à la couche conductrice inférieure
jusqu'à ce que la couche sous-jacente 20 soit exposée..
Dans la suite du document, on va se référer au motif de la couche conductrice inférieure formé sur la première zone H par l'expression "premier motif de couche conductrice inférieure 30a", et on va se référer au motif de la couche conductrice inférieure formé sur la seconde zone L par l'expression "second motif de couche
conductrice inférieure 30b".
Ensuite, la première couche diélectrique inter-
couches 40 est formée sur la totalité de la surface du substrat ayant les motifs de la couche conductrice inférieure formés sur cette dernière. Ici, la surface de la première couche diélectrique inter-couches 40 est grossière à cause des échelons des motifs de la couche
conductrice inférieure 30a et 30b et de la couche sous-
jacente 20.
En tant que couche d'aplanissement pour retirer la rugosité de surface de la première couche diélectrique inter-couches 40, la couche de SOG organique 50 est formée sur la totalité de la surface du substrat en ayant la première couche diélectrique inter-couches 40 formée sur ce dernier. Ici, le SOG organique s'écoule
dans la seconde zone L à cause de sa fluidité élevée.
Par conséquent, étant donné qu'une couche de SOG organique est formée avec plus d'épaisseur sur la seconde zone L que sur la première zone H, la surface de la couche de SOG organique 50 devient relativement aplanie. La figure 2 représente l'étape de formation d'une couche de SOG organique modifiée 50a. La couche de SOG organique modifiée 50a est formée par une gravure arrière de la totalité de la surface de la couche de SOG organique 50 à une profondeur prédéterminée jusqu'à ce que la première couche diélectrique inter-couches 40 sur le premier motif de couche conductrice inférieure 30a commence à être exposée. La raison pour une gravure arrière de ce type est d'aplanir davantage la couche de SOG 'organique 50 et de réduire le rapport d'aspect d'un
trou de traversée formé lors d'une étape ultérieure.
Etant donné que la totalité de la surface de la couche de SOG organique 50 est gravée jusqu'à ce que la première couche diélectrique inter- couches 40 commence à être exposée, il n'existe pas de couche de SOG organique modifiée 50a sur le premier motif de couche
conductrice inférieure 30a.
Du gaz de fluorure de carbone, tel que du gaz de CF4 ou du gaz de C2F6, est utilisé pour la gravure arrière. Ici, un gaz de mélange contenant, de plus, un gaz inerte, tel que de l'argon (Ar) pour produire des effets de pulvérisation, est utilisé parce qu'une réaction purement chimique ne permet pas un processus
de gravure arrière douce.
Après la gravure arrière, des premières couches de matière 55 sont formées localement sur la couche de SOG organique modifiée 50a. C'est parce que les composants Si et O de la couche de SOG organique 50 s'évaporent sous la forme de SiF4 et de CO2, tandis que les composants organiques de la couche de SOG 50 ne sont pas retirés pendant la gravure arrière et forment un composé. La figure 3 représente les étapes de formation d'un premier motif de couche diélectrique 40a, d'un motif de couche de SOG organique 50b, et d'un second motif de couche diélectrique 60a. Premièrement, une seconde couche diélectrique inter-couches est formée sur la totalité de la surface du substrat ayant la couche de SOG organique modifiée 50a formée sur ce dernier. Ici,
l'adhérence de la seconde couche diélectrique inter-
couches à la couche de SOG organique modifiée 50a devient sérieusement détériorée parce que les premières couches de matière 55 interviennent localement entre la couche de SOG organique modifiée 50a et la seconde
couche diélectrique inter-couches.
Ensuite, le second motif de couche diélectrique 60a, le motif de couche de SOG organique modifiée 50b, et le premier motif de couche diélectrique 40a sont formés pour avoir un premier trou de traversée Vl et un second trou de traversée V2 qui exposent respectivement les premier et second motifs de couche conductrice inférieure 30a et 30b, en gravant, de façon anisotrope, la couche de SOG organique modifiée 50a et la première couche diélectrique inter-couches 40 sur le premier motif de couche conductrice inférieure 30a, et la seconde couche diélectrique inter-couches, la couche de SOG organique modifiée 50a, et la première couche diélectrique inter-couches 40 sur le second motif de couche conductrice inférieure 30b, en utilisant un gaz mélangé d'un gaz de fluorure de carbone, tel que du gaz de CF4 ou du gaz de C2F6, et un gaz inerte pour
produire des effets de pulvérisation.
Ici, étant donné que la couche de SOG organique modifiée 50a est formée de manière épaisse sur le second motif de couche conductrice inférieure 30b, une grande quantité de SOG organique serait gravée pour former le second trou de traversée V2. Par conséquent, pour la même raison que lors de la formation de la couche de SOG organique modifiée 50a de la figure 2, une seconde couche de matière 65 est déposée sur le fond du second trou de traversée V2. Sans avoir besoin de le préciser, la seconde couche de matière n'est pas formée sur le fond du premier trou de traversée V1 parce qu'une couche de SOG organique modifiée 50a n'existe pas sur le premier motif de couche conductrice inférieure 30a. Par conséquent, s'il n'y a pas d'échelon sur la surface de la couche sous-jacente 20, une couche de SOG organique modifiée 50a n'existe pas sur le second motif de couche conductrice inférieure b. En conséquence, le problème de formation de la seconde couche de matière 65 sur le fond du second trou
de traversée V2 ne se produit pas.
La figure 4 représente l'étape de formation d'une couche conductrice supérieure 70. La couche conductrice supérieure 70 est formée pour remplir les premier et second trous de traversée Vl et V2 sur la totalité de la surface du substrat ayant le second motif de couche diélectrique 60a, le motif de couche de SOG organique modifiée 50b, et le premier motif de couche
diélectrique 40a formés sur ce dernier.
Cependant, l'existence de la seconde couche de matière 65 sur le fond du second trou de traversée V2 empêche un contact fiable entre la couche conductrice supérieure 70 et le second motif de couche conductrice inférieure 30b. De plus, l'adhérence entre le motif de couche de SOG organique modifiée 50b et le second motif de couche diélectrique intercouches 60a est affaiblie à cause de la première couche de matière 55, et ainsi le second motif de couche diélectrique inter-couches
a est susceptible de s'écailler.
Comme on l'a précédemment décrit, selon le procédé classique de formation d'un câblage multicouche dans un composant à semiconducteur, la première couche de matière 55 est formée dans l'étape de gravure arrière de la couche de SOG organique 50, augmentant ainsi le risque d'écaillage du second motif de couche diélectrique 60a. En conséquence, les caractéristiques électriques du composant à semiconducteur sont détériorées. En outre, quand des échelons sont formés sur la surface de la couche sous-jacente 20, la seconde couche de matière 65 est formée sur le fond du second trou de traversée V2 lors de la formation des trous de traversée V1 et V2, empêchant, de ce fait, un contact entre la couche conductrice supérieure 70 et le second motif de couche conductrice inférieure 30b et
provoquant des défaillances de contact électrique.
Résumé de l'invention L'objectif de la présente invention est de proposer un procédé pour former un câblage multicouche dans un composant à semiconducteur qui peut empêcher la détérioration des caractéristiques électriques du composant à semiconducteur, provoquée par des défaillances de contact électrique de motifs de couches conductrices supérieure et inférieure ou par
l'écaillage d'une seconde couche diélectrique inter-
couches. Cet objectif de la présente invention est réalisé par des procédés de formation d'un câblage multicouche dans un composant à semiconducteur dans lequel une couche de matière, produite lors de l'attaque ou de la gravure arrière d'une couche de SOG organique ou lors
de la formation d'un trou de traversée, est retirée.
Les procédés comprennent les étapes de formation d'un motif de couche conductrice inférieure sur un substrat
semiconducteur. Une première couche diélectrique inter-
couches et une couche de SOG organique sont formées, de façon séquentielle, sur la totalité de la surface du substrat. Une couche de SOG modifiée est ensuite formée par une attaque ou gravure arrière de la couche de SOG organique pour exposer la première couche diélectrique inter-couches. Des rayons ultraviolets sont irradiés sur la totalité de la surface du substrat qui a la
couche de SOG organique modifiée formée sur ce dernier.
Par l'irradiation des rayons ultraviolets, une couche de matière localement formée sur la couche de SOG organique modifiée est retirée. Une seconde couche diélectrique inter-couches est formée sur la totalité de la surface du substrat irradiée par les rayons ultraviolets. Un trou de traversée est ensuite formé en attaquant ou en gravant, de façon séquentielle la seconde couche diélectrique inter-couches sur le motif de couche conductrice inférieure pour exposer le motif de couche conductrice inférieure. Une couche conductrice supérieure est formée sur la totalité de la surface du substrat qui a le trou de traversée formée
en son sein, pour remplir le trou de traversée.
D'autres modes de réalisation de la présente invention comprennent l'exposition de la totalité de la surface du substrat qui a la couche de SOG organique
modifiée à une atmosphère de plasma.
Des modes de réalisation supplémentaires de la présente invention comprennent la formation d'une couche de SOG organique modifiée par une attaque ou gravure arrière d'une couche de SOG organique à une certaine profondeur pour ne pas exposer la première couche diélectrique inter-couches. Dans des modes de réalisation de ce type, une seconde couche diélectrique inter-couches est formée sur la couche de SOG organique modifiée. Un trou de traversée est ensuite formé pour exposer un motif de couche conductrice inférieure en attaquant ou en gravant, de façon séquentielle, la seconde couche diélectrique inter- couches, la couche de SOG organique modifiée, et la première couche diélectrique inter-couches qui sont formées sur le motif de couche conductrice inférieure. Des rayons ultraviolets sont irradiés sur la totalité de la surface du substrat qui a le trou de traversée formé en
son sein.
Encore d'autres modes de réalisation de la présente invention comprennent la formation d'une couche de SOG organique modifiée au moyen d'une attaque ou gravure arrière d'une couche de SOG organique à une certaine profondeur pour ne pas exposer la première couche diélectrique inter-couches. Une seconde couche diélectrique inter-couches est ensuite formée sur la couche de SOG modifiée. Un trou de traversée est ensuite formé pour exposer un motif de couche conductrice inférieure en attaquant ou en gravant, de façon séquentielle, la seconde couche diélectrique inter-couches, la couche de SOG organique modifiée, et la première couche diélectrique inter-couches qui sont
formées sur le motif de couche conductrice inférieure.
La totalité de la surface du substrat ayant le trou de
traversée est exposée sous une atmosphère à plasma.
Dans le procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon les premier au quatrième modes de réalisation de la présente invention, la détérioration des caractéristiques électriques d'un composant à semiconducteur, qui est provoquée par des défaillances de contact électrique entre des motifs de couches conductrices supérieure et inférieure, ou. par l'écaillage du second motif de couche diélectrique inter-couches, peut être évitée en retirant une couche de matière produite lors de la gravure arrière de la couche de SOG organique ou lors de la formation d'un trou de traversée, sans produire de fines craquelures dans la couche de SOG modifiée ou dans le motif de la
couche de SOG organique.
Brève description des dessins
D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture
de la description ci-après, faite en référence aux
dessins annexés, dans lesquels: les figures 1 à 4 sont des vues en coupe pour expliquer un procédé classique de formation d'un câblage multicouche dans un composant à semiconducteur; les figures 5 à 7 sont des vues en coupe pour expliquer un procédé de formation d'un câblage multicouche selon un premier mode de réalisation de la présente invention; la figure 8 est une vue en coupe pour expliquer un procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon un deuxième mode de réalisation de la présente invention; les figures 9 à 12 sont des vues en coupe pour expliquer un procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon un troisième mode de réalisation de la présente invention; la figure 13 est une vue en coupe pour expliquer un procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon un quatrième mode de réalisation de la présente invention; et les figures 14A, 14B, 15A et 15B sont des images de microscope à balayage électronique (SEM) pour comparer des trous de traversée formés selon la technique
classique et selon la présente invention.
Description détaillée des modes de réalisation préférés
La figure 5 représente les étapes de formation d'une couche sous-jacente 120, d'un motif de couche conductrice inférieure 130, d'une première couche diélectrique inter-couches 140, et d'une couche de SOG organique 150. Premièrement, une couche conductrice inférieure est formée sur la couche sous-jacente 120
formée sur un substrat semiconducteur (non représenté).
Ensuite, le motif de couche conductrice inférieure 130
est formé sur une zone prédéterminée de la couche sous-
jacente 120 en faisant subir une formation de motifs à la couche conductrice inférieure pour exposer la couche
sous-jacente 120.
Ensuite, la première couche diélectrique inter-
couches 140, étant un empilement d'un film d'oxyde activé au plasma (PEOX) et d'un film d'orthosilicate de tétraéthyle (03-TEOS), est formée en formant, de façon séquentielle, le film de PEOX et le film de 03-TEOS sur la totalité de la surface du substrat, ayant le motif de couche conductrice inférieure 130 formé sur ce dernier, respectivement à des épaisseurs d'environ 0,1 pm (1.000 A) et 0,5 pm (5.000 A). Ici, la surface de la première couche diélectrique inter-couches 140 est rendue rugueuse par le motif de couche conductrice inférieure 130. Ensuite, la couche de SOG organique 150 est formée sur la totalité de la surface du substrat ayant la première couche diélectrique inter- couches 140 formée sur ce dernier pour effectuer un processus d'aplanissement. La figure 6 représente les étapes de formation d'une couche de SOG organique modifiée 150a et d'irradiation de rayons ultraviolets. La couche de SOG organique modifiée 150a est formée à une épaisseur de 0,3 pm à 0,6 pm (3.000 à 6.000 A) par une attaque ou gravure arrière de la couche de SOG organique 150 à une épaisseur prédéterminée jusqu'à ce que la première couche diélectrique inter- couches 140 formée sur le motif de couche conductrice inférieure 130 soit exposée. Un gaz de fluorure de carbone, tel que du gaz de CF4 ou du gaz de C2F6, est utilisé pour le processus d'attaque ou de gravure arrière. Ici, étant donné que l'attaque arrière n'est pas effectuée, de façon fiable, par une réaction purement chimique, un gaz mélangé contenant un gaz inerte, tel que de l'Ar, est utilisé
pour produire des effets de pulvérisation.
Pour la même raison que celle décrite en se référant à la figure 2, une couche de matière 155 est localement formée sur la couche de SOG organique modifiée 150a après le processus d'attaque ou de
gravure arrière.
Par conséquent, pour retirer la couche de matière , des rayons ultraviolets sont irradiés sur la totalité de la surface du substrat ayant la couche de SOG organique modifiée 150a formée sur ce dernier. Ici, les rayons ultraviolets sont irradiés, de préférence, pendant 10 à 300 secondes, le substrat étant à une
température comprise entre 100 et 250 C.
Avec un substrat excessivement chauffé, les composants C ou H contenus dans la couche de SOG organique modifiée 150a s'évaporent, réduisant ainsi le volume de la couche de SOG organique modifiée 150a. En conséquence, de fines craquelures peuvent être produites dans la couche de SOG organique modifiée a. Ce phénomène devient plus grave lorsque la couche
de SOG organique modifiée 150a devient plus épaisse.
Les fines craquelures ont lieu, d'une manière générale, lorsque la couche de SOG organique modifiée 150a a une
épaisseur de 0,3 pm (3.000 A) ou plus.
La figure 7 représente les étapes de formation d'un premier motif de couche diélectrique 140a, d'un second motif de couche diélectrique 160a, et d'une couche conductrice supérieure 170. Une seconde couche diélectrique inter-couches, par exemple, une couche d'oxyde à plasma, est formée à une épaisseur de 0,1 à 0,8 pm (1.000 à 8.000 A) sur la totalité de la surface du substrat ayant la couche de SOG organique modifiée
a formée sur ce dernier.
Ensuite, le second motif de couche diélectrique a et le premier motif de couche diélectrique 140a ayant un trou de traversée, qui expose le motif de couche conductrice inférieure 130, sont formés par une attaque ou gravure anisotrope de la seconde couche diélectrique inter-couches et de la première couche diélectrique inter-couches 140 sur le motif de couche conductrice inférieure 130, de manière séquentielle, en utilisant un gaz mélangé d'un gaz de fluorure de carbone, tel que du gaz de CF4 ou du gaz de C2F6, et d'un gaz inerte pour réaliser des effets de pulvérisation. Pendant la formation du trou de traversée, une couche de matière, due à un composant organique décrit en se référant à la figure 6, n'est pas formée étant donné que la couche de SOG organique
modifiée n'est pas attaquée.
Ensuite, la couche conductrice supérieure 170 est formée sur la totalité de la surface du substrat ayant le second motif de couche diélectrique 160a et le premier motif de couche diélectrique 140a formés sur ce
dernier pour remplir le trou de traversée.
La figure 8 est une vue pour expliquer un procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon un second mode de réalisation de la présente invention. Les références numériques semblables désignent les mêmes éléments que ceux
représentés aux figures 5 à 7.
Une structure de câblage multicouche est formée de la même manière que celle du premier mode de réalisation, sauf que la couche de matière 155 est retirée en exposant la totalité de la surface du substrat ayant la couche de SOG organique modifiée 150a formée sur ce dernier sous une atmosphère à plasma, par exemple, une atmosphère à plasma 02 ou 03, au lieu de l'irradiation de rayons ultraviolets effectuée à
l'étape de la figure 6.
Les figures 9 à 12 sont des vues en coupe pour expliquer un procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon un
troisième mode de réalisation de la présente invention.
Ici, les références numériques semblables désignent les
mêmes éléments que ceux des figures 5 à 7.
La figure 9 représente les étapes de formation de la couche sous- jacente 120, du motif de couche conductrice inférieure 130, de la première couche diélectrique inter-couches 140, et de la couche de SOG organique 150. Ces étapes sont effectuées de la même
manière que celles représentées à la figure 5.
La figure 10 représente l'étape de formation d'une couche de SOG organique modifiée 150b. Premièrement, la couche de SOG organique modifiée 150b est formée par une attaque ou gravure arrière de la couche de SOG organique 150 à une profondeur prédéterminée pour ne
pas exposer la première couche diélectrique inter-
couches 140 de la même manière que celle représentée à la figure 6. La raison pour que l'attaque arrière empêche l'exposition de la première couche diélectrique inter-couches 140 est due à l'existence de la seconde
zone L de la figure 2.
La première couche de matière 155 est localement formée sur la couche de SOG organique modifiée 150b après le processus d'attaque arrière. Par conséquent, comme on le décrit en se référant à la figure 6 ou à la figure 8, il est préférable d'irradier des rayons ultraviolets sur la totalité de la surface du substrat ayant la couche de SOG organique modifiée 150b formée sur ce dernier ou pour exposer la totalité de la surface du substrat ayant la couche de SOG organique modifiée 150b formée sur ce dernier sous une atmosphère à plasma, par exemple, sous une atmosphère à plasma 02
ou 03.
La figure 11 représente les étapes de formation du premier motif de couche diélectrique 140a, du motif de couche de SOG organique 150c, et du second motif de couche diélectrique 160a, et d'irradiation de rayons
ultraviolets. La seconde couche diélectrique inter-
couches, par exemple, une couche d'oxyde à plasma, est formée à une épaisseur de 0,1 à 0,8 pm (1.000 à 8.000 A) sur la totalité de la surface du substrat ayant la couche de SOG organique modifiée 150b formée
sur ce dernier.
Ensuite, le second motif de couche diélectrique a, le motif de couche de SOG organique 150c, et le premier motif de couche diélectrique 140a ayant un trou de traversée C, qui expose le motif de couche conductrice inférieure 130, sont formés par une attaque ou gravure anisotrope de la seconde couche diélectrique inter-couches, de la couche de SOG organique modifiée
b, et de la première couche diélectrique inter-
couches 140 sur le motif de couche conductrice inférieure 130, de façon séquentielle, en utilisant un gaz mélangé d'un gaz de fluorure de carbone, tel que du gaz de CF4 ou du gaz de C2F6, et d'un gaz inerte pour
produire des effets de pulvérisation.
A cause de l'existence de la couche de SOG organique modifiée 150b sur le motif de couche conductrice inférieure 130, la couche de SOG organique modifiée 150b est attaquée ou gravée pendant la formation du trou de traversée C. Par conséquent, pour la même raison que celle décrite en se référant à la figure 2, la seconde couche de matière 165 est formée sur une zone prédéterminée du motif de couche conductrice inférieure exposé par le trou de traversée C. Par conséquent, pour retirer la seconde couche de matière 165, le substrat ayant le trou de traversée C formé sur ce dernier est irradié par des rayons ultraviolets. L'irradiation est effectuée, de préférence, pendant 100 à 250 secondes, le substrat
étant à une température comprise entre 100 et 250 C.
Avec un substrat chauffé à une température supérieure, les composants C ou H contenus dans la couche de SOG organique modifiée 150b s'évaporent, et ainsi de fines craquelures peuvent être produites dans la couche de SOG organique modifiée 150b à cause d'une diminution de son volume. Ce phénomène devient plus grave lorsque la couche de SOG organique modifiée 150b
est plus épaisse.
La figure 12 représente l'étape de formation de la couche conductrice supérieure 170. La couche conductrice supérieure 170 est formée sur latotalité de la surface du substrat ayant le second motif de couche diélectrique 160a, le motif de couche de SOG organique 150c, et le premier motif de couche diélectrique 140a formé sur ce dernier pour remplir le trou de traversée C. La figure 13 est une vue en coupe pour expliquer un procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon un quatrième mode de réalisation de la présente invention. Les références numériques semblables désignent les mêmes éléments que
ceux des figures 9 à 12.
Une structure de câblage multicouche est formée de la même manière que celle du troisième mode de réalisation, sauf que la seconde couche de matière 165 est retirée en exposant la totalité de la surface du substrat ayant le trou de traversée C formé sur ce dernier sous une atmosphère à plasma, par exemple, sous une atmosphère à plasma 02 ou 03, au lieu de l'irradiation de rayons ultraviolets sur la totalité de la surface du substrat ayant le trou de traversée C formé sur ce dernier, comme dans l'étape de la
figure 9.
Les figures 14A, 14B, 15A et 15B sont des images au microscope à balayage électronique (SEM) pour comparer des trous de traversée formés par la technique
classique et par la présente invention.
Les figures 14A et 14B sont des images SEM pour expliquer le second trou de traversée V2 de la figure 3. Les figures 14A et 14B sont respectivement une vue en plan et une vue en coupe. Comme on le décrit en se référant à la figure 3, la seconde couche de matière 65 est observée sur le fond du trou de
traversée V2.
Les figures 15A et 15B sont des images SEM pour expliquer le trou de traversée C après l'étape
d'irradiation de rayons ultraviolets de la figure 11.
Les figures 15A et 15B sont respectivement une vue en plan et une vue en coupe. Comme on l'a décrit en se référant à la figure 11, la seconde couche de matière 165 sur le trou de traversée C est retirée en irradiant des rayons ultraviolets, et ainsi le motif de couche conductrice inférieure 130 peut être observé pour être exposé à partir du fond du trou de traversée C. Comme on l'a précédemment décrit, dans le procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la présente invention, la détérioration des caractéristiques électriques d'un composant à semiconducteur, qui est provoquée par des défaillances de contact électrique entre des motifs de couches conductrices supérieure et inférieure ou par l'écaillage du second motif de couche diélectrique a, peut être empêchée en retirant les couches de matière 155 et 165 produites lors de l'attaque arrière de la couche de SOG organique 150 ou en formant le trou de traversée C, sans produire de fines craquelures dans les couches de SOG organique modifiées 150a et 150b ou
dans le motif de couche de SOG organique 150c.
La présente invention n'est pas limitée aux modes de réalisation précédents et on comprendra clairement que de nombreuses variantes puissent être apportées par les hommes de l'art sans s'écarter de l'esprit ni du
champ d'application de l'invention.
Claims (30)
1. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur, caractérisé en ce qu'il comprend les étapes suivantes: (a) la formation d'un motif de couche conductrice inférieure sur une couche sous-jacente sur un substrat semiconducteur; (b) la formation, de façon séquentielle, d'une première couche diélectrique inter-couches et d'une couche organique d'enduction centrifuge sur verre (SOG) sur la totalité de la surface du substrat ayant ledit motif de couche conductrice inférieure formé sur ce dernier; (c) la formation d'une couche de SOG organique modifiée, en gravant ladite couche de SOG organique
pour exposer ladite première couche diélectrique inter-
couches sur ledit motif de couche conductrice inférieure; (d) l'irradiation de rayons ultraviolets sur la totalité de la surface du substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier; (e) la formation d'une seconde couche diélectrique inter- couches sur la totalité de la surface du substrat irradié par des rayons ultraviolets; (f) la formation d'un trou de traversée en attaquant, de façon séquentielle, ladite seconde couche diélectrique inter-couches et ladite première couche diélectrique inter-couches sur ledit motif de couche conductrice inférieure pour exposer ledit motif de couche conductrice inférieure; et (g) la formation d'une couche conductrice supérieure sur la totalité de la surface du substrat ayant ledit trou de traversée formé dans ce dernier,
pour remplir ledit trou de traversée.
2. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 1, dans lequel un gaz mélangé contenant un gaz de fluorure de carbone est utilisé dans ladite étape (c).
3. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 2, dans lequel ledit gaz de fluorure de
carbone est du gaz de C2F6 ou du gaz de CF4.
4. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 1, dans lequel ladite étape (d) est effectuée avec le substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier à une
température comprise entre 100 et 250 C.
5. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 4, dans lequel ladite étape (d) est
effectuée pendant 10 à 300 secondes.
6. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur, comprenant les étapes suivantes: (a) la formation d'un motif de couche conductrice inférieure sur une couche sous-jacente sur un substrat semiconducteur; (b) la formation, de façon séquentielle, d'une première couche diélectrique inter-couches et d'une couche organique d'enduction centrifuge sur verre (SOG) sur la totalité de la surface du substrat ayant ledit motif de couche conductrice inférieure formé sur ce dernier; (c) la formation d'une couche de SOG organique modifiée par une attaque arrière de ladite couche de SOG organique pour exposer ladite première couche diélectrique inter-couches sur ledit motif de couche conductrice inférieure; (d) l'exposition de la totalité de la surface du substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier sous une atmosphère à plasma; (e) la formation d'une seconde couche diélectrique inter-couches sur la totalité de la surface du substrat exposé sous ladite atmosphère à plasma; (f) la formation d'un trou de traversée en attaquant, de façon séquentielle, ladite seconde couche diélectrique inter-couches et ladite première couche diélectrique inter-couches sur ledit motif de couche conductrice inférieure pour exposer ledit motif de couche conductrice inférieure; et (g) la formation d'une couche conductrice supérieure sur la totalité de la surface du substrat ayant ledit trou de traversée formé dans ce dernier,
pour remplir ledit trou de traversée.
7. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 6, dans lequel ledit plasma est un plasma
02 ou un plasma 03.
8. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 8, dans lequel un gaz de mélange contenant un gaz de fluorure de carbone est utilisé
dans ladite étape (c).
9. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 8, dans lequel ledit gaz de fluorure de
carbone est du gaz de C2F6 ou du gaz de CF4.
10. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 6, dans lequel ladite étape (d) est effectuée avec le substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier à une température comprise entre 100 et 250 C2
11. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur, comprenant les étapes suivantes: (a) la formation d'un motif de couche conductrice inférieure en faisant subir une formation de motifs à
une couche conductrice inférieure sur une couche sous-
jacente située sur un substrat semiconducteur; (b) la formation, de façon séquentielle, d'une première couche diélectrique inter- couches et d'une couche de SOG sur la totalité de la surface du substrat ayant ledit motif de couche conductrice inférieure formé sur ce dernier; (c) la formation d'une couche de SOG organique modifiée par une attaque arrière de ladite couche de SOG organique à une profondeur prédéterminée pour ne
pas exposer ladite première couche diélectrique inter-
couches; (d) la formation d'une seconde couche diélectrique inter-couches sur ladite couche de SOG organique modifiée; (e) la formation d'un trou de traversée pour exposer ledit motif de couche conductrice inférieure en attaquant, de façon séquentielle, ladite seconde couche diélectrique inter-couches, ladite couche de SOG organique modifiée, et ladite première couche diélectrique inter-couches qui sont formées sur ledit motif de couche conductrice inférieure; (f) l'irradiation de rayons ultraviolets sur la totalité de la surface dudit substrat ayant ledit trou de traversée formé sur ce dernier; et (g) la formation d'une couche conductrice supérieure sur la totalité de la surface du substrat irradiée par les rayons ultraviolets, pour remplir
ledit trou de traversée.
12. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 11, dans lequel un gaz mélangé contenant un gaz de fluorure de carbone est utilisé dans ladite
étape (e).
13. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 12, dans lequel ledit gaz de fluorure de
carbone est du gaz de C2F6 ou du gaz de CF4.
14. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 11, dans lequel ladite étape (f) est effectuée avec le substrat ayant ledit trou de traversée formé sur ce dernier à une température
comprise entre 100 et 250 C.
15. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 14, dans lequel ladite étape (f) est
effectuée pendant 10 à 300 secondes.
16. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 11, dans lequel un gaz mélangé contenant un gaz de fluorure de carbone est utilisé dans ladite
étape (c).
17. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur, selon la revendication 11, comprenant, de plus, l'étape d'irradiation de rayons ultraviolets sur la totalité de la surface du substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier après ladite
étape (c).
18. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 17, dans lequel ladite étape (f) est effectuée avec le substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier à une
température comprise entre 100 et 250 C.
19. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 11, comprenant, de plus, l'étape d'exposition de la totalité de la surface du substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier sous une atmosphère à plasma après
ladite étape (c).
20. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 19, dans lequel ladite étape d'exposition de la totalité de la surface dudit substrat, ayant ladite couche de SOG organique modifiée formée sur ce dernier sous une atmosphère à plasma, est effectuée avec le substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier à une température
comprise entre 100 et 250 C.
21. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur, comprenant les étapes suivantes: (a) la formation d'un motif de couche conductrice inférieure sur une couche sous-jacente située sur un substrat semiconducteur; (b) la formation, de façon séquentielle, d'une première couche diélectrique inter-couches et d'une couche de SOG organique sur la totalité de la surface du substrat ayant ledit motif de couche conductrice inférieure formé sur ce dernier; (c) la formation d'une couche de SOG organique modifiée par une attaque arrière de ladite couche de SOG organique à une profondeur prédéterminée pour ne
pas exposer ladite première couche diélectrique inter-
couches; (d) la formation d'une seconde couche diélectrique inter- couches sur ladite couche de SOG organique modifiée (150a); (e) la formation d'un trou de traversée pour exposer ledit motif de couche conductrice inférieure en attaquant, de façon séquentielle, ladite seconde couche diélectrique inter-couches, ladite couche de SOG organique modifiée, et ladite première couche diélectrique inter-couches qui sont formées sur ledit motif de couche conductrice inférieure; (f) l'exposition de la totalité de la surface dudit substrat ayant ledit trou de traversée formé sur ce dernier sous une atmosphère à plasma; et (g) la formation d'une couche conductrice supérieure sur la totalité de la surface du substrat exposé sous ladite atmosphère à plasma, pour remplir
ledit trou de traversée.
22. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 21, dans lequel ledit plasma est un
plasma 02 ou un plasma 03.
23. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 21, dans lequel un gaz mélangé contenant un gaz de fluorure de carbone est utilisé dans ladite
étape (e).
24. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 23, dans lequel ledit gaz de fluorure de
carbone est du gaz de C2F6 ou du gaz de CF4.
25. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 21, dans lequel ladite étape (e) est effectuée avec ledit substrat ayant ledit trou de traversée formé sur ce dernier à une température
comprise entre 100 et 250 C.
26. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 21, dans lequel un gaz mélangé contenant un gaz de fluorure de carbone est utilisé dans ladite
étape (c).
27. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur, selon la revendication 21, comprenant, de plus, l'étape d'irradiation de rayons ultraviolets sur la totalité de la surface du substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier après ladite
étape (c).
28. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 27, dans lequel ladite étape d'irradiation de rayons ultraviolets sur la totalité de la surface du substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier est effectuée avec le substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier à une température
comprise entre 100 et 250 C.
29. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 21, comprenant, de plus, l'étape d'exposition de la totalité de la surface du substrat comprenant ladite couche de SOG organique modifiée sous
une atmosphère à plasma après ladite étape (c).
30. Procédé de formation d'un câblage multicouche dans un composant à semiconducteur selon la revendication 29, dans lequel ladite étape d'exposition de la totalité de la surface dudit substrat, ayant ladite couche de SOG organique modifiée formée sur ce dernier sous une atmosphère à plasma, est effectuée avec le substrat ayant ladite couche de SOG organique modifiée formée sur ce dernier à une température
comprise entre 100 et 250 C.
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734120B1 (en) * | 1999-02-19 | 2004-05-11 | Axcelis Technologies, Inc. | Method of photoresist ash residue removal |
| US6355576B1 (en) * | 1999-04-26 | 2002-03-12 | Vlsi Technology Inc. | Method for cleaning integrated circuit bonding pads |
| US6512198B2 (en) | 2001-05-15 | 2003-01-28 | Lexmark International, Inc | Removal of debris from laser ablated nozzle plates |
| US20040099283A1 (en) * | 2002-11-26 | 2004-05-27 | Axcelis Technologies, Inc. | Drying process for low-k dielectric films |
| DE10310716B4 (de) * | 2002-12-23 | 2005-07-28 | Infineon Technologies Ag | Verfahren zur Herstellung von Justiermarken auf Halbleiterscheiben |
| JP2005159294A (ja) * | 2003-09-18 | 2005-06-16 | Nec Kagoshima Ltd | 基板処理方法及びそれに用いる薬液 |
| US7875602B2 (en) * | 2005-10-21 | 2011-01-25 | Sutter West Bay Hospitals | Camptothecin derivatives as chemoradiosensitizing agents |
| CN104078415A (zh) * | 2013-03-28 | 2014-10-01 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的制造方法 |
| US10867843B2 (en) * | 2016-12-05 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for fabrication semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564136A1 (fr) * | 1992-03-31 | 1993-10-06 | STMicroelectronics, Inc. | Méthode de planarisation d'un circuit intégré |
| EP0608628A2 (fr) * | 1992-12-25 | 1994-08-03 | Kawasaki Steel Corporation | Procédé pour fabriquer un dispositif semi-conducteur ayant une structure d'interconnexion multi-couches |
| JPH08153707A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体装置の製造方法 |
| US5679211A (en) * | 1995-09-18 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spin-on-glass etchback planarization process using an oxygen plasma to remove an etchback polymer residue |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331137A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 多層配線用層間絶縁膜の形成方法 |
| JPH02100342A (ja) * | 1988-10-06 | 1990-04-12 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
| CA2009518C (fr) * | 1990-02-07 | 2000-10-17 | Luc Ouellet | Methode de fabrication de dispositifs a semiconducteur par depot d'une couche de spin sur verre |
| JPH0464234A (ja) * | 1990-07-04 | 1992-02-28 | Mitsubishi Electric Corp | 配線パターンの形成方法 |
| JPH05243402A (ja) * | 1992-03-03 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
| JPH06216264A (ja) * | 1993-01-18 | 1994-08-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2727984B2 (ja) * | 1994-11-29 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0564136A1 (fr) * | 1992-03-31 | 1993-10-06 | STMicroelectronics, Inc. | Méthode de planarisation d'un circuit intégré |
| EP0608628A2 (fr) * | 1992-12-25 | 1994-08-03 | Kawasaki Steel Corporation | Procédé pour fabriquer un dispositif semi-conducteur ayant une structure d'interconnexion multi-couches |
| JPH08153707A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 半導体装置の製造方法 |
| US5679211A (en) * | 1995-09-18 | 1997-10-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spin-on-glass etchback planarization process using an oxygen plasma to remove an etchback polymer residue |
Non-Patent Citations (3)
| Title |
|---|
| HOLBER W ET AL: "LASER DESORPTION OF POLYMER IN A PLASMA REACTOR", APPLIED PHYSICS LETTERS, vol. 52, no. 15, 11 April 1988 (1988-04-11), pages 1204 - 1206, XP000039691 * |
| PATENT ABSTRACTS OF JAPAN vol. 096, no. 010 31 October 1996 (1996-10-31) * |
| VINES L B ET AL: "INTERLEVEL DIELECTRIC PLANARIZATION WITH SPIN-ON GLASS FILMS", 9 June 1986, PROCEEDINGS OF THE INTERNATIONAL VLSI MULTILEVEL INTERCONNECTION CONFERENCE, SANTA CLARA, 9 - 10 JUNE, 1986, NR. CONF. 3, PAGE(S) 506 - 515, INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS, XP000010189 * |
Also Published As
| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property |
Owner name: MOSAID TECHNOLOGIES INCORPORATED, CA Effective date: 20111110 |
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| CA | Change of address |
Effective date: 20141021 |
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| CD | Change of name or company name |
Owner name: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT IN, CA Effective date: 20141021 |
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| ST | Notification of lapse |
Effective date: 20160229 |