FR2604839A1

FR2604839A1 - Procede pour reduire les effets du bruit electrique dans un convertisseur analogique/numerique

Info

Publication number: FR2604839A1
Application number: FR8713769A
Authority: FR
Inventors: David Joseph Knapp; Navdeep Singh Sooch; Eric John Swanson
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1986-10-07
Filing date: 1987-10-06
Publication date: 1988-04-08
Anticipated expiration: 2007-10-06
Also published as: FR2604839B1; DE3733682A1; GB2195848A; US4746899A; GB2195848B; DE3733682C2; GB8723073D0; JPS63126320A

Abstract

POUR REDUIRE LES EFFETS NEFASTES DU BRUIT ELECTRIQUE DANS UN CONVERTISSEUR ANALOGIQUENUMERIQUE 10, DANS LEQUEL LE CIRCUIT ANALOGIQUE ET LE CIRCUIT NUMERIQUE DU CONVERTISSEUR SONT PORTES PAR UN MEME CIRCUIT INTEGRE, ON ECHANTILLONNE LA TENSION D'ENTREE ANALOGIQUE A L'AIDE D'UN PREMIER SIGNAL D'HORLOGE, ON ENGENDRE UN SECOND SIGNAL D'HORLOGE QUI EST RETARDE PAR RAPPORT AU PREMIER SIGNAL, ET ON UTILISE CE SECOND SIGNAL COMME SIGNAL D'HORLOGE POUR LE CIRCUIT NUMERIQUE. ON PEUT EGALEMENT, POUR REDUIRE LE BRUIT ELECTRIQUE ENGENDRE PAR UN FILTRE DE DECIMALISATION NUMERIQUE 20, CANALISER DE MANIERE SYNCHRONE LES OPERATIONS ARITHMETIQUES DU FILTRE 20.

Description

La présente invention concerne, d'une manière géné-

rale, les systèmes électroniques et plus particulièrement

un procédé pour traiter le bruit électrique dans un con-

vertisseur analogique/numérique.

Il est économiquement souhaitable dans de nombreuses applications que le circuit analogique soit combiné dans un circuit intégré monolithique avec le circuit logique numérique. Une telle application est constituée par le

convertisseur analogique/numérique du type à suréchantil-

lonnage.

Un convertisseur analogique/numérique du type à suréchantillonnage est un convertisseur dans lequel la

tension d'entrée analogique est échantillonnée à une vi-

tesse qui est sensiblement supérieure à la vitesse d'échan-

tillonnage de sortie désirée du convertisseur. Des conver-

tisseurs de ce type sont bien connus dans la technique

et, typiquement, ils comportent un équipement frontal ana-

logique et un filtre numérique qui traite la sortie de l'équipement frontal analogique. Un équipement frontal

analogique approprié dans ce but est le modulateur delta-

sigma qui est également désigné dans la littérature comme

un modulateur sigma-delta.

Pour que la sortie numérique d'un convertisseur ana-

logique/numérique à haute résolution soit précise, il est nécessaire que l'interférence de bruit électrique avec

l'équipement frontal analogique soit diminuée. Un conver-

tisseur analogique/numérique à 16 bits fournit de manière idéale 65.536 sorties numériques différentes dont chacune correspond précisément à une tension d'entrée analogique

différente. Pour une gamme de tension d'entrée analogi-

que de typiquement plus ou moins trois volts, soit six volts au total, la différence par incréments dans les

tensions analogiques est de l'ordre de 100 microvolts.

Il est bien connu qu'un circuit logique numérique peut engendrer un bruit électrique considérable du fait que les portes logiques sont amenées à basculer d'un état logique à un autre. Un tel bruit donne naissance à des

difficultés particulières lors de la combinaison d'un nom-

bre appréciable de portes logiques à grande vitesse et d'un équipement frontal analogique sensible au bruit sur

la même plaquette de circuit intégré monolithique.

Il résulte de ce qui précède qu'il existe un besoin pour un procédé de réduction des effets néfastes du bruit électrique sur le traitement de conversion analogique/ numérique dans des circonstances pour lesquelles il est souhaitable d'inclure à la fois un circuit analogique et

un circuit numérique dans le substrat semi-conducteur com-

mun d'un circuit intégré.

La présente invention fournit un procédé pour ré-

duire les effets néfastes sur le traitement de conversion analogique/numérique du bruit électrique engendré par le

circuit logique numérique.

Selon la présente invention, le procédé pour ré-

duire les effets du bruit électrique dans un convertisseur analogique/numérique consiste à échantillonner la tension d'entrée analogique à l'aide d'un premier signal d'horloge, à engendrer un second signal d'horloge dont le front avant

est en retard par rapport au front arrière du premier si-

gnal d'horloge, et à utiliser le second signal d'horloge comme horloge esclave pour le circuit numérique contenu

dans le substrat semi-conducteur commun.

Suivant une autre caractéristique de l'invention,

le procédé pour réduire les effets néfastes du bruit élec-

trique engendré par l'action de commutation d'un filtre de décimalisation numérique consiste à réduire le nombre de retards de porte subséquents au front avant de l'horloge

esclave du circuit numérique en canalisant de manière syn-

chrone les opérations arithmétiques du filtre de décimali-

sation.

Les caractéristiques, dispositions, avantages ci-

dessus ainsi que d'autres de la présente inventiontappa-

raitront à la lecture de la description qui va suivre d'un

mode de mise en oeuvre préféré de l'invention, en référen-

ce aux dessins annexés dans lesquels:

Fig. 1 est un schéma par blocsd'un convertisseur ana-

logique/numérique utilisé selon le procédé de la présente invention; Fig. 2 est un schéma électrique d'un additionneur.et d'un intégrateur compris dans le modulateur delta-sigma du convertisseur analogique/numérique de la Fig. I;

Fig. 3 est un schéma dans le temps illustrant les re-

lations de temps dans la mise en oeuvre du procédé selon la présente invention;

Fig. 4 est un graphique à barres illustrant les ampli-

tudes des coefficients numériques utilisés dans le traite-

ment de convolution du filtre de décimalisation numérique compris dans le convertisseur analogique/numérique de la Fig. 1; et Fig. 5 est un schéma logique et par blocs illustrant

les détails d'un mode de réalisation du filtre de décima-

lisation numérique compris dans le convertisseur analogi-

que/numérique de la Fig. 1.

En référence maintenant à la Fig. 1, on a représenté un convertisseur analogique/numérique 10 du type à 16 bits

qui est utilisé dans la mise en oeuvre du procédé -

selon la présente invention. Tous les éléments du conver-

tisseur analogique/numérique 10 sont contenus dans un

circuit intégré du type CMOS comportant un substrat semi-

conducteur commun. Un circuit intégré CMOS typique appro-

prié pour le circuit de la Fige 1 comporte un substrat commun du type N commun à tous les transistors à canal

P qu'il contient.

Le convertisseur analogique/numérique 10 comporte un

modulateur delta-sigma 12 à deux étages qui reçoit l'en-

trée de tension analogique sur une borne d'entrée 14. Le modulateur deltasigma 12 délivre un signal de sortie sur

une borne 16.

Le convertisseur analogique/numérique 10 comporte également un circuit tampon de tension 18 dont l'entrée

est reliée à la borne 16 et dont la sortie délivre un si-

gnal ci-après dénommé DONNEES. La seule fonction du cir-

cuit tampon de tension 18 est de convertir typiquement- les signaux de plus ou moins 3 volts présents sur la borne 16

en des variations de signaux de 0 à + 5 volts pour le si-

gnal DONNEES.

Le convertisseur analogique/numérique 10 comporte

également un filtre de décimalisation numérique 20 qui re-

çoit le signal DONNEES et qui délivre en série une sortie

numérique à 16 bits sur une borne de sortie 22.

Le convertisseur analogique/numérique 10 comporte

également un générateur d'horloge 24 qui délivre des si-

gnaux d'horloge analogiques ACLK1 et ACLK2 au modulateur delta-sigma 12, ainsi que des signaux d'horloge numériques

DCLK1 et DCLK2 au filtre de décimalisation numérique 20.

L'alimentation du convertisseur analogique/numérique 10 est assurée par une tension analogique positive VA+

d'alimentation, une tension analogique négative VA- d'ali-

mentation, une référence analogique de masse AGND, une

tension numérique négative VD- d'alimentation, une référen-

ce numérique de masse DGND et une tension numérique posi-

tive VD+ d'alimentation. Les tensions VA+ et VA- ont cha-

cune une amplitude typiquement de 5 volts par rapport à la référence analogique de masse AGND; les tensions VD+ et VD- ont chacune une amplitude de typiquement 5 volts par rapport à la référence numérique de masse DGND. Dans le but de réduire les effets néfastes sur les performances analogiques causés par le bruit sur la masse numérique,

la référence analogique de masse AGND et la référence nu-

mérique de masse DGND ne sont pas interconnectées sur le

circuit intégré monolithique qui contient le convertis-

seur analogique/numérique 10; au contraire, ces référen-

ces sont électriquement reliées à l'extérieur du circuit

intégré monolithique.

Le modulateur delta-sigma 12 comporte un premier ad-

ditionneur 26, un premier intégrateur 28, un second addi-

tionneur 30, un second intégrateur 32 et un comparateur à verrouillage 34. Le comparateur à verrouillage 34 est échantillonné par l'horloge ACLK1 et il délivre sur la

borne 16 un signal de sortie et de contre-réaction indi-

qué en +/-VFS.

Le filtre de décimalisation numérique 20 comporte une mémoire 36 du type ROM de 384 x 14 bits qui est adressée par un indicateur d'adresses 38. La mémoire 36 délivre quatorze sorties désignées en Bi. Les quatorze sorties Bi de la mémoire 36 constituent les entrées des quatorze bits les moins significatifs d'un additionneur/accumulateur canalisé à 22 bits. Les sorties des seize bits les plus

significatifs de l'additionneur accumulateur 40 sont déli-

vrées à un registre à décalage 42 du type à entrées en paral-

lèle et à sorties en série à 16 bits. Le registre à dé-

calage 42 délivre le signal de sortie numérique sur la bor-

ne 22.

En référence maintenant à la Figé 2, on a représenté schématiquement le circuit électrique de l'additionneur 26 et de l'intégrateur 28 qui constituent la partie d'entrée

du modulateur delta-sigma 12 de la Fige 1. Le premier ad-

ditionneur 26 comporte des interrupteurs 44, 46, 48, 50, 52, 54, 56 et 58. Les interrupteurs 44, 50, 52 et 58 sont mis en position fermée par les signaux d'horloge ACLK1 au niveau haut; les interrupteurs 46,48,54 et 56 sont mis en position fermée par les signaux d'horloge analogique ACLK2

au niveau haut. Le premier additionneur 26 comporte égale-

ment des condensateurs 60 et 62 qui présentent chacun une

capacité de typiquement 5 pF.

Le premier intégrateur 28 comporte un amplificateur

opérationnel 64 et un condensateur 66 de contre-réaction.

Dans le mode de réalisation représenté, le condensateur

66 présente une capacité de typiquement 20 pF.

Les circuits d'horloge analogiques ACLK1 et ACLK2

sont des signaux qui ne se chevauchent pas et qui se pro-

duisent de manière continue à une fréquence d'environ

2,048 MHz. Quand les signaux d'horloge ACLK1 sont au ni-

veau haut, le condensateur 60 est amené à se charger à la

tension analogique d'entrée et le condensateur 62 est ame-

né à se charger à la tension du signal de contre-réaction +/- VFS qui est typiquement soit de +3 volts, soit de -3 volts. Après la charge des condensateurs, les bornes de ceux-ci sont flottantes du fait de l'ouverture de tous les interrupteurs 44-58. Ensuite, lorsque les signaux d'horloge analogiques ACLK2 passent au niveau haut, les interrupteurs 46, 48,54 et 56 se ferment, ce qui provoque la liaison des condensateurs 60 et 62 entre la masse et l'entrée inverseu- se de l'amplificateur opérationnel 64, ce qui provoque le

transfert de la charge sur le condensateur de contre-réac-

tion 66 ou à partir de celui-ci.

Le second additionneur 30 et le second intégrateur 32 présentent la même configuration que le premier additionneur

26 et le premier intégrateur 28.

La théorie et le fonctionnement des modulateurs delta-

sigma sont bien connus dans la technique et, par conséquent,

ils ne seront pas décrits ici en détail. On indiquera sim-

plement que la sortie du modulateur delta-sigma 12 sur la

borne 16 est constituée par une disposition de bits numéri-

quescontinusà grande vitesse qui possède un état logique représenté par un niveau d'environ plus trois volts et un autre état logique représenté par un niveau de tension d'environ moins trois volts. Le courant de bits numériques est pulsé à la cadence de 2,048 MHz des signaux d'horloge

analogiques ACLK1. Cette cadence est sensiblement supérieu-

re aux fréquences intéressées appliquées sur la borne d'en-

trée de tension analogique 14. Dans le mode de réalisa-

tion représenté, les fréquences intéressées de l'entrée

de tension analogique sont étalées de 0 à environ 8kHz.

Pour un nombre donné d'échantillons de l'entrée de ten-

sion analogique, par exemple 384 échantillons, le nombre relatif de uns logiques et de zéros logiques qui sortent

du modulateur delta-sigma 12 est significatif de la polari-

té et de l'amplitude de la tension qui est appliquée à la

borne d'entrée de tension analogique 14.

La fonction du filtre de décimalisation numérique consiste à extraire l'information d'entrée de tension analogique de faible fréquence qui est présente dans le

courant de bits série à grande vitesse délivré par le mo-

dulateur delta-sigma, et de fournir une représentation nu-

mérique à 16 bits de cette entrée analogique échantil-

lonnée. Une autre fonction du filtre de décimalisation nu-

mérique 20 est de délivrer une réponse à basse fréquence

pour le signal analogique entrant.

La Fig. 3 est un schéma dans le temps illustrant les relations de rythme dans la mise en oeuvre du procédé

de la présente invention. Les deux courbes d'ondes supé-

rieures montrent les signaux d'horloge analogiques ACLK1 et ACLK2 qui ne se chevauchent pas. Les signaux d'horloge analogiques ACLK1 doivent seulement être au niveau haut pendant une durée suffisante pour charger complètement les condensateurs 60 et 62 et pour actionner le comparateur à verrouillage 34; les signaux d'horloge analogiques ACLK1 peuvent toutefois être rendus identiques aux signaux d'horloge analogiques ACLK2, ou même plus larges qu'eux,

pourvu que les deux signaux d'horloge ne soient pas en mê-

me temps au niveau haut. Pour des considérations de bruit, la seule durée critique des signaux d'horloge analogiques est constituée par le temps qui s'écoule immédiatement avant le front avant du signal ACLK1. La charge qui est

couplée sur les condensateurs 60 et 62 en raison des ten-

sions de bruit immédiatement avant le front arrière du signal ACLK1 peut provoquer un échantillonnage analogique erroné. Après que les bornes des condensateurs 60 et 62 sont devenues flottantes, des tensions de bruit couplées aux condensateurs 60 et 62 ont une faible conséquence en

raison des principes de conservation de la charge.

On a également montré sur la Fig. 3 les signaux d'horloge numériques DCLK2 et DCLK1. Ces deux signaux sont

également sans chevauchement et ils sont délivrés en con-

tinu à une cadence de 2,048 MHz. De manière conventionel-

le pour les systèmes logiques numériques, le signal d'hor-

loge DCLK1 est le signal maitre pour les éléments de mémoi-

re numérique maître/esclave (telsque des bascules du type D ou des bascules bistables) et le signal d'horloge DCLK2

est le signal esclave pour la partie esclave de tels élé-

ments de mémoire numérique.

Dans un système numérique synchrone typique, le front avant du signal d'horloge maître commence une séquence de transition de niveaux logiques dans les portes logiques

qui sont interconnectées entre les éléments de mémoire com-

mandés par horloge. Chaque fois qu'une porte logique fait une transition d'un niveau logique à l'autre, des courants transitoires circulent entre l'alimentation en tension et

la masse. Ces courants transitoires engendrent collective-

ment un bruit électrique qui dépend des données dans le sys-

tème numérique, en particulier sur les conducteurs d'alimen-

tation et de masse. Bien qu'une grande partie du bruit élec-

trique engendré par le changement d'état des portes logiques

puisse être isolée par rapport au circuit analogique sensi-

ble compris dans le même circuit intégré en utilisant des

alimentations et des masses séparées pour le circuit ana-

logique et le circuit numérique, une certaine partie du

bruit électrique peut encore intéresser le circuit analogi-

que par l'intermédiaire du substrat commun ou par couplage capacitif. Le problème est encore compliqué du fait que le

bruit électrique transitoire peut avoir des durées augmen-

tées en raison de l'effet inductif des conducteurs.

Pour réduire les effets néfastes du bruit électrique

engendré par le circuit numérique se trouvant sur la pla-

quette, le front avant du signal d'horloge numérique es-

clave DCLK2 est retardé par rapport au front arrière du signal d'horloge analogique d'échantillonnage ACLK1. Ce retard est illustré sur la Fig. 3 et désigné en tR1 Dans le mode de réalisation représenté, on utilise des retards par inverseurs pour créer un retard tR1 de typiquement ns. Un signal dénommé BRUIT est également représenté sur la Fig.3 pour illustrer dans le temps le bruit électrique

engendré dans le convertisseur analogique/numérique 10.

Les formes d'ondes de la Fig. 3 ne sont pas nécessairement

tracées à l'échelle lesunes par rapport aux autres.

Bien que la plus grande quantité du bruit soit en-

gendrée en commençant sur le front avant de l'impulsion d'horloge DCLK2, il doit être noté que le bruit électrique peut également être engendré en commençant sur le front avant de l'impulsion d'horloge maitre DCLK1. De manière à

réduire les effets du bruit électrique sur la partie ana-

logique du convertisseur analogique/numérique 1Otil est avantageux qu'une longue durée soit prévue pour l'établis-

sement du bruit électrique avant l'instant qui précède im-

médiatement le front arrière du signal d'horloge analogi-

que ACLK1. Ainsi, il est avantageux que la durée de géné-

ration d'un bruit important, désignée en t2 sur la Fig. 3, soit réduite pour que le temps d'établissement t3 puisse être augmenté. De manière similaire, il est avantageux

d'augmenter la durée désignée en t4 sur la Fig. 3.

La durée t2 du bruit important peut être réduite en diminuant le nombre de retards dus aux portes entre les éléments maîtres/esclaves du circuit numérique. Pour les

fonctions nécessitées par le filtre de décimalisation nu-

mérique 20, il existe toutefois des incompatibilités ap-

préciables entre le nombre de retards dus aux portes et l'aire de la plaquette de circuit intégré nécessaire pour

implanter le circuit logique.

Les opérations arithmétiques d'un filtre de décima-

lisation numérique utilisé en conjonction avec un modula-

teur delta-sigma peuvent être effectuées de diverses fa-

çons. Un convertisseur analogique/numérique à haute résolu-

tion, tel que le convertisseur numérique/analogique 10 à

16 bits de la Fig. 1, nécessite des opérations arithméti-

ques sur des mots numériques présentant chacun un nombre

substantiel de bits. Par exemple, dans le filtre de décima-

lisation numérique 20 représenté sur la Fig. 1, il est né-

cessaire d'ajouter ou de retrancher des mots de 14 bits qui sont délivrés par la mémoire ROM 36 à ou de un mot de

22 bits mémorisé dans un registre d'accumulation de l'ad-

ditionneur/accumulateur 40. Le signal DONNEES détermine si une addition ou une soustraction est effectuée: si le signal DONNEES est au niveau logique 1, une addition est

effectuée; au contraire, si le signal DONNEES est au ni-

veau 0, une soustraction est effectuée. Par conséquent,

pour le mode de réalisation représenté, du fait que le si-

gnal DONNEES délivre des bits au filtre de décimalisation numérique 20 à une cadence 2,048 MHz, chaque addition ou

soustraction doit être effectuée approximativement en 500ns.

Un moyen efficace pour exécuter l'addition ou la soustrac-

tion pourrait être réalisé avec un additionneur conventionnel du type à ondulation en série; mais un tel additionneur

pour une opération à 22 bits nécessiterait au moins quaYan-

te quatre retards dus aux portes entre les éléments commandés par horloge. En référence à nouveau à la Fig. 3, il doit

être noté que la durée t2 serait susceptible d'être trop lon-

gue pour une durée d'établissement acceptable t3.

La durée t2 pourrait être réduite en utilisant une

architecture arithmétique totalement parallèle pour l'addition-

neur/accumulateur, au détriment d'une complexité du circuit

et éventuellement d'une aire de plaquette importante et coû-

teuse. Un compromis approprié entre le nombre de retards dus aux portes, de manière à maintenir t2 raisonnablement faible,

et le fait de conserver l'aire de la plaquette de circuit in-

tégré, est obtenu en canalisant de manière synchrone les opé-

rations arithmétiques du filtre de décimalisation numérique.

Dans ce contexte, la canalisation synchrone d'une opération

arithmétique signifie qu'on effectue l'opération arithméti-

que de manière sériée dans le temps, de sorte qu'un report

engendré provenant d'un étage ne peut pas affecter le ré-

sultat arithmétique de tout étage autre que celui du bit

suivant le plus significatif pendant le cycle d'horloge sui-

vant. Le filtre de décimalisation numérique 20 représenté

sur la Fig. 1 effectue ses opérations arithmétiques néces-

* saires de cette manière synchrone, comme décrit ci-dessous.

En référence maintenant à la Fig. 4,on a représenté

un graphique à barres qui montre l'amplitude des coeffi-

cients ROM numériques utilisés dans le processus de convo-

lution du filtre de décimalisation numérique 20. Ce graphi-

que à barres illustre ce que l'on dénomme un filtre de déci-

malisation du 384ème ordre.

La symétrie par rapport au point central du gra-

phique indique que le filtre présente une phase linéaire par rapport à la caractéristique de fréquence, ce qui est très

souhaitable pour de nombreuses applications. De plus, ce ty-

pe de filtre est défini comme. étant un filtre de réponse à une impulsion finie. Pour comprendre la structure canalisée,

on décrira maintenant le fonctionnement d'un filtre conven-

tionnel non canalisé du 384ème ordre.

Dans une architecture non canalisée, le processus de convolution commence par la mise à zéro de l'accumulateur, suivie par la multiplication du 384ème coefficient de la

mémoire ROM à 14 bits, désigné A383, par la donnée numéri-

que provenant du modulateur de suréchantillonnage analogique.

Le résultat de cette multiplication est ensuite mémorisé dans un accumulateur. Lors du cycle d'horloge suivant, le coefficient A383 de la mémoire ROM à 14 bits est ensuite multiplié, de la même manière, par la nouvelle donnée qui

provient du modulateur de suréchantillonnage, et le résul-

tat est additionné dans l'accumulateur. Ce processus est répété jusqu'à ce que toutes les multiplications soient

effectuées et les résultats ajoutés dans l'accumulateur.

Le résultat final dans l'accumulateur est un nombre numéri-

que qui est indicatif de la valeur de la tension analogique

appliquée à l'entrée du convertisseur analogique/numérique.

Pour des modulateurs de suréchantillonnage tels que le modulateur deltasigma 12 de la Fig. 1, qui fournissent seulement un courant de donnéesnumériquesd'une largeur de 1 bit, les multiplications ci-dessus ne sont pas nécessaires;

au contraire, il est suffisant que chaque opération arithmé-

tique effectue une addition ou une soustraction du coeffi-

cient de la mémoire ROM par rapport à l'accumulateur selon

que le signal DONNEES est un 1 ou un O. Pour simplifier en-

core, il est bien connu qu'une soustraction peut être effec-

tuée sur des nombres binaires en inversant chacun des bits de ce nombre à soustraire puis en additionnant le nombre

ainsi constitué par les compléments, plus 1, à l'autre nom-

bre, c'est-à-dire à celui qui, dans le cas présent, se trou-

ve dans l'accumulateur.

En référence maintenant à la Fig. 5, on a représen-

té un schéma logique et par blocs qui illustre les détails d'un mode de réalisation d'un additionneur/accumulateur 40 canalisé compris dans le filtre de décimalisation numérique 20. Le signal DONNEES est reçu par un registre à décala- ge à 22 bits, 4 bits étant illustré sur la Fig. 5 à l'aide

de mémoires du type D 68, 70, 72 et 73. Chacune de ces mé-

moires est du type maitre/esclave, le maitre étant commandé par le signal d'horloge DCLK1 et l'esclave étant commandé

par le signal d'horloge DCLK2.

Quatorze bits du coefficient ROM provenant de la mé-

moire 36 sont introduits de manière rythmée dans une mémoi-

re morte ROM 74 par le signal d'horloge DCLK1 et ils sor-

tent, en même temps que leurs complémentsde la mémoire 74 sous la commande du signal d'horloge DCLK2. Les valeurs des

bits ROM et leurs compléments sont délivrés à quatorze multi-

plexeurs respectifs 1-de-2, trois de ces multiplexeurs étant

représentés sur la Fig. 5 en 76, 78 et 80.

Le signal DONNEES est également introduit, sous la commande du signal d'horloge DCLK1, dans un circuit logique de commande arithmétique 82 qui présente une borne de sortie 84. Si le signal DONNEES est un 1, ce qui indique qu'un coefficient ROM doit être ajouté à un résultat accumulé,un 0 est présent sur la borne 84. Au contraire, si le signal DONNEES est un O, ce qui indique que le coefficient ROM doit

être soustrait (ce qui sera effectué en ajoutant le complé-

ment plus 1),un 1 logique est présent sur la borne 84.

L'additionneur/accumulateur 40 comporte également vingt deux éléments additionnels logiques combinés, dont quatre sont représentés sur la Fig. 5 en ADD 0, ADD 1,

ADD 13 et ADD 21. Chacun des éléments additionneurs compor-

te un circuit logique combinatoire conventionnel pour ajou-

ter deux bits binaires plus un report d'entrée de manière

à fournir une sortie de sommation et une sortie de report.

Chacun des éléments additionneurs ADD 0 à ADD 21 est couplé à une mémoire respective pour stocker la somme. Quatre des vingt deux mémoires de sommation sont montrées sur la Fig.5 et sont indiquées en SO, 51, 513 et S21. Seules vingt et

une mémoires de report sont nécessaires du fait qu'aucun re-

port n'est nécessaire après le bit le plus significatif dans cette application. Trois des vingt et une mémoires de report sont représentées sur la Fig. 5 et sont indiquées en CO, C1 et C13. Chacune des mémoires de sommation et de report est du type maître/esclave, le maitre étant commandé

par les impulsions d'horloge DCLK1 et l'esclave étant com-

mandé par les impulsions d'horloge DCLK2.

Un circuit logique 86 de commande de remise à zéro comporte vingt deux sorties qui fournissent des signaux RO à R21 de remise à zéro. Les compléments de signaux sont couplés respectivement à vingt deux portes ET, quatre de ces portes étant représentées sur la Fig. 5 en 88, 90, 92 et 94. On décrira maintenant les opérations arithmétiques canalisées. Au début d'un cycle de convolution, la sortie

de la mémoire 68 sélectionne, par l'intermédiaire du multi-

plexeur 76, soit la valeur vraie, soit le complément du bit

le moins significatif du coefficient ROM A383 pour consti-

tuer une entrée à l'élément additionneur ADD O. Si on doit effectuer une addition, le bit à valeur vraie est sélection-

né, tandis que, si on doit effectuer une soustraction, on sélectionne le complément. Pendant cette même période, le signal RO de remise à zéro passe au niveau 1, en empêchant

ainsi la porte 88 de laisser passer vers l'élément addi-

tionneur ADD O le signal de réaction de sommation de ni-

veau 1 provenant de la mémoire SO, pour donner ainsi l'im-

pression à l'élément additionneur ADD O que la mémoire SO a été remise à zéro. Comme indiqué précédemment, la borne 84 fournit une entrée de niveau 1 à l'élément additionneur

ADD O si une soustraction doit être exécutée, ou une en-

trée de niveau O dans le cas contraire. La somme et le re-

port de bit le moins significatif résultant de la première addition sont ensuite mémorisés dans les parties maîtres

des mémoires SO et CO.

Pendant le cycle suivant d'horloge, le bit de DONNEES, qui définit si une addition ou une soustraction d'un coefficient ROM particulier doit être effectuée, est

transféré de la mémoire 68 à la sortie de la mémoire 70.

Pendant ce cycle suivant d'horloge, le bit voisin du bit le

moins significatif du coefficientA383 est extrait de la mé-

moire ROM 74 sur la sortie B1. Par l'intermédiaire du mul-

tiplexeur 78, la vraie valeur ou le complément de ce bit du

coefficient ROM est couplé comme entrée à l'élément addition-

neur ADD 1. L'élément additionneur ADD 1 ajoute cette entrée

à tout report qui peut avoir résulté du cycle précédent.

Pendant ce même cycle suivant, le signal R1 de remise à zé-

ro est au niveau 1, ce qui fait que la sortie de la porte 90

est au niveau O, pour donner ainsi l'apparence à l'addition-

neur ADD 1 que la mémoire S1 a été remise à zéro. La somme et le report résultants provenant de l'élément additionneur

ADD 1 sont mémorisés dans les mémoires S1 et C1 respective-

ment.

Pendant ce même cycle suivant l'horloge, le bit suivant

du signal DONNEES a été transféré sur la sortie de la mémoi-

re 68 et, de la même manière que dans le cycle d'horloge précédent, il commande le multiplexeur 76 pour sélectionner la valeur vraie ou le complément du bit du coefficient ROM à la sortie de bit le moins significatif de la mémoire ROM 74. Toutefois, pendant ce cycle, la sortie des zéros BO

fournit l'état logique du bit le moins significatif du coef-

ficient ROM suivant d'ordre le plus faible, qui est le coefficient ROM à 382 dans le cas présent. Pendant ce même cycle, le signal RO de remise à zéro est au niveau O, ce qui permet à la somme accumulée lors du cycle d'horloge

précédent et mémorisée-dans la mémoire SO d'être addition-

née au bit ROM et à l'état logique de la borne 84.

Pendant les vingt deux premiers cycles d'horloge

d'une convolution, le circuit logique 86 de commande de re-

mise à zéro délivre séquentiellement un seul signal de ni-

veau 1, en commençant par le signal RO pour terminer par

le signal R21. Les signaux RO à R21 restent ensuite au ni-

veau O jusqu'à ce que le processus de convolution soit ter-

miné. Par conséquent, les mémoires SO à 521 sont effective-

ment vidées au commencement d'une convolution et peuvent être remplies à mesure que le processus de convolution se déroule. Du fait qu'il n'existe que quatorze bits ROM, chacune des sorties des huit derniers bits du registre à décalage

à 22 bits qui reçoit le signal DONNEES est coupiéerespecti-

vement par l'intermédiaire d'un inverseur à l'élément addi-

tionneur associé pour simuler la sortie d'un bit ROM de ni-

veau O et donc pour fournir une entrée de niveau 1 à l'élé-

ment additionneur si une opération de soustraction est de-

mandée. Le dernier de ces inverseurs est représenté en 100

sur la Fig. 5.

Après un total de 383 cycles d'horloge du fonctionne-

ment décrit ci-dessus, la mémoire 50 contient le résultat approprié des additions ou des soustractions des bits les

moins significatifs de tous les 384 coefficients ROM mémo-

risés dans la mémoire ROM 36. Un cycle d'horloge supplémen-

taire est nécessaire pour que la somme du bit voisin du

moins significatif soit effectuée et mémorisée dans la mé-

moire S1. Ainsi, à la fin du 384ème cycle d'horloge, et seulement pendant ce cycle, l'état logique mémorisé dans la mémoire SO représente le résultat correct des bits les

moins significatifs accumulés.

A la fin du 385ème cycle d'horloge, et seulement pendant celui-ci, l'état logique mémorisé dans la mémoire

S1 représente le résultat correct des bits accumulés voi-

sins du moins significatif, et ainsi de suite.

Les valeurs des coefficients ROM sont spécifiquement choisies pour que, si seules des additions sont effectuées pendant le processus de convolution (ce qui correspond à l'application d'une tension d'entrée analogique maximale à

l'entrée du convertisseur analogique/numérique), le résul-

tat maximal accumulé sera constitué seulement par des 1.

Bien que 22 bits soient accumulés, les 6 bits les moins significatifs du résultat final sont écartés et seuls les

16 bits supérieurs sont conservés pour la sortie du pro-

cessus de convolution. Dans le mode de réalisation repre-

senté, le rythme des signaux nécessaire pour échantillonner

les registres à mémoire de somme, pour capturer le résul-

tat accumulé, correspond au rythme du circuit logique 86 de commande de remise à zéro. Par suite, les signaux R6

à R21 de remise à zéro sont utilisés comme signaux d'horlo-

ge pour les 16 mémoires du type D, respectivement, chacune de ces mémoires recevant à un instant approprié un bit du résultat accumulé. Deux de ces seize mémoires du type D

sont représentées sur la Fig. 5 et indiquées en 96 et 98.

L'information numérique mémorisée dans les mémoires 96

et 98, de même que l'information contenue dans les 14 au-

tres mémoires similaires, est ensuite transmise au registre

à décalage 42 à entrées en parallèle et à sortie en série.

Un signal d'horloge CLK S-peut alors être utilisé pour an-

nuler en série la sortie numérique à 16 bits sur la borne

de sortie 22.

Il doit être compris que les opérations arithmétiques canalisées décrites ci-dessus ne nécessitent pas plus de sept retards de portes entre les éléments maître/esclave commandés par horloge et que, par conséquent, elles sont particulièrement appropriées pour réduire la durée t2 de

la Fig. 3.

En référence à nouveau à la Fig. 1, il doit être no-

té que l'indicateur d'adresses 38 adresse séquentiellement

un mot ROM à 14 bits à chaque cycle d'horloge, en com-

mençant par A83 et en terminant par A., après quoi le

cycle d'adressage est répété de manière continue. En rai-

son de la nature canalisée de l'additionneur/accumulateur , les bits ROM qui comportent un seul coefficient ne sont

pas nécessaires simultanément sur les 14 sorties de la mé-

moire ROM 36; au contraire, ils sont décalés sur la mé-

moire de manière à être présentés à un instant approprié

à l'additionneur/accumulateur 40.

On vient de décrire un mode de réalisation préféré de la présente invention. Il est toutefois bien entendu que l'on peut concevoir diverses modifications et variantes dans le procédé et les circuits décrits sans sortir du cadre

de l'invention. Par exemple, pour améliorer les caractéris-

tiques du convertisseur analogique/numérique 10, le filtre

de décimalisation numérique 20 peut être modifié. Par exem-

ple, ce filtre pourrait être triplé (chacun des indicateurs d'adresses ROM des trois filtres étant décalé de cent vingt huit adresses par rapport à chacun des autres) pour qu'une nouvelle sortie numérique soit disponible tous les cent vingt huit cycles d'horloge au lieu d'une seule fois tous les 384 cycles d'horloge. Toutefois, une telle modification n'altère pas le cadre de la présente invention. De manière

similaire, l'invention est également applicable à la canali-

sation de manière synchrone des opérations de multiplica-

tion, de même qu'à celles d'addition et de soustraction.

Claims

REVENDICATIONS

1. Procédé pour réduire les effets néfastes du bruit

électrique sur le processus de conversion analogique/numéri-

que dans un circuit intégré comportant un convertisseur ana-

logique/numérique dont le circuit analogique et le circuit numérique sont portés par un substrat semi-conducteur com- mun, le circuit numérique étant sensible au front avant d'un signal horloge maître pour changer les états logiques d'une pluralité de portes logiques en engendrant ainsi le bruit électrique, caractérisé en ce qu'il comporte les étapes consistant à: a. délivrer un premier signal d'horloge au circuit analogique pour commander l'échantillonnage d'une tension d'entrée analogique; b. échantillonner ladite tension d'entrée analogique et terminer ledit échantillonnage au front arrière dudit premier signal d'horloge; c. engendrer un second signal d'horloge dont le front avant est en retard par rapport au front arrière dudit premier signal d'horloge; et

d. délivrer ledit second signal d'horloge audit cir-

cuit numérique en tant que signal d'horloge escla-

ve de celui-ci.

2. Procédé pour réduire les effets néfastes du bruit

électrique couplé dans le circuit analogique d'un convertis-

seur analogique/numérique qui est contenu dans un circuit

intégré et qui est du type comportant un équipement fron-

tal analogique du type à suréchantillonnage couplé à un fil-

tre de décimalisation numérique, ledit bruit électrique

étant engendré par l'action de commutation du circuit com-

portant ledit filtre, caractérisé par le fait qu'il com-

porte les étapes consistant à: a. délivrer un signal d'horloge esclave audit filtre de décimalisation pour commander par horloge de manière synchrone le circuit logique comprenant ledit filtre de décimalisation; b. réduire le nombre de retards dus aux portes après le front avant dudit signal d'horloge esclave en canalisant de manière synchrone les opérations arithmétiques dudit filtre de décimalisation; et c. terminer l'échantillonnage de la tension d'entrée analogique peu avant le front avant dudit signal

d'horloge esclave.