FR2495382A1 - FIELD EFFECT CONTROL DEVICE - Google Patents
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- 230000005669 field effect Effects 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 13
- 239000000969 carrier Substances 0.000 claims description 11
- 238000009825 accumulation Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 7
- 239000003989 dielectric material Substances 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 230000001939 inductive effect Effects 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims 6
- 230000000694 effects Effects 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 abstract description 20
- 230000002441 reversible effect Effects 0.000 abstract description 10
- 230000037452 priming Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000010287 polarization Effects 0.000 description 6
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 5
- 238000005215 recombination Methods 0.000 description 5
- 230000006798 recombination Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 241000238876 Acari Species 0.000 description 1
- 241000607479 Yersinia pestis Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- Engineering & Computer Science (AREA)
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Abstract
L'invention concerne les redresseurs de puissance. Un redresseur à semiconducteur est conçu de façon à être bloqué en l'absence de polarisation et il peut être commuté à l'état conducteur par l'application d'une polarisation à une grille 68, 69 d'une structure MOS intégrée de façon monolithique au redresseur, de manière à induire un canal conducteur entre l'anode 62 et la cathode 64 du redresseur. Le dispositif assure le blocage en sens direct et en sens inverse et il a une faible chute de tension directe à l'état conducteur. Application aux circuits de commande de moteurs. (CF DESSIN DANS BOPI)The invention relates to power rectifiers. A semiconductor rectifier is designed to be off in the absence of bias and can be switched to conductive by applying bias to a gate 68, 69 of a monolithically integrated MOS structure. to the rectifier, so as to induce a conductive channel between the anode 62 and the cathode 64 of the rectifier. The device provides forward and reverse blocking and has a low forward voltage drop in the conductive state. Application to motor control circuits. (CF DRAWING IN BOPI)
Description
La présente invention concerne les dispositifs semiconducteurs à effet deThe present invention relates to semiconductor devices having a
champ de puissance, et ellepower field, and she
porte plus particulièrement sur des redresseurs à semi- more particularly relates to semi-rectifiers
conducteurs commandés par champ qui comportent une struc- field-controlled conductors which have a structure
ture de commande à effet d e champ intégrée de façon mono- control panel with integrated field effect in a mono-
lithique à la structure de redresseur. lithic to the straightener structure.
Pour les applications de commutation de puissance, dans des systèmes électriques tels que les circuits de commande de moteur et les alimentations fonctionnant à des For power switching applications, in electrical systems such as motor control circuits and power supplies operating on
fréquences basses à moyennes (0-2000 Hz), il est souhaita- low to medium frequencies (0-2000 Hz), it is desirable
ble de disposer de performances correspondant à une vitesse élevée et de faibles pertes, avec des niveaux élevés de courant et de tension. Les dispositifs à trois bornes de performance at a high speed and low losses, with high levels of current and voltage. Three-terminal devices
l'art antérieur qu'on peut utiliser pour commander la puis- the prior art that can be used to control the power
sance fournie à une charge comprennent le transistor à effet de champ MOS et le thyristor à grille MOS. Parmi The supplied power to a load includes the MOS field effect transistor and the MOS gate thyristor. Among
les transistors MOS de puissance de l'art antérieur figu- the MOS power transistors of the prior art shown in FIG.
rent ceux qui sont décrits dans le brevet U.S. 4 072 975 those described in U.S. Patent 4,072,975.
et le brevet U.S. 4 145 703. Les figures 1 et 2 représen- and U.S. Patent 4,145,703. Figures 1 and 2 represent
tent schématiquement des coupes caractéristiques de tran- schematically
sistors MOS de puissance et la figure 3 montre leurs carac- MOS power sistors and Figure 3 shows their characteristics.
téristiques de fonctionnement. Ces dispositifs ont été fabriqués soit en employant les techniques de diffusion operating characteristics. These devices were manufactured using either diffusion techniques
du. type plan pour former une structure DMOS 20, comme re- of. plan type to form a DMOS structure 20, as
présenté sur la figure 1, soit en réalisant par attaque des sillons en V pour former une structure VMOS 21, comme shown in FIG. 1, either by etching V-shaped grooves to form a VMOS structure 21, such as
représenté sur la figure 2. Dans chaque cas, pour des ten- shown in Figure 2. In each case, for
sions positives appliquées au drain, les jonctions 22, 23 Positive ions applied to the drain, the junctions 22, 23
entre les régions de base P, 24, 25, et les régions de dé- between the basic regions P, 24, 25, and the regions of
placement de type N, 26, 27, représentées respectivement sur les figures 1 et 2, bloquent la circulation du courant entre les drains 28, 29 et les sources 30, 31, en l'absence placement type N, 26, 27, respectively shown in Figures 1 and 2, block the flow of current between the drains 28, 29 and the sources 30, 31, in the absence
de polarisations de grille. L'application d'une polarisa- of grid polarizations. The application of a polarisa-
tion de grille positive suffisamment élevée, par rapport à la source, entraîne la formation d'une couche d'inversion de type N, 32, 33, dans les régions de base respectives de positive gate, with respect to the source, causes the formation of an N-type inversion layer, 32, 33, in the respective base regions of
type P, sous les électrodes de grille respectives 34, 35. type P, under the respective gate electrodes 34, 35.
Cette couche d'inversion permet la conduction d'un courant électrique du drain vers la source, ce qui produit la caractéristique de conduction en sens direct représentée This inversion layer allows the conduction of an electrical current from the drain to the source, which produces the direct conduction characteristic represented by
sur la figure 3. L'augmentation de la polarisation de gril- in Figure 3. The increase in grid polarization
le, par exemple de VG1 à VG5augmente la conductivité de la couche d'inversion et permet ainsi la circulation d'un the, for example VG1 to VG5 increases the conductivity of the inversion layer and thus allows the circulation of a
courant de drain IDS plus élevé. Pour des tensions négati- higher IDS drain current. For negative voltages
ves appliquées au drain, le dispositif conduit le courant comme une diode à jonction P-N polarisée en sens direct et il ne peut pas bloquer la circulation du courant. De ce fait, on ne fait fonctionner ces dispositifs qu'avec des tensions When applied to the drain, the device conducts the current as a forward-biased P-N junction diode and can not block current flow. As a result, these devices are only operated with
positives appliquées au drain.positive applied to the drain.
Dans les transistors MOS, il ne circule qu'un courant de porteurs majoritaires (électrons) entre le drain et la source. La circulation de ce courant est donc In the MOS transistors, only one current of majority carriers (electrons) flows between the drain and the source. The circulation of this current is therefore
limitée par la concentration en porteurs majoritaires (élec- limited by the concentration of majority
trons ici) dans les régions de canal et de déplacement, ce qui détermine leur résistivité. Dans le cas de dispositifs conçus pour fonctionner à plus de 100 V, la résistance de la région de déplaoement devient grande du fait que la concentration en porteurs majoritaires dans cette région doit être faible et que la largeur de cette région (W) doit trons here) in the channel and displacement regions, which determines their resistivity. In the case of devices designed to operate at more than 100 V, the resistance of the displacement region becomes large because the concentration of majority carriers in this region must be low and the width of this region (W) must be
être grande pour supporter les tensions de blocage du dis- to be large enough to withstand the blocking voltages of the
positif. Du fait de la résistance élevée de la région de déplacement, on doit faire fonctionner les transistors MOS à tension élevée avec des densités de courant faibles, pour obtenir de faibles chutes de tension en sens direct. Une densité de courant de fonctionnement caractéristique est d'environ 50 A/cm, avec une chute de tension directe de 1,5 V pour un dispositif capable de bloquer jusqu'à 600 V. Malgré cet inconvénient d'une résistance élevée à l'état conducteur, les transistors MOS de puissance ont positive. Due to the high resistance of the displacement region, the high voltage MOS transistors must be operated with low current densities to achieve low forward voltage drops. A typical operating current density is about 50 A / cm, with a forward voltage drop of 1.5 V for a device capable of blocking up to 600 V. Despite this disadvantage of high resistance to conductive state, power MOS transistors have
l'avantage de nécessiter des niveaux de puissance d'atta- the advantage of requiring power levels of attack
que de grille inférieurs à ceux des transistors bipolaires, du fait que le signal de tension de grille est appliqué de part et d'autre d'une couche isolante. Dans ces dispositifs, on peut également bloquer le courant de drain en diminuant The gate gate is smaller than that of the bipolar transistors because the gate voltage signal is applied on either side of an insulating layer. In these devices, it is also possible to block the drain current by decreasing
la tension de grille jusqu'au potentiel de source. Ce bloca- the gate voltage up to the source potential. This block
ge par la grille peut être effectué avec un gain en courant age by the grid can be performed with a current gain
plus élevé que pour les tr msistors bipolaires. higher than for bipolar tr msistors.
Le thyristor à grille MOS est un autre type de The MOS gate thyristor is another type of
dispositif de l'art antérieur. Des dispositifs caractéris- device of the prior art. Characteristic features
tiques de ce type sont décrits dans le brevet GB 1 356 670, le brevet U.S. 3 753 055 et le brevet U.S. 3 831 187. Un thyristor à grille MOS est une structure de thyristor PNPN, représentée schématiquement sur les figures 4 et 5, dans Such ticks are described in GB 1,356,670, U.S. Patent 3,753,055 and U.S. Patent 3,831,187. A MOS gate thyristor is a PNPN thyristor structure, shown schematically in FIGS. 4 and 5, in FIG.
laquelle on peut déclencher un amorçage avec réaction posi- which can trigger a priming with a positive reaction
tive en appliquant une tension sur une grille MOS. Dans le dispositif 40 de la figure 4, la grille MOS est formée sur une surface 41 qui part de la cathode N+ 42, traverse la base P 43 et pénètre dans une petite partie de la base N 44. Dans le dispositif 50 de la figure 5, la grille MOS est formée sur une surface 51 qui s'étend le long d'un sillon en V 52 et qui part de la cathode N+ 53, traverse la tive by applying a voltage on a MOS grid. In the device 40 of FIG. 4, the MOS gate is formed on a surface 41 which starts from the cathode N + 42, passes through the base P 43 and enters a small part of the base N 44. In the device 50 of FIG. 5, the MOS grid is formed on a surface 51 which extends along a V-shaped groove 52 and which starts from the cathode N + 53, passes through the
couche de base P 54 et pénètre dans la base N 55. Ces dis- base layer P 54 and enters the base N 55. These
positifs bloquent la circulation du courant avec des ten- positively block the flow of current with
sions positives ou négatives appliquées sur leurs anodes positive or negative ions applied to their anodes
respectives 45, 46, en l'absence de polarisation de grille. 45, 46, in the absence of gate bias.
Cependant, pour des tensions d'anode positives, les dispo- However, for positive anode voltages, the provisions
sitifs peuvent être amenés dans le mode de conduction par l'application d'une tension positive appropriée sur les may be brought into the conduction mode by the application of an appropriate positive voltage on the
grilles respectives 46, 57. Lorsqu'une tension de grille po- respective grids 46, 57. When a gate voltage is
sitive est appliquée, le champ électrique de part et d'autre sitive is applied, the electric field on both sides
des couches d'oxyde de grille 47, 58 produit un appauvris- gate oxide layers 47, 58 produce an impoverished
sement en porteurs dans la base P, sous l'électrode de grille. Il en résulte que la couche d'appauvrissement dans la base P s'étend plus près de la région de cathode N+, sous la grille. Ceci réduit l'épaisseur de la région de base P non appauvrie du transistor NPN supérieur, sous in the base P, under the gate electrode. As a result, the depletion layer in the base P extends closer to the cathode region N + below the gate. This reduces the thickness of the non-depleted base region P of the upper NPN transistor, under
l'électrode de gri le, et augmente donc son gain en courant. the grie electrode, and therefore increases its current gain.
On sait parfaitement qu'une structure de thyristor PNPN com- It is well known that a PNPN thyristor structure
mute d'un état de blocage du courant à un état de conduction mute from a current blocking state to a conduction state
du courant lorsque la somme des gains en courant des tran- when the sum of the current gains of the
sistors NPN et PNP, soit respectivement 0<NPN et < PNP' dé- NPN and PNP sistors, ie 0 <NPN and <PNP respectively.
passe l'unité. Dans le thyristor à grille MOS, lorsque la polarisation de grille augmente, le gain du transistor NPN supérieur augmente jusqu'à ce que 0 NPN +U. PNP dépasse l'unité. A ce point, une forte injection de porteurs doit pass the unit. In the MOS gate thyristor, as the gate bias increases, the gain of the upper NPN transistor increases until 0 NPN + U. PNP exceeds unity. At this point, a strong injection of carriers
avoir lieu de la cathode N+ vers la base P pour que le dis- take place from the cathode N + to the base P so that the dis-
positif commute à l'état conducteur. Ceci nécessite que la jonction N+ P soit polarisée eu sens direct avec une tension supérieure à 0,5V. Une fois que ceci a lieu, le dispositif commute à l'état conducteur et la suppression de la tension de polarisation de grille ne ramène pas le positive switches to the conductive state. This requires that the N + P junction be forward biased with a voltage greater than 0.5V. Once this takes place, the device switches to the conductive state and the removal of the gate bias voltage does not reduce the
dispositif à l'état bloqué, à cause de l'action de réac- in the blocked state, because of the reaction action
tion positive d'auto-entretien qui est inhérente à la structure de thyristor PNPN. Ainsi, ces dispositifs ont l'avantage de nécessiter une faible puissance de grille pour amorcer le thyristor par l'intermédiaire de la grille MOS, mais ils ne présentent pas de possibilité de blocage par la grille. Le dispositif doit donc être ramené à positive self-maintenance which is inherent to the PNPN thyristor structure. Thus, these devices have the advantage of requiring a low gate power to prime the thyristor via the MOS gate, but they have no possibility of blocking by the gate. The device must therefore be reduced to
l'état de blocage par l'inversion de la polarité de l'ano- blocking state by inverting the polarity of the anode
de. La figure 6 représente la caractéristique du thyris- of. Figure 6 shows the characteristic of thyris-
tor à grille MOS et elle montre que les dispositifs de ce tor to MOS grid and it shows that the devices of this
type présentent une caractéristique à résistance négative. type have a negative resistance characteristic.
L'invention a pour but de réaliser un redresseur The object of the invention is to provide a rectifier
commandé par effet de champ et capable d'acheminer un cou- controlled by field effect and able to convey a cou-
rant élevé, qui offre des possibilités de blocage en sens rant, which offers blocking possibilities
direct comme en sens inverse, et une faible chute de ten- direct and opposite, and a slight fall in
sion directe, ce redresseur pouvant être commuté à l'état conducteur et bloqué avec une faible tension de grille et direct connection, this rectifier can be switched to the conductive state and blocked with a low gate voltage and
un très faible courant, et donc avec une faible puissance. a very weak current, and therefore with a weak power.
L'invention a également pour but de réaliser un dispositif qui ait un gain de blocage par la grille très élevé, des possibilités élevées de di/dt, et des possibilités élevées de dv/dt. L'invention a également pour but de réaliser un dispositif capable de fonctionner sans être détérioré à Another object of the invention is to provide a device which has a very high grid gate gain, high di / dt capabilities, and high dv / dt capabilities. The invention also aims to provide a device capable of functioning without being damaged in
des niveaux élevés de température et de rayonnement. high levels of temperature and radiation.
L'invention consiste donc en une combinaison in- The invention therefore consists of a combination of
tégrée de façon monolithique d'un redresseur et d'une struc- monolithic structure of a straightener and a struc-
ture de commande à effet de champ, destinée à commander l'état conducteurbloqué du redresseur en induisant un canal conducteur dans une région du redresseur, dans-le but de commander l'état conducteur-bloqué de jonctions PN dans le redresseur. Le redresseur 'comprend une structure à couches multiples dans un bloc de matière semiconductrice ayant un contact sur une surface du bloc et un autre contact sur une autre surface du bloc. La structure de commande à effet de champ induit un canal conducteur dans un élément du redresseur pour établir un chemin conducteur de l'électricité qui connecte l'un des contacts à un second A field effect control circuit for controlling the conductive state of the rectifier by inducing a conductive channel in a region of the rectifier for the purpose of controlling the conductive-locked state of PN junctions in the rectifier. The rectifier comprises a multilayer structure in a block of semiconductor material having a contact on one surface of the block and another contact on another surface of the block. The field effect control structure induces a conductive channel in a rectifier element to establish an electrically conductive path that connects one of the contacts to a second
élément du redresseur.element of the rectifier.
La suite de la description se réfère aux dessins The rest of the description refers to the drawings
annexés qui représentent respectivement: Figures 1 et 2: des coupes schématiques partielles de transistors à effet de champ de puissance à grille MOS; appended which respectively represent: FIGS. 1 and 2: partial diagrammatic sections of MOS gate power field effect transistors;
Figure 3: une représentation graphique des carac- Figure 3: a graphical representation of the characteristics
téristiques des transistors représentés schématiquement sur les figures 1 et 2; Figures 4 et 5: des coupes schématiques partielles de thyristors à grille MOS characteristics of the transistors shown schematically in FIGS. 1 and 2; Figures 4 and 5: Partial schematic sections of MOS grid thyristors
Figure 6: une représentation graphique d'une ca- Figure 6: a graphical representation of a
ractéristique typique des thyristors représentés sur les figures 4 et 5; typical feature of the thyristors shown in Figures 4 and 5;
Figure 7: une représentation schématique par- Figure 7: a schematic representation of
tielle, en coupe, d'un redresseur commandé par grille con- sectional view of a grid-controlled rectifier
forme à l'invention; Figures 8 à 13: des représentations schématiques form to the invention; Figures 8 to 13: schematic representations
partielles, en coupe, d'autres modes de réalisation du re- partial, sectional, other embodiments of the re-
dresseur commandé par grille correspondant à l'invention Figure 14: une représentation graphique de la FIG. 14: a graphical representation of the FIG.
caractéristique du redresseur commandé par grille de l'in- characteristic of the gate-controlled rectifier of the in-
ventionvention
Figure 15: une représentation graphique compara- Figure 15: a comparative graphical representation
tive de signaux de commutation caractéristiques pour les tive switching signals for
dispositifs de l'art antérieur et pour le redresseur com- devices of the prior art and for the rectifier com-
mandé par grille de l'invention.mandé by grid of the invention.
La figure 7 représente une forme de la structure fondamentale du dispositif de l'invention. Le dispositif 60 comprend un bloc 61 de matière semiconductrice telle que du silicium, qui comporte une première couche 62 d'un type de conductivité, P sur la figure 7, et une région de Figure 7 shows a shape of the fundamental structure of the device of the invention. The device 60 comprises a block 61 of semiconductor material such as silicon, which comprises a first layer 62 of a conductivity type, P in FIG. 7, and a region of
base 63 de conductivité opposée, N sur la figure 7. La pre- base 63 of opposite conductivity, N in FIG.
mière couche 62 peut être réalisée par diffusion dans un bloc pour produire la structure anode-base du dispositif, ou bien on peut faire croître une couche par épitaxie sur first layer 62 may be made by diffusion in a block to produce the anode-base structure of the device, or it is possible to grow a layer by epitaxy on
un bloc du type de conductivité désiré, pour produire la- a block of the desired conductivity type, to produce the
combinaison à deux couches. Plusieurs îlots 64, qui sont ici du type de conductivité P, sont formés par diffusion ou par toute autre technique appropriée dans la couche 63, two-layer combination. Several islands 64, which here are of the conductivity type P, are formed by diffusion or by any other suitable technique in the layer 63,
en étant espacés les uns des autres et contigus à la sur- by being spaced from each other and contiguous to the over-
face libre 65 du bloc 61. Un îlot N+ 66 est formé dans la couche de base 63, à côté de l'îlot 64. Les niveaux de dopage caractéristiques pour la couche de type N 63 sont dans la plage de 1013 à 1016 cm 3 pour les porteurs de free face 65 of the block 61. An island N + 66 is formed in the base layer 63, next to the island 64. The characteristic doping levels for the N-type layer 63 are in the range of 1013 to 1016 cm 3 for the wearers of
type N; pour la couche d'anode 62, de type P, les concen- type N; for the anode layer 62, type P, the concentrations
trations de dopage caractéristiques sont dans la plage de 10 8 à 10 cm 3 pour les porteurs de type P; pour les Doping trait characteristics are in the range of 10 8 to 10 cm 3 for P-type carriers; for the
îlots 64 de type P, les concentrations de dopage caracté- P-type islets 64, the typical doping concentrations
ristiques sont de 1016 à 1018 cm 3; et pour les îlots 66 de type N+, les concentrations de dopage caractéristiques are 1016 to 1018 cm 3; and for the N + type islets 66, the characteristic doping concentrations
18 29 -318 29 -3
sont de 10 à 10 cm. Une couche 67 en matière diélec- are 10 to 10 cm. A layer 67 of dielectric material
trique est formée sur une partie de la surface libre 65 is formed on part of the free surface 65
comprenant une zone de la surface extérieure d'îlots 64 ad- comprising an area of the outer surface of islands 64 ad-
jacents et la région de la couche de base 63 qui sépare les îlots 64 adjacents et qui contient l'îlot 66. Un contact 68, 69 en matière conductrice, telle que de l'aluminium ou du silicium polycristallin conducteur, est formé sur la couche diélectrique 67, et recouvre une partie d'un îlot and the region of the base layer 63 which separates the adjacent islands 64 and which contains the island 66. A contact 68, 69 of conductive material, such as aluminum or conductive polycrystalline silicon, is formed on the layer dielectric 67, and covers a portion of an island
64 et une partie de la couche de base 63, en position ad- 64 and a portion of the base layer 63, in position ad-
jacente à l'îlot 64, pour faire fonction d'électrode de grille. Une couche 70 de matière conductrice telle que de l'aluminium ou du silicium polycristallin conducteur, est déposée sur le centre de chacun des lots 64 pour former the island 64, to act as a gate electrode. A layer 70 of conductive material such as aluminum or conductive polycrystalline silicon is deposited on the center of each of the batches 64 to form
un contact ohmiqu e avec ce dernier. Une couche 72 de ma- ohmic contact with the latter. A layer 72 of
tière conductrice, telle que de l'aluminium ou du silicium polycristallin con dcteur, est déposée sur la surface 71 du bloc 61, pour former un contact ohmique avec la couche 62. Bien qu'on ait représenté des bandes pour le motif de surface supérieur des contacts conducteurs 68, 69 et 70 sur la figure 7, l'homme de l'art notera qu'on pourrait utiliser de nombreux motifs géométriques de contact répétitifs, comme de petits plots de contact disposés sur la surface à faible distance les uns des autres. Le dispositif est fortement interdigité, c'est-à-dire que la largeur des bandes individuelles est faible et que le nombre total de bandes est élevé. Le motif est répété dans la direction The conductive substrate, such as aluminum or polycrystalline silicon, is deposited on the surface 71 of the block 61, to form an ohmic contact with the layer 62. Although there are shown bands for the top surface pattern conductive contacts 68, 69 and 70 in Figure 7, one skilled in the art will note that one could use many geometric repetitive contact patterns, such as small contact pads disposed on the surface at a short distance from each other. other. The device is highly interdigital, i.e. the width of the individual bands is small and the total number of bands is high. The pattern is repeated in the direction
latérale pour couvrir la totalité du dispositif semiconduc- to cover the entire semiconductor device
teur. Chacun des contacts conducteurs s'étend jusqu'à un bord latéral du dispositif, au niveau duquel les contacts 68, 69 sont connectés à une source de potentiel électrique, les contacts 70 sont connectés à une source de potentiel électrique d'une polarité différente de celle de la source tor. Each of the conductive contacts extends to a lateral edge of the device, at which the contacts 68, 69 are connected to a source of electrical potential, the contacts 70 are connected to a source of electrical potential of a different polarity of that of the source
connectée aux contacts 68, 69, et le contact 72 est connec- connected to the contacts 68, 69, and the contact 72 is connected
té à une source de potentiel électrique d'une polarité to a source of electrical potential of one polarity
différente de celle de la source connectée aux contacts 70. different from that of the source connected to the contacts 70.
Le dispositif représenté sur la figure 7 présen- The device shown in FIG.
te les caractéristiques de fonctionnement représentées sur la figtre 14 et il fonctionne de la manière suivante. Le the operating characteristics shown in Fig. 14 and it operates in the following manner. The
contact 70 étant au potentiel de la masse, et aucune polari- contact 70 being at the potential of the mass, and no polarity
sation n'étant appliquée à l'électrode de grille 68, l'ap- tion being applied to the gate electrode 68, the
plication de tensions négatives au contact 72 ne fait cir- The application of negative voltages to contact 72 does not
culer aucun courant du fait que la jonction 73 est polari- no current because junction 73 is polar.
sée en sens inverse. Ceci procure la possibilité de blocage en inverse. Lorsqu'aucune polarisation n'est appliquée à in the opposite direction. This provides the possibility of blocking in reverse. When no bias is applied to
l'électrode de grille 68, l'application de tensions posi- the gate electrode 68, the application of positive voltages
tives au contact 72 ne fait à nouveau circuler aucun cou- Touching 72 does not move any more
rant, du fait que la jonction 74 est polarisée en inverse. rant, because the junction 74 is reverse biased.
Ceci procure la possibilité de blocage en direct, ainsi qu'une caractéristique désirée de blocage du dispositif au repos. Cependant, si une polarisation positive est appliquée This provides the possibility of blocking live, as well as a desired feature of blocking the device at rest. However, if a positive bias is applied
sur l'électrode de grille 68, une couche d'inversion s'éten- on the gate electrode 68, an inversion layer extends
dant du contact ohmique 70 vers la base N 63 peut se former sous la grille dans la base P de la région 78 de l'lot 64, immédiatement au- dessous de la couche isolante 67, et une couche d'accumulation de poteurs de charge de type N peut As a result of the ohmic contact 70 to the base N 63, it can be formed under the gate in the base P of the region 78 of the batch 64, immediately below the insulating layer 67, and a charge generator accumulation layer. N type can
se former dans la région 79 de la base N 63. La couche d'in- form in region 79 of base N 63. The layer of
version de type N qui se trouve maintenant dans la région 78 de l'îlot P 64 et la-couche d'accumulation dans la région 79 de la base N connectent maintenant le contact ohmique 70 à l'flot N+ 66, au milieu du dispositif. Une polarisation positive appliquée au contact 72 fait maintenant circuler un courant de la couche P+ 62, faisant fonction d'anode, vers l'ilot N+ 66, puis ensuite vers le contact 70, fai- N-type version which is now in the region 78 of the island P 64 and the accumulation layer in the region 79 of the base N now connect the ohmic contact 70 to the N + flow 66, in the middle of the device . A positive bias applied to the contact 72 now circulates a current of the P + layer 62, acting as anode, to the N + island 66, then to the contact 70,
sant fonction de cathode, en passant par la couche d'accu- cathode function, passing through the
mulation de type N 79 et la couche d'inversion de type N 78. Le chemin allant de la couche 62 vers l'ilot N+ 66 fonctionne d'une manière analogue à celle d'une diode P-I-N, N-type modulation 79 and the N-type inversion layer 78. The path from layer 62 to N + island 66 operates in a manner analogous to that of a P-I-N diode.
1.0 représentée en 80 sur la figure 7, et la région de comman- 1.0 shown at 80 in Figure 7, and the control region
de par effet de champ est encadrée en 81. La conductivité field effect is framed in 81. Conductivity
du chemin de courant traversant la base N 63 entre la cou- of the current path passing through the base N 63 between the
che P+ 62 et l'ilot N+ 66 sera modulée (augmentée) par la P + 62 and the island N + 66 will be modulated (increased) by
circulation du courant dû à l'injection d'une concentra- current flow due to the injection of a concentra-
tion élevée de porteurs minoritaires (des trous ici) dans high number of minority carriers (holes here) in
la base N 63, à partir de la couche 62. Du fait que la ten- N 63, from layer 62. Because the
sion est supportée par la base N 63 dans les modes de blo- sion is supported by the base N 63 in the modes of blocking
cage en direct et en inverse, la largeur W du chemin situé entre la couche P+ 62 et l'îlot P 64 déterminé les tensions de blocage maximales. On doit augmenter cette largeur pour permettre le fonctionnement avec des tensions élevées. La circulation d'un courant avec modulation de conductivité est donc très importante pour obtenir une faible chute de tension directe avec des d Esités élevées de courant direct cage in direct and in reverse, the width W of the path located between the layer P + 62 and the island P 64 determined the maximum blocking voltages. This width must be increased to allow operation with high voltages. The circulation of a current with conductivity modulation is therefore very important to obtain a small direct voltage drop with high direct current dities.
dans des dispositifs à haute tension. Une densité caracté- in high voltage devices. A characteristic density
ristique de courant direct en fonctionnement est d'environ 500 A/cm2 pour une chute de tension directe de 1,5 V, pour Direct operating current is approximately 500 A / cm2 for a direct voltage drop of 1.5 V,
un dispositif capable de bloquer jusqu'à 600 V. Si on inver- a device capable of blocking up to 600 V. If we invert
se tous les types de conductivité, on peut obtenir des caractéristiques de performances similaires en appliquant all types of conductivity, similar performance characteristics can be obtained by applying
des potentiels électriques de polarités opposées aux con- electrical potentials of polarities opposite to the con-
tacts conducteurs.conductive tacts.
La figure 8 représente schématiquement un autre mode de réalisation du redresseur à commande par grille de l'invention. Le dispositif 90 de la figure 8 diffère de Figure 8 schematically shows another embodiment of the grid-controlled rectifier of the invention. The device 90 of Figure 8 differs from
celui de la figure 7 par la suppression de l'îlot Né 66. that of Figure 7 by removing the islet Born 66.
La suppression de 1' Ilot 66 nécessite l'application d'un potentiel approprié au contact de grille 91 pour créer une couche d'accumulation 99 sous la couche diélectrique 67, afin de produire une région de porteurs de type N sous la grille. Pour réaliser ceci avec la plus faible résistance d'étalement dans le chemin de circulation du courant sous la grille, il faut que le contact de grille 91 s'étende sur la totalité de la largeur de la région de grille qui The removal of block 66 requires the application of a potential to gate contact 91 to create an accumulation layer 99 under dielectric layer 67 to produce an N-type carrier region below the gate. To achieve this with the lowest spreading resistance in the flow path of the current under the gate, it is necessary that the gate contact 91 extends over the entire width of the gate region which
relie les!lots 64 adjacents. Un contact de largeur infé- connects the! 64 adjacent lots. A contact of smaller width
rieure créerait la couche d'accumulation 99 nécessaire de porteurs N sous la grille pour remplir la fonction des !lots N+ 66, dans le cas de l'application d'un potentiel approprié à la grille. Cette diminution de l'aire de la Instead, it would create the necessary accumulation layer 99 of carriers N under the gate to perform the function of the N + batches 66, in the case of application of a potential to the gate. This decrease in the area of
grille entraîne une diminution de la capacité de grille. grid results in a decrease in gate capacity.
Lorsqu'une polarisation positive est appliquée à la grille When a positive bias is applied to the grid
de la structure de commande à effet de champ qui est dési- of the field effect control structure that is desired.
gnée par le cadre 93, une structure à trois couches est framed by frame 93, a three-layer structure is
formée dans la région entourée par le rectangle en pointil- formed in the region surrounded by the dotted rectangle
lés 92, qui fonctionne à la manière d'une structure P-I-N. 92, which functions as a P-I-N structure.
Le chemin du courant dans le redresseur fait intervenir The current path in the rectifier involves
la couche 62, la région de base N 94, la couche d'accumu- the layer 62, the base region N 94, the accumulation layer
lation N 99, une couche d'inversion 79 et le contact ohmi- N 99, an inversion layer 79 and the ohm-contact
que 70.that 70.
La figure 9 représente schématiquement un autre Figure 9 schematically represents another
mode de réalisation de l'invention. Le dispositif 100 com- embodiment of the invention. The device 100 com-
prend une région P 62, une région de base 94, des îlots P 102 et plusieurs lots N+ 101, dans chacun des îlots P 102. Dans ce mode de réalisation, les îlots 101 établissent un contact entre la couche d'inversion située dans les takes a P region 62, a base region 94, P islands 102 and several N + lots 101, in each of the P islands 102. In this embodiment, the islands 101 make contact between the inversion layer located in the islands.
îlots 102 et le contact conducteur 70. Deux contacts conduc- islands 102 and the conductive contact 70. Two conductive contacts
teurs 107, séparés par un espace 108, sont disposés sur la couche diélectrique 67 de façon à recouvrir une partie des !lots 101, une région des!lots 102 et une partie de la 107, separated by a space 108, are arranged on the dielectric layer 67 so as to cover part of the batches 101, a region of the batches 102 and a part of the
base 94. L'application d'une polarisation de grille posi- 94. The application of a positive grid polarization
tive à une électrode de commande 107, à l'intérieur du cadre en pointillés 103, produit une couche d'accumulation dans la région de base N, située immédiatemaet sous la grille, et to a control electrode 107, within the dashed frame 103, produces an accumulation layer in the base region N, located immediately underneath the gate, and
une couche d'inversion dans l'îlot P 102, située immédiate- an inversion layer in the island P 102, located immediately
ment sous la couche diélectrique 67 et s'étendant de l'îlot N+ 101 à la base N 94, en fermant le chemin de courant qui va under the dielectric layer 67 and extending from the island N + 101 to the base N 94, closing the current path which will
de la base N à l'îlot N+ 101, en passant par l'îlot P 102. from the base N to the island N + 101, via the island P 102.
Cette structure comporte un thyristor P-N-P-N parasite situé dans l'anode 62, la base 94, l'îlot P 102 et les This structure comprises a parasitic P-N-P-N thyristor located in the anode 62, the base 94, the P 102 island and the
îlots N+ 101, dans la région désignée par le cadre 106. Islets N + 101 in the region designated by frame 106.
Pour obtenir les performances désirées pour ce dispositif, en ce qui concerne la commutation à l'état de blocage, au moment de la suppression de la polarisation de grille, il To obtain the desired performances for this device, as regards the switching to the blocking state, at the time of the removal of the gate bias, it
est très important que le mécanisme d'amorçage par réac- is very important that the priming mechanism by reaction
tion positive dans ce thyristor parasite soit supprimé. positively in this parasitic thyristor be removed.
On peut parvenir à ceci en empêchant que les îlots N+ 101 injectent des électrons dans les îlots P 102 This can be achieved by preventing the N + islands 101 from injecting electrons into the P islands.
respectifs, ce qui évite donc le déclenchement du mécanis- respectively, thus avoiding the triggering of the
me d'amorçage par réaction positive du thyristor P-N-P-N. a positive feedback priming of the P-N-P-N thyristor.
La suppression de l'injection de porteurs à partir des The suppression of carrier injection from
îlots N+ 101 peut être obtenue en donnant une faible di- islands N + 101 can be obtained by giving a small di-
mension latérale (L) aux îlots N+ 101. La dimension laté- Lateral dimension (L) at N + islands 101. The lateral dimension
rale (L) des îlots N+ 101 doit être suffisamment faible pour que, lorsque le dispositif conduit le courant du canal 78 vers le contact de cathode 70, la polarisation directe de la jonction 105 entre les îlots N+ 101 et l'îlot (L) of the islands N + 101 must be sufficiently small so that, when the device conducts the current of the channel 78 to the cathode contact 70, the direct polarization of the junction 105 between the islands N + 101 and the island
P 102 ne dépasse pas 0,5 V. Une autre technique qu'on pour- P 102 does not exceed 0.5 V. Another technique that can be
rait utiliser pour supprimer l'amorçage par réaction posi- should be used to suppress priming by positive reaction.
tive du thyristor P-N-P-N, consiste à introduire des centres de recombinaison dans la région P 102 et la base N 94, afin de réduire les gains 0< NPN et o< PNP' On peut former des centres de recombinaison par diffusion dans le substrat In the P-N-P-N thyristor, it is possible to introduce recombination centers in the P 102 region and the N 94 base, in order to reduce the gains 0 <NPN and o <PNP. Diffusion recombination centers can be formed in the substrate.
d'impuretés de niveaux profonds, comme de l'or, ou par irra- deep-level impurities, such as gold, or by irra-
diation du substrat avec des particules d'énergie élevée diation of the substrate with high energy particles
comme des électrons.like electrons.
Les caractéristiques distinctives entre un thyris- Distinctive features between a thyris-
tor à commande par grille MOS, tel que celui représenté sur la figure 4, et le dispositif de l'invention, représenté MOS gate control tor, such as that shown in Figure 4, and the device of the invention, shown
sur la figure 9, consistent premièrement en ce que le dis- in Figure 9, consist first of all in that the
positif de l'invention contient des régions N+ 101 de dimen- positive embodiment of the invention contains N + regions 101 of
sion latérale (L) beaucoup plus faible, pour éviter l'ac- lateral pressure (L) much lower, to avoid
tion d'amorçage par réaction positive qui est caractéristique du thyristor à commande par grille MOS. Secordement, dans le redresseur à enrichissemen t par la grille, le courant d'anode il a positive feedback priming characteristic of the MOS gate thyristor. Securing, in the rectifier enriched by the gate, the anode current it
circule exclusivement par l'intermédiaire du canal conduc- circulates exclusively through the conductive channel
teur qui est formé dans l'îlot P 102, vers le contact de which is formed in island P 102, towards the contact of
cathode 70, lorsque le dispositif conduit le courant, tan- cathode 70, when the device conducts the current, tan-
dis que le courant du thyristor à grille MOS circule verti- say that the current of the MOS gate thyristor flows vertically
calement dans tout l'îlot P 102, sous l'îlot N+ 101. Troi- calmly in the entire island P 102, under the island N + 101. Troi
sièmement, dans le redresseur à enrichissement par la gril- seventh, in the rectifier enriched by the grill
le, on peut arrêter le courant d'anode en supprimant la the, we can stop the anode current by removing the
tension de grille appliquée, pour induire le canal conduc- gate voltage applied to induce the conductive channel
teur dans les îlots P 102, tandis que le courant d'anode du thyristor à grille MOS continue à circuler après la suppression de la tension de grille, à cause de la nature auto-entretenue de l'action du thyristor P-NP-N à réaction positive. On note que le mode de réalisation de la figure 8 évite ce problème par l'élimination des îlots N+ dans in the island P 102, while the anode current of the MOS gate thyristor continues to circulate after the gate voltage suppression, because of the self-sustaining nature of the action of the P-NP-N thyristor positive feedback. Note that the embodiment of FIG. 8 avoids this problem by eliminating the N + islands in
les îlots P 102.islands P 102.
Dans un autre mode de réalisation représenté sur la figure 10, un îlot N+ 111, emplissant toute la largeur entre les îlots P 114 adjacents et la base N 113, et venant en contact avec une partie des îlots Pest formé dans la base N. Lorsqu'une polarisation positive est appliquée à la grille 115, une couche d'inversion est créée dans la région des îlots P immédiatement au-dessous de la grille, et le chemin de conduction de courant de 1' Ilot N+ 111 vers le contact de cathode 116 est établi, ce qui débloque le dispositif et permet la circulation d'un courant dans la diode P-I-N désignée par le cadre 112, et vers le In another embodiment shown in FIG. 10, an N + island 111, filling the entire width between the adjacent P islands 114 and the N base 113, and coming into contact with a portion of the Pest islands formed in the N base. a positive bias is applied to the gate 115, an inversion layer is created in the region of the P islands immediately below the gate, and the current conduction path of the N + island 111 to the cathode contact 116 is established, which releases the device and allows the flow of a current in the PIN diode designated by the frame 112, and to the
contact de cathode 116, par la couche d'inversion. cathode contact 116, by the inversion layer.
Dans le mode de réalisation qui est représenté sur la figure l1, des îlots N+ 125 ont été ajoutés aux îlots P 124 du dispositif 120, et ces îlots 125 établissent des In the embodiment shown in FIG. 11, N + islands 125 have been added to the P islands 124 of the device 120, and these islands 125 establish
chemins de circulation du courant depuis la couche d'inver- current flow paths from the inversion layer
sion présente dans les îlots de type P 124, vers le contact present in the P-type islands 124, towards the contact
conducteur 116, lorsqu'une polarisation positive est appli- 116, when a positive bias is applied
quée à l'électrode 117, dans la structure de grille 118, dans le but de débloquer la diode P-I-N 119. Ce mode de réalisation contient également le thyristor P-N-P-N parasite décrit en liaison avec le mode de réalisation représenté sur la figure 9. Comme indiqué précédemment en relation avec la figure 9, on peut supprimer le mécanisme d'amorçage par réaction positive de ce thyristor parasite, en maintenant une faible dimensiom latérale (L) pour l'îlot N+ 125, et en établissant des centres de recombinaison dans les îlots P 124 et la base N 113. On notera que le mode de réalisa- tion de la figure 10 évite ce problème par l'élimination This embodiment also contains the parasitic PNPN thyristor described in connection with the embodiment shown in FIG. 9. As shown, the electrode 117, in the gate structure 118, for the purpose of unblocking the PIN diode 119. As shown previously with reference to FIG. 9, the positive feedback priming mechanism of this parasitic thyristor can be suppressed, maintaining a small lateral dimensiom (L) for the N + island 125, and establishing recombination centers in the islets. P 124 and base N 113. Note that the embodiment of FIG. 10 avoids this problem by eliminating
des!lots N+ à l'intérieur des îlots P 102. N + batches inside islands P 102.
Dans le dispositif 130 qui est représenté schéma- In the device 130 which is shown schematically
tiquement sur la figure 12, des îlots P+ 133, fortement 12, islands P + 133, strongly
dopés, ont été ajoutés aux îlots P 132 dans la base N 131. doped, were added to the P 132 islands in the N 131 base.
Le chemin du courant comprend la diode P-I-N 134 qui est The current path includes the P-I-N diode 134 which is
créée lorsqu'une polarisation positive par rapport au con- created when a positive polarization with respect to
tact conducteur 137 est appliquée à la grille 136 dans la structure commandée par grille 135, pour produire une conductive tact 137 is applied to the gate 136 in the grid-controlled structure 135, to produce a
couche d'accumulation-immédiatement au-dessous de la cou- accumulation layer-immediately below the
che diélectrique 67. Une ccuche d'inversion est produite dans l'îlot P 132 entre l'îlot P+ 133 et la base N 131, pour permettre la circulation du courant de l'anode vers Dielectric board 67. An inversion duch is produced in island P 132 between island P + 133 and base N 131, to allow flow of anode current to
la cathode.the cathode.
La figure 13 représente encore une autre struc- Figure 13 represents yet another structure
ture de dispositif qui utilise l'invention. Le bloc de matière semiconductrice pour un dispositif 140 comporte une région de base N 141, faiblement dopée, et une région N 142, plus fortement dopée. Dans la région de base 142, des device that uses the invention. The semiconductor material block for a device 140 includes a low-doped N 141 base region and a more heavily doped N-region 142. In the core region 142,
îlots P+ 143 sont formés en position adjacente à une surfa- islands P + 143 are formed adjacent to a surface
ce libre principale 144 du bloc. Des îlots P 145 sont for- this free main 144 of the block. Islets P 145 are formed
més dans la région N 141 et des îlots N+ 150 sont formés in the N 141 region and N + 150 islets are formed
dans les Ilots P 145, en position adjacente à l'autre sur- in P 145 islands, adjacent to the other
face principale 146 du bloc. Pour une densité de courant donnée, en conduction en sens direct, cette structure donne une plus faible chute.de tension directe dans la diode 152 que les modes de réalisation décrits précédemment, pour la main face 146 of the block. For a given current density, in forward conduction, this structure gives a lower direct voltage drop in the diode 152 than the embodiments described above, for the
même capacité de blocage en sens direct. Cependant. la capa- same blocking capacity in the forward direction. However. the capacity
cité de blocage en sens inverse est réduite à cause de la blocking city in the opposite direction is reduced because of the
mise en court-circuit des îlots 143 par le contact conduc- shorting the islands 143 by the conductive contact
teur 147. Les caractéristiques de fonctionnement de ce dis- 147. The operating characteristics of this
positif sont similaires à celles des autres modes de réalisa- are similar to those of other modes of
tion lorsqu'une polarisation directe est appliquée. Lorsqu'une polarisation inverse est Eppliquée au contact conducteur 147, en l'absence de polarisation sur l'électrode de grille 148, dans la structure commandée par grille 151, on obtient une caractéristique, représentée en 160 sur la figure 14, qui est notablement différente dans la mesure o le claquage se produit pour une polarisation inverse when a forward bias is applied. When a reverse bias is applied to the conductive contact 147, in the absence of bias on the gate electrode 148, in the grid-controlled structure 151, a characteristic, shown at 160 in FIG. different in that breakdown occurs for reverse polarization
*beaucoup plus faible.* much weaker.
La figure 14 montre les caractéristiques de fonctionnement du redresseur commandé par grille. Dans ce dispositif, la jonction 73 bloque la circulation du courant lorsque des tensions négatives sont appliquées au contact d'anode 72, ce qui donne au dispositif une capa- Figure 14 shows the operating characteristics of the gate-controlled rectifier. In this device, the junction 73 blocks the flow of current when negative voltages are applied to the anode contact 72, which gives the device a capacitance.
cité de blocage en inverse allant jusqu'au niveau auquel le claquage se produit, conme on le voit en 161. Lorsque reverse blocking up to the level at which the breakdown occurs, as seen in 161. When
des tensions positives sont appliquées au contact d'ano- positive voltages are applied to the contact of ano-
de 72, la jonction 74 devient polarisée en inverse et of 72, the junction 74 becomes polarized in reverse and
bloque la circulation du courant, ce qui donne la possi- block the flow of current, which gives the possibility
bilité de blocage en direct, en l'absence de polarisation de grille, jusqu'au niveau auquel le claquage se produit, comme on le voit en 162. Cependant, si une polarisation positive est appliquée à la grille, ceci crée un chemin de circulation du courant de la jonction d'anode 73 vers blocking ability, in the absence of grid bias, up to the level at which the breakdown occurs, as seen in 162. However, if a positive bias is applied to the gate, this creates a traffic path of the current from the anode junction 73 to
le contact de cathode 70, ce qui donne les caractéristi- the cathode contact 70, which gives the characteristics
ques représentées pour chacune des tensions de grille VG1- VG4. Pour des tensions de grille élevées (VG4), la conductivité de la couche d'inversion est élevée et le dispositif présente des caractéristiques semblables à celles d'une diode à jonction PN. Dans ce cas, la région d'anode P+ injecte des porteurs minoritaires dans la base N et module (augmente)-fortement la conductivité de la base N. Il en résulte qu'on peut faire fonctionner le dispositif avec des densités de courant élevées (soit de façon caractéristique 500 A/cm 2), avec une faible chute de tension directe (enviram 1,5 V). Pour des tensions de grille plus faibles (VGî, VG2' VG3), la circulation du represented for each of the gate voltages VG1-VG4. For high gate voltages (VG4), the conductivity of the inversion layer is high and the device has characteristics similar to those of a PN junction diode. In this case, the P + anode region injects minority carriers into the N base and modulates (increases) the conductivity of the N base. As a result, the device can be operated with high current densities ( typically 500 A / cm 2), with a small direct voltage drop (about 1.5 V). For lower grid voltages (VG1, VG2 'VG3), the circulation of the
courant peut être limitée par la conductivité de la cou- current may be limited by the conductivity of the
che d'inversion, ce qui donne la saturation en courant reversal, which gives the current saturation
représentée sur la figure 14. Ces caractéristiques du dis- shown in Figure 14. These features of the dis-
positif se distinguent de celles d'autres dispositifs de Positive are distinguished from those of other
l'art antérieur. Par rapport au transistor MOS, le redres- the prior art. Compared to the MOS transistor, the
seur à enrichissement par grille peut être utilisé avec grid enrichment system can be used with
des densités de courant plus élevées, à cause de la modu- higher current densities, due to the
lation de la conductivité de la base N par la circulation du courant d'anode. Contrairement au transistor MOS, ces tion of the conductivity of the base N by the circulation of the anode current. Unlike the MOS transistor, these
dispositifs présentent également une possibilité de blo- devices also present a possibility of blocking
cage en inverse. Par rapport au thyristor à commande par grille MOS, le redresseur à enrichissement par grille se distingue par l'absence d'une région à résistance négative cage in reverse. Compared to the MOS gate thyristor, the gate enrichment rectifier is distinguished by the absence of a negative resistance region.
dans les caractéristiques directes. Cette région à résis- in the direct features. This region has
tance négative dans le thyristor résulte du phénomène d'amorçage par réaction positive qui est absent dans le the thyristor results from the positive feedback priming phenomenon which is absent in the
redresseur à enrichissement par grille. grate enrichment rectifier.
Contrairement au thyristor à commande par Unlike the control thyristor
grille MOS, aucun amorçage par réaction positive auto- MOS grid, no self-initiated positive feedback
entretenue ne se produit dans le dispositif redresseur à enrichissement par grille. Par conséquent, si la tension de grille est réduite au potentiel de cathode alors que le dispositif conduit du courant, la couche d'inversion située sous l'électrode de grille cesse d'exister et le courant d'anode est bloqué. Ce blocage se produit en maintained does not occur in the grid enrichment rectifier device. Therefore, if the gate voltage is reduced to the cathode potential while the device is conducting current, the inverting layer beneath the gate electrode ceases to exist and the anode current is blocked. This blockage occurs in
deux phases. Tout d'abord, la majeure partie de la char- two phases. First, most of the char-
ge injectée et emmagasinée dans la base N est extraite par le courant qui traverse la jonction 74 en direction de la région P 145, jusqu'à ce que cette jonction soit polarisée en sens inverse. Après ce point, le reste de la charge emmagasinée de porteurs minoritaires décroît par recombinaison. The injected and stored ge in the base N is extracted by the current passing through the junction 74 towards the P region 145, until this junction is polarized in the opposite direction. After this point, the rest of the stored charge of minority carriers decreases by recombination.
On peut comparer la caractéristique de commuta- We can compare the switching characteristic
tion du transistor MOS, du thyristor à commande par grille of the MOS transistor, the gate-controlled thyristor
MOS et du redresseur à enrichissement par grille, en s'ai- MOS and the grid enrichment rectifier,
dant de la figure 15. Sur cette figure, la tension de gril- Figure 15. In this figure, the grid tension
le est appliquée à l'instant t1 et supprimée à l'instant t2, pour les trois cas, comme le montre la trace 164. A l'instant t2, le transistor MOS se bloque rapidement, comme is applied at time t1 and deleted at time t2, for the three cases, as shown in trace 164. At time t2, the MOS transistor is blocked quickly, as
le montre la trace 165, et la durée de la condition tran- shows the trace 165, and the duration of the transitional condition
sitoire de blocage est déterminée par la charge de la capa- blocking capacity is determined by the load of the
cité de grille. Cependant, le thyristor à commande par grille MOS continue à conduire le courant, même après que la tension de grille a été réduite à zéro à l'instant t2, grid city. However, the MOS gate control thyristor continues to conduct the current, even after the gate voltage has been reduced to zero at time t2,
comme le montre la trace 166, du fait que dans ces dispo- as shown in trace 166, because in these arrangements
sitifs, la circulation du courant est entretenue par le mécanisme de réaction positive interne. Au contraire, le the circulation of the current is maintained by the internal positive reaction mechanism. On the contrary,
redresseur à enrichissement par grille se bloque à l'ins- Grid enrichment rectifier hangs at the
tant t2, comme le mDntre la trace 167, du fait que la couche d'inversion située sous l'électrode de grille cesse d'exister lorsque la tension de grille est réduite à zéro, et ceci interrompt le chemin de circulation du courant entre les bornes d'anode et de cathode. Dans ce cas, les porteurs minoritaires que l'anode injecte dans la base N pour moduler sa conductivité pendant la conduction du courant en sens direct, sont extraits par conduction à travers la jonction 74, jusqu'à ce que cette dernière devienne polarisée en sens inverse, comme indiqué au point both t2 and trace 167, because the inverting layer beneath the gate electrode ceases to exist when the gate voltage is reduced to zero, and this interrupts the current flow path between anode and cathode terminals. In this case, the minority carriers that the anode injects into the base N to modulate its conductivity during forward current conduction, are conduction-extracted through the junction 74, until the latter becomes polarized in direction. reverse, as indicated in
168. Les porteurs minoritaires éventuels qui restent dis- 168. Potential minority shareholders who remain
paraissent alors progressivement par recombinaison. Par conséquent, le redresseur à enrichissement par grille se bloque à l'instant t1, comme le transistor MOS, mais il se bloque plus lentement à cause de la conduction d'un courant bipolaire. Il faut noter que cette vitesse de commutation then appear gradually by recombination. As a result, the grid-enriched rectifier blocks at time t1, like the MOS transistor, but it blocks more slowly due to the conduction of a bipolar current. It should be noted that this switching speed
plus lente du redresseur à enrichissement par grille con- slower of the grid enrichment rectifier
vient pour de nombreuses applications, comme les circuits de commande de moteurs, tandis que sa faible chute de tension directe, en comparaison avec le transistor MOS, est un comes for many applications, such as motor control circuits, while its low forward voltage drop, in comparison with the MOS transistor, is a
avantage important, du fait qu'elle réduit la puissance dissi- important advantage because it reduces the power of
pée et améliore donc le rendement de la commutation de puis- and thus improves the efficiency of switching power.
sance. D'autres avantages consistent dans une meilleure ca- ciency. Other advantages consist in a better
pacité à tolérer des pointes de courant, dans la possibilité ability to tolerate peaks of current in the possibility
de fonctionnement à température plus élevée, et dans la to- operating at higher temperature, and in the
lérance d'un niveau de rayonnement élevé,cequjiest rendu a high level of radiation, which is what
possible par la suppression de l'amorçage par réaction posi- possible by suppressing priming by positive reaction
tive décrit ci-dessus.described above.
Claims (19)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US21218180A | 1980-12-02 | 1980-12-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2495382A1 true FR2495382A1 (en) | 1982-06-04 |
FR2495382B1 FR2495382B1 (en) | 1988-04-29 |
Family
ID=22789906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR8122488A Expired FR2495382B1 (en) | 1980-12-02 | 1981-12-01 | FIELD EFFECT CONTROLLED RECTIFIER |
Country Status (8)
Country | Link |
---|---|
JP (1) | JPS57120369A (en) |
CH (1) | CH657230A5 (en) |
DE (1) | DE3147075A1 (en) |
FR (1) | FR2495382B1 (en) |
GB (1) | GB2088631B (en) |
IE (1) | IE52758B1 (en) |
MX (1) | MX151412A (en) |
SE (1) | SE8107136L (en) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58212173A (en) * | 1982-04-01 | 1983-12-09 | 株式会社東芝 | Bipolar transistor device with controller |
EP0091686B1 (en) * | 1982-04-12 | 1989-06-28 | General Electric Company | Semiconductor device having a diffused region of reduced length and method of fabricating the same |
JPS594077A (en) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | Field-effect transistor |
JPS5927569A (en) * | 1982-08-06 | 1984-02-14 | Hitachi Ltd | Semiconductor switch element |
CA1200322A (en) * | 1982-12-13 | 1986-02-04 | General Electric Company | Bidirectional insulated-gate rectifier structures and method of operation |
EP0273030A3 (en) * | 1982-12-13 | 1988-09-21 | General Electric Company | Lateral insulated-gate rectifier structures |
EP0118007B1 (en) * | 1983-02-04 | 1990-05-23 | General Electric Company | Electrical circuit comprising a hybrid power switching semiconductor device including an scr structure |
JPS59211271A (en) * | 1983-05-17 | 1984-11-30 | Toshiba Corp | Semiconductor device |
JPS605568A (en) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | Vertical insulated gate field effect transistor |
EP0144654A3 (en) * | 1983-11-03 | 1987-10-07 | General Electric Company | Semiconductor device structure including a dielectrically-isolated insulated-gate transistor |
US4618872A (en) * | 1983-12-05 | 1986-10-21 | General Electric Company | Integrated power switching semiconductor devices including IGT and MOSFET structures |
JPS60174258U (en) * | 1983-12-22 | 1985-11-19 | 株式会社明電舎 | Electric field controlled semiconductor device |
JPH0810763B2 (en) * | 1983-12-28 | 1996-01-31 | 株式会社日立製作所 | Semiconductor device |
JPH0618255B2 (en) * | 1984-04-04 | 1994-03-09 | 株式会社東芝 | Semiconductor device |
US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
JPS61185971A (en) * | 1985-02-14 | 1986-08-19 | Toshiba Corp | Conductivity modulation type semiconductor device |
JPS61191071A (en) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | Conductivity modulation type semiconductor device and manufacture thereof |
DE3677627D1 (en) * | 1985-04-24 | 1991-04-04 | Gen Electric | SEMICONDUCTOR ARRANGEMENT WITH INSULATED GATE. |
DE3628857A1 (en) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | SEMICONDUCTOR DEVICE |
JPS6248073A (en) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | Semiconductor device |
JPH0715998B2 (en) * | 1985-08-27 | 1995-02-22 | 三菱電機株式会社 | Semiconductor device |
US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
JPS62126668A (en) * | 1985-11-27 | 1987-06-08 | Mitsubishi Electric Corp | Semiconductor device |
JPH0821713B2 (en) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | Conduction modulation type MOSFET |
JPH0624244B2 (en) * | 1987-06-12 | 1994-03-30 | 株式会社日立製作所 | Composite semiconductor device |
JP2576173B2 (en) * | 1988-02-02 | 1997-01-29 | 日本電装株式会社 | Insulated gate semiconductor device |
DE58909474D1 (en) * | 1988-02-24 | 1995-11-30 | Siemens Ag | Method for producing a bipolar transistor which can be controlled by a field effect. |
JPH07120799B2 (en) * | 1988-04-01 | 1995-12-20 | 株式会社日立製作所 | Semiconductor device |
JPH0247874A (en) * | 1988-08-10 | 1990-02-16 | Fuji Electric Co Ltd | Manufacture of mos semiconductor device |
EP0409010A1 (en) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Switchable semiconductor power device |
JP2752184B2 (en) * | 1989-09-11 | 1998-05-18 | 株式会社東芝 | Power semiconductor device |
GB8921596D0 (en) * | 1989-09-25 | 1989-11-08 | Lucas Ind Plc | Mos gated bipolar devices |
DE3942490C2 (en) * | 1989-12-22 | 1994-03-24 | Daimler Benz Ag | Field effect controlled semiconductor device |
JP2808882B2 (en) * | 1990-05-07 | 1998-10-08 | 富士電機株式会社 | Insulated gate bipolar transistor |
DE4192762C2 (en) * | 1990-10-31 | 2002-09-19 | Monodor Sa | Apparatus and capsule for the production of a liquid product |
JPH0548111A (en) * | 1991-08-12 | 1993-02-26 | Toshiba Corp | Semiconductor device and its manufacture |
JP2984478B2 (en) * | 1992-08-15 | 1999-11-29 | 株式会社東芝 | Conductivity modulation type semiconductor device and method of manufacturing the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2040657A1 (en) * | 1970-08-17 | 1972-02-24 | Deutsche Bundespost | Electronic crosspoint |
US3831187A (en) * | 1973-04-11 | 1974-08-20 | Rca Corp | Thyristor having capacitively coupled control electrode |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
-
1981
- 1981-04-01 SE SE8107136A patent/SE8107136L/en not_active Application Discontinuation
- 1981-11-17 IE IE2693/81A patent/IE52758B1/en unknown
- 1981-11-24 GB GB8135419A patent/GB2088631B/en not_active Expired
- 1981-11-27 CH CH7616/81A patent/CH657230A5/en not_active IP Right Cessation
- 1981-11-27 DE DE19813147075 patent/DE3147075A1/en not_active Withdrawn
- 1981-11-30 JP JP56190983A patent/JPS57120369A/en active Pending
- 1981-12-01 FR FR8122488A patent/FR2495382B1/en not_active Expired
- 1981-12-02 MX MX190377A patent/MX151412A/en unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2040657A1 (en) * | 1970-08-17 | 1972-02-24 | Deutsche Bundespost | Electronic crosspoint |
US3831187A (en) * | 1973-04-11 | 1974-08-20 | Rca Corp | Thyristor having capacitively coupled control electrode |
Non-Patent Citations (3)
Title |
---|
IEDM TECHNICAL DIGEST - INTERNATIONAL ELECTRON DEVICES MEETING, Washington, D.C., 3-4-5 décembre 1979, pages 76-78, IEEE; B.JAYANT BALIGA: "Power junction gate field controlled devices" * |
IEDM TECHNICAL DIGEST - INTERNATIONAL ELECTRON DEVICES MEETING, Washington, D.C., 8-9-10 décembre 1980, pages 75-76, IEEE; J.TIHANYI: "Functional integration of power MOS and bipolar devices" * |
IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. ED-27, no. 2, février 1980, pages 380-386, IEEE, New York, US; "J.D.PLUMMER et al.: "Insulated-gate planar thyristors: I-structure and basic operation" * |
Also Published As
Publication number | Publication date |
---|---|
FR2495382B1 (en) | 1988-04-29 |
GB2088631A (en) | 1982-06-09 |
MX151412A (en) | 1984-11-14 |
IE812693L (en) | 1982-06-02 |
DE3147075A1 (en) | 1982-07-01 |
SE8107136L (en) | 1982-06-03 |
GB2088631B (en) | 1984-11-28 |
JPS57120369A (en) | 1982-07-27 |
CH657230A5 (en) | 1986-08-15 |
IE52758B1 (en) | 1988-02-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |