JP2576173B2 - Insulated gate semiconductor device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、大電流領域までラッチアップ現象が生じ
ないようにした絶縁ゲート型半導体装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device in which a latch-up phenomenon does not occur even in a large current region.
［従来の技術］ 従来、例えば特開昭60−196974号公報に示されるDSA
（Diffusion Self Alignment）構造の絶縁ゲート型半
導体装置が知られている。この絶縁ゲート型半導体装置
は一般にパワーMOSに比較して、同一耐圧、同一チップ
サイズのときのオン抵抗を小さくすることができる利点
を持っているが、大電流領域でゲート電圧により制御不
能になる、いわゆるラッチアップが発生する問題があっ
た。そこで、従来ラッチアップが発生する電流値（以下
ラッチアップ電流値と称する）を高くするため、下記の
対策方法が提案されている。[Prior Art] Conventionally, DSA disclosed in, for example, JP-A-60-196974 is disclosed.
An insulated gate semiconductor device having a (Diffusion Self Alignment) structure is known. This insulated gate semiconductor device generally has the advantage that the on-resistance at the same withstand voltage and the same chip size can be reduced as compared with the power MOS, but becomes uncontrollable due to the gate voltage in a large current region. There is a problem that latch-up occurs. Therefore, the following countermeasures have been proposed to increase the current value at which latch-up occurs (hereinafter, referred to as latch-up current value).
ａ）p+ドレイン層と、n+エピタキシャル層の間にn+型の
バッファ層を設けて、正孔の注入を抑制する。a) An n + -type buffer layer is provided between the p + drain layer and the n + epitaxial layer to suppress hole injection.
ｂ）n+ソース幅を小さくして、ベース内横方向に走行す
る正孔の長さを短くする。b) Reducing the width of the n + source to shorten the length of the hole traveling in the lateral direction in the base.
ｃ）高エネルギー電子線等を照射して、n-エピタキシャ
ル層内に少数キャリアに対する再結合中心を作り込む。c) Irradiation with a high energy electron beam or the like creates recombination centers for minority carriers in the n - epitaxial layer.
しかし、上記ａ）およびｃ）の方法は、n-エピタキシ
ャル層の正孔濃度を減少させるため、オン抵抗が増加す
るという問題点がある。またｂ）の方法は、フォトリソ
グラフィ技術を用いるため、数μｍの加工限界があり、
ラッチアップ電流の改善に上限があった。However, the methods a) and c) have a problem that the on-resistance increases because the hole concentration of the n − epitaxial layer is reduced. Further, the method b) has a processing limit of several μm because the photolithography technique is used.
There is an upper limit on the improvement of the latch-up current.
［発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、大
電流領域においてラッチアップ現象が発生されることを
効果的に抑止できるように、ラッチアップ電流が大幅に
高く設定できるようにし、さらにはラッチアップ現象を
無くすることができるようにする絶縁ゲート型半導体装
置を提供しようとするものである。[Problems to be Solved by the Invention] The present invention has been made in view of the above points, and has a large latch-up current so that the occurrence of a latch-up phenomenon in a large current region can be effectively suppressed. It is an object of the present invention to provide an insulated gate semiconductor device which can be set to a higher value and further can eliminate the latch-up phenomenon.
［課題を解決するための手段］ すなわち、この発明に係る絶縁ゲート型半導体装置に
あっては、特にベース領域を構成する半導体材料のエネ
ルギーギャップに対して、ソース領域を構成する半導体
材料のエネルギーギャップを小さく設定させるものであ
る。[Means for Solving the Problems] That is, in the insulated gate semiconductor device according to the present invention, the energy gap of the semiconductor material forming the source region is particularly larger than the energy gap of the semiconductor material forming the base region. Is set to be small.
［作用］ すなわち、この絶縁ゲート型半導体装置にあっては、
ベース領域の半導体材料のエネルギーギャップをEgBと
し、ソース領域の半導体材料のエネルギーギャップをEg
Sとした場合、 EgS＜EgB ……（１） の関係とされるものであり、n-エピタキシャル層よりｐ
ベース領域に流入するようになる正孔（または電子）の
大部分がソース領域にバイパスされるようになり、ソー
ス領域からベース領域に流入する電子（または正孔）の
内、ゲートによって制御されない電子の流入が阻止さ
れ、ラッチアップの原因が解決されるようになるもので
ある。[Operation] That is, in this insulated gate semiconductor device,
The energy gap of the semiconductor material in the base region is Eg B, and the energy gap of the semiconductor material in the source region is Eg B.
When S , Eg S <Eg B (1) is satisfied, and p is smaller than n − epitaxial layer.
Most of the holes (or electrons) that flow into the base region are bypassed to the source region, and among the electrons (or holes) flowing from the source region into the base region, those that are not controlled by the gate. Is prevented, and the cause of the latch-up is solved.
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。第１図はＶ溝構造の絶縁ゲート型半導体装置の断面
構成を示しているものであり、第２図ではこの絶縁ゲー
ト型半導体装置（以下IGBT＝Insulated Gate Bipolar
Transistorと称する）の製造工程を示している。Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a sectional configuration of an insulated gate semiconductor device having a V-groove structure, and FIG. 2 shows this insulated gate semiconductor device (hereinafter referred to as IGBT = Insulated Gate Bipolar).
Transistor).
すなわち、このIGBTはまず第２図の（Ａ）で示される
ようにシリコンでなるp+ドレイン層21の表面に、n-エピ
タキシャル層22を成長形成させ、このエピタキシャル層
22の表面部に、第２図（Ｂ）で示すように拡散工程によ
ってｐベース層23を形成する。That is, in this IGBT, as shown in FIG. 2A, an n - epitaxial layer 22 is grown and formed on the surface of a p + drain layer 21 made of silicon.
As shown in FIG. 2 (B), a p-base layer 23 is formed on the surface of the substrate 22 by a diffusion process.
このようにしてベース層23が形成されたならば、第２
図（Ｃ）に示すようにこのベース層23の表面に、シリコ
ンに比べてエネルギーにバンドギャップ（以下これをEg
と略称する）の小さいn+半導体材料、例えばゲルマニウ
ムをエピタキシャル成長させ、n+ソース領域24を形成す
る。このようにしてソース領域24が形成されたならば、
第２図（Ｄ）で示すように、ウエットエッチングによっ
てn-エピタキシャル層22に至るＶ溝25を形成し、第２図
（Ｅ）に示すように上記Ｖ溝25を含むソース領域24の表
面に、ゲート酸化膜26を形成する。そして、第２図
（Ｆ）で示すようにn+ソース領域24およびゲート酸化膜
26をエッチングにより成型し、第１図で示されるように
ゲート電極27、ソース電極28、さらにドレイン電極29を
所定位置に形成し、IGBT素子が完成されるものである。When the base layer 23 is formed in this manner, the second
As shown in FIG. 4C, the surface of the base layer 23 has a band gap (hereinafter referred to as Eg
An n + source material 24 is formed by epitaxially growing an n + semiconductor material, for example, germanium having a small thickness (eg, germanium). When the source region 24 is formed in this way,
As shown in FIG. 2 (D), a V-groove 25 reaching the n − epitaxial layer 22 is formed by wet etching, and is formed on the surface of the source region 24 including the V-groove 25 as shown in FIG. 2 (E). Then, a gate oxide film 26 is formed. Then, as shown in FIG. 2F, the n + source region 24 and the gate oxide film are formed.
26 is formed by etching, and as shown in FIG. 1, a gate electrode 27, a source electrode 28, and a drain electrode 29 are formed at predetermined positions to complete an IGBT element.
尚、上記素子でｐベース23とn+ソース領域24とは、シ
リコンとシリコン以外の例えばゲルマニウムとの接合を
形成するもので、これはヘテロ接合を成す。In the above-described device, the p base 23 and the n + source region 24 form a junction between silicon and germanium other than silicon, for example, and form a hetero junction.
ここで仮にＶ溝を有する構造のIGBTで、p+ドレイン層
21、n-エピタキシャル層22、ｐベース層23およびn+ソー
ス領域24がそれぞれシリコンによって構成されているも
のを比較例とする。Here, suppose that the IGBT has a structure having a V-groove, and the p + drain layer
A comparative example is one in which the n - epitaxial layer 21, the p-base layer 23, and the n + source region 24 are each made of silicon.
第４図（Ａ）は上記比較例の構成の素子の左半分部分
を示し（Ｂ）はその等価回路を示しているものである
が、この素子のゲート電極27に充分な大きさの正電圧が
印加されるようになると、チャンネル31が開かれるよう
になり、電子電流Ieがソース電極28からソース領域24、
エピタキャシャル層22、そしてドレイン層21の順に流れ
るようになる。この電子電流の流れによってドレイン層
21およびエピタキシャル層22のpn接合部が順バイアスさ
れるようになり、大量の正孔電流Ih1およびIh2の流れが
生ずる。ここで、正孔電流Ih1はドレイン層21からエピ
タキシャル層22を介してベース層23に流れるようにな
り、このベース層23では上記正孔電流がこの層23に沿っ
て横方向に流れ、ソース電極28に至るようになる。また
正孔電流Ih2はベース層23で特に横方向に流れることな
く、ソース電極28に流入される。FIG. 4 (A) shows the left half of the device having the structure of the comparative example, and FIG. 4 (B) shows an equivalent circuit thereof. A sufficiently large positive voltage is applied to the gate electrode 27 of this device. Is applied, the channel 31 is opened, and the electron current Ie flows from the source electrode 28 to the source region 24,
It flows in the order of the epitaxy layer 22 and the drain layer 21. The flow of the electron current causes the drain layer
21 and the pn junction of the epitaxial layer 22 become forward-biased, and a large amount of hole currents Ih1 and Ih2 flow. Here, the hole current Ih1 flows from the drain layer 21 to the base layer 23 via the epitaxial layer 22. In the base layer 23, the hole current flows laterally along the layer 23, and the source electrode 28. Further, the hole current Ih2 flows into the source electrode 28 without flowing particularly in the lateral direction in the base layer 23.
この電子電流Ieおよび正孔電流Ih1、Ih2の流れを等価
回路によって説明すると、まず電子電流Ieの流れは、ソ
ース電極28内の点ａ、n+ソース領域24の点ｂ、チャンネ
ル31の抵抗Rch、n-エピタキシャル層22の点ｄを順次通
過するようになる。The flow of the electron current Ie and the flow of the hole currents Ih1 and Ih2 will be described by an equivalent circuit. First, the flow of the electron current Ie is determined by the points a in the source electrode 28, the point b in the n + source region 24, and the resistance , n - so sequentially passes through the point d of the epitaxial layer 22.
また正孔電流Ih1は、エピタキシャル層22内の点ｄ、
ｐベース層23内の点ｃ、ソース電極28内の点ａを順次通
過するように流れる。ここで、上記正孔電流Ih1はｐベ
ース層23で横方向に流れるときに、この部分の抵抗RBに
よって電圧降下VBを生ずる。そして、この電圧降下V
Bが、室温の状態で“VB＜0.6V"であれば、ソース領域24
およびベース層23の接合部に存在するダイオードＤはオ
ンされない。Further, the hole current Ih1 is a point d in the epitaxial layer 22,
It flows so as to sequentially pass through a point c in the p base layer 23 and a point a in the source electrode 28. Here, the hole current Ih1 when flows laterally p base layer 23, produces a voltage drop V B by the resistance R B of this part. And this voltage drop V
If B is “V B <0.6 V” at room temperature, the source region 24
And the diode D existing at the junction of the base layer 23 is not turned on.
しかし、ドレイン電流が増加するような状態となる
と、正孔電流Ihも増加するようになり、“VB＜0.6V"の
条件が成立するようになる。したがってダイオードＤが
オンするようになり、点ｂから点ｃに向かって新たな電
子の流れIe1が発生する。However, when the drain current increases, the hole current Ih also increases, and the condition of “V B <0.6 V” is satisfied. Accordingly, the diode D is turned on, and a new electron flow Ie1 is generated from the point b to the point c.
この電子の流れIe1は第４図（Ａ）で示したIGBT素子
の構造に内蔵されるpnpnのサイリスタ構造の動作を誘発
したことになり、いわゆるラッチアップ現象に突入した
ことになる。This electron flow Ie1 has triggered the operation of the pnpn thyristor structure incorporated in the structure of the IGBT element shown in FIG. 4A, and has entered a so-called latch-up phenomenon.
このようなラッチアップ現象が発生した状態において
は、第５図の（Ａ）で示されるように、ゲート制御不可
能な大量電子電流Ielの流れと、正孔電流の流れIhlが、
p+n-pn+の４層を横切って生ずるようになり、この電子
電流Ielおよび正孔電流Ihlの流れは、第５図（Ｂ）の等
価回路においては、ソース・ベース接合のダイオードＤ
がオンしていることに相当するようになる。In the state where such a latch-up phenomenon has occurred, as shown in FIG. 5A, the flow of the large electron current Iel that cannot be gated and the flow of the hole current Ihl are:
The electron current Iel and the hole current Ihl flow across the four layers of p + n - pn + . In the equivalent circuit of FIG.
Is turned on.
このようなIGBT素子のラッチアップ現象は、サイリス
タと同様にドレイン電流を所定値以下の状態に下げるま
で持続される。そして、このようなラッチアップ現象
は、シリコンの単一半導体材料を用いて構成する限り、
本質的に内在する問題である。Such a latch-up phenomenon of the IGBT element is maintained until the drain current is reduced to a value equal to or less than a predetermined value, similarly to the thyristor. And such a latch-up phenomenon, as long as it is configured using a single semiconductor material of silicon,
It is an inherent problem.
第１図および第２図を用いて説明した実施例のIGBT素
子にあっては、上記のような問題点を解決するものであ
って、その動作状態を第３図（Ａ）で示した左半分の構
成と、同図（Ｂ）の等価回路を用いて説明する。この実
施例の素子にあっては、前述したようにベース層23はn-
エピタキシャル層22の表面に不純物を拡散することによ
って構成されるものであり、ソース領域24はシリコンに
比べてエネルギーバンドギャップEgの小さい、例えばゲ
ルマニウムでなるn+半導体材料によって構成され、ソー
ス・ベース接合がヘテロ接合で構成されている。The IGBT device of the embodiment described with reference to FIGS. 1 and 2 solves the above-mentioned problems, and its operation state is shown in FIG. 3 (A). Description will be made using a half configuration and an equivalent circuit of FIG. In the device of this embodiment, the base layer 23 has n −
The source region 24 is formed by diffusing impurities into the surface of the epitaxial layer 22.The source region 24 is formed of an n + semiconductor material having a smaller energy band gap Eg than silicon, such as germanium, and has a source-base junction. Are composed of heterojunctions.
したがって、第３図の（Ａ）で示した構造において、
ゲート電極27に充分な正の電圧が印加設定されると、チ
ャンネル31が開き、電子電流Ieの流れが生ずる。これに
対して正孔電流Ih1、Ih2、Ih3およびIh4が生ずるもの
で、特に正孔電流Ih1はｐベース層23に流入した後、横
方向に流れる成分Ih2とn+ソース領域24に流れる成分Ih3
とに分れる。すなわち、第３図（Ｂ）の等価回路におい
て、点ｄから点ｃに流入した正孔電流Ih1は、２分され
てその一部の正孔電流Ih2はｐベース領域23の横方向の
抵抗RBによる電圧降下VB1を生じて点ａに流れるように
なり、残りの正孔電流Ih3はダイオードD1を通過して点
ｂから点ａに流れるようになる。すなわち、次の関係が
成り立つ。Therefore, in the structure shown in FIG.
When a sufficient positive voltage is applied to the gate electrode 27, the channel 31 is opened, and the flow of the electron current Ie occurs. On the other hand, the hole currents Ih1, Ih2, Ih3 and Ih4 are generated.In particular, the hole current Ih1 flows into the p base layer 23, and then flows in the lateral direction and the component Ih3 flowing in the n + source region 24 in the lateral direction.
And divided into That is, in the equivalent circuit of FIG. 3 (B), the hole current Ih1 flowing from the point d to the point c is divided into two, and a part of the hole current Ih2 is changed to the resistance R in the lateral direction of the p base region 23. now flows to the point a by a voltage drop occurs V B 1 by B, the remainder of the hole current Ih3 will flow from the point b to the point a through the diode D1. That is, the following relationship is established.
Ih1＝Ih2＋Ih3 ……（２） ここで、第４図（Ａ）（Ｂ）で示した比較例の場合
と、第３図（Ａ）（Ｂ）で示した実施例であるソース領
域24に（１）式を満足する材料（例えばゲルマニウム）
を用いた構造の場合との、正孔電流および電子電流の流
れの相違点を検討すると次のようになる。Ih1 = Ih2 + Ih3 (2) Here, in the case of the comparative example shown in FIGS. 4 (A) and (B) and in the source region 24 which is the embodiment shown in FIGS. 3 (A) and (B). 1) A material that satisfies the formula (eg, germanium)
The difference between the flow of the hole current and the flow of the electron current from the case of the structure using is as follows.
ａ）正孔電流Ih1が等しい状態では、実施例の場合Ih2お
よびIh3に分流するので、抵抗RB部分での電圧降下は次
式のようになる。In the state a) hole current Ih1 are equal, since the shunt when Ih2 and Ih3 embodiment, the voltage drop across the resistance R B moiety is expressed as follows.
VB1＜VB ……（３） ｂ）電圧降下分VBが所定値（0.6V）より大きくなると、
第４図の場合ダイオードＤに電子電流Ie1の流れが生ず
るのに対して、第３図の実施例にあっては、抵抗RBにお
ける電圧降下分VB1が所定値（n+ソース領域24の材料に
より異なる）を越えるとダイオードD1がオンし、ここに
正孔電流Ih3が流れて、正孔電流Ih1の一部が点ｃから点
ｂに流れるようになる。但し、電子電流は点ｂから点ｃ
に流れない。V B 1 <V B (3) b) When the voltage drop V B exceeds a predetermined value (0.6 V),
Fourth, if the diode D of Figure whereas the flow of electron current Ie1 occurs, in the embodiment of Figure 3, the voltage drop V B 1 is a predetermined value in the resistance R B (n + source region 24 Exceeds the threshold value), the diode D1 is turned on, and the hole current Ih3 flows therein, and a part of the hole current Ih1 flows from the point c to the point b. However, the electron current is from point b to point c.
Does not flow to
ｃ）正孔電流がさらに増大するようになると、比較例の
構造では第５図で説明したようにラッチアップ現象が発
生するようになる。しかし、第３図で示された実施例素
子では、前記（２）式において正孔電流Ih1が増大して
も、ダイオードD1を流れる正孔電流Ih3が増大するのみ
であって、正孔電流Ih2は増大しない。したがって電圧
降下VB1も増加しないものであり、点ｂから点ｃへの電
子の流れは存在せず、ラッチアップ現象が生じない。す
なわち、第３図で示された実施例素子においては、電子
電流の流れはチャンネル31を介して流れる経路に規制さ
れるようになり、ゲート電圧が低下されれば、上記チャ
ンネル31はオフ状態とされ、このIGBT素子はオフ制御さ
れるようになる。c) As the hole current further increases, the structure of the comparative example causes a latch-up phenomenon as described with reference to FIG. However, in the device of the embodiment shown in FIG. 3, even if the hole current Ih1 increases in the equation (2), only the hole current Ih3 flowing through the diode D1 increases, and the hole current Ih2 increases. Does not increase. Therefore, the voltage drop V B1 does not increase, and there is no flow of electrons from the point b to the point c, and the latch-up phenomenon does not occur. That is, in the embodiment device shown in FIG. 3, the flow of the electron current is regulated by the path flowing through the channel 31, and when the gate voltage is lowered, the channel 31 is turned off. Then, the IGBT element is turned off.
次に前記（１）式が満足されれば上記ｂ）およびｃ）
が成り立つようになる原理を説明する。Next, if the above equation (1) is satisfied, the above b) and c)
The principle by which is established will be described.
第３図の（Ａ）および（Ｂ）において、n+ソース領域
24とｐベース層23のヘテロ接合に相当するダイオードD1
を流れる正孔電流Ih3と電子電流Ieを用いて次の値γを
定義する。3A and 3B, the n + source region
Diode D1 corresponding to the heterojunction of 24 and p base layer 23
The following value γ is defined using the hole current Ih3 flowing through and the electron current Ie.
γ＝Ie/（Ih3＋Ie） ……（４） この値γは、ヘテロ接合バイポーラトランジスタ（以
下HBTと略称する）のエミッタ効率と同一である。そし
て、このエミッタ効率γは次式で与えられる。γ = Ie / (Ih3 + Ie) (4) This value γ is the same as the emitter efficiency of a heterojunction bipolar transistor (hereinafter abbreviated as HBT). The emitter efficiency γ is given by the following equation.
γ＝1/｛１＋（PEDEWB）／ （nBDBLE）・ exp（ΔEg/KT）｝ ……（５） 但し、Ｐ、n:正孔濃度、電子濃度 D:拡散係数 WB:ベース幅 LE:エミッタ中の少数キャリアの拡散長 ΔEg＝EgE−EgB ……（６） 但し、K:ボルツマン定数 T:絶対温度 上記HBTではγをできるだけ「１」に近付けるため
に、エミッタとベースのバンドギャップEgEおよびEgBの
差であるΔEg（＝EgE−EgB）を大きくするようにしてい
る。すなわち、エミッタのバンドギャップをベースのバ
ンドギャップより大きくするものである。γ = 1 / {1+ (P E D E W B) / (n B D B L E) · exp (ΔEg / KT)} ...... (5) where, P, n: hole concentration, an electron density D: Diffusion coefficient W B : Base width L E : Diffusion length of minority carriers in the emitter ΔEg = Eg E −Eg B …… (6) where K: Boltzmann constant T: Absolute temperature In the above HBT, γ is set to “1” as much as possible. To make them closer, ΔEg (= Eg E −Eg B ), which is the difference between the band gaps Eg E and Eg B between the emitter and the base, is increased. That is, the band gap of the emitter is made larger than the band gap of the base.
これに対して（１）式はHBTとは逆の操作を意味する
ことになる。すなわち、ΔEgをIGBT素子においては次式
で再定義するようになる。On the other hand, equation (1) means the opposite operation to HBT. That is, ΔEg is redefined in the IGBT element by the following equation.
ΔEg＝EgS−EgB ……（７） この発明では、“ΔEgB＞ΔgS"よりΔEg＜０となるも
ので、室温において ｜ΔEg|≫KT≒23meV ……（８） を満足すれば、次の結果が得られる。ΔEg = Eg S −Eg B (7) In the present invention, ΔEg <0 is satisfied from “ΔEg B > Δg S ”, and if | ΔEg | ≫KTme23meV (8) is satisfied at room temperature. The following result is obtained.
０＜γ≪１ ……（９） したがって、上記（９）式および（４）式より ∴Ie≪Ih ……（10） したがって、上記（７）〜（10）式よりn+ソース領域
24にシリコンに比較してKT（エネルギーバンドギャッ
プ）の数倍乃至数十倍だけ小さい半導体材料を用いれば
上記（10）式が成立し、ソース・ベース接合に相当する
ダイオードD1は、オン状態のときに正孔電流のみ流れ、
電子電流がほとんど流れないことがわかる。この結果か
ら、第３図に示されるダイオードD1を介して流れる正孔
電流Ih3が発生することが確認されるもので、このダイ
オードD1には電子電流が流れないものである。0 <γ≪1 (9) Therefore, from the above equations (9) and (4), ∴Ie≪Ih (10) Therefore, from the above equations (7) to (10), the n + source region
If a semiconductor material smaller than silicon by several times to several tens times of KT (energy band gap) compared to silicon is used, the above formula (10) is satisfied, and the diode D1 corresponding to the source-base junction is turned on. Sometimes only hole current flows,
It can be seen that almost no electron current flows. From this result, it is confirmed that a hole current Ih3 flowing through the diode D1 shown in FIG. 3 is generated, and no electron current flows through the diode D1.
尚、上記実施例にあっては、ｎチャンネル型のIGBT素
子について説明しているものであるが、これは実施例中
のｎとｐとを置き換えたｐチャンネル型においても同様
である。また実施例ではＶ溝構造についてその効果等を
説明しているものであるが、これは他の構造の場合であ
っても、例えばDSA構造であっても、同様に実施できる
ものである。In the above embodiment, an n-channel IGBT element is described, but the same applies to a p-channel type in which n and p are replaced in the embodiment. In the embodiment, the effects and the like of the V-groove structure are described. However, the same can be applied to other structures, for example, a DSA structure.
また、実施例ではベース領域23をシリコンで構成し、
ソース領域24をゲルマニウムで構成するように説明した
が、その他にソース領域24を構成する材料としてゲルマ
ニウムとシリコンの混晶、３族と５族との化合物半導体
（例えばInAs、GaSb、InSb）、２族と６族との化合物半
導体等が挙げられる。In the embodiment, the base region 23 is made of silicon,
Although the source region 24 is described as being made of germanium, the source region 24 may be made of a mixed crystal of germanium and silicon, a compound semiconductor of group III and group V (eg, InAs, GaSb, InSb), And a group 6 compound semiconductor.
［発明の効果］ 以上のようにこの発明に係る絶縁ゲート型半導体装置
にあっては、オン抵抗の増大という犠牲を払うことな
く、ラッチアップ電流地を大幅に高くすることができる
ものであり、あるいはラッチアップ現象の発生を抑止す
ることができるものであって、低損失な状態で信頼性が
確実に向上される絶縁ゲート型半導体装置とすることが
できるものである。[Effects of the Invention] As described above, in the insulated gate semiconductor device according to the present invention, it is possible to significantly increase the latch-up current without sacrificing an increase in on-resistance. Alternatively, it is possible to suppress occurrence of a latch-up phenomenon, and to provide an insulated gate semiconductor device whose reliability is reliably improved in a low-loss state.
第１図はこの発明の一実施例に係る絶縁ゲート型半導体
装置の構成を説明する断面構成図、第２図の（Ａ）〜
（Ｆ）は上記半導体装置の製造工程を順次示す図、第３
図の（Ａ）は上記MOSFETの左半分部分の断面構成図、同
図（Ｂ）はその等価回路図、第４図および第５図のそれ
ぞれ（Ａ）は上記実施例素子の構造に対応する素子の断
面構成を示す図、同じく（Ｂ）はそれぞれ（Ａ）図で示
した素子の等価回路を示す図である。 21……p+ドレイン層、22……n-エピタキシャル層、23…
…ｐベース層、24……n+ソース層、27……ゲート電極、
28……ソース電極、Ie……電子電流、Ih、Ih1〜Ih3……
正孔電流。FIG. 1 is a cross-sectional view illustrating the configuration of an insulated gate semiconductor device according to one embodiment of the present invention, and FIGS.
(F) is a view sequentially showing the manufacturing process of the semiconductor device, and FIG.
4A is a sectional configuration view of the left half of the MOSFET, FIG. 4B is an equivalent circuit diagram thereof, and FIGS. 4 and 5 each correspond to the structure of the device of the embodiment. FIG. 2B is a diagram showing a cross-sectional configuration of the element, and FIG. 2B is a diagram showing an equivalent circuit of the element shown in FIG. 21 …… p + drain layer, 22 …… n - epitaxial layer, 23…
... p base layer, 24 ... n + source layer, 27 ... gate electrode,
28 Source electrode, Ie Electron current, Ih, Ih1 to Ih3
Hole current.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 和彦 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭60−227476（ＪＰ，Ａ) 特開 昭57−120369（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Kazuhiko Kondo 1-1-1, Showa-cho, Kariya-shi, Aichi Japan Denso Co., Ltd. (56) References JP-A-60-227476 (JP, A) JP-A-57- 120369 (JP, A)
Claims (1)
側に第２導電型領域を有する半導体基板と、この半導体
基板の主表面側の所定領域に形成される第１の導電型の
ベース領域と、このベース領域表面にチャンネル領域が
残るように形成された第２導電型のソース領域と、前記
チャンネル領域上に絶縁膜を介して形成されたゲート電
極とを有する絶縁ゲート型半導体装置において、 前記ベース領域の半導体材料のエネルギーギャップに対
して、前記ソース領域の半導体材料のエネルギーギャッ
プを小さくされるように、前記ベース領域とソース領域
とがヘテロ接合によって接合されるようにしたことを特
徴とする絶縁ゲート型半導体装置。1. A semiconductor substrate having a second conductivity type region on a main surface side of a first conductivity type layer serving as a drain region, and a first conductivity type layer formed in a predetermined region on the main surface side of the semiconductor substrate. An insulated gate semiconductor device having a base region, a source region of the second conductivity type formed so that a channel region remains on the surface of the base region, and a gate electrode formed on the channel region via an insulating film. Wherein the base region and the source region are joined by a heterojunction such that the energy gap of the semiconductor material of the source region is made smaller than the energy gap of the semiconductor material of the base region. An insulated gate semiconductor device.
Priority Applications (1)
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|---|---|---|---|
| JP63021221A JP2576173B2 (en) | 1988-02-02 | 1988-02-02 | Insulated gate semiconductor device |
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|---|---|---|---|
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Publications (2)
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| JPH01196874A JPH01196874A (en) | 1989-08-08 |
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ID=12048960
Family Applications (1)
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Country Status (1)
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| JP (1) | JP2576173B2 (en) |
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1988
- 1988-02-02 JP JP63021221A patent/JP2576173B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH01196874A (en) | 1989-08-08 |
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