ES2586331T3 - Procedimiento de fabricación de un transistor de efecto de campo de unión JFET - Google Patents

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Florian Chevalier
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Consejo Superior de Investigaciones Cientificas CSIC
Centre National de la Recherche Scientifique CNRS
Universite Claude Bernard Lyon 1 UCBL
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Abstract

Procedimiento de fabricación de un transistor de efecto de campo de tipo de puerta en zanja que comprende: - La formación (110) de al menos una zanja (11, 12, 13) en una capa activa semiconductora (1) de un primer tipo de conductividad de un substrato que comprende dos caras opuestas denominadas cara delantera y cara trasera, - La implantación primaria (120) de iones que tienen un segundo tipo de conductividad de modo que se implante cada zanja del substrato para formar una región activa de puerta, - El depósito (160) de una capa de silicio policristalino del segundo tipo de conductividad sobre la región activa de puerta implantada, - La oxidación parcial (160) de la capa de silicio policristalino para obtener una película (3') aislante eléctricamente de silicio policristalino oxidado sobre una subcapa de silicio policristalino no oxidado, formando la subcapa de silicio policristalino y la zona implantada una región activa de puerta, y - La metalización (180) del substrato sobre su cara delantera para formar una región activa de fuente, y - La metalización (180) del substrato sobre la otra cara para formar una región activa de drenaje. estando caracterizado el citado procedimiento por que la etapa de formación comprende las subetapas de: - Depósito de una máscara primaria (4) sobre la cara delantera del substrato semiconductor, incluyendo la máscara primaria una abertura principal (41) y dos aberturas subsidiarias (42, 43), siendo las dimensiones de la abertura principal superiores a las dimensiones de las aberturas subsidiarias, - Grabado primario del substrato a través de la abertura principal para formar una zanja principal (11), y a través de la aberturas subsidiarias para formar dos zanjas subsidiarias (12, 13), siendo realizada la etapa de implantación primaria a través de la máscara primaria, y por que el procedimiento comprende además: - una etapa (130) de depósito de una máscara de grabado secundario (5) sobre la cara delantera del substrato posteriormente a la etapa de implantación primaria, incluyendo la citada máscara de grabado secundario una abertura de grabado secundario (51) a nivel de la zanja principal (11), - una etapa (140) de grabado secundario del substrato a través de la abertura de grabado secundario (51) para formar una zanja secundaria (111) en la zanja principal (11).

Description

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DESCRIPCION
Procedimiento de fabricacion de un transistor de efecto de campo de union JFET Ambito tecnico
La presente invencion concierne al ambito tecnico de los transistores de efecto de campo vertical y/o casi vertical, y especialmente de los transistor de efecto de campo de union (denominados en lo que sigue « JFEt », acronimo de la expresion anglosajona « Junction Field Effect Transistor »).
Presentacion de la tecnica anterior
Un transistor JFET de potencia es un transistor de efecto de campo vertical o casi vertical utilizado como un interruptor controlado de potencia.
Un transistor de efecto de campo vertical se distingue de un transistor de efecto de campo clasico por el hecho de que el canal conductor del transistor se extiende perpendicularmente a la superficie del substrato sobre el cual esta fabricado el transistor.
Un transistor de efecto de campo casi vertical se distingue de un transistor de efecto de campo vertical por el hecho de que el canal conductor del transistor se extiende perpendicularmente a la superficie del substrato sobre el cual esta fabricado el transistor, y de que la capa que comprende el canal conductor esta dispuesta sobre un substrato semiaislante (por ejemplo SOI, GaN/Si).
En la figura 1 se han ilustrado esquematicamente los elementos principales que constituyen un transistor de efecto de campo vertical o casi vertical. Este transistor comprende un substrato 21 que presenta dos caras opuestas denominadas « cara delantera » 22 y « cara trasera » 23. El substrato 21 comprende igualmente al menos una zanja 24 a nivel de la cara delantera 22.
La cara trasera 23 del transistor esta recubierta de una capa metalica 25 y forma el drenaje D del transistor.
La cara delantera 22 del substrato esta recubierta de una capa metalica 26 y forma la fuente S del transistor.
En el caso de un transistor JFET, la puerta esta formada por implantacion ionica 27 en el fondo de la zanja grabada en el substrato. Esta puerta G esta aislada electricamente de la fuente S por intermedio de una capa 28 aislante electricamente.
Sin embargo, la implantacion en zanjas, asf como otras etapas de los procedimientos de fabricacion de transistores JFET - tales como la epitaxia en las zanjas o tambien la epitaxia sobre zonas epitaxiadas - son complejas de poner en practica.
Especialmente, la etapa de implantacion del substrato para formar la puerta es relativamente cara en tiempo y en dinero puesto que la misma requiere por ejemplo equipos espedficos tales como sistemas de implantacion que comprendan goniometros que permitan implantaciones con angulos controlados, y/o sistemas de implantacion que permitan la puesta en rotacion de los substratos durante la implantacion.
Por otra parte, la etapa de implantacion tiene como resultado una elevada dispersion de las caractensticas electricas de los componentes obtenidos, de modo que la repetitividad de las caractensticas electronicas de los transistores JFET resultantes de estos procedimientos de fabricacion es muy diffcil de obtener.
El documento US2012/104467 describe un procedimiento de fabricacion de un transistor JFET.
Un objetivo de la presente invencion es proponer un procedimiento de fabricacion de transistor JFET mas simple que permita mejorar el rendimiento de fabricacion y que permita obtener una mejor tasa de integracion (aumento de la densidad de corriente) que los procedimientos de fabricacion existentes, a fin de reducir el tamano de los componentes controlados y los valores de las capacidades internas de los componentes controlados.
Otro objetivo de la presente invencion es facilitar un componente controlado que presente una baja resistencia en estado pasante y bajas perdidas en conmutacion.
Resumen de la invencion
A tal efecto, la invencion propone un procedimiento de fabricacion de un transistor de efecto de campo de tipo de puerta en zanja que comprende:
- La formacion de al menos una zanja en una capa activa semiconductora de un primer tipo de conductividad de un substrato que comprende dos caras opuestas denominadas cara delantera y cara trasera,
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- La implantacion primaria de iones que tienen un segundo tipo de conductividad de modo que se implante cada zanja del substrato para formar una zona implantada,
- El deposito de una capa de silicio policristalino del segundo tipo de conductividad sobre la zona implantada,
- La oxidacion parcial de la capa de silicio policristalino para obtener una pelfcula aislante electricamente de silicio policristalino oxidado sobre una subcapa de silicio policristalino no oxidado, formando la subcapa de silicio policristalino y la zona implantada una region activa de puerta, y
- La metalizacion del substrato sobre su cara delantera para formar una region activa de fuente, y
- La metalizacion del substrato sobre la otra cara para formar una region activa de drenaje.
En el marco de la presente invencion se entiende por « substrato » una (o varias) capas de material, tal como un apilamiento:
- de una capa activa de nitruro de galio GaN sobre una (o varias) capas de interfaces sobre una capa soporte (de silicio, de zafiro, etc.); esto permite obtener un transistor casi vertical tal como el ilustrado en la figura 4 cuando el drenaje del transistor es realizado sobre la cara delantera de la capa soporte,
- de una capa de carburo de silicio SiC sobre una capa soporte de carburo de silicio dopado N++, esto permite obtener un transistor vertical tal como el ilustrado en la figura 2.
El hecho de oxidar la capa de silicio policristalino permite formar una capa aislante sobre la capa de silicio policristalino. La sucesion de las etapas de deposito de una capa de silicio policristalino y su oxidacion permite formar la region activa de puerta mas eficazmente que con los procedimientos de la tecnica anterior.
La etapa de formacion comprende las subetapas de:
• Deposito de una mascara primaria sobre la cara delantera del substrato semiconductor, incluyendo la mascara primaria una abertura principal y dos aberturas subsidiarias, siendo las dimensiones de la abertura principal superiores a las dimensiones de las aberturas subsidiarias,
• Grabado primario del substrato a traves de la abertura principal para formar una zanja principal, y a traves de las aberturas subsidiarias para formar dos zanjas subsidiarias,
siendo realizada la etapa de implantacion primaria a traves de la mascara primaria; la utilizacion de una misma mascara para realizar las zanjas y la implantacion permite una autoalineacion del transistor;
- el citado procedimiento comprende ademas;
• una etapa de deposito de una mascara de grabado secundario sobre la cara delantera del substrato posteriormente a la etapa de implantacion primaria, incluyendo la citada mascara de grabado secundario una abertura de grabado secundario que se extiende a nivel de la zanja principal,
• una etapa de grabado secundario del substrato a traves de la abertura de grabado secundario para formar una zanja secundaria en la zanja principal;
Aspectos preferidos pero no limitativos del procedimiento de fabricacion de acuerdo con la invencion son los siguientes:
- el procedimiento comprende ademas una etapa de retirada de la mascara primaria previamente al deposito de la
mascara de grabado secundario;
• una etapa de deposito de una mascara de implantacion secundaria sobre la cara delantera del substrato posteriormente a la etapa de grabado secundario, incluyendo la mascara de implantacion secundaria una abertura de implantacion secundaria que se extiende a nivel de la zanja secundaria,
• una etapa de implantacion secundaria de iones del segundo tipo de conductividad a traves de la abertura de implantacion secundaria;
- el procedimiento comprende ademas la retirada de la mascara de grabado secundario previamente al deposito
de la mascara de implantacion secundaria;
- el procedimiento comprende ademas:
• una etapa de deposito de una mascara de grabado terciario sobre la cara delantera del substrato, posteriormente a la etapa de oxidacion de la capa de silicio policristalino, incluyendo la citada mascara de grabado terciario una abertura de grabado terciario que se extiende a nivel de la zanja secundaria,
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• el grabado del substrato a traves de la abertura de grabado terciario para eliminar el silicio policristalino que se extiende sobre la superficie de la zanja secundaria;
- el substrato es carburo de silicio;
- la etapa de implantacion primaria comprende la implantacion de iones a una profundidad comprendida entre 0 pm y mas de 1 pm; en el modo de realizacion en que la profundidad de implantacion es nula, la etapa de implantacion no es puesta en practica;
- cada etapa de implantacion comprende la implantacion de iones en una dosis de implantacion comprendida entre
1012 cm'2 y 1016 cm-2;
- la etapa de deposito de la capa de silicio policristalino es realizada por pulverizacion, o en fase vapor, de modo que se forme una heterounion.
Breve descripcion de los dibujos
Otras ventajas y caractensticas del procedimiento de acuerdo con la invencion y del producto asociado se pondran de manifiesto mejor en la descripcion que sigue de varias variantes de ejecucion, dadas a tftulo de ejemplos no limitativos, a partir de los dibujos anejos, en los cuales:
- La figura 1 ilustra un ejemplo de transistor de efecto de campo vertical de la tecnica anterior,
- La figura 2 ilustra un ejemplo de transistor JFET vertical obtenido poniendo en practica el procedimiento de
fabricacion ilustrado en la figura 3,
- La figura 3 ilustra un ejemplo de procedimiento de fabricacion de un transistor JFET,
- La figura 4 ilustra un ejemplo de transistor JFET casi vertical.
Descripcion detallada de la invencion
Refiriendose a la figura 2, se ha ilustrado un ejemplo de transistor JFET de tipo N obtenido poniendo en practica el procedimiento de fabricacion ilustrado en la figura 3.
El transistor comprende un substrato 1 que incluye una zanja principal 11 y dos zanjas secundarias 12, 13. Estas zanjas 11, 12, 13 estaran separadas por pilares 14, 15, 16 de una altura de 3 pm y de una anchura superior o igual a 2 pm, correspondientes a una relacion altura/anchura comprendida entre 1 y 5.
El substrato comprende una zanja secundaria 111 en la zanja principal 11. Esta zanja secundaria comprende una zona 113 implantada de conduccion de tipo P, denominada de extension de terminacion de la union (o « JTE) », sigla de la expresion anglosajona « Junction Termination Extension »). La presencia de esta zona 113 implantada de tipo P permite asegurar un buen comportamiento en tension del transistor JFET.
El material que constituye el substrato 1 puede ser carburo de silicio, o cualquier otro tipo de semiconductor de banda ancha de energfa prohibida conocido por el especialista en la materia. Por ejemplo, el material que constituye el substrato puede ser diamante o nitruro de galio (o « GaN », acronimo de la expresion anglosajona « gallium nitride »).
El substrato 1 comprende una capa de base 17 dopada N, y una capa epitaxiada 18 dopada N sobre la capa de base 17. El substrato comprende igualmente regiones implantadas 19 de la capa epitaxiada 18 que se extienden entre los pilares 14, 15, 16. Estas regiones implantadas de tipo P forman con las regiones 3 la puerta del transistor JFET.
La cara trasera del substrato - correspondiente a la cara de la capa de base opuesta a la capa epitaxiada - comprende una capa metalica 2 que forma el drenaje del transistor JFET. La cara delantera del substrato comprende igualmente una capa metalica 9 que forma la fuente del transistor JFET.
El transistor comprende igualmente capas de silicio policristalino dopadas 3 sobre las regiones implantadas 19 del substrato. Ventajosamente, las capas de silicio policristalino pueden ser reemplazadas por capas de cualquier tipo de material de relleno que permita realizar una heterounion.
La estructura del transistor ilustrado en la figura 2 le permite presentar una resistencia espedfica de conduccion inferior a los transistores JFET de la tecnica anterior.
La topologfa de la estructura permite igualmente la integracion:
- de un diodo interno de gran calibre de corriente,
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- sensores de corriente y de temperatura.
La integracion de los sensores de corriente en el transistor JFET ilustrado en la figura 2 permite facilitar la vigilancia del estado electrico del transistor JFET a fin de predecir una eventual degradacion del mismo.
El transistor JFET ilustrado en la figura 2 esta adaptado para un funcionamiento en alta frecuencia. El mismo es compatible con las aplicaciones de alta tension y media temperatura (es decir 300 °C). El mismo puede ser utilizado para la concepcion de sistemas de conversion de energfa de tipo ondulador de tension, ondulador de corriente o cualquier otro convertidor (DC/DC, DC/AC, multinivel, etc.).
La puesta en practica del procedimiento anteriormente descrito permite fabricar un dispositivo semiconductor de efecto de campo en zanja que comprende un electrodo de mando de tipo mixto (heterounion/PN).
La figura 3 ilustra esquematicamente un ejemplo de procedimiento de fabricacion de un transistor JFET.
Etapa 110 de formacion de las zanjas
El procedimiento comprende una etapa 110 de formacion de una zanja principal 11 y de dos zanjas subsidiarias 12, 13 en un substrato 1 de carburo de silicio de conductividad de tipo N.
Para hacer esto, se ponen en practica las subetapas siguientes:
- el deposito de una mascara primaria 4, y
- el grabado del substrato a traves de la mascara primaria.
El deposito de mascara primaria 4 puede ser realizado por cualquier tecnica conocida por el especialista en la materia. Por ejemplo, en un modo de realizacion, la etapa de deposito de la mascara comprende:
- el deposito de una capa de dielectrico, tal como nitruro de silicio, sobre toda la superficie del substrato, y
- el grabado de la capa de dielectrico - especialmente por fotolitograffa - de modo que se definan aberturas 41, 42, 43 en la capa de dielectrico que expongan regiones micrometricas de la superficie del substrato.
El especialista en la materia apreciara que para realizar la mascara primaria 4 pueden ser utilizados otros materiales dielectricos - tales como el SO2 o el TiN, etc.
En el modo de realizacion ilustrado en la figura 3, la mascara primaria 4 comprende una abertura principal 41 y dos aberturas subsidiarias 42, 43. Las dimensiones de las aberturas subsidiarias 42, 43 son inferiores a las dimensiones de la abertura principal 41.
El grabado del substrato 1 es realizado a traves de las aberturas 41, 42, 43 de la mascara primaria 4. El grabado del substrato 1 a traves de la abertura principal 41 permite la realizacion de una zanja principal 11 de grandes dimensiones. El grabado del substrato 1 a traves de las aberturas subsidiarias 42, 43 permite la obtencion de dos zanjas subsidiarias 12, 13.
La tension de umbral y la resistencia espedfica del transistor JFET obtenida al final del procedimiento dependen especialmente de la anchura y de la profundidad de las zanjas.
Al final de la etapa de formacion de las zanjas, la mascara primaria es mantenida en posicion para realizar una etapa de implantacion del substrato a traves de las aberturas de la mascara primaria.
Etapa 120 de implantacion ionica
La etapa de implantacion ionica 120 permite la formacion de regiones de puerta del transistor JFET. Esta implantacion no necesita una orientacion particular del substrato, contrariamente a los procedimientos de fabricacion de transistores JFET de la tecnica anterior.
En el modo de realizacion ilustrado en la figura 3, los iones implantados presentan una conductividad de tipo P+ (teniendo el substrato una conductividad de tipo N). Esto permite una disminucion de la corriente de fuga en el electrodo de puerta del transistor JFET.
La dosis de iones implantados puede estar comprendida entre 10 cm y 10 cm , y la profundidad de implantacion puede variar entre 1 nm y 0,2 |im partiendo de la superficie libre de las zanjas 11, 12, 13.
La implantacion de iones puede ser puesta en practica durante una etapa unica o durante etapas sucesivas. La temperatura puede estar comprendida entre 4 °K y 1000 °K durante la etapa de implantacion, segun el tipo de mascara utilizado.
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En todos los casos, la etapa 120 de implantacion permite la obtencion de regiones implantadas 19 en el fondo de las zanjas principal y subsidiarias 11, 12, 13.
Etapa de formacion de una zanja secundaria
El procedimiento comprende una etapa de formacion 130, 140 de una zanja secundaria 111 en la zanja principal 11 al final de la etapa de implantacion 120.
Para formar la zanja secundaria 111, pueden ponerse en practica las subetapas siguientes:
- el deposito de una mascara de grabado secundario 5,
- el grabado del substrato a traves de la mascara de grabado secundario 5.
Como anteriormente refiriendose a la mascara primaria 4, el deposito de la mascara de grabado secundario 5 puede ser realizado por cualquier tecnica conocida por el especialista en la materia (es decir, crecimiento de una capa de dielectrico sobre el substrato y el grabado por fotolitograffa de esta capa para definir una abertura).
En el modo de realizacion ilustrado en la figura 3, la mascara de grabado secundario 5 comprende una abertura de grabado secundario 51.
La abertura de grabado secundario 51 tiene dimensiones inferiores a las dimensiones de la abertura principal 41 de la mascara primaria 4.
Esta abertura de grabado secundario 51 esta situada por encima de la zanja principal 11 para permitir la creacion de la zanja secundaria 111 en la zanja principal 11. De modo mas preciso, la abertura de grabado secundario 51 esta situada sobre el substrato 1 de modo que la proyeccion sobre la mascara de grabado secundario 5, de los bordes de la zanja principal 11:
- rodee a los bordes de la abertura de grabado secundario 51,
- no este en contacto con los bordes de la abertura de grabado secundario 51.
En el modo de realizacion ilustrado en la figura 3, la mascara primaria 4 es retirada por ejemplo por grabado - previamente al deposito de la mascara de grabado secundario 5. En variante, la mascara de grabado secundario 5 puede ser dispuesta directamente sobre la mascara primaria 4.
Una vez depositada la mascara de grabado secundario 5, se realiza un grabado del substrato 1 a traves de la abertura secundaria 51. Esto permite la realizacion de una zanja secundaria 111 en la zanja principal 11 a fin de definir una estructura meseta 112 que tiene la forma de una placa sobreelevada.
El grabado de una zanja secundaria 111 en la zanja principal 11 permite proteger un sector periferico del transistor JFET.
Etapa 150 de implantacion secundaria en la zanja secundaria
El procedimiento puede comprender igualmente una etapa 150 opcional de implantacion ionica secundaria en la zanja secundaria 111. Esto permite mejorar el comportamiento en tension del transistor JFET.
Para realizar la implantacion secundaria de la zanja secundaria 111, se ponen en practica las etapas siguientes:
- deposito de una mascara de implantacion secundaria 6 sobre el substrato 1,
- implantacion ionica a traves de la mascara de implantacion secundaria 6.
En este caso tambien, el deposito de la mascara de implantacion secundaria 6 puede estar basado en cualquier tecnica conocida por el especialista en la materia.
En el modo de realizacion ilustrado en la figura 3, la mascara de implantacion secundaria 6 comprende una abertura de implantacion secundaria 61. Esta abertura de implantacion secundaria 61 tiene dimensiones inferiores a las dimensiones de la abertura de grabado secundario 51 de la mascara de grabado secundario 5.
La abertura de implantacion secundaria 61 se extiende a nivel de la zanja secundaria 111. En particular, la abertura de implantacion secundaria 61 esta situada de modo que la proyeccion, sobre la mascara de implantacion secundaria 6, de los bordes de la zanja secundaria 111 rodee a los bordes de la abertura de implantacion secundaria 61 sin estar en contacto con los mismos.
En el modo de realizacion ilustrado en la figura 3, la mascara de grabado secundario 5 es retirada previamente al deposito de la mascara de implantacion secundaria 6. En variante, la mascara de implantacion secundaria 6 puede ser depositada directamente sobre la mascara de grabado secundario 5.
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A continuacion se realiza una implantacion ionica de iones de conductividad de tipo P a traves de la abertura de implantacion secundaria 61. La dosis de iones implantados puede ser del orden de 1015 cm-2.
La etapa de implantacion secundaria induce la formacion de una zona 113 implantada de conductividad de tipo P en la zanja secundaria 111.
Al final de esta etapa de implantacion secundaria, la mascara de implantacion secundaria es retirada del substrato. Etapa 160 de deposito y de oxidacion de una capa de silicio policristalino
Una capa de silicio policristalino 3 dopado P es depositada a continuacion sobre toda la superficie del substrato. Esta capa de silicio policristalino es conductora electricamente.
El deposito 160 de la capa de silicio policristalino 3 puede ser realizado por ejemplo por epitaxia. Esta etapa 160 de deposito conduce a la formacion de una capa de silicio policristalino en las zanjas principal 11 y secundarias 12, 13 del substrato.
Despues, se pone en practica una etapa de oxidacion de la capa de silicio policristalino 3 sobre un cierto espesor del mismo. Despues de la oxidacion, se obtiene una pelfcula 3' de silicio policristalino oxidado aislante electricamente sobre una subcapa 3” de silicio policristalino dopado P no oxidada. La subcapa de silicio policristalino 3” y las regiones implantadas 19 forman la puerta del transistor. La pelfcula de silicio policristalino oxidado 3' permite aislar electricamente esta puerta de la fuente del transistor (realizada en una etapa posterior del procedimiento).
Durante la etapa de oxidacion, el silicio policristalino se consume y tiende a desaparecer. Este consumo del silicio policristalino se produce principalmente a nivel de las superficies grandes de la capa de silicio policristalino, y por tanto de manera preponderante en la zanja secundaria 111 del substrato 1.
Ventajosamente, el espesor de la capa de silicio policristalino depositada inicialmente (es decir, antes de la oxidacion) es previsto de modo que el espesor restante de silicio policristalino oxidado (es decir, despues de la etapa de oxidacion) sea sensiblemente igual a 1,5 |im, correspondiente aproximadamente a una relacion 2/3 de la profundidad de las zanjas 12 y 13.
Ademas de las dimensiones de las zanjas, la tension de umbral y la resistencia espedfica del transistor JFET obtenida al final del procedimiento dependen igualmente del espesor de la capa de silicio policristalino asf como del valor de su dopaje.
Asf, las caractensticas electricas del transistor JFET dependen de parametros (es decir, anchura y profundidad de las zanjas, espesor y dopaje de la capa de silicio policristalino) facilmente controlables del procedimiento de fabricacion ilustrado en la figura 3.
Etapa opcional de grabado del silicio policristalino oxidado superfluo
En la hipotesis en que la capa de silicio policristalino no sea consumida completamente a nivel de la zanja secundaria 111, el procedimiento puede comprender una etapa 170 suplementaria de grabado.
La misma permite suprimir el silicio policristalino oxidado restante en la zanja secundaria 111.
Para hacer esto, se deposita una mascara de grabado terciario 7 sobre el substrato 1. Esta mascara de grabado terciario 7 comprende una abertura de grabado terciario 71 que se extiende a nivel de la zanja secundaria 111. Las dimensiones de la abertura de grabado terciario 73 son iguales a las de la zanja secundaria 111.
A continuacion se realiza un grabado a traves de la abertura de grabado terciario 73 para consumir el silicio policristalino oxidado superfluo situado en la zanja secundaria 111.
Etapa de metalizacion de la cara delantera y de la cara trasera del substrato
A continuacion de la etapa de deposito y de oxidacion de la capa de silicio policristalino, puede ser efectuada una metalizacion de de la cara trasera del substrato para formar el drenaje del transistor JFET.
Asimismo se realiza una etapa de deposito de una capa metalica sobre la cara delantera del substrato para formar la fuente del transistor JFET. Esta metalizacion de la cara delantera es puesta en practica a nivel de la estructura de meseta del substrato utilizando una mascara que incluye una abertura situada por encima de las zanjas subsidiarias y de una superficie de la zanja principal que no comprenda la zanja secundaria 111.
Despues de una etapa de recocido termico rapido y dos etapas opcionales de pulido de las caras delantera y trasera del substrato, se obtiene el transistor JFET semejante al transistor JFET ilustrado en la figura 2.
El procedimiento de fabricacion anteriormente descrito presenta numerosas ventajas con respecto al estado de la tecnica. El mismo permite especialmente:
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- una reduccion del numero de etapas de fabricacion,
- una disminucion significativa del coste de fabricacion,
- una simplificacion de la geometna, de la puesta a escala y de la fabricacion del transistor JFET,
- un mejor control de la tension de umbral del transistor JFET,
- una disminucion del tiempo de conmutacion del transistor JFET entre un estado pasante y un estado bloqueado.
Refiriendose a la figura 4, se ha ilustrado otro ejemplo de transistor obtenido poniendo en practica el procedimiento ilustrado en la figura 3. El transistor comprende un soporte 200 de material silicio o zafiro.
El mismo comprende una (o varias) capas intermedias 210. La o las capas intermedias comprenden por ejemplo una capa de nitruro de aluminio AlN, una capa de SiO2, una capa de nitruro de galio aluminio AlGaN.
El transistor comprende finalmente una capa activa de nitruro de galio GaN que incluye:
- zanjas principal y subsidiarias,
- una region implantada en cada zanja,
- una capa de silicio policristalino G en cada zanja secundaria - formando estas capas adyacentes la puerta del transistor,
- una capa aislante de silicio policristalino oxidado sobre las capas de silicio policristalino que forman puerta G de las zanjas secundarias,
- una capa metalica que se extiende sobre las capas aislantes de las zanjas secundarias para formar la fuente S.
En el modo de realizacion ilustrado en la figura 4, la capa activa no recubre toda la superficie de la interfaz. Un teton metalico que forma drenaje esta dispuesto sobre la region de la capa de interfaz no recubierta por la capa activa. Esto permite obtener un transistor casi vertical.
El especialista en la materia habra comprendido que al procedimiento anteriormente descrito pueden aportarse numerosas modificaciones sin salirse materialmente de las nuevas ensenanzas presentadas aqrn. Por ejemplo, aunque el procedimiento haya sido descrito refiriendose a la fabricacion de un transistor N, el mismo puede ser utilizado para la fabricacion de un transistor JFET de tipo P.
Asf pues, es bien evidente que los ejemplos que acaban de darse son solamente ilustraciones particulares en ningun caso limitativas.

Claims (9)

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    REIVINDICACIONES
    1. Procedimiento de fabricacion de un transistor de efecto de campo de tipo de puerta en zanja que comprende:
    - La formacion (110) de al menos una zanja (11, 12, 13) en una capa activa semiconductor (1) de un primer tipo de conductividad de un substrato que comprende dos caras opuestas denominadas cara delantera y cara trasera,
    - La implantacion primaria (120) de iones que tienen un segundo tipo de conductividad de modo que se implante cada zanja del substrato para formar una region activa de puerta,
    - El deposito (160) de una capa de silicio policristalino del segundo tipo de conductividad sobre la region activa de puerta implantada,
    - La oxidacion parcial (160) de la capa de silicio policristalino para obtener una pelfcula (3') aislante electricamente de silicio policristalino oxidado sobre una subcapa de silicio policristalino no oxidado, formando la subcapa de silicio policristalino y la zona implantada una region activa de puerta, y
    - La metalizacion (180) del substrato sobre su cara delantera para formar una region activa de fuente, y
    - La metalizacion (180) del substrato sobre la otra cara para formar una region activa de drenaje. estando caracterizado el citado procedimiento por que la etapa de formacion comprende las subetapas de:
    - Deposito de una mascara primaria (4) sobre la cara delantera del substrato semiconductor, incluyendo la mascara primaria una abertura principal (41) y dos aberturas subsidiarias (42, 43), siendo las dimensiones de la abertura principal superiores a las dimensiones de las aberturas subsidiarias,
    - Grabado primario del substrato a traves de la abertura principal para formar una zanja principal (11), y a traves de la aberturas subsidiarias para formar dos zanjas subsidiarias (12, 13),
    siendo realizada la etapa de implantacion primaria a traves de la mascara primaria, y por que el procedimiento comprende ademas:
    - una etapa (130) de deposito de una mascara de grabado secundario (5) sobre la cara delantera del substrato posteriormente a la etapa de implantacion primaria, incluyendo la citada mascara de grabado secundario una abertura de grabado secundario (51) a nivel de la zanja principal (11),
    - una etapa (140) de grabado secundario del substrato a traves de la abertura de grabado secundario (51) para formar una zanja secundaria (111) en la zanja principal (11).
  2. 2. Procedimiento de fabricacion de acuerdo con la reivindicacion 1, el cual comprende ademas una etapa de retirada de la mascara primaria (4) previamente al deposito de la mascara de grabado secundario (5).
  3. 3. Procedimiento de fabricacion de acuerdo con una cualquiera de las reivindicaciones 1 o 2, el cual comprende ademas:
    - una etapa (150) de deposito de una mascara de implantacion secundaria (6) sobre la cara delantera del substrato posteriormente a la etapa de grabado secundario (140), incluyendo la mascara de implantacion secundaria (6) una abertura de implantacion secundaria (61) que se extiende a nivel de la zanja secundaria (111),
    - una etapa (150) de implantacion secundaria de iones del segundo tipo de conductividad a traves de la abertura de implantacion secundaria (61).
  4. 4. Procedimiento de fabricacion de acuerdo con la reivindicacion 3, el cual comprende ademas la retirada de la mascara de grabado secundario (5) previamente al deposito de la mascara de implantacion secundaria (6)
  5. 5. Procedimiento de fabricacion de acuerdo con una cualquiera de las reivindicaciones 1 a 4, el cual comprende ademas:
    - una etapa (170) de deposito de una mascara de grabado terciario (7) sobre la cara delantera del substrato, posteriormente a la etapa de oxidacion (160) de la capa de silicio policristalino (3), incluyendo la citada mascara de grabado terciario (7) una abertura de grabado terciario (71) que se extiende a nivel de la zanja secundaria (111),
    - el grabado (170) del substrato a traves de la abertura de grabado terciario (71) para eliminar el silicio policristalino que se extiende sobre la superficie de la zanja secundaria (111).
  6. 6. Procedimiento de fabricacion de acuerdo con una cualquiera de las reivindicaciones 1 a 5, en el cual el substrato (1) es carburo de silicio.
  7. 7. Procedimiento de fabricacion de acuerdo con una cualquiera de las reivindicaciones 1 a 6, en el cual la etapa (120) de implantacion primaria comprende la implantacion de iones a una profundidad comprendida entre 1 nmy 1
    5 |im.
  8. 8. Procedimiento de fabricacion de acuerdo con una cualquiera de las reivindicaciones 1 a 7, en el cual cada etapa (120, 150) de implantacion comprende la implantacion de iones con una dosis de implantacion comprendida entre
    1012cm-2 y 1016cm-2
  9. 9. Procedimiento de fabricacion de acuerdo con una de las reivindicaciones precedentes, en el cual la etapa de 10 deposito de la capa de silicio policristalino es realizada por pulverizacion, o en fase vapor, de modo que se forme
    una heterounion.
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