ES2258334T3

ES2258334T3 - Metodo y aparato para la correccion de errores de desviacion de c.c. en convertidores digitales a analogicos.

Info

Publication number: ES2258334T3
Application number: ES99930809T
Authority: ES
Inventors: Brett Christopher Walker
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 1998-06-30
Filing date: 1999-06-29
Publication date: 2006-08-16
Anticipated expiration: 2019-06-29
Also published as: CN1307749A; BR9911734A; JP2010045792A; US6278391B1; CN1183678C; ATE313169T1; JP4422333B2; WO2000001073A1; EP1090461A1; HK1036530A1; US6154158A; DE69928934T2; KR100562730B1; EP1090461B1; CA2334999A1; AU759884B2; DE69928934D1; AU4726199A; JP2002519925A; JP4589443B2

Abstract

Un circuito de corrección de desviación c.c. para eliminar errores de desviación c.c. de señales de transmisión en banda base en un dispositivo de comunicaciones, recibiendo el dispositivo señales de entrada digitales en banda base, donde las señales de entrada se convierten en señales analógicas mediante convertidores D/A de transmisión (110, 112), donde las señales analógicas son filtradas por filtros de reconstrucción (104, 106) para producir las señales de transmisión, comprendiendo el circuito de corrección de desviación c.c.: a) medios de conversión (224, 226) para convertir las señales de transmisión en señales digitales de realimentación; b) medios de corrección de desviación (222), acoplados a los medios de conversión, para procesar digitalmente las señales digitales de realimentación para producir señales de corrección de desviación c.c. nominalmente iguales a los errores de desviación c.c.; y c) medios sumadores (228, 230), acoplados a los medios de corrección de desviación, teniendo los medios sumadores una primera entrada (238, 240) para recibir las señales de entrada y una segunda entrada (232, 234) para recibir las señales de corrección de desviación, donde las señales de corrección se suman a las señales de entrada eliminando por medio de esto los errores de desviación c.c. de las señales de transmisión, caracterizado por: d) un bloque de decisión (250, 252) para generar una señal de error sensible a las señales de entrada y a las señales de transmisión, donde la señal de error es indicativa de los signos relativos de las señales de entrada y de las señales de transmisión en cualquier instancia de tiempo dada; y e) medios integradores (246, 248) para integrar la señal de error.

Description

Método y aparato para la corrección de errores de desviación de c.c. en convertidores digitales a analógicos.

Antecedentes de la invención I. Ámbito de la invención

Esta invención se relaciona con convertidores digitales a analógicos, y más particularmente con la corrección de error de desviación c.c. en convertidores digitales a analógicos.

II. Descripción de la técnica afín

Los convertidores digitales a analógicos, usualmente denominados como "DACs" o convertidores D/A, se usan para traducir información desde el dominio digital al dominio analógico. Los DACs típicamente transforman señales digitales en un rango de valores analógicos. Los DACs representan un número limitado de diferentes códigos digitales de entrada por un número correspondiente de valores analógicos discretos de salida. Ejemplos de formatos de códigos de entrada que tienen cabida en DACs existentes incluyen simples binarios, complemento binario a dos, y decimal codificado en binario. Se conocen bien varias técnicas para implementar convertidores digitales a analógicos.

Los convertidores digitales a analógicos se usan en una amplia variedad de aplicaciones incluyendo comunicaciones inalámbricas digitales. Por ejemplo, los DACs se usan en teléfonos celulares inalámbricos digitales para convertir las señales digitales de voz en señales analógicas en "banda base" (es decir, señales con frecuencias próximas a c.c.). Las Figs. 1a y 1b muestran un diagrama de bloques de un ejemplar de teléfono celular inalámbrico digital 900 que utiliza DACs para convertir señales de voz codificadas digitalmente en señales analógicas banda base filtradas. El teléfono celular 900 se fabrica según la especificación TIA titulada "Estándar de Compatibilidad Estación Base Estación Móvil para Sistema Celular de Espectro Expandido Banda Ancha de Modo Dual", TIA/EIA/ IS - 95 - A, publicado en Mayo 1995 por la Asociación de Industrias de Telecomunicaciones, y referenciado de aquí en adelante como "especificación IS - 95."

Como se muestra en las Figs. 1a y 1b, el teléfono celular digital ejemplar 900 principalmente comprende una sección de interfase de usuario 916, un circuito integrado de aplicación específica (ASIC) módem de estación móvil (MSM) 914, un ASIC analógico banda base 912, amplificadores de recepción y transmisión 902 y 904 respectivamente, un convertidor elevador 918, un amplificador de potencia y actuador 920, una antena 906, un duplexor 908 y un amplificador de bajo ruido (LNA) y un circuito mezclador 910. El teléfono celular 900 y sus partes de componentes se describen en más detalle en una patente U.S. asignada comúnmente No. 5,880,631, titulada "Amplificador Cam Variable de Gama Dinámica Alta". La comprensión de la función y operación de muchos de los componentes del teléfono celular 900 no son necesarias para comprender la presente invención y por lo tanto no se describen aquí. Sin embargo, es útil una descripción breve del MSM 914 y del ASIC analógico banda base 912 para comprender una aplicación y entorno operativo ejemplares para la presente invención.

El MSM 914 realiza una variedad de funciones para el teléfono celular 900 incluyendo codificación de voz, decodificación, intercalación, modulación de datos, expansión y filtrado. Por ejemplo, cuando la información se transmite desde el teléfono 900 a una estación base CDMA (transmisiones "de enlace ascendente"), la información vocal es primero codificada por el vocodificador 950 y transferida al circuito modulador intercalador 952 donde los datos son codificados, intercalados, modulados, expandidos y filtrados. Los datos digitalizados y modulados se suministran a un par de DACs 954, 956 en el ASIC analógico en banda base 912 (Fig. 1b) para procesamiento adicional. El MSM 914 proporcionan una representación digital modulada en banda base de la forma de onda CDMA a los DACs 954 y 956 en el ASIC analógico en banda base 912. El rango de frecuencia de las señales banda base digitales está entre c.c. (o 0 Hz) y aproximadamente 630 kHz. El ASIC analógico en banda base 912 (en su mayor parte debido a la operación de los DACs 954, 956) convierte los datos digitales modulados recibidos del MSM 914 en señales analógicas en banda base. El ASIC analógico banda base 912 filtra las señales analógicas en banda base generadas por los DACs 954, 956 y "convierte por elevación" las señales filtradas a una señal analógica de frecuencia intermedia (FI). La señal FI se suministra al amplificador de transmisión con control automático de ganancia (CAG) 904 y se procesa adicionalmente para la transmisión final a una estación base inalámbrica.

Se puede obtener una mejor comprensión del funcionamiento de los DACs 954, 956 describiendo la sección de transmisión del ASIC analógico en banda base 912 con más detalle. Una realización de la sección de transmisión 100 del ASIC analógico en banda base 912 de la Fig. 1b se muestra en la Fig. 2. Como se muestra en la Fig. 2, la sección de transmisión comprende principalmente un par de DACs de transmisión 102 (uno para las señales digitales banda base moduladas en fase (I) y el otro para las señales digitales banda base moduladas en cuadratura de fase (Q)), un par de filtros CDMA 104, 106, y un circuito transmisor convertidor elevador 108. El bien conocido esquema de modulación en cuadratura preferentemente se usa para convertir por elevación a la frecuencia FI en la vía CDMA de la sección de transmisión 100 mostrado en la Fig. 2. Por lo tanto, se necesitan dos DACs para realizar la conversión digital analógica de las señales digitales en banda base recibidas del MSM ASIC 914. El IDAC 110 convierte las señales digitales banda base en fase recibidas en señales analógicas banda base en fase. Igualmente, el QDAC 112 convierte las señales digitales banda base en cuadratura de fase recibidas en señales analógicas banda base en cuadratura de fase. En la realización mostrada en la Fig. 2, los DACs de transmisión 102 tienen salidas diferenciales para reducir los efectos perniciosos ocasionados por el ruido externo que puede generarse en otra parte sobre el ASIC analógico en banda base 912.

Los filtros de canal CDMA I y Q 104, 106 quitan el ruido indeseable que se genera por los DACs 110 y 112, respectivamente. Los filtros CDMA 104, 106 comprenden filtros antialias que realizan una función de aplanamiento sobre las señales analógicas banda base generadas por los DACs de transmisión 102 y por tanto eliminan cualesquiera componentes de alta frecuencia introducidos por los DACs 102. Parecido a los DACs de transmisión 102, los filtros CDMA 104, 106 tienen salidas diferenciales como se muestra en la Fig. 2. Las salidas de los filtros CDMA 104, 106 se introducen al convertidor elevador de transmisión 108 que convierte las señales analógicas en banda base a una frecuencia FI para un procesamiento adicional y transmisión final a una estación base CDMA.

Desafortunadamente, la sección de transmisión 100 mostrada en la Fig. 2 introduce errores que se manifiestan como desviación c.c. añadidas (denominados en lo sucesivo como "errores inducidos de desviación") en las señales de transmisión de interés antes de que se de salida a las señales al resto de la circuitería de teléfono celular. En particular, y refiriéndonos nuevamente a la Fig. 2, los errores inducidos de desviación pueden superponerse sobre las señales de transmisión por los DACs de transmisión102 y por componentes activos en los filtros CDMA 104 y 106. Como los filtros CDMA 104 y 106 pueden ser relativamente complejos los errores inducidos por desviación pueden ser importantes. Desafortunadamente, los errores de desviación introducidos en la vía de la señal, y específicamente en la entrada de los mezcladores 114, 116, puede ocasionar que aparezca una señal portadora en la señal FI generada a la salida del circuito convertidor elevador de transmisión 108. Para alcanzar ciertas especificaciones de supresión de portadora es necesario reducir o eliminar los errores inducidos por desviación introducidos por la sección de transmisión 100. Desafortunadamente, los errores inducidos de desviación se han probado difíciles de eliminar en el pasado. Como la magnitud de las desviaciones varía ampliamente dependiendo de las características operacionales (es decir, voltaje, temperatura, etc.) del ASIC analógico en banda base 912, los errores se han probado difícil eliminar. Por lo tanto, existe una necesidad de un método y un aparato que pude reducir o eliminar los errores de desviación c.c. que aparecen en la entrada de los mezcladores de transmisión 114, 116.

Un enfoque de la técnica anterior para reducir las desviaciones c.c. se muestra en la Fig. 3. La técnica anterior emplea un circuito de corrección de error de desviación c.c. basado en fusible 120 para reducir los errores producidos a la salida del filtro CDMA 104, 106. El circuito de corrección de error 120 comprende principalmente una serie de fusibles y un DAC relativamente pequeño que es capaz de agregar un ajuste de error a las señales a la entrada de los mezcladores 114, 116. El circuito de corrección de error permite a los diseñadores medir la desviación c.c. a la salida de los filtros bajo condiciones nominales seleccionadas. Empleando técnicas bien conocidas de ajuste de fusibles, los fusibles del circuito de corrección 120 se funden hasta que los errores son reducidos a cero bajo las condiciones nominales seleccionadas. Desafortunadamente, esta técnica provee una solución estática de corrección de error. Una vez los fusibles se funden, los errores no pueden corregirse bajo las condiciones operacionales variables del ASIC 912. Por ejemplo, según el voltaje y la temperatura del ASIC 912 varía en el tiempo, las desviaciones c.c. se introducirían a pesar de los ajustes estáticos del circuito de corrección 120. Los dispositivos que eran útiles una vez bajo las condiciones nominales en que los fusibles se fundieron se vuelven inutilizables bajo algunos entornos operativos, afectando por tanto adversamente a las características de salida del ASIC analógico en banda base 912.

Además, el enfoque de la técnica anterior mostrado en la Fig. 3 introduce desafortunadamente un paso adicional de fabricación y prueba en la producción del ASIC 912. Empleando el enfoque de la técnica anterior de la Fig. 3, el fabricante del ASIC 912 debe medir los errores de desviación, ajustar los fusibles para eliminar los errores de desviación, y probar los resultados para asegurar que los fusibles se ajustaron adecuadamente. Este proceso añade tiempo adicional a la producción del ASIC 912 y consiguientemente se agrega al coste de fabricación del ASIC. Por lo tanto, se necesitan un método y un aparato de corrección de error de desviación c.c. que no requiera el uso de fusibles o de la técnica de ajuste de fusibles. Además, se necesitan un método y un aparato perfeccionados de corrección de error que dinámicamente controle y corrija los errores que introduzca la sección de transmisión 100 bajo todas las condiciones operativas bajo las que el ASIC 912 deber operar.

Otra técnica para reductora de errores de desviación c.c. se muestra en la Fig. 4. Como se muestra en la Fig. 4, se usa un circuito de corrección de bucle realimentación analógico 122 para medir y eliminar los errores de desviación c.c. producidos a la salida de los filtros CDMA 104 y 106. El bucle de realimentación analógico 122 incluye filtros analógicos que distinguen los errores de desviación c.c. de las señales analógicas de interés. El bucle de realimentación también incluye integradores dispuestos para integrar los errores de desviación c.c. por medio de condensadores de integración. Seleccionando adecuadamente las ganancias de los integradores, los integradores generan señales de cancelación c.c. que son nominalmente iguales que los errores c.c. no deseados introducidos en la vía de la señal por los filtros CDMA y los DACs de transmisión 102. Las señales de cancelación c.c. se añaden a las señales analógicas generadas por los DACs de transmisión 102 eliminando así c.c. no deseada alimentada. Una descripción más detallada de este enfoque de la técnica anterior (dentro de un contexto de una vía de señal RF recibida) se da con referencia a las figuras 9 y 10 de la patente U.S. No. 5,617,060, publicada el 1 de Abril de 997 a Wilson et al. y asignada al propietario de la presente invención.

Desafortunadamente, el bucle de realimentación analógico se ha probado muy difícil implementar en un dispositivo ASIC. Las señales analógicas de interés generadas a la salida de los filtros CDMA 104, 106 tienen niveles que están muy próximos a la c.c. Por lo tanto, la frecuencia de codo de los filtros usados para diferenciar los errores de desviación c.c. de las señales de interés debe ser muy baja. Como la frecuencia de codo (w_{polo}) es proporcional a la transconductancia (g_{m}) dividida por la capacitancia (C), la transconductancia g_{m} deber limitarse para que sea muy pequeña o, alternativamente, el valor de C debe hacerse relativamente grande. Desafortunadamente, el valor de g_{m} es muy difícil controlar y hay un límite a lo pequeña que la transconductancia puede hacerse. Además, restricciones físicas y de coste limitan lo grande que el valor de C puede hacerse en un entorno de circuito integrado (los condensadores grandes ocupan áreas grandes de un circuito integrado y por lo tanto aumentan los costos del circuito integrado). Una solución posible está en implementar C usando un componente dispuesto fuera del circuito integrado, sin embargo este enfoque crea pérdidas de corriente indeseables de placa de circuito.

La JP 60/165831 A muestra un circuito para eliminar un componente de c.c. de un sistema analógico. Tras el filtrado paso bajo, la ampliación y la comparación con tierra, la polaridad del componente de c.c. produce que un contador bidireccional cuente hacia arriba o hacia abajo. Por este medio se provee realimentación en el dominio digital, donde que la salida de conteo se resta de la salida de un circuito procesador de señal. La EP 0 655 841 muestra una disposición similar pero realiza una comparación de señales de fase opuesta (A+ y A-) de una pareja de salida diferencial de un convertidor D/A. La polaridad del resultado de comparación produce el conteo hacia arriba o el conteo hacia abajo en un registro de corrección de error en la unidad de proceso de datos.

Sería deseable proporcionar un aparato y método de corrección c.c. que se implemente fácilmente en un circuito integrado, que no requiere que el uso de ajuste por fusible, y que pueda dinámica y flexiblemente controlar y corregir desviaciones según se introducen. La presente invención proporciona este aparato y este método de corrección c.c..

Resumen de la invención

De acuerdo con los aspectos primero y segundo de la presente invención, se proveen circuitos de corrección de desviación c.c. para eliminar errores de desviación c.c. de señales de transmisión en banda base en un dispositivo de comunicaciones, recibiendo el dispositivo señales digitales de entrada en banda base, donde las señales de entrada se convierten en señales analógicas mediante convertidores D/A, y donde las señales analógicas son filtradas por filtros de reconstrucción para producir la señal de transmisión, como se establece en las reivindicaciones 1 y 9, respectivamente.

De acuerdo con otros aspectos de la invención, se provee un método correspondiente para eliminar errores de desviación c.c. así como también un producto de programa de computadora para realizar tal método.

Por estos medios, se proveen un método y un circuito de corrección de bucle de realimentación para medir y suprimir errores de desviación c.c. superpuestos a señales de transmisión analógica de radiofrecuencia por convertidores digitales a analógicos de transmisión (DACs) y por filtros analógicos de reconstrucción asociados. De acuerdo con la presente invención, se emplea un bucle de realimentación digital negativa para eliminar los errores de desviación c.c. de las señales de transmisión analógicas con anterioridad a la transmisión. En el la realización preferida, el bucle de realimentación digital incluye un par de convertidores analógico digitales (uno para cada uno de los canales en fase (I) y en cuadratura de fase (Q)), un circuito digital de corrección de desviación c.c., y un par de sumadores. Cada convertidor analógico digital se dispone a la salida de un filtro de reconstrucción asociado. Las señales analógicas de transmisión son digitalizadas, filtradas, y procesadas digitalmente por el circuito de corrección para generar señales de corrección de desviación para ambos canales I y Q. Las señales de corrección de desviación son nominalmente iguales que los errores de desviación c.c. indeseados introducidos en la vía de la señal por los DACs de transmisión y los filtros de reconstrucción. Las señales de corrección de desviación se agregan a las señales digitales de entrada en banda base con anterioridad a la conversión digital analógica eliminando por medio de esto los indeseables errores de desviación c.c. de la señal de transmisión.

En una realización preferida, los convertidores analógico digitales comprenden comparadores diferenciales de 1-bit que generan señales digitales representativas de los signos de las señales analógicas de transmisión producidas por el filtro de reconstrucción. El aparato digital de corrección de desviación c.c. procesa la salida de señales digitales mediante los comparadores diferenciales usando una técnica de proceso digital de señal seleccionada. En una realización, el circuito de corrección de desviación emplea una técnica de procesamiento de señal digital "bit de signo" por medio de la cual los bits de signo generados por los comparadores diferenciales son continuamente integrados. En esta realización, el circuito de corrección de desviación comprende un integrador de canal I y un integrador de canal Q dispuestos para integrar los signos de las señales analógicas de transmisión. En una realización, los integradores comprenden contadores binarios bidireccionales. El signo de las señales analógicas de transmisión controla la dirección (incremento o decremento) del contador. Después de contar durante un predeterminado intervalo de tiempo, los contadores contienen valores negativos (debido al bucle de realimentación negativa) cuyo valor absoluto es nominalmente igual que los errores de desviación c.c. superpuestos a la señal de transmisión. Los valores de contador se agregan continuamente a las señales digitales en banda base para compensar los errores de desviación c.c.

La realización preferida de la presente invención emplea distintivos de signo de ambas, las señales digitales en banda base y las señales asociadas de transmisión producidas por los filtros de reconstrucción para producir las señales de corrección de desviación de realimentación. La técnica preferida fuerza a las señales de transmisión producidas por los filtros de reconstrucción para que tengan características estadísticas muy similares a las señales digitales en banda base. Según esta técnica, se disponen integradores para medir el retardo temporal del borde ascendente definido como el retardo temporal entre el borde ascendente de la señal en banda base y el borde ascendente de su señal filtrada asociada. Igualmente, es también medido el retardo de tiempo del borde descendente definido como el retardo de tiempo entre el borde descendente de la señal en banda base y el borde descendente de su señal filtrada asociada. Estos retardos temporales de "cruce por cero" son medidos analizando los signos relativos de las señales digitales de entrada y de las señales filtradas. El signo de la señal digital de entrada se obtiene del bit más significativo (MSB) de la señal en banda base. El signo de la señal filtrada se obtiene de la salida del convertidor analógico digital, que, en la realización preferida comprende un comparador diferencia de 1 bit. Se usan contadores para contar un período de tiempo aproximado a los retardos temporales de cruce por cero. Los retardos temporales de cruce por cero son usados por la presente invención para estimar los errores de desviación c.c. presentes en las señales de transmisión.

Breve descripción de los dibujos

Las características, objetos y ventajas de la presente invención se volverán más evidentes a partir de la descripción detallada expuesta más adelante cuando se toma conjuntamente con los dibujos en los que los mismos caracteres de referencia identifican correspondientemente a lo largo de toda ella y donde:

Las Figs. 1a y 1b muestran un diagrama de bloques de un ejemplar de teléfono celular inalámbrico digital que utiliza convertidores digital analógicos para convertir señales vocales codificadas digitalmente en señales analógicas filtradas en banda base.

La Fig. 2 es un diagrama de bloques de la sección transmisora del ASIC analógico en banda base mostrado en la Fig. 1b.

La Fig. 3 muestra un enfoque de la técnica anterior para reducir los errores inducidos de desviación producidos a la salida de los filtros CDMA de la Fig. 2 usando un circuito de corrección de error de desviación c.c. "basado en fusible".

La Fig. 4 muestra otro enfoque de la técnica anterior para reducir los errores inducidos por desviación producidos a la salida de los filtros CDMA de la Fig. 2 usando un circuito analógico de corrección de error de desviación c.c..

La Fig. 5 muestra un diagrama de bloques de la realización preferida de la presente invención incluyendo un circuito digital de corrección de error de desviación c.c.

La Fig. 6 muestra un diagrama de bloques simplificado de una realización alternativa de la presente invención por medio del cual las señales de corrección de desviación se generan usando una técnica de proceso de señal digital de bit de signo.

La Fig. 7 muestra un ejemplo de señales procesadas por el circuito de corrección de error de desviación c.c. de la Fig. 5.

La Fig. 8 muestra un diagrama de bloques simplificado de la realización preferida de la presente invención por medio del cual las señales de corrección de desviación se generan usando una técnica de proceso de señal digital MSB.

La Fig. 9 muestra una representación de una señal CDMA ejemplar antes y después de filtrar.

La Fig. 10 muestra un ejemplo de una señal digitalizada que es producida por un comparador de la Fig. 5 cuando se emplea una técnica de proceso de señal digital de bit de signo para corregir los errores de desviación c.c. presentes en la señal.

La Fig. 11 muestra un ejemplo de una señal digitalizada que es producida por un comparador de la Fig. 5 cuando se emplea una técnica de proceso de señal digital MSB para corregir los errores de desviación c.c. presentes en la señal.

Descripción detallada de las realizaciones preferidas

A lo largo de esta descripción, la realización preferida y los ejemplos mostrados deberían considerarse como ejemplos, más que limitaciones de la presente invención.

En la Fig. 5 se muestra un diagrama de bloques de la realización preferida de la presente invención. Como se muestra en la Fig. 5, la presente invención incluye los DACs de transmisión 102, los filtros CDMA 104 y 106, y el convertidor elevador de transmisión 108. Los DACs de transmisión 102, los filtros CDMA 104, 106, y el convertidor elevador de transmisión 108 todos funcionan como se describe más arriba en referencia a las Figs. 2-4. Como se muestra en la Fig. 5, un circuito de corrección de desviación c.c. de bucle de realimentación digital 222 se ha cambiado por el circuito analógico de corrección de bucle de realimentación 122 descrito más arriba con referencia a la Fig. 4. El circuito de corrección 222 incluye entradas que están conectadas operativamente a las salidas de un par de convertidores analógico digitales I y Q, 224, 226, respectivamente, por medio de las líneas de señal 242, 244, respectivamente, como se muestra en la Fig. 5. Las salidas del circuito de corrección 222 se conectan a una primera entrada de un par de sumadores de canal I y Q, 228, 230, respectivamente, como se muestra en la Fig. 5.

Como se describió arriba en referencia a las Figs. 2-4, los filtros CDMA 104, 106 alisan las señales de transmisión que son producidas por los DACs de transmisión 102 y por medio de eso eliminan componentes indeseables de alta frecuencia y ruido de cuantificación de las señales de transmisión introducido por los DACs de transmisión 102. Una realización de la presente invención emplea el bien conocido esquema de modulación en cuadratura para señales de transmisión hasta la frecuencia intermedia (FI). Se crean errores inducidos por desviación por la operación de los DACs de transmisión 102 y por los componentes activos en los filtros CDMA 104 y 106. Los errores de desviación c.c. presentes a la entrada de los mezcladores 114, 116, pueden llevar a que la señal de portadora aparezca en la señal FI generada a la salida del circuito convertidor elevador de transmisión 108. La realización preferida de la presente la invención mostrada en la Fig. 5 usa una técnica novedosa para reducir los errores inducidos por desviación presentes a la entrada de los mezcladores 114, 116. El circuito de corrección de desviación c.c. 222 elimina o reduce los errores inducidos por desviación a fin de adecuarse a ciertos criterios de supresión de portadora. La operación y las funciones del circuito de corrección de desviación c.c. de bucle de realimentación digital 222 y su circuitería conexa se describen ahora con más detalle.

Las señales de transmisión analógicas producidas por los filtros CDMA 104, 106 son digitalizadas por los convertidores analógico digitales 224, 226, respectivamente, y se proveen como entradas digitales al circuito de corrección 222 por medio de las vías de señal 242, 244, respectivamente. En la realización preferida, los convertidores analógico digitales 224, 226 comprenden comparadores diferenciales de 1-bit. Aunque puedan usarse implementaciones alternativas de los convertidores 224, 226 para poner en práctica la presente invención, y están dentro del alcance de la presente invención, los comparadores diferenciales de 1 bit se prefieren porque son muy simples de implementar y porque introducen muy pequeñas desviaciones c.c. en el bucle de corrección de error. Los comparadores de 1 bit representan adecuadamente la dinámica de las señales CDMA producidas por los filtros CDMA 104, 106. Las señales CDMA esencialmente son de naturaleza simétrica en (esencialmente son formas de onda binarias filtradas) y por lo tanto son buenos candidatos para su uso con comparadores de 1 bit. Consiguientemente, debido a las características inherentes a las señales CDMA se introduce muy poco ruido de cuantificación a bajas frecuencias por los comparadores 224, 226. Por lo tanto, los comparadores 224, 226 producen información suficiente sobre las señales de transmisión como para permitir al bucle de realimentación c.c. medir y corregir los errores de desviación c.c. presentes en las señales de transmisión.

Los salidas de los comparadores 224, 226 comprenden representaciones digitales de los signos de las señales de transmisión. Por ejemplo, el comparador 224 genera un uno lógico si la señal filtrada de transmisión I (filtrada por el filtro CDMA de canal I 104) es positiva (es decir, tiene un signo positivo), y genera un cero lógico si la señal filtrada de transmisión I es negativa. Una vez convertida al dominio digital, el circuito de corrección c.c. digital 222 puede utilizar una diversidad de técnicas digitales para procesar las señales. Más adelante se describen con más detalle dos técnicas ejemplares con referencia a las Figs. 6 y 8, sin embargo, aquellos expertos en la técnica de proceso digital de señal apreciarán que pueden utilizarse varios medios alternativos de proceso digital. Por ejemplo, el circuito de corrección puede emplear alternativamente filtros de respuesta finita a impulso (FIR), filtros de respuesta infinita a impulso (IIR), o filtros adaptativos que usan un algoritmo de media cuadrática menor.

El circuito de corrección 222 procesa las señales introducidas por medio de las líneas de señal 242, 244 usando una de las técnicas de procesamiento digital de la presente invención, y genera señales de corrección de desviación para ambos canales, en fase (I) y en cuadratura de fase (Q). Las señales de corrección de desviación I y Q se proveen a las primeras entradas de un par de sumadores de ocho bits 228, 230 sobre las líneas de señal 232, 234, respectivamente. Las señales de corrección de desviación se agregan a las señales digitales banda base de canal I y Q antes de ser convertidas por los DACs de transmisión 110, 112. En la realización mostrada en la Fig. 5, los DACs de transmisión 102 comprenden convertidores digitales a analógicos de 9 bits. En esta realización el rango de los DACs de transmisión 102 ha sido ampliado en un bit frente al rango de los DACs de transmisión 102 de la técnica anterior (y descrito más arriba con referencia a la Fig. 4). Esta ampliación de rango de 1 bit es necesaria en algunos que casos y dependerá de las características de las señales. Una ampliación de 1 bit es necesaria para permitir ambas, una señal banda base de 8 bits y una señal de corrección de 8 bits como se muestra en la Fig. 5. Sin embargo, en realizaciones alternativas, los DACs de transmisión 102 puede comprender convertidores digitales a analógicos de 8 bits, particularmente cuando la señal banda base comprende una señal de 7 bits o de 7.5 bits.

Como se muestra en la Fig. 5, la señal de corrección de desviación de canal I se agrega a la señal digital banda base de canal I mediante el sumador I 228. La salida de nueve bits del sumador I 228 se proporciona como entrada al IDAC de 9 bits 110. Igualmente, la señal de corrección de desviación Q se agrega a la señal digital banda base de canal Q mediante el sumador Q 230. La salida de nueve bits del sumador Q 230 se proporciona como entrada al QDAC 112. Por tanto, las señales banda base que aparecen las líneas de entrada 238 (entrada I) y 240 (entrada Q) esencialmente son desplazadas por las señales de corrección de desviación que aparecen las líneas de señal 232 (desviación I) y 234 (desviación Q), respectivamente, a fin de contrarrestar los efectos de los errores de desviación c.c. introducidos por el filtro CDMA de canal I 104 y el filtro CDMA de canal Q 106, respectivamente.

La presente invención emplea ventajosamente los mismos DACs 110, 112 para ambos fines, conversión analógico/digital y corrección de error de desviación. Esta "reutilización" del DAC reduce ventajosamente la cantidad de circuitería asociada con la corrección de error de desviación. Por tanto, utilizando el método y el aparato de la presente invención, la corrección de error de desviación se realiza a complejidad y coste reducidos frente a otros enfoques que utilizan DACs dedicados a la corrección de error de desviación. Además, como ambos procesos, conversión de señal y corrección de error de desviación utilizan idénticos DACs, la presente invención ventajosamente no muestra ninguno de los problemas asociados con desigualdades de DAC. Se describen ahora en más detalle dos técnicas ejemplares usadas para implementar el circuito digital de corrección 222 con referencia a las Figs. 6-8.

Técnica de Procesamiento de Señal Digital de Bit de Signo para Generar Señales de Corrección de Desviación

La Fig. 6 muestra un diagrama de bloques simplificado de una realización alternativa de la presente invención por medio del cual las señales de corrección de desviación I y desviación Q descritas arriba con referencia a la Fig. 5, se generan usando una técnica de procesamiento de señal digital de "bit de signo". En la realización alternativa mostrada, el Circuito de Corrección de Desviación C.C. 222 de la Fig. 5 comprende un par de integradores 246, 248. Los integradores 246, 248 integran continuamente las representaciones digitales de los signos de las señales de transmisión.

Más específicamente, y en referencia conjuntamente a las Figs. 5 y 6, el integrador 246 integra el signo digitalizado de las señales de transmisión de canal I generadas por el filtro CDMA de canal I 104. Igualmente, el integrador 248 integra el signo digitalizado de las señales de transmisión de canal Q generadas por el filtro CDMA de canal Q 106. Como se describió más arriba con referencia a la Fig. 5, como las señales de transmisión filtradas (de ambos canales I y Q) producidas por los filtros CDMA 104, 106 son señales CDMA, estas deberían ser considerablemente simétricas respecto a c.c. Por tanto, las señales digitalizadas de signo producidas por los comparadores de 1 bit 224, 226 (Fig. 5) deberían comprender un número igual de unos lógicos y de ceros lógicos. Esto es, en ausencia de cualesquiera errores inducidos por desviación, los comparadores deberían producir el mismo número de unos como de ceros debido a la naturaleza simétrica de las señales CDMA. Sin embargo, como se describió más arriba, los errores inducidos por desviación están presentes en las señales de transmisión y por tanto los comparadores 224, 226 generan una salida ligeramente sesgada (es decir, producen ligeramente más ceros que unos, o viceversa, dependiendo del signo del desplazamiento c.c.). Los integradores 246, 248 detectan este sesgo, y lo compensan mediante la sustracción (es decir, agregando el negativo del error de desviación c.c.) de la desviación de las señales digitales banda base antes de convertirlas en señales analógicas.

En una realización, los integradores 246, 248 comprenden contadores binarios bidireccionales. Los valores lógicos introducidos en las líneas de señal 242, 244 dictan la dirección de conteo. Por ejemplo, en una realización, si la salida digitalizada del comparador 224 representa una señal de transmisión I negativa (es decir, el comparador 224 produce un "0" lógico), entonces un 0 se introducirá al contador 246 por medio de la línea de señal 242, y el contador 246 será instruido por tanto para contar hacia arriba en un próximo ciclo de reloj. En contraposición, si la salida digitalizada del comparador 224 representa una señal de transmisión I positiva y por tanto un 1 lógico es introducido al contador 246, el contador 246 contará hacia abajo en el próximo ciclo de reloj. Cualquier reloj conveniente puede usarse para mover los contadores 246, 248. Sin embargo, como el rendimiento del bucle de realimentación es de algún modo dependiente de la velocidad de las señales de reloj usadas para mover los contadores 246, 248, el reloj seleccionado debería tener una frecuencia suficiente para satisfacer los requerimientos del sistema. En una realización, los contadores se mueven usando las señales de reloj I (ICLK) y reloj Q (QCLK) que se usan para temporizar las señales banda base. Alternativamente, puede usarse cualquier señal de reloj que no esté sincronizada con las señales de transmisión. Además, pueden emplearse múltiples señales de reloj ICLK o QCLK dividiendo o multiplicando las señales de reloj.

Si en las señales de transmisión están presentes errores positivos inducidos por desviación, los comparadores 224, 226 producirán más valores de signo positivo (es decir, más unos) que valores negativos de signo. Los contadores contarán hacia abajo cuando reciben un uno lógico, y contarán hacia arriba cuando reciben un cero lógico. Consiguientemente, los integradores 246, 248 contarán hacia abajo más frecuentemente que cuentan hacia arriba si en las señales de transmisión están presentes errores positivos de desviación. Los contadores por lo tanto contendrán valores negativos representativos de la desviación c.c. Estos valores negativos se agregan a las señales banda base para compensar la desviación c.c. positiva. Una desviación positiva ocasiona por medio de eso que las salidas del contador decrezcan (es decir, los contadores son decrementados), mientras que una desviación negativa ocasiona que las salidas del contador aumenten (es decir, los contadores son incrementados). Por lo tanto, cuando se detectan errores positivos de desviación, se agrega menos a las señales de entrada antes de la conversión en el dominio analógico. En contraposición, cuando se detectan errores negativos de desviación, se agrega más a las señales de entrada para compensar los errores negativos de desviación c.c.

El integrador 248 funciona idénticamente al integrador 246 e integra las señales de transmisión digitalizadas Q. Las salidas de contador se suministran sobre las líneas de señal 232 (desviación I) y 234 (desviación Q). Como se describió más arriba con referencia a la Fig. 5, la señal de corrección de desviación de canal I (producida por el integrador 246) se suma a la señal digital banda base de canal I. igualmente, la señal de corrección de desviación de canal Q (producida por el integrador 248) se suma a la señal digital banda base de canal Q. Así, las señales digitales banda base que aparecen en las líneas de entrada 238 (entrada I) y 240 (entrada Q) son corregidas por las salidas de su respectivos integradores compensando por medio de esto los errores inducidos por desviación.

En una realización, la versión transformada z de los integradores 246, 248 comprende integradores hechos de acuerdo con la siguiente ecuación transformada z: -(2 -'') / 1 - z ^{-1}. Esencialmente el circuito de desviación c.c. 222 mostrado en la Fig. 6 es un análogo digital de un circuito integrador analógico. Desafortunadamente, hay asociados unos pocos problemas con la implementación del circuito de corrección de desviación c.c. 222 mostrado en la Fig. 6. Primero, la frecuencia de esquina debe limitarse para que sea muy baja. Además, las señales de transmisión deben integrarse sobre un período de tiempo relativamente grande. Consiguientemente, los contadores usados para implementar los integradores 246, 248 deben ser relativamente grandes. Como el bucle de realimentación de la Fig. 5 empleando el circuito de corrección de la Fig. 6 intenta seguir el contenido de baja frecuencia de la señal de entrada en banda base de forma no lineal, tenderá a deformar y corromper la señal CDMA próxima a c.c. Por lo tanto, es deseable un método y un aparato mejorados para generar señales de corrección de desviación c.c. y se describe más adelante con referencia a las Figs. 7 y 8.

Técnica de Procesamiento de Señal Digital MSB para Generar Señales de Corrección de Desviación - la Realización Preferida de la Presente Invención

El método y el aparato preferidos para generar señales de corrección de desviación c.c. se describe más adelante con referencia a las Figs. 7 y 8. Brevemente, la técnica preferida emplea las características de signo de señales banda base introducidas en las líneas de entrada de señal 238 (entrada I) y 240 (entrada Q) (Fig. 5) y las características se signo de las señales asociadas de transmisión producidas por los filtros CDMA 104, 106 (y digitalizadas por los comparadores 224, 226, respectivamente) para producir las señales de realimentación de corrección de desviación. La técnica fuerza a las señales de transmisión proporcionadas como entradas a los mezcladores 114, 116 a tener características estadísticas muy similares como las señales digitales banda base suministradas como entradas a los sumadores 228, 230. La Fig. 7 muestra un ejemplo de señales procesadas por el circuito de corrección c.c. de la Fig. 5. Las señales mostradas en la Fig. 7 se han simplificado sólo con fines explicativos.

Como se muestra en la Fig. 7, una señal ejemplar que es introducida a los DACs de transmisión 102 (Fig. 5) es mostrada como una onda senoidal. Esta señal se denomina una señal "original" 400 (es decir, la señal original es como la señal que aparece antes de ser filtrada por los filtros CDMA 104 o 106). Después de ser filtrada por los filtros CDMA (104 o 106), la señal original 400 es desplazada y retardada, mostrándose en la Fig. 7 como señal filtrada 402. La amplitud de la señal filtrada 402 es desplazada por una desviación c.c. 404 que se introduce como se describió más arriba por los filtros CDMA 104, 106. La realización preferida de los presentes aparato y método de corrección de desviación c.c. se aprovecha de la observación de que la desviación c.c. 404 puede ser estimado midiendo la diferencia entre retardos temporales de cruce por cero del borde ascendente y del borde descendente de la señal original 400 y de la señal filtrada 402. La diferencia entre los retardos temporales de cruce por cero del borde ascendente y del borde descendente es proporcional al error de desviación c.c. 404 superpuesto a la señal original 400.

Por lo tanto, la medición del retardo temporal entre el borde ascendente de la señal original 400 y de la señal filtrada 402 (mostrado como un retardo de borde ascendente 406 en la Fig. 7), y entre el borde descendente de la señal filtrada 402 y de la señal original 400 (mostrado como un retardo de borde descendente 408 en la Fig. 7), el error de desviación c.c. puede medirse y seguidamente corregirse. Como se describe más adelante con más detalle con referencia a la Fig. 8, los retardos temporales 406, 408 son medidos analizando los signos relativos de la señal original 400 y de la señal filtrada 402 a instancias diferentes de tiempo.

Por ejemplo, el retardo temporal de cruce por cero de borde ascendente 406 puede ser medido arrancando un contador en un primer instante de tiempo cuando la señal original 400 cambia de signo de negativo positivo (es decir, el instante en que la señal 400 cruza por cero con un borde ascendente), y seguidamente parando el contador en un segundo instante de tiempo cuando la señal filtrada 402 cambia de signo de negativo a positivo (es decir, el instante en que la señal 402 cruza por cero con un borde ascendente). Igualmente, el retardo temporal de cruce por cero de borde descendente 408 puede ser medido arrancando un contador en un tercer instante de tiempo cuando la señal filtrada 402 cambia de signo de positivo a negativo (es decir, el instante en que la señal 402 cruza por cero con un borde descendente), y seguidamente parando el contador en un cuarto instante de tiempo cuando la señal original 400 cambia de signo de positivo a negativo (es decir, el instante en que la señal 400 cruza por cero con un borde descendente). El retardo de borde ascendente 406 se acorta por una desviación c.c. positiva y se alarga por una desviación c.c. negativa (el retardo 406 se alarga en el ejemplo mostrado en la Fig. 7). Por el contrario, el retardo de borde descendente 408 se alarga por una desviación c.c. positiva y se acorta por una desviación c.c. negativa (es decir, el borde descendente de la señal filtrada 402 se producirá después del de la señal 400 según se aumenta la desviación c.c.). La técnica preferida de corrección mide la diferencia entre los retardos temporales de cruce por cero para determinar los errores de desviación c.c. presentes en las señales de transmisión.

En la realización preferida de la presente invención, el circuito de corrección c.c. 222 de la Fig. 6 puede modificarse para aprovechar las observaciones descritas arriba con referencia a la Fig. 7. En la Fig. 8 se muestra un diagrama de bloques simplificado de la realización preferida de la presente invención. Como se muestra en la Fig. 8, el circuito de corrección 222 de la Fig. 6 se ha modificado para incluir un bloque de decisión canal I 250 y un bloque de decisión de canal Q 252. Los bloques de decisión 250, 252 comparan los signos de las señales en banda base introducidas a las líneas de señales 238, 240 (Fig. 5) con los signos de las señales de transmisión producidas por los filtros CDMA 104, 106, respectivamente. Dependiendo de los signos relativos de las señales en banda base y de transmisión, los bloques de decisión 250, 252 generan salidas para instruir a los integradores 246, 248 para que alternativamente no hagan nada, cuenten hacia arriba, o cuenten hacia abajo. En una realización, los integradores 246, 248 comprenden contadores binarios bidireccionales. Los bloques de decisión 250, 252 por lo tanto implementan el siguiente algoritmo de corrección de desviación c.c. para sus respectivos canales I y Q:

\bullet: Si la señal banda base y la señal de transmisión tienen el mismo signo - no hacer nada.

\bullet: Si la señal banda base es positiva y la señal de transmisión es negativa - contar hacia arriba.

\bullet: Si la señal banda base es negativa y la señal de transmisión es positiva - contar hacia abajo.

Consiguientemente, en la realización preferida, los bloques de decisión 250, 252 se implementan según la siguiente tabla de la verdad:

Signo Señal Banda Base	Signo Señal Transmisión	Señal Error a Contador
-1	+1	+1
+1	+1	0
-1	-1	0
+1	-1	-1

Por tanto, los bloques de decisión emiten una instrucción de conteo (es decir, conteo hacia arriba o conteo hacia abajo) a los contadores 246, 248 sólo durante los cruces por cero de sus señales asociadas en banda base y de transmisión. Los contadores 246, 248 se usan de esta manera para contar las retardos temporales entre cruces por cero travesías de las señales en banda base y las señales de transmisión filtradas. Para la mayor parte (es decir, cuando ambas, la señal en banda base y la señal de transmisión filtrada tienen el mismo signo, ambos positivos o ambos negativos) los bloques de decisión instruyen a los contadores para no hacer nada (es decir, la "señal de error" producida por el bloque de decisión es igual a "0"). Sin embargo, durante los cruces por cero, los contadores son instruídos para contar hacia arriba o hacia abajo, dependiendo de la dirección del error de desviación c.c.

Como se describió más arriba en referencia a la Fig. 7, los retardos temporales de cruce por cero se usan por tanto para estimar los errores de desviación c.c. presentes en las señales de transmisión. Si en las señales de transmisión están presentes los errores inducidos por desviación, los contadores seguirán los retardos temporales de cruce por cero superpuestos a las señales de transmisión por los errores de desviación. Por lo tanto, los contadores contienen valores que son representativos de los errores de desviación c.c.. Estos valores se suman continuamente a las señales banda base para compensar la desviación c.c. presente en las señales banda base. Por tanto, las señales digitales en banda base que aparecen en las líneas de entrada 238 (entrada I) y 240 (entrada Q) son corregidos por las salidas de sus contadores respectivos, 232, 234, compensando así los errores inducidos por desviación.

El signo de una señal banda base seleccionada en cualquier instante determinado de tiempo se obtiene observando el bit más significativo ("MSB") de la señal digitalizada en banda base seleccionada que se introduce al sumador asociado. Por ejemplo, el MSB de la señal banda base de canal I que es introducida al sumador 228 (Fig. 5) proporciona una representación digitalizada del signo de la señal banda base de canal I. El MSB de la señal banda base de canal I se proporciona a una primera entrada del bloque de decisión de canal I 250 por medio de la línea de señal 254. Igualmente, el MSB de la señal banda base de canal Q se proporciona a una primera entrada del bloque de decisión de canal Q 252 por medio de la línea de señal 256.

Como se ha descrito más arriba con referencia a las Figs. 5 y 6, el signo de una señal de transmisión seleccionada se obtiene de un comparador seleccionado. Por ejemplo, el signo de la señal de transmisión de canal I que es producida por el filtro CDMA 104 se obtiene del comparador 224. El comparador 224 genera una representación digitalizada del signo de la señal de transmisión de canal I. Por lo tanto, el signo de la señal de transmisión de canal I se proporciona a una segunda entrada del bloque de decisión de canal I 250 por medio de la línea de señal 242. Igualmente, el signo de la señal de transmisión de canal Q se proporciona a una segunda entrada del bloque de decisión de canal Q 252 por medio de la línea de señal 244.

Más allá de la inclusión del bloque de decisión 250, 252, el circuito de corrección 222 de la Fig. 8 funciona igualmente que el circuito de corrección 222 descrito más arriba con referencia a la Fig. 6. Consiguientemente, pueden usarse los mismos componentes para implementar ambas realizaciones del circuito de corrección 222. Ventajosamente, ambas realizaciones pueden, por tanto, ser implementadas en el mismo circuito integrado y ser seleccionado operativamente para cumplir los requisitos de rendimiento de corrección de error de desviación del sistema. El aparato y el método de corrección mostrados en la Fig. 8 tiene cierta ventajas sobre el de la Fig. 6. Por ejemplo, como los contadores 246, 248 están inoperativos la mayoría del tiempo (porque los signos de las señales banda base y de transmisión son los mismos la mayoría del tiempo), el aparato preferido de la Fig. 8 requiere menos potencia que el circuito de corrección de la Fig. 6. Igualmente, como el aparato de la Fig. 8 sólo cuenta los retardos temporales de cruce por cero de las señales banda base y de transmisión (que son normalmente muy pequeños), los contadores 246, 248 son pequeños en comparación con los contadores de la Fig. 6. A diferencia del enfoque descrito arriba con la referencia a la Fig. 6, el enfoque preferido mide errores de desviación cuando las señales de interés están en o cerca de c.c. Por tanto los contadores usados para implementar el integradores 246, 248 pueden ser relativamente pequeños. Consiguientemente, cuando la presente invención se implementa en un circuito integrado, el área superficial necesaria a ocupar por el circuito de corrección 222 se reduce. Los costos de fabricación asociados se reducen también como consecuencia de esto.

Además, el enfoque preferido de corrección de la Fig. 8 introduce mucho menos ruido y distorsión en el bucle de realimentación que el enfoque de la Fig. 6. A diferencia del circuito de corrección mostrado en la Fig. 6, el circuito de corrección de la Fig. 8 no hace suposiciones sobre las características c.c. de las señales banda base. El enfoque primero de la Fig. 6 presume que las señales banda base no contienen componentes c.c. en absoluto. En efecto, el enfoque de la Fig. 6 sólo analiza indirectamente las señales banda base. Por el contrario, el circuito de la Fig. 8 no hace suposiciones sobre el contenido c.c. de las señales banda base de entrada y analiza estas señales directamente. Como consecuencia, el enfoque de la Fig. 8 sigue y filtra con más precisión a las señales banda base. La corrección c.c. se aplica sólo a los desviaciones c.c. introducidas por los DACs de transmisión y los filtros CDMA 104, 106. Ventajosamente, usando el enfoque de la Fig. 8, la corrección c.c. no es aplicada a los componentes c.c. presentes en las señales banda base si tales componentes están presentes.

Una vez que se ha hecho una corrección a las señales banda base, la salida del circuito de corrección c.c.222 de la Fig. 8 queda relativamente estático hasta se detecte un nuevo error de desviación c.c. Por el contrario, el circuito 222 de la Fig. 6 no es estático e intentará continuamente converger sobre un punto de corrección. Consiguientemente, el circuito de corrección de desviación c.c. de la Fig. 8 introduce mucho menos ruido y distorsión en el sistema que el de la Fig. 6

Un análisis matemático del bucle de desviación c.c. de la Fig. 5 (es decir, "el bucle" de realimentación que comprende los sumadores 228, 230, los DACs de transmisión 102, los filtros CDMA 104, 106, los comparadores 224, 226, y el circuito de corrección de desviación c.c. 222) se proporciona más adelante más abajo para describir más completamente el funcionamiento de las realizaciones preferidas y alternativas de la presente invención.

Análisis de Bucle de Desviación c.c.

El bucle de desviación c.c. de la Fig. 5 es altamente no lineal debido al uso de comparadores de 1 bit 224, 226 en el camino de realimentación. Por tanto, ciertas características de bucle (p. ej., la constante de tiempo de bucle) son dependientes de la señal y consiguientemente difíciles de cuantificar. El análisis siguiente emplea características de señales CDMA para predecir la constante de tiempo de bucle del bucle de desviación cuando se usa con los circuitos de corrección de la Fig. 6 y de la Fig. 8.

La Fig. 9 muestra una representación de una señal CDMA ejemplar antes de filtrarla 600 y después de filtrarla 602. Como se muestra en la señal ejemplar 600 de la Fig. 9, las señales CDMA son esencialmente corrientes filtradas de bit aleatorios. Esto implica que el valor de la señal consumirá la mayoría del tiempo como muy positiva o muy negativa. La transición entre los dos (el cruce por cero) proporciona la única oportunidad al bucle de desviación c.c. para medir la desviación c.c. introducida por los filtros de transmisión CDMA 104,106. Para hacer manejable el análisis, se supone que la inclinación de la señal es constante según pasa por el cruce por cero. Esta suposición no es exactamente precisa, pero es una aproximación razonable. Por lo tanto, la inclinación en el cruce por cero puede calcularse como se indica a continuación:

Si

V = A \ ? \ cos(w ?t)

entonces

\frac{dV}{dt} = - A \ ? \ \omega \ ? \ sen(\omega ?t)

y

\left|\frac{dV}{dt}\right|_{MAX} = A \ ? \ \omega_{MAX}

Como la señal es una señal CDMA, está limitada en banda a 630 kHz. Por lo tanto \omega_{MAX} = 2 ?\pi?630?10^{3}. Para estimar la amplitud de A, se presume que la señal prefiltrada está a media escala (\pm64 Bits Menos Significativos (LSBs)) y oscila a una velocidad máxima de 630 kHz. Consiguientemente, A = (4/\pi)?64 LSBs. Por tanto:

\left|\frac{dV}{dt}\right|_{MAX} = \frac{4}{\pi} \ ? \ 64 \ ? \ 2 \ ? \pi ? \ 630 \ 10^{3}

= 322\text{.}56 \ LSBs / \mu s

\cup \ 64 \ LSBs / clk

porque el reloj Tx corre a aproximadamente 5 MHz.

Si un error de desviación c.c. es introducido por los DACs de transmisión 102 o los filtros CDMA 104, 106, el error aparecerá como agregado a la señal de transmisión de salida. El error retardará (o adelantará) el cruce por cero. Suponiendo que la desviación es pequeña, este retardo puede calcularse como se indica a continuación:

14

donde \DeltaV es el error de desviación c.c. en LSBs.

Este retardo puede examinarse ahora a la luz de las dos técnicas de corrección de desviación c.c. descritas arriba con referencia a las Figs. 6-8. La Fig. 10 muestra un ejemplo de una señal digitalizada que es producida por un comparador (224 o 226, Fig. 5) cuando la técnica de proceso de señal digital de bit de signo arriba descrita se usa para corregir el error de desviación c.c. presente en la señal. Cuando se usa la técnica de bit de signo descrita arriba con referencia a la Fig. 6, una desviación c.c. positiva ocasiona que la señal de salida del comparador permanezca a +1 durante un largo intervalo temporal y a - 1 durante un intervalo más corto de tiempo. Como se describió arriba con referencia a la Fig. 6, la técnica de bit de signo integra las salidas de los comparadores. Sobre un ciclo de señal (es decir, dos cruces por cero) el integrador cuenta hacia abajo durante un intervalo de tiempo igual a _T+2\Deltat, y cuenta hacia arriba durante un intervalo de tiempo por valor de _T-2\Deltat, donde T es el período del ciclo. Así el cambio en la salida del integrador puede calcularse como se indica a continuación:

15

La salida del integrador cambia un valor que es proporcional al error de desviación c.c. cada dos cruces por cero ("ZC").

La Fig. 11 muestra un ejemplo de una señal digitalizada que es producida por un comparador (224 o 226, Fig. 5) cuando la técnica de proceso de señal digital MSB descrita arriba se usa para corregir el error de desviación c.c. presente en la señal. Cuando la técnica MSB descrita arriba con referencia a las Figs. 7-8 se usa, hay un factor de dos diferencias porque el integrador (p. ej., el contador 246 de la Fig. 8) sólo cuenta durante un \Deltat por cruce por cero en vez de durante dos. En general:

\Delta l = -2^{-(n+USE\_MSB)} \ ? \ \frac{2 \ ? \Delta V}{\left|\frac{dV}{dt}\right|_{MAX}} \ ? \ LSBs / ZC;

donde "USE_MSB" es 1 para la técnica MSB y 0 para la técnica de bit de signo.

El número de cruces por cero por ciclo de reloj puede determinarse ahora. En una realización preferida, el reloj corre a una frecuencia de dos de veces el valor de Nyquist, o de cuatro veces la velocidad de "chip" cuando se emplea en un sistema CDMA de comunicación. Las señales CDMA comprenden señales aleatorias de datos. Consiguientemente, la probabilidad de ocurrencia de un cruce por cero entre chips es _. Por lo tanto, en promedio, un cruce por cero ocurre cada dos chips y por tanto cada ocho ciclos de reloj. Consiguientemente:

\Delta l = -2^{-(n+USE\_MSB)} \ ? \ \frac{2 \ ? \Delta V}{\left|\frac{dV}{dt}\right|_{MAX}} \ ? \frac{1}{8} LSBs / clock

\vskip1.000000\baselineskip

= -2^{-(n+USE\_MSB)} \ ? \frac{\Delta V}{256} \ ? LSBs /clock

\vskip1.000000\baselineskip

= -2^{-(n+USE\_MSB+8)} \ ? \Delta V \ ? LSBs /clock

\newpage

La realimentación es negativa y proporcional al error de desviación c.c. Dado que el cambio en la salida del integrador es el mismo que el cambio en la desviación c.c., se deduce que:

\frac{d(\Delta V)}{dt} = -\alpha ? \frac{\Delta V}{Tclk};

donde

\alpha = 2^{-(n+USE\_MSB+8)}.

Esta es una que ecuación diferencial de primer orden que puede fácilmente resolverse. La solución tiene la forma:

\Delta V = A.e^{-t}/+B

El elemento de interés desde la anterior ecuación es la constante de tiempo \tau. Este es igual a Tclk/\alpha. Por lo tanto, la constante de tiempo de bucle del bucle de desviación puede expresarse como se indica a continuación:

\tau = 2^{(n+USE\_MSB+8)} \ ? Tclk

El aparato de la presente invención preferentemente se implementa en un ASIC que se usa en un teléfono digital celular similar al descrito más arriba en referencia a las Figs. 1a y 1b. Alternativamente, la invención puede usarse en cualquier dispositivo o sistema donde sea deseable eliminar errores de desviación c.c. superpuestos a una señal de interés. El aparato y el método de corrección desviación c.c. de la presente invención puede implementarse con componentes (es decir, "cableado"), o puede ser implementado mediante software que es ejecutado por un microprocesador u otro dispositivo de proceso de datos en la estación móvil. Alternativamente, el método puede implementarse usando cualquier dispositivo secuenciador conveniente o deseable como una máquina de estados, lógica discreta secuencial o dispositivo de conjunto de puertas programable en campo.

En resumen, la invención incluye unos medios para detectar, medir, y corregir errores de desviación c.c. presentes en señales de interés. La presente invención ventajosamente se implementa fácilmente en un ASIC, no requiere ajuste por fusible como sí lo hacían los enfoques de corrección de desviación c.c. de la técnica anterior, y controla y corrige dinámica y flexiblemente errores de desviación c.c. según se introducen en las señales de interés. La presente invención es particularmente útil en sistemas inalámbricos de comunicación digital de banda ancha como los sistemas CDMA, sin embargo también encuentra utilidad en PCS y otros sistemas digitales de comunicación celular.

Se han descrito varias realizaciones de la presente invención. No obstante, se entenderá que pueden hacerse diversas modificaciones. Por ejemplo, los medios para convertir las señales de transmisión que son producidas por los filtros CDMA 104, 106 de la Fig. 5 pueden, en realizaciones alternativas, comprender convertidores analógico digitales con resolución mayor de 1 bit. Sin embargo, el valor añadido al rendimiento de corrección de desviación c.c. probablemente está no justificado por el aumento en complejidad y costo que estaría asociado con el empleo de convertidores A/D de alta resolución. Por lo tanto, como describió arriba, el convertidor A/D preferido comprende un comparador de 1 bit.

Además, los medios para procesar digitalmente las señales de transmisión convertidas en el circuito de corrección de desviación c.c. 222 (Figs. 6 y 8) pueden, en realizaciones alternativas, implicar técnicas de proceso de señal digital relativamente complejas dependiendo de las características deseadas de convergencia del sistema. Por ejemplo, pueden usarse más integradores complejos incluyendo una pluralidad de etapas de integración. Igualmente, en algunas realizaciones alternativas, la señal de realimentación (es decir, la señal de transmisión producida por los filtros CDMA) puede extraerse en múltiples etapas de los filtros CDMA. Los filtros CDMA 104,106 comprenden filtros activos multietapa que pueden sacarse en una o más etapas de la cadena de filtro. Por tanto, en una realización alternativa de la presente invención, la información de signo se muestrea por el circuito de corrección c.c. 222 en diversos puntos a lo largo de la cadena de filtro CDMA. Consiguientemente, este circuito alternativo de corrección c.c. incluye un número aumentado de entradas que corresponden al número aumentado de etapas de información de
signo.

En otra realización alternativa, los contadores 246, 248 de las Figs. 6 y 8 se activan usando por lo menos dos técnicas alternativas de conteo para reducir problemas potenciales de desviación que pueden ocurrir cuando se mueven los contadores usando las señales de reloj de canal I (ICLK) (o de canal Q (QCLK)). A través del tiempo, las señales de reloj (ICLK o QCLK) puede llegar a ser sesgadas debido a la correlación entre las señales digitales banda base y las transiciones de señal de reloj. Este sesgo puede ocasionar que los contadores 246, 248 cuenten mal y consiguientemente midan incorrectamente el retardo temporal entre cruces por cero de las señales banda base de entrada y sus señales de transmisión asociadas de salida. Así, según una realización alternativa de la presente invención, los contadores 246, 248 son activados intercambiando aleatoriamente los relojes de canal I y de canal Q. Seleccionando aleatoriamente la señal de reloj de contador (usando el valor de las señales digitales banda base CDMA), la señal de reloj se aleatoriza, y el intervalo sobre el que puede ocurrir el sesgo es reducido por un factor de dos.

Alternativamente, cada canal de señal digital banda base se hace oscilar con pequeña amplitud usando el canal de señal opuesta. Así, el punto al que las señales digitales banda base se acercan se aleatoriza en c.c. En esta realización alternativa, se suma algún porcentaje de la señal banda base de canal I a la señal banda base de canal Q (p. ej., en una realización, el 10% de la señal banda base de canal I se suma a la señal banda base de canal Q). Igualmente, algún porcentaje de la señal banda base de canal Q se suma a la señal banda base de canal I (p. ej., en una realización, le 10% de la señal banda base de canal Q se agrega a la señal banda base de canal I). Usando esta alternativa, las señales de transmisión resultantes producidas por los filtros CDMA convergerán a cero aún cuando las señales banda base de canal I y de canal Q incluyan un error de desviación c.c. En la práctica, ninguno de estos enfoques alternativos son necesarios porque aparece aleatoriedad suficiente asociada con las transiciones de reloj QCLK, ICLK y sus cruces por cero respectivos asociados a señal para evitar que las señales de reloj muestren un sesgo indeseable con respecto a la señal de interés.

Consiguientemente, se debe entender que la invención no va a ser limitada por la realización específica ilustrada, sino solo por el alcance de los las reivindicaciones anexas.

Claims

1. Un circuito de corrección de desviación c.c. para eliminar errores de desviación c.c. de señales de transmisión en banda base en un dispositivo de comunicaciones, recibiendo el dispositivo señales de entrada digitales en banda base, donde las señales de entrada se convierten en señales analógicas mediante convertidores D/A de transmisión (110,112), donde las señales analógicas son filtradas por filtros de reconstrucción (104,106) para producir las señales de transmisión, comprendiendo el circuito de corrección de desviación c.c.:

a) medios de conversión (224,226) para convertir las señales de transmisión en señales digitales de realimentación;

b) medios de corrección de desviación (222), acoplados a los medios de conversión, para procesar digitalmente las señales digitales de realimentación para producir señales de corrección de desviación c.c. nominalmente iguales a los errores de desviación c.c.; y

c) medios sumadores (228,230), acoplados a los medios de corrección de desviación, teniendo los medios sumadores una primera entrada (238,240) para recibir las señales de entrada y una segunda entrada (232,234) para recibir las señales de corrección de desviación, donde las señales de corrección se suman a las señales de entrada eliminando por medio de esto los errores de desviación c.c. de las señales de transmisión, caracterizado por:

d) un bloque de decisión (250,252) para generar una señal de error sensible a las señales de entrada y a las señales de transmisión, donde la señal de error es indicativa de los signos relativos de las señales de entrada y de las señales de transmisión en cualquier instancia de tiempo dada; y

e) medios integradores (246,248) para integrar la señal de error.

2. El circuito de corrección de desviación c.c. de la reivindicación 1, donde los medios de conversión comprenden un convertidor A/D con un comparador diferencia de 1 bit.

3. El circuito de corrección de desviación c.c. de la reivindicación 2, donde el comparador genera las señales digitales de realimentación comprendiendo representaciones digitalizadas de los signos de las señales de trans-
misión.

4. El circuito de corrección de desviación c.c. de la reivindicación 3, donde el bloque de proceso de señal digital de corrección de desviación comprende medios (242,244) para integrar los signos de las señales de transmisión.

5. El circuito de corrección de desviación c.c. de la reivindicación 4, donde los medios (242,244) para integración comprenden contadores binarios bidireccionales.

6. El circuito de corrección de desviación c.c. de la reivindicación 1, donde el bloque de decisión (250,252) comprende dispositivos lógicos que implementan la siguiente tabla de la verdad:

Signo señal de entrada Signo señal transmisión Señal error producida por circuito corrección desviación -1 +1 +1 +1 +1 0 -1 -1 0 +1 -1 -1

y donde la señal de error se proporciona como entrada a los medios integradores (246,248).

7. El circuito de corrección de desviación c.c. de la reivindicación 6, donde los medios integradores (246,248) comprenden un contador binario bidireccional, y donde el contador se incrementa cuando la señal de error es positiva, y donde el contador se decrementa cuando la señal de error es negativa.

8. El circuito de corrección de desviación c.c. de la reivindicación 1, donde los medios sumadores comprenden un sumador digital de ocho bits.

9. Un circuito de corrección de desviación c.c. para eliminar errores de desviación c.c. de señales de transmisión en banda base en un dispositivo de comunicaciones, recibiendo el dispositivo señales de entrada digitales en banda base, donde las señales de entrada se convierten en señales analógicas mediante convertidores D/A de transmisión (110,112), donde las señales analógicas son filtradas por filtros de reconstrucción (104,106) para producir las señales de transmisión, comprendiendo el circuito de corrección de desviación c.c.:

un procesador capaz de ejecutar instrucciones de programa y con un contador de retardo temporal de cruce por cero, donde las instrucciones de programa comparan los signos de las señales de entrada con los signos de las señales de transmisión en una instancia temporal dada, y donde el procesador selectivamente incrementa o decrementa o no afecta al contador de retardo temporal, basándose en el resultado de la comparación.

10. El circuito de corrección de desviación c.c. de la reivindicación 9, donde los medios de corrección de desviación comprenden:

medios de decisión para generar una señal de error sensible a las señales de entrada y a las señales de transmisión, donde la señal de error es indicativa de los signos relativos de las señales de entrada y de las señales de transmisión en cualquier instancia dada de tiempo; y

medios integradores, acoplados a los medios de decisión, para integrar la señal de error.

11. Un método para errores de desviación c.c. superpuestos a señales de transmisión en un dispositivo de comunicaciones que recibe señales de entrada (238,240), donde las señales de entrada se convierten (110,112) en señales analógicas y las señales analógicas se filtran seguidamente (104,106) dentro del dispositivo para producir las señales de transmisión, comprendiendo el método:

a) convertir (224,226) las señales de transmisión en señales digitales de realimentación;

b) procesar (222) las señales digitales de realimentación para producir señales de corrección de desviación c.c. nominalmente iguales a los errores de desviación c.c.; y

c) sumar (228,230) las señales de corrección de desviación c.c. a las señales de entrada eliminando por medio de esto los errores de desviación c.c. de las señales de transmisión, caracterizado porque el paso de proceso (b) comprende los pasos de:

d) recibir los bits más significativos de las señales de entrada;

e) recibir las señales digitales de realimentación;

f) comparar los bits más significativos de las señales de entrada con las señales digitales de realimentación; y

g) activar un contador basándose en el resultado del paso de comparación (f).

12. El método de la reivindicación 11, donde el paso de proceso (b) comprende los pasos de integrar las señales digitales de realimentación en el tiempo.

13. Un producto programa de computador que comprende código de programa que es ejecutable en un procesador de propósito general en el dispositivo de comunicación, que, cuando se ejecuta, ocasiona que el dispositivo realice el método de las reivindicaciones 11 ó 12.

14. Un producto programa de computador que comprende código de programa que es ejecutable en un circuito integrado de aplicación específica en el dispositivo de comunicación, que, cuando se ejecuta, ocasiona que el dispositivo realice el método de las reivindicaciones 11 ó 12.

15. Un producto programa de computador que comprende código de programa que es ejecutable en un conjunto de puertas programable en campo en el dispositivo de comunicación, que, cuando se ejecuta, ocasiona que el dispositivo realice el método de las reivindicaciones 11 ó 12.