EP2188830A1 - Hétérostructures semi-conductrices monolithiques épitaxiées et leur procédé de fabrication - Google Patents

Hétérostructures semi-conductrices monolithiques épitaxiées et leur procédé de fabrication

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EP2188830A1
EP2188830A1 EP08837575A EP08837575A EP2188830A1 EP 2188830 A1 EP2188830 A1 EP 2188830A1 EP 08837575 A EP08837575 A EP 08837575A EP 08837575 A EP08837575 A EP 08837575A EP 2188830 A1 EP2188830 A1 EP 2188830A1
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EP
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semiconductor
layer
substrate
monocrystalline
oxide
Prior art date
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Withdrawn
Application number
EP08837575A
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German (de)
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Inventor
Guillaume Saint-Girons
Ludovic Largeau
Gilles Patriarche
Philippe Regreny
Guy Hollinger
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Centre National de la Recherche Scientifique CNRS
Original Assignee
Centre National de la Recherche Scientifique CNRS
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Publication date
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Definitions

  • the present invention relates to epitaxial monolithic semiconductor heterostructures and their method of manufacture and method of manufacture.
  • the heteroepitaxy processes are limited by the difficulties caused by the parametric mismatch between the substrate and the material to be epitaxially grown.
  • the first monolayers of a material disagreeing mesh on a substrate are free of defects, but beyond a so-called critical thickness, a so-called plastic relaxation is observed.
  • This transformation is accompanied by the formation of structural defects (dislocations, mascles, stacking faults) which render the material unfit for use for the intended applications.
  • the critical thickness is typically of the order of a few nanometers for a parametric mismatch of the order of one percent, and a few monolayers for a mismatch of the order of several percent.
  • the object of the invention was therefore to propose a high-performance, inexpensive method for the monolithic fabrication of silicon semiconductor heterostructures by epitaxy, avoiding the problems mentioned above.
  • Another object of the invention was to propose structures thus obtained, without extensive defects, or metal interfaces or amorphous silica resulting from bonding processes.
  • this result is supposed to be related to the crystallographic and chemical heterogeneity between the epitaxial semiconductor on the crystalline oxide and the oxide itself.
  • This heterogeneity makes it possible to avoid the deformation of the semiconductor at the first stages of growth, which is at the origin of the formation of defects as described in the introduction in favor of deformation or breaking of interface bonds.
  • the semiconductor grows on the crystalline oxide with its natural mesh parameter, it is not deformed, and therefore does not undergo a plastic relaxation process which causes the formation of extended defects.
  • heterogeneity between the semiconductor and the oxide induces a high interface energy, and can therefore give rise to three-dimensional initial growth, which results in the formation of islands.
  • this treatment comprises two steps: the elimination of impurities (in particular carbonates) formed on the surface of the oxide, and the deposition of a thin layer of semiconductor suspended in conditions of slow growth and low temperature.
  • the first step comprises if necessary also a step for adapting the atomic configuration of the surface by reconstruction. It is thus possible to obtain, during the subsequent step, a growth of semiconductor islands having the same crystallographic orientation with respect to the substrate.
  • the second step it is preferred to promote the attachment of the semiconductor by adapting the growth conditions to optimize the wetting so as to obtain islands as dense as possible.
  • the islands coalescence step aims to obtain a three-dimensional layer from the islands formed in the previous step by means of the use of specific growth conditions. The growth of the heterostructure can then be continued under standard conditions.
  • the semiconductor layer deposited on the hook layer thus obtained takes its massive mesh parameter from the start of growth, regardless of its parametric mismatch with the substrate or the oxide.
  • the resulting heterostructure is free of any extended defects usually associated with conventional plastic relaxation processes.
  • the absence of defects in the heterostructure does not then depend on the adaptation of the mesh parameter of the oxide under the effect of a dilated amorphous oxide layer, as proposed for the Motorola process.
  • the semiconductor is therefore free of any elastic stress, which avoids the generation of defects related to the relaxation of these stresses, contrary to what is observed for all material systems epitaxially disagree mesh.
  • heterostructures obtained in the context of the present invention are monolithic and entirely crystalline.
  • the invention provides a method of manufacturing a monolithic semiconductor structure comprising the steps of:
  • the semiconductor structure is preferably entirely crystalline.
  • the oxide layer deposited in step (ii) is preferably obtained by direct growth, without phase change of the oxide.
  • Step (iii) is composed of several sub-steps.
  • step (iii) (a) and (b) it may be preferable during step (iii) (a) to form a reconstruction of the oxide surface at atomic scale, so as to ensure a preferential crystallographic orientation of the semiconductor islands.
  • Step (iii) (b) is preferably conducted to provide a maximum semiconductor island density. This can be achieved for example by using a surfactant.
  • Step (iv) preferably comprises prior coalescence of the islands formed in the previous step.
  • extended defect refers to a defect in the crystalline structure that propagates through a thin layer, for example a dislocation, a twin or a domain wall (grain boundary), which may affect the electrical and optical properties of the stacks.
  • critical thickness refers to the thickness at which a constrained epitaxial layer is capable of forming extended defects. This thickness depends on the nature of the epitaxial material and that of its substrate. As an indication, it is of the order of a few nanometers for a parametric mismatch of the order of a tenth of a percent, and a few monolayers for a discrepancy of the order of one percent.
  • semiconductor refers to any material having a valence band and a conduction band separated by a bandgap that the electrons can cross only through external excitation.
  • This term refers to semiconductors IV-IV such as silicon and germanium, as well as semiconductors Nl-V and N-Vl. Both binary and tertiary semiconductors are targeted.
  • GaAs, InP, InAs, GaPs, GaSb, InSb, GaN, InN, AlN and their ternary or quaternary compounds may be mentioned as Nl-V semiconductors and CdSe, ZnSe, CdTe as N-V1 semiconductors. , ZnTe, ZnS, MgS, MgSe as well as their ternary or quaternary compounds.
  • CdSe, ZnS, MgS, MgSe as well as their ternary or quaternary compounds.
  • NnP, NnAs and Ge are now used in a preferential way.
  • surface reconstruction is understood to mean a long-range atomic arrangement of the surface obtained by annealing or physicochemical treatment, leading to a symmetry rupture of the surface with respect to the solid material.
  • surfactant is understood to mean any chemical species introduced during growth and not incorporating itself or little into the material, favoring two-dimensional rather than three-dimensional growth. Atoms of strong atomic radius such as antimony, thallium, boron are examples of such surfactants.
  • Two-dimensional growth is a type of layer-by-layer growth, also known as Frank-van der Merwe growth. Two-dimensional growth is favored when the bonding energy between the deposited atoms is less than or equal to that between the thin layer and the substrate.
  • Three-dimensional growth refers to a type of island growth, also called Volmer-Weber growth.
  • Volmer-Weber growth we observe the growth of small seeds on the surface of the substrate, which form islands that then coalesce to give a continuous thin layer. This growth mode is generally favored when the atoms forming the deposited layer are more strongly bonded to each other than to the substrate.
  • the crystalline oxide layer epitaxially grown on the substrate acts as a compliant buffer accommodating the difference between the mesh parameters of the substrate and the semiconductor.
  • the parametric mismatch between the semiconductor and the oxide can be accommodated either by setting up a network of interfacial dislocations that do not propagate in the layer (case 1), or by absence of fault generation. related to mesh clash (case 2).
  • Case (1) is observed when the crystallographic orientation of the semiconductor is the same as that of the oxide. The confinement of the dislocations is then related to the crystallographic properties of the oxide / semiconductor interface. It is due to the fact that dislocation slip planes are not the same in the oxide and in the semiconductor. Mesh detuning dislocations generated at the interface can not then propagate in the semiconductor and therefore remain confined to the interface.
  • Case (2) is observed when the crystallographic orientation of the semiconductor differs from that of the oxide.
  • the substrate provided in step (i) is monocrystalline silicon.
  • the substrate is monocrystalline silicon oriented (100), (110), (111) or (001).
  • step (ii) Apart from their ability to be deposited by epitaxy, there is no specific limitation on the oxides used to form the monocrystalline oxide layer in step (ii).
  • the oxide is chosen so that the crystallographic and chemical heterogeneity with the semiconductor is sufficient.
  • This heterogeneity is characterized by three parameters: the difference of crystalline structure between the semiconductor and the buffer (the phenomenon of compliance is favored if the structures are very different), the difference of mesh parameter between the two materials (the phenomenon of compliance is favored if the parametric mismatch is large, typically greater than 3 percent), and the chemical affinity between the materials (the phenomenon of compliance is favored if it is weak).
  • the meeting of these three parameters is a priori not essential, and one or two of these parameters may be sufficient to observe the phenomenon described here. Most crystalline oxides meet these conditions.
  • the nature of the crystalline oxide layer is ultimately of little importance, since its main function is to provide a crystalline surface layer rich in oxygen.
  • the oxide formed in step (ii) is chosen from SrTiO 3 , Al 2 O 3 and Gd 2 O 3 .
  • the oxide can be selected on the basis of its crystalline quality when it is grown on the substrate. From this point of view, and concerning silicon, very good results obtained with buffer layers of Gd 2 O 3 / Si (111) and SrTiO 3 / Si (001).
  • Step (iii) is particularly important in the context of the process according to the invention.
  • the first step is to prepare the surface of the epitaxial crystalline oxide layer on the substrate.
  • the first step is to obtain a clean and uncontaminated oxide surface. This step is known per se, for example from the document (D. Abriou et al., Surf Sci., 352-354, (1996), 499).
  • this treatment also allows the creation on the surface of a direction of preferential growth orientation.
  • step (iii) (a) is carried out by treatment with an oxidizing compound chosen from oxygen, ozone, or atomic oxygen.
  • this annealing can be carried out in the case of SrTiO 3 / Si (001) and Gd 2 O 3 / Si (111) under an oxygen pressure of between 10 ⁇ 6 and 10 ⁇ 3 Torr, preferably 10 ⁇ 5 Torr, and at a temperature of between 200 and 600 ° C, especially 400 ° C.
  • an annealing under ultrahigh vacuum (residual pressure between 10 ⁇ 11 and 10 ⁇ 8 Torr, preferably 10 ⁇ 9 Torr for 30 to 60 minutes, preferably 45 minutes between 400 and 700 " C, preferably 600 ° C is also suitable.
  • Step (iii) (b) aims to obtain a crystallographic structure of the surface of the buffer allowing the growth of islands all oriented in the same manner relative to the substrate.
  • This is particularly useful in the case of oriented (001) N1-V or IV-IV semiconductors, for which the principal crystallographic directions of the surface oriented at 90 ° from each other are not equivalent.
  • This is achieved by obtaining a clean surface reconstruction to orient all the islands in the same way. It is possible to obtain such a reconstruction directly during the growth of the oxide.
  • Reconstruction can also be obtained a posteriori, for example by means of annealing under vacuum or with oxygen, by hydrogen treatment or possibly by plasma treatment.
  • Step (iii) (b) aims to form a semiconductor hook layer. Due to the high interface energy, the growth in step (iii) (b) is most often three-dimensional, which results in the formation of islets. It is preferable to ensure islands as dense as possible, that is to say to promote anchoring.
  • the growth conditions required depend on the semiconductor / oxide pairs considered. In general, it is a question of finding a compromise between an effective grip of the semiconductor and the oxide associated with a high wetting, and conditions ensuring a good crystalline quality of the islets.
  • This compromise can be obtained by choosing a slow growth promoting a good crystallinity and a low growth temperature favoring a good wetting.
  • a deposition of 5 nm (1 to 10 nm) of InP at 430 ° C. (430 to 480 ° C.) and at a rate of 0.2 monolayer / s (0.05 to 1 monolayer / s) at a phosphorus pressure of 4.10 "6 Torr (2 to 6.10 " 6 Torr) may be appropriate.
  • step (iv) aims to obtain the growth of the semiconductor hook layer formed by the coalescence of the islands formed in step (iii) (b).
  • the required growth conditions obviously depend on the semiconductor / oxide pairs considered. In general, it is to promote the surface diffusion to obtain effective coalescence, while approaching the natural growth conditions of the semiconductor considered. For the systems mentioned above, here are growth conditions that have proven to be appropriate:
  • the crystalline semiconductor layer thus manufactured constitutes an optimal support for further growth, which can be carried out under the standard homoepitaxy conditions of the semiconductor considered. Indeed, there is observed on the hook layer thus prepared monodomain and monocrystalline growth of the semiconductor.
  • the semiconductor layer deposited in steps (iii and iv) consists essentially of a compound Nl-V or Ge.
  • the semiconductor layer formed in steps (iii and iv) consists essentially of a binary or ternary Nl-V compound.
  • the semiconductor layer formed in step (iv) essentially consists of a compound N1-V selected from the group consisting of GaAs, NnP and NnAs.
  • the semiconductor layer formed in steps (iii and iv) consists essentially of InP.
  • the method described makes it possible to manufacture two-dimensional layers but also other objects such as in particular semiconductor quantum boxes of excellent crystal quality, unconstrained, without wetting layer.
  • the method described can be implemented in conventional molecular beam epitaxy (MBE) equipment.
  • MBE molecular beam epitaxy
  • the manufacture of the semiconductor structure is carried out integrally by molecular beam epitaxy.
  • Other epitaxial techniques such as organometallic vapor phase epitaxy, which is better adapted to industrial constraints, can also be envisaged.
  • This method is in particular also suitable for the manufacture of more complex structures, for example comprising heterogeneous stacks of semiconductor layers or nanocrystallites (quantum dots).
  • the invention thus aims at a fully crystalline monolithic semiconducting heterostructure comprising:
  • the monocrystalline semiconductor layer disposed on the oxide layer.
  • the monocrystalline semiconductor layer has a dislocation density of less than 10 5 cm -2 .
  • step (iii) of the method it is also possible in step (iii) of the method to form semiconductor nanocrystallites on the surface of the oxide. To do this, it is necessary to choose a higher growth temperature than that allowing to obtain an optimal hook layer, as well as a lower V element pressure in the case of Nl-V semiconductors, to promote the surface migration of atoms.
  • the density of nanocrystallites can be adjusted at will between a few 7 cm- 2 and 11 cm- 2 by adapting these two parameters.
  • the size of the nanocrystallites can be adjusted through the number of deposited semiconductor monolayers. The nanocrystals grow with the mesh parameter of the bulk material and are free of extensive defects.
  • the conditions for obtaining nanocrystallites can be a temperature of between 450 ° C. and 550 ° C., a phosphorus pressure of between 1 and 6 ⁇ 10 -6 Torr and a hook layer of a thickness of between between 1 and 5 monolayers.
  • step (iv) is constituted by the InP.
  • the parametric mismatch between the semiconductor and the oxide has virtually no influence on the density of extended defects related to plastic relaxation in the semiconductor layer. It is therefore not limited by the parametric mismatch between the semiconductor and the oxide.
  • the method described can therefore be applied for the growth of any semiconductor of interest.
  • An Si (111) substrate (available from ACM, France) is subjected to cleaning comprising immersion for 10 seconds in a pure NH 4 F bath followed by rinsing with deionized water and drying, before immediately introducing it into a RIBER 2300 frame modified for the growth of oxides by molecular beam epitaxy.
  • a thickness of 4 nm of Gd 2 O 3 is deposited on the substrate by evaporating an Gd 2 O 3 target at a temperature of 700 ° C. with an electron gun by adjusting an oxygen partial pressure of 10 -6 Torr. obtains a monocrystalline Gd 2 O 3 layer of excellent quality.
  • the substrate thus coated is then extracted from the RIBER 2300 frame and introduced into a system connected under ultra-high vacuum comprising a cleaning chamber under O 2 and a molecular beam epitaxy device (RIBER 32 frame).
  • the cleaning chamber is treated with molecular oxygen (pressure 10 ⁇ 5 Torr) at 400 ° C.
  • the substrate is then transferred under ultrahigh vacuum into the chamber of the molecular beam epitaxy device (RIBER 32 frame). It is first heated with a temperature ramp of 30 to 400 ° C. under a partial pressure of phosphorus of 10 ⁇ 5 Torr At this same temperature, the epitaxy of 7 nm of InP under a phosphorus pressure of 10 ⁇ 5 Torr at a growth rate of 0.21 ⁇ m / h.
  • NnP The epitaxial growth of NnP is then carried out at a temperature of about 450 ° C., at a rate of 1 ⁇ m / h and at a phosphorus pressure of 4 ⁇ 10 -6 Torr. Under these conditions, 750 nm of InP is deposited, an InAsP quantum well (thickness of 6 nm), then an InP layer with a thickness of 20 nm.
  • the semiconductor layers thus obtained are monodomains, monocrystalline and completely relaxed from the beginning of growth and do not contain extensive defects related to a plastic relaxation process.
  • NnP mesh parameter The evolution of the epitaxial NnP mesh parameter according to Example 1 was measured in situ during the growth. It is shown in FIG. 1. It can be seen that NnP takes up its massive mesh parameter as soon as the first monolayer deposited.
  • Example 2 A sample obtained according to Example 1 was analyzed by MET (see FIG. 2). It is found that the InP / Gd 2 O 3 / Si (111) stack has a very good crystalline quality. Indeed, it is a monodomain single crystal with an abrupt interface completely relaxed.
  • InP has a few males, visible in Figure 2. However, it seems that their presence is not intrinsic to the process, but rather results from the residual roughness of the surface of Gd 2 O 3 . InP does not contain through dislocations.
  • the photoluminescence spectrum of the InAsP / lnP quantum well produced on Gd 2 O 3 / Si (111) according to Example 1 was measured on equipment comprising a GaAs / AIGaAs pump diode emitting at 730 nm, a target of PL pump and collection focus, network monochromator and Peltier cooled InGaAs detector.
  • Example 2300 On an Si substrate (OOI) supplied by the company STMicroelectronics previously cleaned as in Example 1 is deposited a layer of SrTiO 3 by molecular beam epitaxy in a frame RIBER 2300.
  • OPI Si substrate
  • STMicroelectronics previously cleaned as in Example 1 is deposited a layer of SrTiO 3 by molecular beam epitaxy in a frame RIBER 2300.
  • the surface of the Si is first treated by forming a monolayer of SrO. To do this, the substrate temperature is raised to 550 ° C, and its surface is exposed to a Strontium pressure of 5.10 "8 Torrs for 3 minutes. The substrate is then raised to 750 ° C, resulting in the stabilization of 1/3 Sr monolayer at the surface of the silicon, and the substrate temperature is again raised to 550 ° C and exposed to the same flux. from strontium to Vz monolayer.
  • the substrate temperature is raised to the growth temperature of SrTiO3 (350 to 400 "C), and the surface is exposed to a partial pres sion of 5.10 oxygen” 8 torr to oxidise the Vz strontium monolayer and to obtain a monolayer of SrO.
  • the sample is then extracted from the RIBER 2300 and introduced into the vacuum connected system comprising the molecular oxygen treatment chamber and the RIBER growth frame 32.
  • the surface of the sample is treated with oxygen as described in Example 1
  • the sample is then transferred under ultrahigh vacuum to the epitaxial chamber, and heated under ultrahigh vacuum (10 ° -1 Torr) at 500 ° C, then exposed to a phosphorus pressure of 4.10 "6 Torr for 10s.
  • InP are then deposited at this temperature and at this phosphorus pressure, at a rate of 0.21 ⁇ m / h.
  • AFM atomic force microscopy
  • Example 2 A sample obtained according to Example 2 was analyzed by AFM (see FIG. 4). It is found that quantum boxes of InP have been formed, their density is of the order of 10 -9 cm- 2 , and their lateral size is about twenty nanometers.
  • FIG. 6 A sectional view of one of the quantum boxes of the sample obtained according to Example 2 under the transmission electron microscope is shown in FIG. 6.
  • the quantum box is a perfect crystal of InP on SrTiO 3 / Si (OOI).
  • quantum dots are compatible with optoelectronic applications. In particular, they contain no extended defects that could degrade their optical or electronic properties.

Abstract

L'invention concerne principalement un procédé de fabrication d'une structure semi-conductrice monolithique comportant les étapes consistant à : (i) fournir un substrat monocristallin; (ii) former par croissance épitaxiale une couche d'oxyde monocristalline sur ledit substrat; (iii) former une couche d'accroché par les étapes consistant à : (a) éliminer les impuretés de la surface de la couche d'oxyde monocristalline; (b) déposer par croissance épitaxiale lente une couche semi-conductrice d'accroché; et (iv) former par croissance épitaxiale une couche semi-conductrice monocristalline sur la couche d'accroché ainsi formée. Elle concerne également des hétérostructures semi-conductrices monolithiques ainsi obtenues.

Description

Hétérostructures semiconductrices monolithiques épitaxiées et leur procédé de fabrication [Domaine de l'invention]
La présente invention concerne des hétérostructures semi-conductrices monolithiques épitaxiées et leur procédé de fabrication et leur procédé de fabrication.
[Etat de la technique]
L'intégration de composants optoélectroniques dans les systèmes à base de silicium est un point clé du développement des performances de ces systèmes.
Les procédés les plus matures d'intégration de semi-conducteurs sur silicium, comme le vignettage, le smartcut ou encore le wafer bonding, sont basés sur des techniques de report par collage. Ces techniques impliquent des technologies complexes et sont très coûteuses.
La fabrication d'hétérostructures semi-conductrices monolithiques par épitaxie permettrait de réduire notablement la complexité technologique des procédés et par conséquent les coûts de fabrication.
Or pour l'heure, les procédés d'hétéroépitaxie sont limités par les difficultés entraînées par le désaccord paramétrique entre le substrat et le matériau à épitaxier. Les premières monocouches d'un matériau en désaccord de maille sur un substrat sont exemptes de défauts, mais au-delà d'une épaisseur dite critique, on observe une relaxation dite plastique. Cette transformation s'accompagne de la formation de défauts structuraux (dislocations, mâcles, fautes d'empilement) qui rendent le matériau impropre à l'utilisation pour les applications envisagées. Pour les matériaux Nl-V ou IV-IV, l'épaisseur critique est typiquement de l'ordre de quelques nanomètres pour un désaccord paramétrique de l'ordre du pourcent, et de quelques monocouches pour un désaccord de l'ordre de plusieurs pourcents.
Afin de réduire le nombre de défauts, l'utilisation de pseudosubstrats a été proposée. Ainsi, on a proposé d'utiliser des substrats du germanium relaxé plastiquement sur Si. En effet, le germanium est proche du GaAs en termes de paramètres de maille.
Cette approche a cependant également des limites.
D'une part, si on réduit les défauts liés au désaccord de paramètres de maille, il subsiste ceux liés aux différences de structure cristalline. Ainsi, on observe des défauts de type paroi d'antiphase dans le GaAs engendrés par la différence de structure cristalline entre le Ge (diamant) et le GaAs (blende de zinc).
D'autre part, elle est spécifique au GaAs et ne peut pas être envisagée pour d'autres matériaux comme NnP, semi-conducteur de premier plan pour les applications optoélectroniques dans l'infrarouge, dont le paramètre de maille est très différent de celui du germanium.
La société Motorola a proposé en 2002 une approche basée sur l'utilisation de bicouches tampon constituées d'une couche amorphe de Siθ2 surmontée d'une couche d'oxyde cristallin. Le principe sous-jacent repose sur une dilatation de la couche amorp he, obtenue par recuit, qui conduit à une augmentation du paramètre de maille de l'oxyde cristallin jusqu'à obtenir une valeur proche de celle du GaAs.
Les phénomènes physiques qui se déroulent dans un tel empilement ne sont pas élucidés avec certitude. Toutefois, il est fortement probable que la dilatation du paramètre de maille induite par recuit s'accompagne d'une ondulation des couches, fortement préjudiciable à la qualité cristalline du GaAs repris sur l'oxyde.
D'ailleurs, à ce jour, cette approche n'a pas été mise en pratique à échelle industrielle.
[Problème de l'invention]
Le but de l'invention était donc de proposer un procédé performant et peu coûteux permettant la fabrication monolithique par épitaxie d'hétérostructures de semiconducteurs sur silicium en évitant les problèmes évoqués plus haut.
En particulier, il était recherché un procédé permettant l'obtention d'une structure sans défauts étendus, quel que soit le désaccord paramétrique entre le semiconducteur et le substrat.
Un autre but de l'invention était de proposer des structures ainsi obtenues, sans défauts étendus, ni interfaces métalliques ou de silice amorphe résultant de procédés de collage.
[Résumé de l'invention]
De manière surprenante, il a été constaté que l'obtention d'hétérostructures monolithiques semiconductrices non contraintes et sans défauts étendus sur des couches d'oxydes épitaxiées sur Si est possible lorsque la couche d'oxyde monocristalline déposée sur le substrat est soumise à un traitement spécifique préalable.
D'un point de vue fondamental, ce résultat est supposé être lié à l'hétérogénéité cristallographique et chimique entre le semiconducteur épitaxié sur l'oxyde cristallin et l'oxyde lui-même. Cette hétérogénéité permet d'éviter la déformation du semiconducteur aux premiers stades de la croissance qui est à l'origine de la formation de défauts telle que décrite en introduction au profit de la déformation ou de la rupture de liaisons d'interface.
En conséquence, le semiconducteur croît sur l'oxyde cristallin avec son paramètre de maille naturel, il n'est pas déformé et il ne subit donc pas de processus de relaxation plastique à l'origine de la formation de défauts étendus.
Il est ainsi possible d'obtenir des hétérostructures cristallines semiconductrices sans défauts étendus liés à la relaxation plastique sur des buffers d'oxydes cristallins épitaxiés sur Si.
A noter cependant que l'hétérogénéité entre le semiconducteur et l'oxyde induit une énergie d'interface élevée, et peut donc engendrer une croissance initiale tridimensionnelle, ce qui se traduit par la formation d'îlots.
Grâce à un procédé spécifique, il est cependant possible (i) d'obtenir des îlots présentant des caractéristiques spécifiques en terme d'orientation par rapport au substrat et (ii) d'obtenir une coalescence contrôlée de ces îlots pour parvenir à la réalisation d'hétérostructures semiconductrices utilisables pour les applications envisagées.
Dans sa forme la plus générale, ce traitement comprend deux étapes : l'élimination des impuretés, (notamment les carbonates), formés en surface de l'oxyde, et le dépôt d'une fine couche de semi-conducteur d'accroché dans des conditions de croissance lente et à basse température.
De préférence, la première étape comporte si nécessaire également une étape permettant d'adapter la configuration atomique de la surface par reconstruction. Il est ainsi possible d'obtenir, lors de l'étape subséquente, une croissance d'îlots de semiconducteur présentant la même orientation cristallographique par rapport au substrat.
Lors de la seconde étape, il est préféré de favoriser l'accroche du semiconducteur en adaptant les conditions de croissance pour optimiser le mouillage de manière à obtenir des îlots aussi denses que possibles. A la suite à ce traitement, l'étape de coalescence des îlots vise à obtenir une couche tridimensionnelle à partir des îlots formés à l'étape précédente au moyen de l'utilisation de conditions de croissance spécifiques. La croissance de l'hétérostructure peut être ensuite poursuivie dans des conditions classiques.
En effet, la couche semi-conductrice déposée sur la couche d'accroché ainsi obtenue prend son paramètre de maille massif dès le début de la croissance, indépendamment de son désaccord paramétrique avec le substrat ou l'oxyde. L'hétérostructure obtenue est alors exempte de tout défaut étendu habituellement associé aux processus classiques de relaxation plastique.
L'absence de défauts dans l'hétérostructure ne dépend alors pas de l'adaptation du paramètre de maille de l'oxyde sous l'effet d'une couche d'oxyde amorphe dilatée, comme proposé pour le procédé de Motorola. Le semi-conducteur est donc libre de toute contrainte élastique, ce qui évite la génération de défauts liés à la relaxation de ces contraintes, contrairement à ce qui est observé pour tous les systèmes de matériaux épitaxiés en désaccord de maille.
Les hétérostructures obtenues dans le cadre de la présente invention sont monolithiques et entièrement cristallines.
[Description de l'invention] [Procédé]
Aussi, selon un premier aspect, l'invention propose un procédé de fabrication d'une structure semi-conductrice monolithique comportant les étapes consistant à :
(i) fournir un substrat monocristallin ;
(ii) former par croissance épitaxiale une couche d'oxyde monocristalline sur ledit substrat ;
(iii) former une couche d'accroché par les étapes consistant à :
(a) éliminer les impuretés de la surface de la couche d'oxyde monocristalline ;
(b) déposer par croissance épitaxiale lente une couche semi-conductrice d'accroché ; et
(iv) former par croissance épitaxiale une couche semi-conductrice monocristalline sur la couche d'accroché ainsi formée.
La structure semi-conductrice est de préférence entièrement cristalline. La couche d'oxyde déposée à l'étape (ii) est de préférence obtenue par croissance directe, sans changement de phase de l'oxyde.
L'étape (iii) est composée de plusieurs sous-étapes.
Outre les étapes (iii) (a) et (b), il peut être prévu, de préférence pendant l'étape (iii)(a), une étape de formation d'une reconstruction de la surface de l'oxyde à l'échelle atomique, de manière à assurer une orientation cristallographique préférentielle des îlots de semi-conducteur.
En effet, la création d'une direction d'orientation préférentielle permet la croissance des îlots avec une orientation cristallographique homogène et limite ainsi la création de défauts lors de la coalescence.
L'étape (iii) (b) est conduite de préférence de manière à assurer une densité d'îlots de semi-conducteur maximale. Ceci peut être obtenu par exemple par utilisation d'un surfactant.
L'étape (iv) comporte de préférence la coalescence préalable des îlots formés à l'étape précédente.
On entend par le terme « défaut étendu » désigner un défaut dans la structure cristalline qui se propage au travers d'une couche mince, par exemple une dislocation, une mâcle ou une paroi de domaine (joint de grain), susceptible d'affecter les propriétés électriques et optiques des empilements.
On entend par le terme « épaisseur critique » désigner l'épaisseur à laquelle une couche épitaxiée contrainte est capable de former des défauts étendus. Cette épaisseur dépend de la nature du matériau épitaxiée et de celle de son substrat. A titre indicatif, elle est de l'ordre de quelques nanomètres pour un désaccord paramétrique de l'ordre du dixième de pourcent, et de quelques monocouches pour un désaccord de l'ordre du pourcent.
On entend par le terme « semi-conducteur » désigner tout matériau comportant une bande de valence et une bande de conduction séparées par une bande interdite que les électrons ne peuvent franchir que grâce à une excitation extérieure. Ce terme désigne les semi-conducteurs IV-IV tels que le silicium et le germanium, ainsi que les semi-conducteurs Nl-V et N-Vl. Aussi bien les semi-conducteurs binaires que ternaires ou supérieurs sont visés. On peut ainsi citer comme semi-conducteurs Nl-V le GaAs, InP, InAs, GaP, GaSb, InSb, GaN, InN, AIN ainsi que leurs composés ternaires ou quaternaires et comme semi-conducteurs N-Vl le CdSe, ZnSe, CdTe, ZnTe, ZnS, MgS, MgSe ainsi que leurs composés ternaires ou quaternaires. Parmi ces composés,
NnP, NnAs et le Ge sont aujourd'hui employés de manière préférentielle.
On entend par « reconstruction de surface » un arrangement atomique à longue portée de la surface obtenu par recuit ou traitement physicochimique conduisant à une rupture de symétrie de la surface par rapport au matériau massif.
On entend par « surfactant » toute espèce chimique amenée lors de la croissance et ne s'incorporant pas ou peu au matériau, favorisant une croissance bidimensionnelle plutôt que tridimensionnelle. Les atomes de fort rayon atomique tels que l'antimoine, le thallium, le bore sont des exemples de tels surfactants.
On entend par « croissance bidimensionnelle » un type de croissance couche par couche, aussi appelé croissance Frank-van der Merwe. La croissance bidimensionnelle est favorisée lorsque l'énergie de liaison entre les atomes déposés est moindre ou égale à celle entre la couche mince et le substrat.
On entend par « croissance tridimensionnelle » un type de croissance par îlots, aussi appelé croissance Volmer-Weber. Lors de la croissance tridimensionnelle, on observe la croissance de petits germes à la surface du substrat, lesquels forment des îlots qui coalescent ensuite pour donner une couche mince continue. Ce mode de croissance est généralement favorisé lorsque les atomes formant la couche déposée sont plus fortement liés entre eux qu'avec le substrat.
La couche d'oxyde cristalline épitaxiée sur le substrat joue le rôle de tampon compliant en accommodant la différence entre les paramètres de maille du substrat et du semi-conducteur.
En effet, le désaccord paramétrique entre le semi-conducteur épitaxié et le substrat n'a pas d'influence sur la densité des défauts étendus. Les résultats obtenus montrent que le désaccord est immédiatement et entièrement relaxé dès la première monocouche épitaxiée de semi-conducteur.
Ce résultat ne dépend pas en principe de la nature du substrat, de l'oxyde ou encore du semi-conducteur. Il repose cependant sur des mécanismes différents selon les configurations de symétrie.
Ainsi, le désaccord paramétrique entre le semi-conducteur et l'oxyde peut être accommodé soit par la mise en place d'un réseau de dislocations interfaciales qui ne se propagent pas dans la couche (cas 1 ), soit par absence de génération de défauts liés au désaccord de maille (cas 2). Le cas (1 ) est observé lorsque l'orientation cristallographique du semiconducteur est la même que celle de l'oxyde. Le confinement des dislocations est alors lié aux propriétés cristallographiques de l'interface oxyde / semi-conducteur. Il est dû au fait que les plans de glissement des dislocations ne sont pas les mêmes dans l'oxyde et dans le semi-conducteur. Les dislocations de désaccord de maille générées à l'interface ne peuvent alors pas se propager dans le semi-conducteur et restent donc confinées à l'interface.
Le cas (2) est observé lorsque l'orientation cristallographique du semi-conducteur diffère de celle de l'oxyde. Dans ce cas, il est possible en adaptant les conditions de croissance d'obtenir la relaxation complète du semi-conducteur par déplacement des atomes d'oxygène de la surface de l'oxyde, et par la génération d'un certain nombre de liaisons pendantes à l'interface.
Le plus souvent, le substrat fourni à l'étape (i) est du silicium monocristallin. Avantageusement, le substrat est du silicium monocristallin à orientation (100), (110), (111 ) ou (001 ).
Hormis leur aptitude à être déposé par épitaxie, il n'existe pas de limitation spécifique concernant les oxydes utilisés pour former la couche d'oxyde monocristallin à l'étape (ii).
Toutefois, de préférence, l'oxyde est choisi de manière à ce que l'hétérogénéité cristallographique et chimique avec le semiconducteur soit suffisante. Cette hétérogénéité est caractérisée par trois paramètres : la différence de structure cristalline entre le semiconducteur et le buffer (le phénomène de compliance est favorisé si les structures sont très différentes), la différence de paramètre de maille entre les deux matériaux (le phénomène de compliance est favorisé si le désaccord paramétrique est grand, typiquement supérieur à 3 pourcent), et l'affinité chimique entre les matériaux (le phénomène de compliance est favorisé si elle est faible). La réunion de ces trois paramètres n'est a priori pas indispensable, et un ou deux de ces paramètres peuvent suffire pour observer le phénomène décrit ici. La plupart des oxydes cristallins satisfont à ces conditions.
En effet, la nature de la couche d'oxyde cristalline est finalement peu importante, étant donné qu'elle a comme fonction principale de fournir une couche cristalline de surface riche en oxygène.
Il peut s'agir notamment d'oxydes de la famille des pérovskites ((Ba,Sr)Tiθ3, LaAIO3,...), de la famille des lanthanides (La2O3, Pr2O3, Gd2O3, Nd2O3, Y2O3...), des zirconates (Zrθ2, SrZrO3, ...), des cubiques simples (BaO, SrO, Ceθ2) ou des spinelles (AI2O3). Parmi ceux-ci, on peut citer tout particulièrement le Gd2θ3, AI2O3 et (Ba1Sr)TiO3. De préférence, l'oxyde formé à l'étape (ii) est choisi parmi le SrTiO3, I' AI2O3 et le Gd2O3.
L'oxyde peut être choisi en fonction de sa qualité cristalline lorsqu'il est épitaxié sur le substrat. De ce point de vue, et concernant le silicium, de très bons résultats obtenus avec des couches tampons de Gd2O3/Si(111 ) et de SrTiO3/Si(001 ).
L'étape (iii) est particulièrement importante dans le cadre du procédé selon l'invention.
Cette étape comporte elle-même deux étapes.
La première étape vise à préparer la surface de la couche d'oxyde cristalline épitaxié sur le substrat. Il s'agit dans un premier temps d'obtenir une surface d'oxyde propre et non contaminée. Cette étape est connue en tant que telle, par exemple du document (D. Abriou et al, Surf. Sci. 352-354, (1996), 499).
De préférence, ce traitement permet également la création sur la surface d'une direction d'orientation de croissance préférentielle.
Avantageusement, l'étape (iii) (a) est réalisée par traitement avec un composé oxydant choisi parmi l'oxygène, l'ozone, ou l'oxygène atomique.
On peut ainsi procéder à un recuit sous atmosphère oxydante, par exemple sous oxygène moléculaire de la couche d'oxyde épitaxiée sur le substrat. A titre indicatif, ce recuit peut être mené dans le cas de SrTiO3/Si(001 ) et de Gd2O3/Si(111 ) sous une pression d'oxygène comprise entre 10~6 et 10~3 Torr, de préférence 10~5 Torr, et à une température comprise entre 200 et 600"C, notamment 400"C. Dans le cas de SrTiO3/Si(001 ), un recuit sous ultravide (pression résiduelle entre 10~11 et 10~8 Torr, de préférence 10~9 Torr pendant 30 à 60 minutes, de préférence 45 minutes entre 400 et 700"C, de préférence 600"C convient également.
L'étape (iii) (b) vise à obtenir une structure cristallographique de la surface du buffer permettant la croissance d'îlots tous orientés de la même manière par rapport au substrat. Ceci est en particulier utile dans le cas des semiconducteurs Nl-V ou IV-IV orientés (001 ), pour lesquels les directions cristallographiques principales de surface orientées à 90° les unes des autres ne sont pas équ ivalentes. Ceci est réalisé en obtenant une reconstruction de surface propre à orienter tous les îlots de la même manière. II est possible d'obtenir une telle reconstruction directement lors de la croissance de l'oxyde. La reconstruction peut également être obtenue a posteriori, par exemple au moyen d'un recuit sous vide ou sous oxygène, par traitement hydrogène ou éventuellement par traitement plasma. Dans le cas du système Gd2θ3/Si(111 ), la reconstruction n'est pas indispensable car NnP croît avec l'orientation (111 ). Par contre, dans le cas de SrTiO3/Si(001 ), une telle étape est préférable. Un recuit sous ultravide ou sous oxygène à 700O pendant une heure permet de former une reconstruction de surface satisfaisant aux conditions décrites ci-dessus.
L'étape (iii) (b) vise à former une couche d'accroché en semiconducteur. En raison de la forte énergie d'interface, la croissance à l'étape (iii)(b) est le plus souvent tridimensionnelle, ce qui se traduit par la formation d'îlots. Il est préférable de faire en sorte d'obtenir des îlots aussi denses que possible, c'est-à-dire de favoriser le mouillage.
Les conditions de croissance requises dépendent des couples semiconducteur/oxyde considérés. D'une manière générale, il s'agit de trouver un compromis entre une accroche efficace du semiconducteur et l'oxyde associée à un fort mouillage, et des conditions assurant une bonne qualité cristalline des îlots.
Ce compromis peut être obtenu en choisissant une croissance lente favorisant une bonne cristallinité et une température de croissance faible favorisant un bon mouillage.
A titre d'exemple de telles conditions, on peut mentionner pour le couple lnP/Gd2O3/Si(111 ) un dépôt de 5 nm (1 à 10 nm) d'InP à 400O (350 à 425O) et à une vitesse de 0.2 monocouche/s (0.05 à 1 monocouche/s), sous une pression de phosphore de 4.10"6 Torr (2 à 6.10"6 Torr).
Pour le couple lnP/SrTiO3/Si(001 ), un dépôt de 5 nm (1 à 10 nm) d'InP à 4300C (430 à 4800C) et à une vitesse de 0.2 monocouche/s (0.05 à 1 monocouche/s), sous une pression de phosphore de 4.10"6 Torr (2 à 6.10"6 Torr) peut être approprié.
Ces conditions permettent de former des îlots d'une densité typique comprise entre 1010 et 1011 cm"2.
Selon un mode de réalisation préféré, on peut utiliser des surfactants favorisant l'accroche du semiconducteur et donc le mouillage. Ces surfactants peuvent être notamment choisis parmi l'antimoine, le bore, le thallium, ou tout élément III ou V de fort volume atomique ne s'incorporant pas dans la maille du semiconducteur. L'étape (iv) vise à obtenir la croissance de la couche d'accroché de semiconducteur formée par la coalescence des îlots formés à l'étape (iii)(b).
Les conditions de croissance requises dépendent évidemment des couples semiconducteur/oxyde considérés. D'une manière générale, il s'agit de favoriser la diffusion de surface pour obtenir une coalescence efficace, tout en s'approchant des conditions de croissance naturelles du semiconducteur considéré. Pour les systèmes évoqués ci-dessus, voici des conditions de croissance qui se sont révélés appropriées:
Pour le couple lnP/Gd2O3/Si(111 ), un dépôt d'InP à 500O (450 à 520O) et à une vitesse de 0.2 monocouche/s (0.05 à 2 monocouche/s), sous une pression de phosphore de 10"6 Torr (5.10"7 à 2.10"6 Torr).
Pour le couple lnP/SrTiO3/Si(001 ), dépôt d'InP à 480O (430 à 500O) et à un e vitesse de 1 monocouche/s (0.05 à 2 monocouche/s), sous une pression de phosphore de 10"5 Torr (5.10"6 à 5.10"5 Torr).
La couche semiconductrice cristalline ainsi fabriquée constitue un support optimal pour la suite de la croissance, qui peut être conduite dans les conditions standard d'homoépitaxie du semiconducteur considéré. En effet, on observe sur la couche d'accroché ainsi préparée une croissance monodomaine et monocristalline du semi-conducteur.
Avantageusement, la couche semi-conductrice déposée aux étapes (iii et iv) est essentiellement constituée d'un composé Nl-V ou de Ge. De préférence, la couche semi-conductrice formée aux étapes (iii et iv) est essentiellement constituée d'un composé Nl-V binaire ou ternaire. Avantageusement, la couche semi-conductrice formée à l'étape (iv) est essentiellement constituée d'un composé Nl-V choisi dans le groupe constitué par le GaAs, NnP et NnAs. De préférence, la couche semi-conductrice formée aux étapes (iii et iv) est essentiellement constituée d'InP.
Le procédé décrit permet de fabriquer des couches bidimensionnelles mais aussi d'autres objets tels que notamment des boîtes quantiques semi-conductrices d'excellente qualité cristalline, non contraintes, sans couche de mouillage.
[Structures]
Le procédé décrit peut être mis en œuvre dans des équipements d'épitaxie par jets moléculaires (EJM, en anglais « molecular beam epitaxy », MBE) conventionnels. Avantageusement, la fabrication de la structure semi-conductrice est réalisée intégralement par épitaxie par jets moléculaires. L'utilisation d'autres techniques d'épitaxie, comme l'épitaxie en phase vapeur aux organométalliques, mieux adaptée aux contraintes industrielles, peut également être envisagée.
Il permet ainsi l'accès à des hétérostructures entièrement épitaxiées exemptes de défauts traversants peu coûteuses et aux propriétés optiques et électriques très intéressantes.
Ce procédé est en particulier aussi approprié pour la fabrication de structures plus complexes, par exemple comportant des empilements hétérogènes de couches semiconductrices ou des nanocristallites (quantum dots).
Selon un deuxième aspect, l'invention vise donc une hétérostructure semi- conductrice monolithique entièrement cristalline comportant :
- un substrat monocristallin ;
- une couche d'oxyde monocristalline disposée directement sur ledit substrat ; et
- une couche semi-conductrice monocristalline disposée sur la couche d'oxyde. De préférence, la couche semi-conductrice monocristalline présente une densité de dislocations inférieure à 105 cm"2. Contrairement aux structures obtenues par collage, il n'y a ni couche métallique ni silice amorphe à l'interface entre le semiconducteur et le substrat.
Il est également possible à l'étape (iii) du procédé de former des nanocristallites de semiconducteur sur la surface de l'oxyde. Pour ce faire, il faut choisir une température de croissance plus élevée que celle permettant d'obtenir une couche d'accroché optimale, ainsi qu'une pression d'élément V plus faible dans le cas des semiconducteurs Nl-V, afin de favoriser la migration de surface des atomes. La densité de nanocristallites peut être ajustée à volonté entre quelques 107 cm"2 et 1011 cm"2 en adaptant ces deux paramètres. La taille des nanocristallites peut être ajustée par le biais du nombre de monocouches de semiconducteur déposé. Les nanocristallites croissent avec le paramètre de maille du matériau massif et sont exempts de défauts étendus.
Dans le cas de NnP, les conditions d'obtention de nanocristallites peuvent être une température comprise entre 450"C et 550"C, une pression de phosphore comprise entre 1 et 6.10"6 Torr et une couche d'accroché d'une épaisseur comprise entre 1 et 5 monocouches.
Particulièrement visés sont les hétérostructures semi-conductrices, dans lesquelles la couche semi-conductrice formée à l'étape (iv) est constituée par le InP. [Applications]
Comme déjà signalé, le désaccord paramétrique entre le semi-conducteur et l'oxyde n'a quasiment pas d'influence sur la densité de défauts étendus liés à la relaxation plastique dans la couche semi-conductrice. Il n'est donc pas limité par le désaccord paramétrique entre le semi-conducteur et l'oxyde. Le procédé décrit peut donc être appliqué pour la croissance de tout semi-conducteur d'intérêt.
Il permet également d'intégrer sur une couche d'oxyde monocristalline sur substrat des boîtes quantiques semi-conductrices non contraintes, c'est-à-dire possédant leur paramètre de maille massif, et de contrôler leur forme, leur taille et leur densité sans aucune limitation liée à la contrainte entre le semi-conducteur et l'oxyde ou le substrat.
On peut ainsi mettre en œuvre le procédé pour la fabrication d'hétérostructures pour des applications en microélectronique et optoélectronique les plus diverses, ainsi que pour la réalisation de dispositifs complexes comme des afficheurs et des LEDs.
L'invention sera expliquée plus en détail dans les exemples qui suivent, et par les figures qui montrent :
Fig. 1 : l'évolution du désaccord du paramètre de maille de NnP épitaxié sur
Gd2θ3/ Si (111 ) obtenu selon l'exemple 1 , mesuré par RHEED; Fig. 2 : un cliché de MET en coupe transverse d'un échantillon d'InP épitaxié sur
Gd2θ3/ Si (111 ) obtenu selon l'exemple 1 ; Fig. 3: un spectre de photoluminescence à 300K d'un échantillon d'InP épitaxié sur Gd2O3/ Si (111 ) obtenu selon l'exemple 1 ; Fig. 4: un cliché d'AFM d'un échantillon d'InP épitaxié sur SrTiO3/ Si (001 ) obtenu selon l'exemple 2 ; et Fig. 5 : un cliché MET en coupe transverse d'une boîte quantique de l'échantillon d'InP épitaxié sur SrTiO3/ Si (001 ) obtenu selon l'exemple 2. EXEMPLES EXEMPLE 1
Préparation d'une hétérostructure semi-conductrice (InAsPJnP)/ Gd^O3/ Si(111 )
On soumet un substrat de Si(111 ) (disponible auprès de la société ACM, France) à un nettoyage comprenant une immersion pendant 10 secondes dans un bain de NH4F pur suivie d'un rinçage à l'eau désionisée et d'un séchage, avant de l'introduire immédiatement dans un bâti RIBER 2300 modifié pour la croissance des oxydes par épitaxie par jets moléculaires.
On dépose sur le substrat une épaisseur de 4 nm de Gd2O3 en évaporant au canon à électrons une cible de Gd2O3 à une température de 700"C en ajustant une pression partielle d'oxygène de 10~6 Torr. On obtient une couche de Gd2O3 monocristalline contrainte de qualité excellente.
Le substrat ainsi revêtu est ensuite extrait du bâti RIBER 2300 et introduit dans un système connecté sous ultravide comprenant une chambre de nettoyage sous O2 et un dispositif d'épitaxie par jets moléculaire (bâti RIBER 32). On procède dans la chambre de nettoyage à un traitement sous oxygène moléculaire (pression de 10~5 Torr) à 400O.
Le substrat est ensuite transféré sous ultravide dans l'enceinte du dispositif d'épitaxie par jets moléculaire (bâti RIBER 32). Il est tout d'abord chauffé avec une rampe de température de 30 à 400"C sous une pressio n partielle de phosphore de 10~5 Torr. A cette même température, on procède à l'épitaxie de 7 nm d'InP sous une pression de phosphore de 10~5 Torr à une vitesse de croissance de 0.21 μm/h.
On procède ensuite à la croissance par épitaxie de NnP à une température d'environ 450"C, à une vitesse de 1 μm/h et à une p ression de phosphore de 4 10"6 Torr. On dépose dans ces conditions 750 nm d'InP, un puits quantique d'InAsP (épaisseur de 6 nm), puis une couche d'InP d'une épaisseur de 20 nm.
Les couches semi-conductrices ainsi obtenues sont monodomaines, monocristallines et entièrement relaxées dès le début de la croissance et ne contiennent pas de défauts étendus liés à un processus de relaxation plastique.
Les propriétés structurales et optiques de l'échantillon préparé ont été étudiées comme décrit ci-après. Diffraction d'électrons lents en incidence rasante (RHEED)
L'évolution du paramètre de maille de NnP épitaxié selon l'exemple 1 a été mesurée in situ pendant la croissance. Elle est reportée sur la figure 1. On constate que NnP reprend son paramètre de maille massif dès la première monocouche déposée.
Ceci permet d'éviter la formation de dislocations étendues, normalement observée dans tous les systèmes contraints étudiés jusqu'à présent. Elle est liée à la formation d'un réseau interfacial de dislocations qui ne se propagent pas dans la couche d'InP, comme illustré sur le cliché MET (voir figure 2).
Microscopie électronique à transmission (MET)
Un échantillon obtenu selon l'exemple 1 a été analysé par MET (voir figure 2). On constate que l'empilement InP/ Gd2O3 / Si(111 ) présente une très bonne qualité cristalline. En effet, il constitue un monocristal monodomaine avec une interface abrupte entièrement relaxée.
L'InP comporte quelques mâcles, visibles sur la figure 2. Toutefois, il semble que leur présence n'est pas intrinsèque au procédé, mais résulte plutôt de la rugosité résiduelle de la surface du Gd2O3. L'InP ne contient pas de dislocations traversantes.
Photoluminescence (PL)
Le spectre de photoluminescence du puits quantique d'InAsP/lnP réalisé sur Gd2O3/Si(111 ) selon l'exemple 1 a été mesurée sur un équipement comprenant un diode de pompe GaAs/AIGaAs émettant à 730 nm, un objectif de focalisation de la pompe et de collection de la PL, un monochromateur à réseau et un détecteur InGaAs refroidi sur Peltier.
Le spectre de photoluminescence à 300 K de la structure à puits quantique d'InAsP inséré dans une matrice d'lnP/Gd2O3/Si(111 ) obtenue selon l'exemple 1 est présenté sur la figure 3.
Le pic correspondant au puits quantique apparaît clairement et bien résolu sur le spectre. A température ambiante, ce spectre présente une largeur à mi-hauteur (80 meV) et une intensité raisonnable, et atteste de la bonne qualité structurale de l'empilement, compatible avec la réalisation de composants optiques intégrés de manière monolithique sur le substrat. EXEMPLE 2
Préparation d'une hétérostructure semi-conductrice InP/ SrTiOj/ Si(OOI )
Sur un substrat de Si(OOI ) fourni par la société STMicroelectronics préalablement nettoyé comme à l'exemple 1 on dépose une couche de SrTiO3 par épitaxie par jets moléculaires dans un bâti RIBER 2300.
La surface du Si est tout d'abord traitée en formant une monocouche de SrO. Pour ce faire, la température du substrat est portée à 550"C, et sa surface est exposée à une pression de Strontium de 5.10"8 Torrs pendant 3 minutes. Le substrat est ensuite porté à 750"C, ce qui donne lieu à la stabilisation d'1/3 de monocouche de Sr en surface du silicium. La température du substrat est alors à nouveau portée à 550"C, et exposée au même flux de strontium jusqu'à obtenir Vz monocouche. Enfin la température du substrat est portée à la température de croissance du SrTiO3 (entre 350 et 400"C), et la surface est exposée à une pres sion partielle d'oxygène de 5.10"8 Torrs afin d'oxyder la Vz monocouche de strontium et d'obtenir une monocouche de SrO.
On déposer ensuite une couche de SrTiOs par co-évaporation de Sr et de Ti sous une pression d'oxygène de 10~7 Torrs. Une calibration précise de la stœchiométrie de l'oxyde à l'aide d'une microbalance à quartz, ainsi qu'un bon contrôle de la température de croissance de l'oxyde (entre 350 et 400"C) permet d'obtenir une couche d'oxyde monocristalline sans défaut étendu et sans couche interfaciale amorphe entre l'oxyde et le Si.
L'échantillon est ensuite extrait du RIBER 2300 et introduit dans le système connecté sous vide comprenant la chambre de traitement sous oxygène moléculaire et le bâti de croissance RIBER 32. La surface de l'échantillon est traitée sous oxygène comme décrit dans l'exemple 1. L'échantillon est ensuite transféré sous ultravide dans la chambre d'épitaxie, et chauffé sous ultravide (10"1° Torr) à 500"C, puis exposé à une pression de phosphore de 4.10"6 Torr pendant 10s. Trois monocouches d'InP sont ensuite déposées à cette température et à cette pression de phosphore, à une vitesse de 0.21 μm/h.
On obtient ainsi des boîtes quantiques d'InP/ SrTiO3/ Si(OOI ), d'excellente qualité cristalline, entièrement relaxées, sans couche de mouillage ni défauts.
Les propriétés structurales de l'échantillon ont été analysées par microscopie à force atomique (AFM) et par MET. AFM
Un échantillon obtenu selon l'exemple 2 a été analysé par AFM (voir figure 4). On constate que des boîtes quantiques d'InP ont été formées, que leur densité est de l'ordre de 5 10"9 cm"2, et que leur taille latérale est d'une vingtaine de nanomètres.
MET
Une vue en coupe d'une des boîtes quantiques de l'échantillon obtenu selon l'exemple 2 au microscope électronique à transmission est présentée sur la figure 6. On constate en particulier qu'il n'y a pas de couche de mouillage, et que la boîte quantique est un cristal parfait d'InP sur SrTiO3/ Si(OOI ).
Les propriétés structurales de ces boîtes quantiques sont compatibles avec les applications en optoélectronique. En particulier, elles ne contiennent aucun défaut étendu susceptible de dégrader leurs propriétés optiques ou électroniques.

Claims

REVENDICATIONS
1.- Procédé de fabrication d'une structure semi-conductrice monolithique entièrement cristalline comportant les étapes consistant à :
(i) fournir un substrat monocristallin ;
(ii) former par croissance épitaxiale une couche d'oxyde monocristalline sur ledit substrat ;
(iii) former une couche d'accroché par les étapes consistant à :
(a) éliminer les impuretés de la surface de la couche d'oxyde monocristalline ;
(b) déposer par croissance épitaxiale lente une couche semi-conductrice d'accroché ; et
(iv) former par croissance épitaxiale une couche semi-conductrice monocristalline sur la couche d'accroché ainsi formée.
2. Procédé selon la revendication 1 , comportant en outre une étape de formation d'une reconstruction de la surface à échelle atomique.
3. Procédé selon la revendication 2, dans lequel l'étape de formation d'une reconstruction de la surface est réalisée pendant l'étape (iii)(a).
4. Procédé selon l'une des revendications 1 à 3, dans lequel l'étape (iii)(a) est réalisée par traitement avec un composé oxydant choisi parmi l'oxygène, l'ozone, ou l'oxygène atomique.
5. Procédé selon l'une des revendications 1 à 4, dans lequel à l'étape (iii)(b), la couche d'accroché est formée par épitaxie du semi-conducteur à une vitesse comprise entre 0,1 à 0.5 monocouche /s.
6. Procédé selon l'une des revendications 1 à 5, dans lequel à l'étape (iii)(b), la couche d'accroché est formée par épitaxie du semi-conducteur à une température de substrat comprise entre 250 et 500"C, en fonction d u semi-conducteur considéré, dans des conditions défavorisant la migration de surface.
7. Procédé selon l'une des revendications 1 à 6, dans lequel le substrat est du silicium à orientation (100), (110), (111 ) ou (001 ).
8. Procédé selon l'une des revendications 1 à 7, dans lequel l'oxyde formé à l'étape (ii) est le SrTiO3 ou le Gd2O3.
9. Procédé selon l'une des revendications 1 à 8, dans lequel la couche semi- conductrice formée à l'étape (iv) est essentiellement constituée d'un composé Nl-V ou de Ge.
10. Procédé selon l'une des revendications 1 à 9, dans lequel la couche semi- conductrice formée à l'étape (iv) est essentiellement constituée d'un composé Nl-V binaire ou ternaire.
11. Procédé selon l'une des revendications 1 à 10, dans lequel la couche semi- conductrice formée à l'étape (iv) est essentiellement constituée d'un composé Nl-V choisi dans le groupe constitué par le GaAs, NnP et NnAs.
12. Procédé selon l'une des revendications 1 à 11 , dans lequel la couche semi- conductrice formée à l'étape (iv) est essentiellement constituée d'InP.
13. Hétérostructure semi-conductrice entièrement cristalline monolithique comportant :
- un substrat monocristallin ;
- une couche d'oxyde monocristalline disposée directement sur ledit substrat ; et
- une couche semi-conductrice monocristalline disposée sur la couche d'oxyde, dans laquelle la couche semi-conductrice monocristalline présente une densité de dislocations inférieure à 105 cm"2.
14. Hétérostructure semi-conductrice selon l'une des revendications 12 à 13, comportant en outre des nanocristallites.
15. Hétérostructure semi- conductrice selon l'une des revendications
10 à 12, dans laquelle la couche semi-conductrice formée à l'étape (iv) est constituée par l'InP.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5585137B2 (ja) * 2010-03-17 2014-09-10 行男 渡部 金属酸化物を含むへテロ構造の作製法及び該金属酸化物の製造法
US8846506B2 (en) * 2012-04-26 2014-09-30 The University Of North Carolina At Charlotte Enhanced electron mobility at the interface between Gd2O3(100)/N-Si(100)
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
FR3069705A1 (fr) 2017-07-28 2019-02-01 Centre National De La Recherche Scientifique Cellule photovoltaique tandem

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2649928B2 (ja) * 1988-01-11 1997-09-03 富士通株式会社 半導体ウエハの製造方法
US5323023A (en) * 1992-12-02 1994-06-21 Xerox Corporation Epitaxial magnesium oxide as a buffer layer on (111) tetrahedral semiconductors
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
US6427066B1 (en) * 2000-06-30 2002-07-30 Motorola, Inc. Apparatus and method for effecting communications among a plurality of remote stations
US6410941B1 (en) * 2000-06-30 2002-06-25 Motorola, Inc. Reconfigurable systems using hybrid integrated circuits with optical ports
JP2004515074A (ja) * 2000-11-22 2004-05-20 モトローラ・インコーポレイテッド コンプライアント基板を有する半導体構造物
US20020096683A1 (en) * 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
US20020153524A1 (en) * 2001-04-19 2002-10-24 Motorola Inc. Structure and method for fabricating semiconductor structures and devices utilizing perovskite stacks
US20020158265A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating high contrast reflective mirrors
US20020163024A1 (en) * 2001-05-04 2002-11-07 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices ultilizing lateral epitaxial overgrowth of a monocrystallaline material layer on a compliant substrate
TWI277666B (en) * 2001-06-06 2007-04-01 Ammono Sp Zoo Process and apparatus for obtaining bulk mono-crystalline gallium-containing nitride
US20030015134A1 (en) * 2001-07-18 2003-01-23 Motorola, Inc. Semiconductor structure for edge mounting applications and process for fabrication
US6472276B1 (en) * 2001-07-20 2002-10-29 Motorola, Inc. Using silicate layers for composite semiconductor
US6472694B1 (en) * 2001-07-23 2002-10-29 Motorola, Inc. Microprocessor structure having a compound semiconductor layer
US6753273B2 (en) * 2001-07-31 2004-06-22 The Board Of Trustees Of The University Of Illinois Semiconductor devices and methods
US6462360B1 (en) * 2001-08-06 2002-10-08 Motorola, Inc. Integrated gallium arsenide communications systems
US20030024471A1 (en) * 2001-08-06 2003-02-06 Motorola, Inc. Fabrication of semiconductor structures and devices forms by utilizing laser assisted deposition
JP4041877B2 (ja) * 2001-12-27 2008-02-06 国立大学法人 筑波大学 半導体装置
US6872252B2 (en) * 2002-03-06 2005-03-29 Agilent Technologies, Inc. Lead-based perovskite buffer for forming indium phosphide on silicon
JP2003282439A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp デバイス用基板およびデバイス用基板の製造方法
US6916717B2 (en) * 2002-05-03 2005-07-12 Motorola, Inc. Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate
JP2003332242A (ja) * 2002-05-10 2003-11-21 Makoto Ishida 半導体基板およびその製造方法
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd ＧａＮ単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
CN100401482C (zh) * 2002-12-03 2008-07-09 日矿金属株式会社 外延生长方法以及外延生长用衬底
JP2004317886A (ja) * 2003-04-17 2004-11-11 Matsushita Electric Ind Co Ltd 光スイッチとそれを用いた光磁気回路、ならびに光磁気回路の製造方法
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
JP4707475B2 (ja) * 2005-06-17 2011-06-22 国立大学法人 東京大学 化合物半導体結晶の成長方法、その成長方法を用いて成長した化合物半導体結晶の層を備えた半導体装置及び半導体基板
KR100753152B1 (ko) * 2005-08-12 2007-08-30 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
JP4809684B2 (ja) * 2006-01-31 2011-11-09 富士通株式会社 半導体装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
None *
See also references of WO2009047448A1 *

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WO2009047448A1 (fr) 2009-04-16
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