JP6062887B2 - エピタキシャル固体半導体ヘテロ構造及びその製造方法 - Google Patents

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Description

本発明は、エピタキシャル固体半導体ヘテロ構造及びその製造方法に関する。
光電子化合物をシリコンベースのシステムに一体化することは、そのようなシステムの性能の発展のキーポイントである。
ビグネッティング(vignetting)、スマートカット(smart cut)(登録商標)又はウエハボンディング(wafer bonding)のような、シリコン上に半導体を一体化するための最も成熟した方法は、接着による技法の移転に基づいている。そのような技法は、複雑な技術を含み、且つとても費用がかかる。
エピタキシーによる固体の半導体ヘテロ構造の製造は、方法の技術的複雑さを許容して、結果として、製造コストをかなり低減するだろう。
しかしながら、ヘテロエピタキシープロセスは、現在の所、基板とエピタキシーにより蒸着される材料との間のパラメータ不整合に起因する困難さによって制限される。基板上の格子不整合を有する材料の第1層は欠陥を持たないが、臨界厚さと呼ばれる所定の厚さを超えると、いわゆる、塑性緩和が見られる。この変形は、意図したアプリケーションのための使用に対して材料を不適合な状態にする構造欠陥(転位、双晶、積層欠陥)の形成を伴う。III−V族又はIV−IV族材料に対して、臨界厚さは、通常、1パーセントのオーダのパラメータ不整合に対して数ナノメータのオーダであり、数パーセントのオーダの不整合に対して数層である。
欠陥の数を低減するために、擬基板を使用することが提案されている。それ故に、Si上の塑性緩和したゲルマニウムの基板の使用が提案されている。ゲルマニウムは、格子パラメータに関して、GaAsと似ている。
しかしながら、このアプローチは、また制限を有する。
一方、格子パラメータ不整合と関連する欠陥が低減されるけれども、結晶構造の違いに関連する欠陥は残る。従って、Ge(ダイヤモンド系)及びGaAs(閃亜鉛鉱系)の間の結晶構造の違いによって生じる逆位相壁タイプの欠陥がGaAsでは観測される。
一方、それは、GaAsに特有であり、InPのような他の材料に対しては考えられない。InPは赤外線領域の光電子アプリケーションに対する主要な半導体であり、その格子パラメータは、ゲルマニウムのものとは非常に異なる。
2002年に、モトローラは、結晶性の酸化物の層を上に載せたSiO2のアモルファス層により構成されるバッファ2重層の使用に基づいたアプローチを提案した。基本的な原理は、アニールによって得られるアモルファス層の膨張に基づいている。アニールは、結晶性の酸化物の格子パラメータをGaAsの格子パラメータに近い値が得られるまで増加させる。
そのような積層において生じる物理現象は、確実には解明されていない。しかしながら、アニールによって引き起こされる格子パラメータの拡張が、層のうねりを伴うことは蓋然性が高い。このうねりは、酸化物上に取り込まれるGaAsの結晶の品質に大きく有害である。
また、このアプローチは、今までの所、工業規模では実践されていない。
従って、本発明の目的は、上述した問題を回避しつつ、エピタキシーによって、シリコン上に半導体ヘテロ構造の固体の製造を許容する高い性能を有し且つ費用がかからない方法を提供することである。
具体的には、半導体と基板との間のパラメータ不整合が何であれ、延びた欠陥(extended defect)を有さない構造が得られることを許容する方法を探すことであった。
本発明の他の目的は、接着プロセスがもたらす延びた欠陥、又は金属界面、又はアモルファスシリカを有さないように得られた構造を提供することである。
驚いたことには、基板上に蒸着された単結晶の酸化物層が所定の前処理を受けると、歪みが無く且つ延びた欠陥を有さない半導体の固体ヘテロ構造が、Si上のエピタキシャル酸化物層上に得られるうることが見出された。
基本的な視点から、この結果は、結晶性の酸化物上のエピタキシャル半導体と酸化物自身との間の結晶学及び化学的不均質性に関係があると考えられる。この不均質性は、変形又は界面結合の決裂に有利であり、導入部で述べたように欠陥の形成の始点である第1段階の成長の間の半導体の変形を回避することを可能にする。
その結果、半導体は、その自然な格子パラメータを備えて、結晶性の酸化物上に成長する。半導体は、変形してなく、それ故、延びた欠陥の形成の始点である塑性緩和のプロセスを受けない。
そのようにして、Si上のエピタキシャル結晶性酸化物のバッファ上に、塑性緩和と関係する延びた欠陥を有さない半導体の結晶性ヘテロ構造を得ることができる。
しかしながら、半導体と酸化物との間の不均質性は、高い界面エネルギーを誘導し、従って、アイランド(island:島)を形成する際にそれ自身が明らかになる3次元の初期成長を引き起こし得ることに留意されたい。
しかしながら、所定の方法のおかげで、(i)基板に関連した方位に関する所定の特徴を有するアイランドを得ること、(ii)制御されたアイランドの合体を得て、意図したアプリケーションのために使用され得る半導体ヘテロ構造を製造すること、が可能である。
最も一般的な形では、処理は2つのステップを備える:酸化物の表面に形成された不純物(特に炭素塩)の除去、及び、遅い成長条件且つ低い温度の下での細かい半導体結合層の蒸着。
好ましくは、第1のステップは、必要であれば、表面の原子構造が再構成に適合することを許容するステップも備える。そのようにして、次のステップでは、基板に対して同じ結晶方位を有する半導体アイランドの成長を得ることができる。
第2ステップでは、成長条件を適合させることによって半導体の結合を促進し、できるだけ高い密度のアイランドを得るようにぬれ(wetting)を最適化することが好ましい。
この処理に続くアイランドの合体のステップの目的は、所定の成長条件の使用による前のステップにおいて形成された複数のアイランドから2次元の層を得ることである。そして、ヘテロ構造の成長が、従来の条件の下で続けられ得る。
そのように得られた結合層上に蒸着された半導体層は、基板又は酸化物とのパラメータ不整合とは無関係に、成長が開始するとすぐに、バルク格子パラメータをとる。そして、得られるヘテロ構造は、従来の塑性緩和のプロセスと普通は関連する延びた欠陥を有さない。
ヘテロ構造における欠陥の欠如は、モトローラプロセスによって提案されるように、拡張したアモルファス酸化物層の影響下での酸化物の格子パラメータの適合には依存しない。従って、半導体は、如何なる弾性応力を有さないので、格子不整合を有するエピタキシャル材料のすべてのシステムに対して見られるものに反して、これら応力の緩和と関係する欠陥の生成を回避する。
本発明の範囲内で得られるヘテロ構造は、固体であり、すべて結晶性である。
(方法)
従って、第1態様によれば、本発明は、
(i)単結晶の基板が提供されるステップと、
(ii)基板上に、エピタキシャル成長によって、単結晶の酸化物層が形成されるステップと、
(iii)
(a)単結晶の酸化物層の表面から不純物が除去されるステップと、
(b)遅いエピタキシャル成長によって、半導体の結合層が蒸着されるステップと、
によって、結合層が形成されるステップと、
(iv)そのように形成された結合層上に、エピタキシャル成長によって、単結晶の半導体層が形成されるステップと、
を備えた固体の半導体構造を製造する方法を提供する。
半導体構造は、すべて結晶性であることが好ましい。
ステップ(ii)において蒸着される酸化物層は、酸化物の相変化なしに、直接成長によって得られることが好ましい。
ステップ(iii)は、複数のサブステップにより構成される。
ステップ(iii)(a)及び(b)に加えて、好ましくはステップ(iii)(a)の間に、酸化物の表面の再構成が原子スケールで形成されて、半導体アイランドの優先的な結晶方位を確実にするステップが提供される。
方位の優先的な方向の生成は、均一な結晶方位を備えたアイランドの成長を許容し、そのようにして、アイランドの合体の間の欠陥の生成を制限する。
ステップ(iii)(b)は、最大の半導体アイランド密度を確保するように実行されることが好ましい。これは、例えば、界面活性剤を用いて得られる。
ステップ(iv)は、前のステップにおいて形成されたアイランドの優先的な合体を備えることが好ましい。
「延びた欠陥」という表現は、例えば転位、双晶又は磁壁(粒界)という、薄い層を通って伝搬する結晶構造の欠陥を意味することを意図する。この欠陥は、積層体の電気的及び光学的特性に影響を与え得る。
「臨界厚さ」という表現は、その厚さにおいて、歪みのあるエピタキシャル層が延びた欠陥を形成し得る厚さを意味することを意図する。その厚さは、エピタキシャル材料及びその基板の特質に依存する。情報のために、それは、1パーセントの10分の1のオーダのパラメータ不整合に対して数ナノメートルのオーダであり、1パーセントのオーダの不整合に対して数層である。
「半導体」という用語は、外部からの励起によってのみ電子が横断できる禁制帯によって分離された価電子帯及び伝導帯を有する任意の材料を意味することを意図する。この用語は、III−V族及びII−VI族半導体と同様に、シリコン及びゲルマニウムのようなIV−IV族半導体を意味する。それは、2元及び3元又は4元以上の半導体を参照する。従って、III−V族半導体として、GaAs,InP,InAs,GaP,GaSb,InSb,GaN,InN,AlN及びそれらの3元又は4元化合物が言及され、II−VI族半導体として、CdSe,ZnSe,CdTe,ZnTe,ZnS,MgS,MgSe及びそれらの3元又は4元化合物が言及される。これらの化合物の中では、InP、InAs及びGeが今日好ましく用いられる。
「表面再構成」は、アニール又は物理化学的処理により得られる表面の長距離に達する原子配列として理解され、バルク材料に対して表面の対称性の破れをもたらす。
「界面活性剤」は、成長の間に供給され且つ材料の中には組み込まれないか、又は、材料の中に非常に少しだけ組み込まれる任意の化学種であるとして理解され、3次元成長よりはむしろ2次元成長を促進する。アンチモン、タリウム、ボロンのような大きな原子半径を有する原子が、そのような界面活性剤の例である。
「2次元成長」は、フランク・ファンデルメルベ(Frank−van der Merwe)成長としても呼ばれ、層ごとの成長のタイプであるとして理解される。2次元成長は、蒸着される原子間の結合エネルギーが、薄い層と基板との間の結合エネルギーよりも小さいか又は等しい時に、促進される。
「3次元成長」は、ボルマ・ウェーバ(Volmer−Weber)成長とも呼ばれ、アイランドにより成長するタイプであると理解される。3次元成長では、基板の表面上の小さな種の成長が見られ、この種が、後に連続した薄い層を与えるように合体するアイランドを形成する。このモードの成長は、蒸着される層を形成する原子が基板とよりも互いにより強く結合する時に、一般に促進される。
基板上のエピタキシャル結晶性酸化物層は、基板の格子パラメータと半導体の格子パラメータとの間の違いを適合させることによって、迎合的バッファとして働く。
エピタキシャル半導体と基板との間のパラメータ不整合は、実際には、延びた欠陥の密度には影響を与えない。得られた結果は、第1のエピタキシャル半導体層が形成されるとすぐに、不整合が即座に且つすべてが緩和されることを示す。
基本的には、この結果は、基板の特質、酸化物の特質、又は半導体の特質には依存しない。しかしながら、この結果は、対称な構造によるいくつかのメカニズムに基づいている。
従って、半導体と酸化物との間のパラメータ不整合は、層の中に伝搬しない界面転位のネットワークをもたらすこと(ケース1)によるか、又は、格子不整合に関連する欠陥の生成がないこと(ケース2)によるかの何れかによって、適合され得る。
ケース(1)は、半導体の結晶方位が酸化物の結晶方位と同じ時に、見られる。そして、転位の閉じ込めは、酸化物/半導体界面の結晶学的性質に関連する。それは、転位のすべり面が、酸化物中と半導体中とでは同じではないという事実による。そして、界面において生成された格子不整合転位は、半導体の中に伝搬することができないので、界面に閉じ込められたままになる。
ケース(2)は、半導体の結晶方位が酸化物の結晶方位とは異なる時に、見られる。この場合には、成長条件を適合させることによって、酸化物の表面からの酸素原子の移動、及び界面における所定の数のペンダント結合(pendant bond)の生成による半導体の完全な緩和を得ることが可能である。
ステップ(i)において提供される基板は、ほとんどの場合には、単結晶シリコンである。基板は、(100)、(110)、(111)又は(001)方位を有する単結晶シリコンであることが有利である。
エピタキシーによって蒸着される能力は別として、ステップ(ii)において単結晶の酸化物層を形成するために使用される酸化物に関しては、特に制限はない。
しかしながら、酸化物は、半導体との結晶学的及び化学的不均質性が十分であるように選択されることが好ましい。不均質性は3つのパラメータによって特徴付けられる:半導体とバッファとの間の結晶構造における相違(整合の現象は、構造が全く異なると促進される)、2つの材料間の格子パラメータにおける相違(整合の現象は、パラメータ不整合が大きいと、通常3パーセントより大きいと、促進される。)、及び、材料間の化学親和力(整合の現象は、化学親和力が低いと促進される)。これら3つのパラメータの組み合わせは、先天的に必須ではなく、パラメータの内の1つ又は2つで、ここで述べる現象を観測するには十分であり得る。結晶性酸化物の大部分は、これらの条件を満足する。
結晶性酸化物層の特質は、結局はほとんど重要ではなく、その主要な機能は、酸素を豊富に含む結晶性表面層を提供することにある。
酸化物は、特に、ペロブスカイト族((Ba,Sr)TiO3,LaAlO3等)の酸化物、ランタニド族(La23,Pr23,Gd23,Nd23,Y23等)の酸化物、ジルコン酸塩(ZrO2,SrZrO3等)の酸化物、単純な立方晶系(BaO,SrO,CeO2)の酸化物、又はスピネル(Al23)の酸化物であり得る。これらの中で、特に、Gd23,Al23及び(Ba,Sr)TiO3が言及される。ステップ(ii)において形成される酸化物は、SrTiO3,Al23及びGd23から選択されることが好ましい。
酸化物は、基板上にエピタキシーによって蒸着される時に、その結晶品質の機能として選択され得る。この観点から、シリコンに関しては、Gd23/Si(111)及びSrTiO3/Si(001)のバッファ層と共に非常に良い結果が得られる。
ステップ(iii)は、本発明の方法という脈絡の中で特に重要である。
このステップ自身は、2つのステップを備える。
第1ステップの目的は、基板上のエピタキシャル結晶性酸化物層の表面の下処理をすることである。まず第1に、清浄であり且つ汚染されていない酸化物表面が得られるべきである。このステップは、例えば、刊行物(D.Abriou et al.,Surf.Sci.352−354,(1996),499)により知られている。
おそらく、この処理は、また、基板上に優先的な成長方位方向の生成を許容する。
ステップ(iii)(a)は、酸素、オゾン及び原子状酸素から選択された酸化化合物を用いた処理によって実行されることが好ましい。
その後、基板上のエピタキシャル酸化物層は、例えば酸素分子下の、酸化雰囲気下でアニールされ得る。情報として、アニールは、SrTiO3/Si(001)及びGd23/Si(111)の場合には、10-6〜10-3torr(133.32×10-6〜133.32×10-3Pa)、好ましくは10-5torr(133.32×10-5Pa)の酸素圧力下で、且つ、200〜600°C、特に400°Cの温度において、実施され得る。SrTiO3/Si(001)の場合には、高真空下(残圧10-11〜10-8torr(133.32×10-11〜133.32×10-8Pa)、好ましくは10-9torr(133.32×10-9Pa))で、30〜60分、好ましくは45分の間、400〜700℃、好ましくは600℃におけるアニールも適切である。
ステップ(iii)(b)の目的は、基板に対して同じ様にすべて方向づけされたアイランドの成長を許容するバッファの表面の結晶構造を得ることである。これは、お互いに対して90度に方向づけられた主要な表面結晶方向が等しくない、(001)に方向づけされたIII−V族又はIV−IV族半導体の場合には有用である。これは、すべてのアイランドを同様に方向づけるために、表面の再構成を得ることによって実行される。
そのような再構成を、酸化物の成長の間に直接に得ることが可能である。再構成は、例えば、真空内又は酸素下でのアニールを用いて、水素処理又は任意のプラズマ処理によって、後天的にも得られうる。Gd23/Si(111)システムの場合には、InPが(111)方位で成長するので、再構成は必須ではない。一方、SrTiO3/Si(001)の場合には、そのようなステップは好ましい。高真空下又は酸素下での700度における1時間のアニールは、上述したことが形成される条件を満足する表面の再構成を許容する。
ステップ(iii)(b)の目的は、半導体の結合層を形成することである。高い界面エネルギーによって、ステップ(iii)(b)の成長は、ほとんどの場合において3次元的であり、それはアイランドの形成において明らかになる。できるだけ密度が高いアイランドが得られるように進めることが好ましい。すなわち、ぬれが促進される。
必要な成長条件は、問題となる半導体/酸化物ペアに依存する。一般に、顕著なぬれを備えた半導体と関連する酸化物との効果的な結合と、アイランドの良好な結晶品質を確保する条件との間に妥協が見出されなければならない。
この妥協は、良好な結晶化度を助ける遅い成長、及び、良好なぬれを助ける低い成長温度を選択することによって得られうる。
そのような条件の例としては、InP/Gd23/Si(111)ペアに対しては、4×10-6torr(133.32×4×10-6Pa)(2〜6×10-6torr(2〜6×133.32×10-6Pa))のリン圧力下で、400℃(350〜425℃)且つ0.2層/秒(0.05〜1層/秒)の速度における、InPの5nm(1〜10nm)の蒸着が言及される。
InP/SrTiO3/Si(001)ペアに対しては、4×10-6torr(133.32×4×10-6Pa)(2〜6×10-6torr(2〜6×133.32×10-6Pa))のリン圧力下で、430℃(430〜480℃)且つ0.2層/秒(0.05〜1層/秒)の速度における、InPの5nm(1〜10nm)の蒸着が適切である。
これらの条件は、1010〜1011cm-2の代表的な密度を有するアイランドの形成を許容する。
好ましい実施形態では、半導体の結合を促進してぬれを促進する界面活性剤が使用され得る。そのような界面活性剤は、特に、アンチモン、ボロン、タリウム、又は半導体の格子の中に組み込まれない大きな原子容を有するIII族又はV族元素から選択され得る。
ステップ(iv)の目的は、ステップ(iii)(b)において形成されたアイランドの合体により形成される半導体の結合層の成長を得ることである。
要求される成長条件は、問題となる半導体/酸化物ペアに明らかに依存する。一般に、問題となる半導体の自然な成長条件に近づく一方で、表面拡散が効果的な合体を得るために促進され得る。上述したシステムに対しては、下記の成長条件が適切であることが判明している。
InP/Gd23/Si(111)ペアに対しては、10-6torr(133.32×10-6Pa)(5×10-7〜2×10-6torr(133.32×5×10-7〜133.32×2×10-6Pa))のリン圧力下で、500℃(450℃〜520℃)且つ0.2層/秒(0.05〜2層/秒)の速度におけるInPの蒸着。
InP/SrTiO3/Si(001)ペアに対しては、10-5torr(133.32×10-5Pa)(5×10-6〜5×10-5torr(133.32×5×10-6〜133.32×5×10-5Pa))のリン圧力下で、480℃(430℃〜500℃)且つ1層/秒(0.05〜2層/秒)の速度におけるInPの蒸着。
そのように製造された結晶の半導体層は、続く成長に対して最適なサポートを構成し、続く成長が問題となる半導体に対する標準的なホモエピタキシー条件下で実行される。単一領域且つ単結晶の半導体の成長が、そのように製造された結合層上に見られる。
ステップ(iii)及び(iv)において蒸着される半導体の層は、実質的にIII−V族化合物又はGeにより構成されることが好ましい。好ましくは、ステップ(iii)及び(iv)において形成される半導体の層は、実質的に2元又は3元のIII−V族化合物により構成される。ステップ(iv)において形成される半導体の層が、実質的に、GaAs、InP及びInAsから成るグループから選択されたIII−V族化合物により構成されることが好ましい。好ましくは、ステップ(iii)及び(iv)において形成される半導体の層が、実質的にInPにより構成される。
記載される方法は、2次元層の製造だけでなく、また、特に、ぬれ層を有さない優れた結晶品質の歪みのない半導体量子ドットのような他の対象の製造を許容する。
(構造)
記載される方法は、従来の分子線エピタキシー(MBE)装置において実行され得る。半導体構造の製造は、分子線エピタキシーによってすべて実行されることが好ましい。
工業上の制約により適した有機金属気相エピタキシーのような他のエピタキシー技術の使用も、考慮される。
従って、横断する欠陥を有しておらず、費用がかからず、且つ有益な光学的及び電気的性質を有するすべてエピタキシャルなヘテロ構造が提供される。
具体的には、方法は、例えば、半導体層の異成分から成る積層又はナノ微結晶(量子ドット)を含むような、より複雑な構造の製造にも適している。
従って、第2態様によれば、本発明は、
単結晶の基板と、
基板上に直接蒸着された単結晶の酸化物層と、
酸化物層上に蒸着された単結晶の半導体層と、
を備える、すべて結晶性の固体の半導体ヘテロ構造に関する。
好ましくは、単結晶の半導体層は、105cm-2よりも低い転位密度を有する。接着により得られる構造とは異なって、半導体と基板との間の界面には金属層も無ければアモルファスシリコンも無い。
方法のステップ(iii)において、酸化物の表面上に半導体のナノ微粒子を形成することも可能である。そのためには、原子の表面マイグレーションを促進するために、III−V族半導体の場合におけるよりも低いV族元素の圧力と共に、最適な結合層が得られることを許容する温度よりも高い成長温度を選択することが必要である。ナノ微結晶の密度は、これら2つのパラメータを適合させることによって、数107cm-2と数1011cm-2との間の所望の密度として調節され得る。ナノ微結晶の寸法は、蒸着される半導体の単層の数を用いて、調節され得る。ナノ微結晶は、バルク材料の格子パラメータを備えて成長し、延びた欠陥を有さない。
InPの場合には、ナノ微結晶を得るための条件は、450℃〜550℃の温度で、1〜6×10-6torr(1〜6×133.32×10-6Pa)のリン圧力で、且つ1〜5層の厚さを有する結合層であり得る。
具体的には、ステップ(iv)において形成される半導体層がInPにより構成される半導体ヘテロ構造が言及される。
(アプリケーション)
すでに説明したように、半導体と酸化物との間のパラメータ不整合は、半導体層における塑性緩和に関連する延びた欠陥の密度にほとんど影響しない。従って、それは、半導体と酸化物との間のパラメータ不整合によって制限されない。従って、記載された方法は、興味のある任意の半導体の成長に対して適用され得る。
また、それは、歪みがなく、即ちそのバルクの格子パラメータを有し、半導体と酸化物又は基板との間の応力に関連するいかなる制限を受けることなく、その形状、寸法及び密度がコントロールされることを許容する半導体量子ドットの、基板上の単結晶の酸化物層上への一体化を許容する。
従って、方法は、ディスプレイ及びLEDのような複雑なデバイスを製造することと同様に、マイクロエレクトロニクス及びオプトエレクトロニクスにおける非常に変化に富んだアプリケーションに対するヘテロ構造を製造するために用いられ得る。
本発明は、後述する実施例において及び図面を用いて、非常に詳細に説明されるだろう。
RHEEDによって測定された、実施例1により得られたGd23/Si(111)上のエピタキシャルInPの格子パラメータ不整合の変化を示す。 実施例1により得られたGd23/Si(111)上のエピタキシャルInPのサンプルの横断面のTEM像を示す。 実施例1により得られたGd23/Si(111)上のエピタキシャルInPのサンプルの300Kにおけるフォトルミネッセンススペクトルを示す。 実施例2により得られたSrTiO3/Si(001)上のエピタキシャルInPのサンプルのAFM像を示す。 実施例2により得られたSrTiO3/Si(001)上のエピタキシャルInPのサンプルの量子ドットの横断面のTEM像を示す。
実施例
実施例1
半導体ヘテロ構造(InAsP,InP)/Gd23/Si(111)の製造
Si(111)基板(フランス国ACMから入手可能)が、純粋なNH4Fの槽内で10秒間の浸漬と、それに続く純水を用いたリンス及び乾燥とを含む洗浄を受けた後、即座に、分子線エピタキシーによる酸化物の成長のために改良RIBER2300のチャンバ内に導入される。
10-6torr(133.32×10-6Pa)の酸素分圧に調節された状態で、温度700℃において、電子銃を用いてGd23ターゲットを蒸発させることによって、4nmの厚さのGd23が、基板上に蒸着される。優れた品質の歪みのある単結晶のGd23層が得られる。
そして、そのように被覆された基板は、高真空下で、RIBER2300のチャンバから取り除かれて、O2下での洗浄のためのチャンバ及び分子線エピタキシー装置(RIBER32)を備える接続されたシステム内に導入される。酸素分子下(圧力10-5torr(133.32×10-5Pa))での処理が、洗浄チャンバ内で400℃において実行される。
そして、基板は、高真空下で、分子線エピタキシー装置(RIBER32)の容器へ移動される。基板は、まず、10-5torr(133.32×10-5Pa)のリン分圧下で、30〜400℃の温度勾配と共に熱さられる。同一温度において、10-5torr(133.32×10-5Pa)のリン分圧下で、0.21μm/時の成長速度において、エピタキシーにより、7nmのInPが蒸着される。
そして、1μm/時の速度及び4×10-6torr(133.32×4×10-6Pa)のリン分圧において、約450℃の温度におけるInPのエピタキシャル成長が実行される。これらの条件下で、750nmのInP、InAsPの量子井戸(厚さ6nm)、そして、20nmの厚さを有するInPの層が蒸着される。
そのように得られた半導体層は、単一領域であり、単結晶であり、そして成長の開始からすべて緩和されており、塑性緩和のプロセスと関連する延びた欠陥を含まない。
製造されたサンプルの構造的及び光学的性質が、以下に述べるように調査された。
反射高速電子回折(RHEED)
実施例1によるエピタキシャルInPの格子パラメータの変化が、成長の間にインサイチュウ(in situ)に測定された。それは、図1のように記録された。InPは、最初の一層が蒸着されるとすぐに、バルク格子パラメータを取り戻すことが特徴である。
これは、これまで調査されたすべての歪みのあるシステムにおいて普通に観測される延びた転位の形成を回避することを可能にする。それは、TEM像(図2参照)に示されるように、InP層内に伝搬しない転位の界面ネットワークの形成と関係がある。
透過型電子顕微鏡法(TEM)
実施例1により得られたサンプルは、TEMによって解析された(図2参照)。InP/Gd23/Si(111)の積層体は、非常に良い結晶品質を有することが特徴である。それは、すべて緩和した急峻な界面を備えた単一領域の単結晶を構成する。
InPは、図2に見えるように、いくつかの双晶を含む。しかしながら、双晶の存在は、方法に理由があるというよりは、むしろ、Gd23の表面に残留する粗さの結果であると見て良い。InPは、横断する転位を含まない。
フォトルミネッセンス(PL)
実施例1によるGd23/Si(111)上に製造されたInAs/InPの量子井戸のフォトルミネッセンススペクトルが、730nmで放射するGaAs/AlGaAs励起ダイオード、励起のため及びPLを集めるための集束レンズ、回折格子モノクロメータ、及びペルチエ−冷却InGaAs検出器を備える装置を用いて測定された。
実施例1により得られたInP/Gd23/Si(111)のマトリックス内に挿入されたInAsPの量子井戸構造の300Kにおけるフォトルミネッセンススペクトルが、図3に示される。
量子井戸に対応するピークが、スペクトル上に明瞭に且つ良好な分解能で示される。室温において、スペクトルは、許容範囲の半値全幅(80meV)及び強度を有しており、積層体の良好な構造品質の証拠であり、基板上に固体で一体化される光学部品の製造に適合する。
実施例2
半導体ヘテロ構造InP/SrTiO3/Si(001)の製造
STマイクロエレクトロニクスによって提供され且つ事前に実施例1におけるように洗浄されたSi(001)基板上に、RIBER2300チャンバ内で分子線エピタキシーによって、SrTiO3の層が蒸着される。
Siの表面は、まず、SrOの単層を形成することによって処理される。そのために、基板の温度は550℃にされて、その表面は、3分間、5×10-8torr(133.32×5×10-8Pa)のストロンチウム圧力にさらされる。そして、基板は、750℃にされて、シリコンの表面上のSrの単層の1/3を安定化させる。そして、基板の温度が550℃に再びされて、基板は、1/2層が得られるまで、ストロンチウムの同じ流れにさらされる。最後に、基板の温度は、SrTiO3の成長温度(350〜400℃)にされて、表面が、5×10-8torr(133.32×5×10-8Pa)の酸素分圧にさらされ、ストロンチウムの1/2層を酸化して、SrOの単層を得る。
そして、SrTiO3の層が、10-7torr(133.32×10-7Pa)の酸素圧力下で、Sr及びTiの同時蒸発によって蒸着される。酸化物の成長温度(350〜400℃)の良好な制御と共に、水晶微量てんびんを用いた酸化物の化学量論の正確なキャリブレーションが、延びた欠陥又は酸化物とSiとの間のアモルファス界面層を有さない単結晶酸化物層を得ることを可能にする。
そして、サンプルは、真空下で、RIBER2300から移動させられて、酸素分子下での処理のためのチャンバ及びRIBER32成長チャンバを備える接続されたシステム内に導入される。サンプルの表面は、実施例1で述べたように、酸素下で処理される。そして、サンプルは、高真空下で、エピタキシーチャンバへ移動させられて、高真空下(10-10torr(133.32×10-10Pa))で500℃に熱せられ、4×10-6torr(133.32×4×10-6Pa))のリン圧力下に10秒間さらされる。そして、InPの3つの単層が、その温度及びそのリン圧力において、0.21μm/時の速度で蒸着される。
そのようにして、優れた結晶品質のInP/SrTiO3/Si(001)の量子ドットが得られる。量子ドットは、すべて緩和しており、ぬれ層又は欠陥のいずれも有さない。
サンプルの構造的特性が、原子間力顕微鏡法(AFM)及びTEMによって解析された。
AFM
実施例2により得られたサンプルは、AFMによって解析された(図4参照)。InPの量子ドットが形成されており、それらの密度は5×10-9cm-2のオーダであり、それらの横方向の寸法は約20nmであることが特徴である。
TEM
透過型電子顕微鏡下での実施例2により得られたサンプルの1つの量子ドットの断面図が、図6に示される。特に、ぬれ層がなく、量子ドットが、SrTiO3/Si(001)上のInPの完全な結晶であることが特徴である。
量子ドットの構造的特性は、オプトエレクトロニクスにおけるアプリケーションに適合する。具体的には、それらは、光学的又は電子的性質を損ない得る延びた欠陥を含まない。

Claims (10)

  1. (i)単結晶の基板が提供されるステップと、
    (ii)前記基板上に、エピタキシャル成長によって、単結晶の酸化物層が形成されるステップと、
    (iii)
    (a)前記単結晶の酸化物層の表面から不純物が除去されるステップと、
    (b)InP/Gd23/Si(111)ペアに対しては、2×10-6〜6×10-6torrのリン圧力下で、350〜425℃で、0.05〜1層/秒の速度における、InPの1〜10nmの蒸着であり、InP/SrTiO3/Si(001)ペアに対しては、2×10-6〜6×10-6torrのリン圧力下で、430〜480℃で、0.05〜1層/秒の速度における、InPの1〜10nmの蒸着である遅いエピタキシャル成長によって、半導体の結合層が蒸着されるステップと、
    によって、結合層が形成されるステップと、
    (iv)そのように形成された前記結合層上に、エピタキシャル成長によって、単結晶の半導体層が形成されるステップと、
    を備えたすべて結晶性の固体の半導体構造を製造する方法。
  2. 更に、原子スケールの前記表面の再構成が形成されるステップを備える、請求項1に記載の方法。
  3. 前記表面の再構成を形成するステップが、ステップ(iii)(a)の間に実行される、請求項2に記載の方法。
  4. ステップ(iii)(a)が、酸素、オゾン及び原子状酸素から選択された酸化化合物を用いた処理によって実行される、請求項1から3の何れか一項に記載の方法。
  5. ステップ(iii)(b)では、前記結合層が、250〜500℃の基板温度における半導体のエピタキシーによって形成される、請求項1から4の何れか一項に記載の方法。
  6. 前記InP/Gd23/Si(111)ペアに対して、ステップ(iv)は、5×10-7〜2×10-6torrのリン圧力下で、450〜520℃で、0.05〜2層/秒の速度における、InPの蒸着を含む、請求項1から5の何れか一項に記載の方法。
  7. 前記InP/SrTiO3/Si(001)ペアに対して、ステップ(iv)は、5×10-6〜5×10-5torrのリン圧力下で、430〜500℃で、0.05〜2層/秒の速度における、InPの蒸着を含む、請求項1から5の何れか一項に記載の方法。
  8. (001)方位を有する単結晶のSi基板と、
    前記基板上に直接蒸着された単結晶の酸化物層であって、SrTiO 3 により形成される単結晶の酸化物層と、
    前記酸化物層上に蒸着された単結晶の半導体InP層と、
    を備え、
    前記単結晶の半導体層は、10 5 cm -2 よりも低い転位密度を有する、
    固体のすべてが結晶性の半導体のInP/SrTiO 3 /Si(001)ヘテロ構造であって、
    前記単結晶の半導体層は、1010〜1011cm-2の密度を有する半導体アイランドを呈する半導体のInP/SrTiO3/Si(001)ヘテロ構造。
  9. (111)方位を有する単結晶のSi基板と、
    前記基板上に直接蒸着された単結晶の酸化物層であって、Gd23により形成される単結晶の酸化物層と、
    前記酸化物層上に蒸着された単結晶の半導体InP層と、
    を備え、
    前記単結晶の半導体層は、105cm-2よりも低い転位密度を有する、
    固体のすべてが結晶性の半導体のInP/Gd23/Si(111)ヘテロ構造。
  10. 前記単結晶の半導体層は、1010〜1011cm-2の密度を有する半導体アイランドを呈する、請求項に記載の半導体のInP/Gd23/Si(111)ヘテロ構造。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5585137B2 (ja) * 2010-03-17 2014-09-10 行男 渡部 金属酸化物を含むへテロ構造の作製法及び該金属酸化物の製造法
US8846506B2 (en) * 2012-04-26 2014-09-30 The University Of North Carolina At Charlotte Enhanced electron mobility at the interface between Gd2O3(100)/N-Si(100)
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
FR3069705A1 (fr) 2017-07-28 2019-02-01 Centre National De La Recherche Scientifique Cellule photovoltaique tandem
CN113284839B (zh) * 2021-05-21 2024-07-02 中国科学院上海微系统与信息技术研究所 一种钻石晶体的异质键合方法及异质结构
CN116102085B (zh) * 2023-02-24 2024-08-20 黑龙江大学 一种原位制备铁系尖晶石异质结阵列材料的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2649928B2 (ja) * 1988-01-11 1997-09-03 富士通株式会社 半導体ウエハの製造方法
US5323023A (en) * 1992-12-02 1994-06-21 Xerox Corporation Epitaxial magnesium oxide as a buffer layer on (111) tetrahedral semiconductors
US6608327B1 (en) * 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
US6427066B1 (en) * 2000-06-30 2002-07-30 Motorola, Inc. Apparatus and method for effecting communications among a plurality of remote stations
US6410941B1 (en) * 2000-06-30 2002-06-25 Motorola, Inc. Reconfigurable systems using hybrid integrated circuits with optical ports
KR20030051868A (ko) * 2000-11-22 2003-06-25 모토로라 인코포레이티드 컴플라이언트 기판을 갖는 반도체 구조
US20020096683A1 (en) * 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
US20020153524A1 (en) * 2001-04-19 2002-10-24 Motorola Inc. Structure and method for fabricating semiconductor structures and devices utilizing perovskite stacks
US20020158265A1 (en) * 2001-04-26 2002-10-31 Motorola, Inc. Structure and method for fabricating high contrast reflective mirrors
US20020163024A1 (en) * 2001-05-04 2002-11-07 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices ultilizing lateral epitaxial overgrowth of a monocrystallaline material layer on a compliant substrate
PL219109B1 (pl) * 2001-06-06 2015-03-31 Ammono Spółka Z Ograniczoną Odpowiedzialnością Sposób otrzymywania objętościowego monokrystalicznego azotku zawierającego gal oraz urządzenie do otrzymywania objętościowego monokrystalicznego azotku zawierającego gal
US20030015134A1 (en) * 2001-07-18 2003-01-23 Motorola, Inc. Semiconductor structure for edge mounting applications and process for fabrication
US6472276B1 (en) * 2001-07-20 2002-10-29 Motorola, Inc. Using silicate layers for composite semiconductor
US6472694B1 (en) * 2001-07-23 2002-10-29 Motorola, Inc. Microprocessor structure having a compound semiconductor layer
EP1419519A4 (en) * 2001-07-31 2006-12-13 Univ Illinois QUANTIC POINT QUANTIC POINT SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME
US6462360B1 (en) * 2001-08-06 2002-10-08 Motorola, Inc. Integrated gallium arsenide communications systems
US20030024471A1 (en) * 2001-08-06 2003-02-06 Motorola, Inc. Fabrication of semiconductor structures and devices forms by utilizing laser assisted deposition
JP4041877B2 (ja) * 2001-12-27 2008-02-06 国立大学法人 筑波大学 半導体装置
US6872252B2 (en) * 2002-03-06 2005-03-29 Agilent Technologies, Inc. Lead-based perovskite buffer for forming indium phosphide on silicon
JP2003282439A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp デバイス用基板およびデバイス用基板の製造方法
US6916717B2 (en) * 2002-05-03 2005-07-12 Motorola, Inc. Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate
JP2003332242A (ja) * 2002-05-10 2003-11-21 Makoto Ishida 半導体基板およびその製造方法
JP2003327497A (ja) * 2002-05-13 2003-11-19 Sumitomo Electric Ind Ltd GaN単結晶基板、窒化物系半導体エピタキシャル基板、窒化物系半導体素子及びその製造方法
EP1569269B1 (en) * 2002-12-03 2010-12-08 Nippon Mining & Metals Co., Ltd. Epitaxial growing method and use of substrate for epitaxial growth
JP2004317886A (ja) * 2003-04-17 2004-11-11 Matsushita Electric Ind Co Ltd 光スイッチとそれを用いた光磁気回路、ならびに光磁気回路の製造方法
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
JP4707475B2 (ja) * 2005-06-17 2011-06-22 国立大学法人 東京大学 化合物半導体結晶の成長方法、その成長方法を用いて成長した化合物半導体結晶の層を備えた半導体装置及び半導体基板
KR100753152B1 (ko) * 2005-08-12 2007-08-30 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
JP4809684B2 (ja) * 2006-01-31 2011-11-09 富士通株式会社 半導体装置

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