EP2018664A1 - Elektrisch leitende verbindung mit isolierendem verbindungsmedium - Google Patents

Elektrisch leitende verbindung mit isolierendem verbindungsmedium

Info

Publication number
EP2018664A1
EP2018664A1 EP07722445A EP07722445A EP2018664A1 EP 2018664 A1 EP2018664 A1 EP 2018664A1 EP 07722445 A EP07722445 A EP 07722445A EP 07722445 A EP07722445 A EP 07722445A EP 2018664 A1 EP2018664 A1 EP 2018664A1
Authority
EP
European Patent Office
Prior art keywords
component
layer
adhesive
recesses
electrically insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP07722445A
Other languages
English (en)
French (fr)
Inventor
Andreas PLÖSSL
Stefan Illek
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of EP2018664A1 publication Critical patent/EP2018664A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0373—Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool

Definitions

  • the present invention relates to a device having a first component with a first surface, a second component having a second surface and a connection layer between the first surface of the first component and the second surface of the second component, and a method for producing such a device.
  • connection layer for example of a solder or an adhesive
  • a connection layer for example of a solder or an adhesive
  • an electrically conductive adhesive or a metallic solder is generally used if an electrically conductive connection is desired, while an electrically insulating adhesive is used for electrically insulating connections.
  • solder is not always possible due to the relatively high processing temperatures.
  • electrically conductive adhesive due to the fillers compared to electrically insulating adhesives usually consuming.
  • a device has a first component with a first surface and a second component with a second surface, wherein
  • At least one of the first and second surfaces has topographical surface structures
  • component not only finished components such as light emitting diodes (LEDs) or laser diodes are meant, but also substrates or Epitaxie Anlagenenmaschine, so that the first component and the second component connected by the connection layer form a parent third component or are part of such.
  • a surface with a topographic surface structure, a microscopic and / or a have macroscopic height profile.
  • a height profile may extend regularly or irregularly in one or in two directions parallel to the surface over the entire surface or over one or more subregions of the surface.
  • both the first and the second surface may have topographical surface structures.
  • the topographical surface structures may be the same, similar or different at least in one subregion.
  • the topographic surface structures are due to the roughness of the first and / or second surface.
  • This may in particular mean, for example, that topographic surface structures having the first surface are different from topographic surface structures having the second surface, for example due to different roughnesses of the first and second surfaces.
  • the topographic surface structures of the first surface and the topographic surface structures of the second surface may be the same or similar. This may mean, in particular, that the roughnesses and roughness depths of the first and second surfaces are the same or at least similar.
  • the electrically insulating connection layer advantageously a much thinner bonding layer between the two surfaces of the components than by an electrically conductive connection layer.
  • the electrically insulating Connecting layer has an electrically insulating adhesive.
  • the electrically insulating connection layer consists of an electrically insulating adhesive or a mixture of electrically insulating adhesives or of a mixture of an electrically insulating adhesive with further electrically insulating additives.
  • An electrically insulating adhesive or a mixture of electrically insulating adhesives or a mixture of an electrically insulating adhesive with further electrically insulating additives may be advantageous, for example, in comparison to the use of an electrically conductive adhesive in that the electrically insulating adhesive, for example, has no electrically conductive fillers. Due to the fillers in electrically conductive adhesives adhesive thicknesses in the range of some 10 microns are required when using electrically conductive adhesives. By contrast, a very thin bonding layer, as is possible, for example, with an electrically insulating adhesive, may allow the thermal resistance of the bonding layer to be advantageously reduced compared to a bonding layer of greater thickness.
  • electrically insulating connecting layers which have, for example, electrically insulating adhesives, with thicknesses of 100 nm, contribute less than 1 K / W to the heat transfer resistance with a planar, full-area connection and heat load.
  • an electrically insulating adhesive may have a thermal conductivity in the range of 0.2 to 0.4 W / mK, in particular 0.293 W / mK at 24 ° C, 0.310 W / mK at 45 ° C and 0.324 W / mK at 66 ° C exhibit.
  • the electrically insulating connection layer has an electrically insulating adhesive, which may in particular mean that the connection layer has no electrically conductive fillers.
  • the connection layer has no electrically conductive fillers.
  • an electrically insulating compound layer without electrically conductive fillers may be advantageous since, for example, gold-filled electrically conductive adhesive can increase the process costs.
  • the usual electrically conductive adhesives are often not compatible with process chemicals, such as those used in thin-film LED manufacturing, for example.
  • electrically insulating bonding layers which comprise, for example, electrically insulating adhesive
  • electrically insulating bonding layers offer the advantage that electrically insulating bonding layers can be processed at significantly lower temperatures compared to soldering processes. So solder joints often require process temperatures of more than 200 0 C to produce a metallurgical bond, which are not necessarily compatible with the requirements of the components to be connected.
  • an electrically insulating connection layer comprising, for example, an electrically insulating adhesive, does not require any additional effort with regard to the separation and protection of functional layers, for example by diffusion barriers, as is sometimes required in solder joints.
  • the first component or the second component or both may be, for example, a substrate, a wafer, a glass substrate, a heat sink, an epitaxial layer sequence, a semiconductor chip such as a light-emitting diode chip or a laser diode chip or else an optoelectronic component such as an organic light-emitting diode (OLED) or a light-emitting diode Semiconductor basis.
  • a semiconductor chip such as a light-emitting diode chip or a laser diode chip or else an optoelectronic component such as an organic light-emitting diode (OLED) or a light-emitting diode Semiconductor basis.
  • OLED organic light-emitting diode
  • an epitaxial layer sequence having an active zone in which electromagnetic radiation is generated in operation and a carrier such as a glass substrate or a wafer as the second component can be used as the first component.
  • a carrier such as a glass substrate or a wafer as the second component.
  • thin-film semiconductor chips are characterized by at least one of the following characteristic features:
  • a reflective layer is applied or formed which at least a part of the electromagnetic radiation generated in the epitaxial layer sequence is reflected back into it;
  • the epitaxial layer sequence has a thickness in the range of 20 microns or less, in particular in the range of 10 microns;
  • the epitaxial layer sequence comprises at least one semiconductor layer having at least one surface which has a mixing structure which, in the ideal case, leads to an approximately ergodic distribution of the radiation in the epitaxial layer sequence, i. it has as ergodically stochastic scattering behavior as possible.
  • the growth substrate of the radiation-generating epitaxial layer sequence may typically be removed or thinned, and the epitaxial layer sequence may be transferred to another substrate.
  • the connection between carrier and epitaxial layer sequence should be electrically conductive, the presently proposed compound may be suitable in particular for a thin-film semiconductor chip in order to be able to contact the thin-film semiconductor chip via the carrier.
  • this may result in the advantage that an electrically insulating connecting layer can be thin enough so that it can have a low thermal resistance in order to be able to effectively dissipate the heat from the epitaxial layer sequence that can arise during operation in the same.
  • the first component can be a
  • the second component may be a carrier, for example a substrate or a leadframe, which may likewise have at least two electrical contact surfaces.
  • the respective at least two electrical contact surfaces of the first and the second component may have the same or different electrical polarities.
  • the first component may be a structured epitaxial layer sequence for a thin-film semiconductor chip described above or a semiconductor chip for so-called flip-chip mounting which is electrically connected to a second component on one side by means of two electrical contact surfaces having different electrical polarity can be connected.
  • optoelectronic semiconductor chips such as light-emitting diode chips or laser diode chips, can also be mounted on a heat sink or a component housing.
  • the first surface or the second surface has recesses.
  • the recesses can only on the first surface of the first component or only on the second surface of the - S -
  • the first surface of the first component and / or the second surface of the second component have a joining region, may be mounted within the electrically insulating adhesive, which may form the electrically conductive bonding layer.
  • the recesses in the first and / or second surface are preferably arranged around the respective joining region.
  • the depressions may preferably serve as collecting reservoirs for the adhesive. As a result, it may be possible for excessively applied adhesive, which is displaced from the joining region, to flow off into the collecting reservoirs and remain there.
  • the depressions can continue to be arranged regularly or irregularly spaced.
  • the recesses or receiving reservoirs have a uniform arrangement.
  • a uniform or regular arrangement may be advantageous, for example, since it may be possible to produce the depressions by means of photomasks customary in the epitaxial layer sequence production process, and since it may be possible to avoid a reduction of the epitaxial surface by a uniform or regular arrangement can.
  • At least one of the surfaces may have a structured surface.
  • the structuring can be given, for example, by microprism structuring or microreflector structuring. It can depressions or collecting reservoirs due to Micro prisms or micro-reflectors can be formed, which can be produced for example by etching.
  • Recesses or catchment reservoirs may be embodied, for example, as mesa trenches or as parts of mesa trenches which may, for example, cut through an entire epitaxial layer sequence or a part thereof.
  • the depth of the depressions may correspond to the thickness of the Epitaxie WegenUSD or be less than this.
  • the depressions can furthermore have a width, which can be given by the width of the mesa trenches, which in turn can be predetermined, for example, by later processing steps such as singulation. It may be advantageous if the wells have a volume that is large enough to accommodate the entire displaced adhesive can.
  • the volume of the recesses or collecting reservoirs and the desired thickness of the connecting layer can give a condition for the maximum adhesive layer to be applied.
  • the recesses or collecting reservoirs are formed by mesa trenches which have a spacing of about 1000 ⁇ m and a trench width of about 40 ⁇ m and whose depth corresponds, for example, to the thickness of the epitaxial layer sequence of about 7 ⁇ m.
  • a thickness of about 0.5 ⁇ m may prove advantageous for an adhesive layer for application.
  • pits or catch reservoirs may be provided through the pits given by the roughness of a surface or portion of a surface.
  • the average thickness of the connection layer is of the order of the topographical surface structures of the first and / or the second surface. This may mean, in particular, that the average thickness of the bonding layer is of the order of the roughness or roughness of the first surface and / or the second surface.
  • Roughness may be the rms value of the height variations of a surface defined as the root of the mean square distance of a height profile of a surface from a mean height of the surface.
  • the height profile of the surface can be determined for example by means of an atomic force microscope by height profiles are recorded within one or more sections of the surface. From the height profile of the surface obtained, for example, by means of atomic force microscopy, stylus profile profilometry or white light interferometry, an average height can be determined, which represents the arithmetic mean of the height profile. Using the mean height and the determined height profile, the rms value can be determined as the value for the roughness of the surface.
  • the thickness of the tie layer is defined as the distance between the mean height of the first surface and the mean height of the second surface.
  • the roughness of a surface or a region of a surface may correspond to the natural roughness that results in the deposition of metal layers, such as electrical metal-semiconductor contact layers or metallic reflective layers.
  • the roughness of a surface or a portion of a surface can be increased, for example, by methods such as photolithographic patterning or sandblasting. Furthermore, increased roughness can be achieved by choosing suitable deposition conditions such as a slow vapor deposition rate and / or high substrate temperatures.
  • a sufficiently thin connection layer can thus ensure an electrically conductive contact between the surfaces of the components in particular in that, for example, elevated areas of the topographic surface structures of the first surface are in direct contact with the second surface and / or vice versa.
  • elevated area of the topographic surface structures of the first surface may be in direct contact with raised areas of the topographic surface structures of the second surface.
  • the raised regions of the topographic surface structures may include or be in particular the roughness peaks of the first surface and / or the roughness peaks of the second surface, and it may also be that roughness peaks of the first surface with roughness peaks of the second surface are in direct contact with each other.
  • the roughness of the first surface and / or the second surface at least within the joining region is at least a few nanometers.
  • the first surface and the second surface are at least partially electrically conductive.
  • at least a part of the joining region may preferably be designed to be electrically conductive.
  • at least partial regions of the topographic surface structures can also be designed to be electrically conductive.
  • An electrically conductive first surface and / or second surface is / are metallic, for example.
  • the first and / or second surface may be of electrically conductive construction, but may also comprise or consist of a conductive transparent oxide (TCO).
  • TCO conductive transparent oxide
  • the electrically insulating adhesive forming the tie layer is solvent resistant to solvents such as N-methyl-pyrrolidone (NMP), for example, 1-methyl-2-pyrrolidinone, acetone, isopropanol, ethanol, and / or methanol.
  • solvents such as N-methyl-pyrrolidone (NMP), for example, 1-methyl-2-pyrrolidinone, acetone, isopropanol, ethanol, and / or methanol.
  • NMP N-methyl-pyrrolidone
  • KOH potassium hydroxide
  • NaOH sodium hydroxide
  • phosphoric acid may be advantageous.
  • the electrically insulating adhesive can preferably be vacuum-compatible with respect to a typical process vacuum between 0.1 millibar and a few hundred millibars, preferably about 100 millibars, and / or temperature-stable at temperatures above 200 ° C.
  • Such features can generally be advantageous in terms of requirements in the following process steps and / or the later use of the components.
  • the bonding technique to be used should be compatible with the common process steps and chemicals used in the manufacturing chain of the device.
  • the bonding layer should not adversely affect the operation of the device or the individual components. In particular, it may be advantageous if no disadvantageous effects are caused by outgassing of solvents, plasticizers or other components.
  • the electrically insulating adhesive is UV-curable. This can be advantageous if the connection layer is optically accessible from at least one side, for example when a component is transparent, so that the connection layer can be illuminated with UV light from the side of the transparent component.
  • the electrically insulating adhesive comprises bisbenzocyclobutene (BCB) or consists of BCB.
  • BCB bisbenzocyclobutene
  • Processing properties of BCB are disclosed in T. Takahashi, Proc. 3rd Japan International SAMPE Symposium (1993), pp. 826-833, the disclosure of which is hereby incorporated by reference.
  • BCB has the advantage that it cures without the production of by-products such as water and therefore has very little shrinkage.
  • the first surface and the second surface have topographical structures.
  • topographic structures are created by methods such as etching or grinding.
  • the recesses are produced on at least one of the first and second surfaces to be joined by ablative structuring methods, such as etching or grinding, and / or by deforming structuring methods, such as embossing.
  • ablative structuring methods such as etching or grinding
  • deforming structuring methods such as embossing.
  • Different recesses can be produced on one component or on both components by different methods.
  • the electrically insulating connection layer such as a electrically insulating adhesive
  • a structured manner such as a electrically insulating adhesive
  • This can be done for example by printing processes such as inkjet printing or screen printing. It may be advantageous if a bonding layer with a thickness of at least about 10 microns by screen printing, a bonding layer of less than about 10 microns is applied by ink jet printing.
  • stamping methods can be used, for example.
  • the electrically insulating connection layer for example an electrically insulating adhesive
  • the unstructured applied connecting layer is structured after application. Structuring may be possible, for example, in that at least partial regions of at least one surface or at least of regions thereof have different wetting properties with regard to the connecting layer. Different wetting properties can be achieved, for example, by modifying subregions of at least one surface or at least portions thereof.
  • the connection layer can be patterned, for example, by light. Exposure can be done for example by a photomask.
  • the bonding layer has a thickness between 10 after application nm and 100 ⁇ m. It may also be advantageous if the bonding layer has a thickness between 100 nm and 10 ⁇ m after application. It may be particularly advantageous if the bonding layer has a thickness between 500 nm and 5 ⁇ m after application.
  • the thickness of the bonding layer after application may depend on the viscosity and / or the structuring of the bonding layer and / or the roughness of the first and / or the second surface.
  • the thickness of the bonding layer is reduced by applying a force to at least one component or to both components such that, after being applied, the thickness of the bonding layer is of the order of roughness or roughness of the first and / or the first second surface is.
  • the thickness of the connecting layer has reduced to such an extent that at least the roughness peaks of the surfaces to be joined touch.
  • a force in a range of 1 to 40 kN is applied to an area of 20 to 78 cm 2 .
  • FIGS. 1A to 1F show schematic sectional views of a device at various stages of the method according to the invention
  • FIG. 2 a schematic sectional view of a section of a device according to a first exemplary embodiment
  • FIG. 3 a schematic sectional view of a device according to a second exemplary embodiment
  • Figure 5 a schematic sectional view of a device according to a fifth embodiment
  • FIGS 6A to 6E schematic sectional views of further devices according to further embodiments.
  • an epitaxial layer sequence 2 is grown epitaxially on a suitable growth substrate 1, for example an SiC substrate or a sapphire substrate.
  • the epitaxial layer sequence comprises an active zone 3 in which radiation is generated in operation and further functional layers 4.
  • the active zone 3 comprises, for example, a pn junction, a double heterostructure, a single quantum well or a multiple quantum well (MQW ) on .
  • the term quantum well structure does not contain any information about the dimensionality of the quantization. It thus includes u.a. Quantum wells, quantum wires and quantum dots and any combination of these structures. Examples of MQW structures are described in the publications WO 01/39282, US 5,831,277, US 6,172,382 Bl and US 5,684,309, the disclosure content of which is hereby incorporated by reference.
  • a reflective layer 5 is applied to the side of the epitaxial layer sequence 2 facing away from the growth substrate 1, the radiation generated in the active zone 3, which would emerge from the epitaxial layer sequence 2 on the side remote from the growth substrate 1, is reflected back into the epitaxial layer sequence 2.
  • the reflective layer 5 has Au, Al or Ag or an alloy of these metals and can be used as a single layer or as a layer sequence with layers of other materials.
  • the total thickness of an epitaxial layer sequence 2 of a conventional thin-film semiconductor chip is in the range of several micrometers to several tens of micrometers.
  • a bonding layer 7 is applied on the side 6 facing away from the growth substrate 1 of the reflective layer 5, which in the present case serves as the first surface of the first component.
  • a microprism structuring on the side facing away from the growth substrate 1 6 of the reflective layer 5, as described in the publication WO 02 / 13281A1, the disclosure of which is hereby incorporated herein by reference, can be advantageously used as pre-structuring.
  • Recesses for microprisms can, for example, be etched into a semiconductor layer over which a reflective layer 5 can then be deposited.
  • the reflective layer 5 is preferably formed from an electrically conductive material.
  • a connecting medium which is solvent-resistant, vacuum-compatible, and / or temperature-stable, among other things, and which is compatible with all further process steps.
  • a suitable material for the bonding layer 7 is, for example, BCB (Bisbenzocyclobuten, which is available, for example, under the trade name Cyclotene 3022-xx from Dow Corning, where "xx" indicates the proportion of prepolymerized BCB monomers in the solvent mesitylene), which advantageously Photoresist with well reproducible thicknesses in the range of 0.5 to ten microns is aufschleuderbar and on the zu Bonding surfaces usually adheres well.
  • Cyclotene 3022-35 or Cyclotene 3022-46 can prove to be advantageous, with which, for example, coating thicknesses of about 1.0 to about 2.3 ⁇ m or of about 2.4 to about 5.5 ⁇ m can be achieved during application ,
  • the BCB film may optionally be patterned by reactive ion etching using a titanium mask.
  • the connecting layer 7 is also applied to a carrier substrate 8 to be connected to the epitaxial layer sequence 2.
  • a carrier substrate 8 is positioned as a second component with a second surface 9 in a desired position relative to the epitaxial layer sequence 2 on the connection layer 7.
  • Suitable materials for the carrier substrate 8 are electrically conductive, such as silicon or metal, or electrically insulating with an electrically conductive surface.
  • a simple electrical contacting of the epitaxial layer sequence 2 by the carrier substrate 8 can take place in the further method steps.
  • a force 10 is applied essentially perpendicularly to the surfaces 6, 9 of the epitaxial layer sequence 2 that terminate the reflective layer 5 and the carrier substrate 8.
  • the thickness of the connecting layer 7 is reduced so much that, according to the exemplary embodiment in FIG. 2, an electrically conductive contact is produced by the contact of topographical surface structures of the surfaces 6, 9 of the reflective layer 5 terminating the epitaxial layer sequence 2 and of the carrier substrate 8.
  • the topographical surface structures of the surfaces 6, 9 can advantageously be roughness peaks 20, 21, as shown in the embodiment of FIG.
  • the thus reduced thickness connecting layer 7 according to FIG IE is cured under moderate pressure by a freely selectable within wide limits temperature range.
  • a force of about 1 to about 40 kN can prove to be suitable on an area of about 20 to about 78 cm 2 .
  • BCB may for example be cured at temperatures ranging from about 150 to about 200 0 C.
  • hardening at a temperature of about 150 ° C. for about 12 hours or at a temperature of about 200 ° C. for about 0.5 hours can prove to be particularly advantageous.
  • connection layer 7 Due to the good process compatibility in terms of mechanical strength and temperature resistance of Connection layer 7, the device can be further processed.
  • a good process compatibility can be shown in particular by the fact that the process layer is not restricted or adversely affected by the connection layer further process steps. For example, it may be possible through the connection layer that the absence of outgassing, which may be detrimental to subsequent process steps in vacuum, by the resistance to etching processes and by the compatibility of the bonding layer with temperatures of subsequent process steps, no adverse effect on a process for manufacturing example a semiconductor chip with a connection layer according to the invention is formed.
  • the growth substrate 1 is thinned, for example, by grinding or completely removed.
  • a Bond Päd 12 for contacting the Epitaxie fürenide 2 is applied in a further process step (see Figure IF).
  • An electrical contacting of the thus obtainable semiconductor chip 13 can be made possible by electrical leads which contact the carrier substrate 8 and the bonding pad 12.
  • suitable carrier substrates such as lead frames, is shown in the embodiments of FIGS. 3 to 5.
  • the illustrated method can be used with a carrier wafer for the large-area connection of a four-inch epitaxial wafer having the epitaxial layer sequence on a growth substrate.
  • a carrier wafer for the large-area connection of a four-inch epitaxial wafer having the epitaxial layer sequence on a growth substrate.
  • approximately 50,000 thin-film semiconductor chips can usually be produced on a four-inch carrier wafer, whose electrical contact can be checked and verified by the carrier wafer for each thin-film semiconductor chip.
  • the electrical contact resistances between the carrier wafer and the thin-film semiconductor chips are not increased compared to the otherwise usual solder joints.
  • electrical contacting of the semiconductor chip 13 does not take place via the carrier substrate 8 on the side 8 of the reflective layer 5 facing the carrier substrate 8 and via the bond pad 12 on the side 11 of the epitaxial layer sequence 2 facing away from the carrier substrate 8, as in the exemplary embodiment according to FIG. but via structured electrical contacts on only one side of the epitaxial layer sequence 2, electrical contacting of the structured electrical contacts with structured electrical leads takes place, for example, on a structured conductor strip by means of a connecting layer 7 of electrically insulating adhesive.
  • flip-chip mounting is described in the document EP 0905797 A2, the disclosure content of which is hereby incorporated by reference. It is the to be mounted and closed contacting thin-film semiconductor chip 13 with reflective running contacts 5 on the electrical leads, for example, on the conductor strip, placed on, are provided by structuring the reflective contacts 5 suitable acting as receiving trenches 40 wells.
  • Connecting layer 7 is used electrically insulating adhesive, which offers the advantage that short circuits are basically avoided by fluctuations in the assembly process. It may, for example, be possible that too much applied adhesive, which can cover the side surfaces of a semiconductor chip, ie the chip flanks, does not cause a short circuit of the epitaxial layer sequence.
  • a section of a device according to the invention is shown.
  • a first surface 6 of a first component 5 and a second surface 9 of a second component 8 each have topographical surface structures 22, 24, which can be determined in a measurement, for example by atomic force microscopy, as height profile.
  • an average contour line 26 of the surface 22 and an average contour line 27 of the surface 24 can be indicated.
  • the spacing of the mean contour lines 26 and 27 defines the thickness 28 of the bonding layer 7.
  • the surface structures 22, 24 have elevations 20, 21, such as roughness peaks, between which depressions may be located in the exemplary embodiment shown.
  • the bumps may be irregular, such as with an unstructured roughness profile.
  • the elevations may also be regularly arranged at least in some areas.
  • the first component 5 can be, for example, the epitaxial layer sequence with the reflective layer from the exemplary embodiment IA, wherein the first surface is the side of the reflective layer facing away from the epitaxial layer sequence, and the second component 8 can be the carrier substrate.
  • the first component 5 may, for example, also be a semiconductor chip 13, such as a thin-film semiconductor chip according to one of the following embodiments, wherein the first surface 6 may be the side of the carrier substrate facing away from the epitaxial layer sequence, and the second component 8 may be the leadframe of a housing surface mount device or other suitable substrate for the semiconductor chip 13, as shown for example in the following figures.
  • the components 5, 8 approached each other until the elevations 20, 21 of the topographic surface structures of the two surfaces 6, 9 touch.
  • an electrically conductive contact between the surfaces 6, 9 of the two components 5, 8 is produced.
  • the electrical contact resistance is the smaller, the more contact points are produced.
  • the thickness 28 of the connecting layer can thereby correspond approximately to the height profile of the topographic surface structures 22, 24, for example, the roughness of the surfaces 6, 9.
  • the connecting layer 7 may be formed with trained electrical contact between the components 5, 8 so that the electrically insulating connection medium forming the connection layer, between the elevations 20, 21st located. As a result, a cohesive contact between the components 5, 8 can be ensured.
  • the embodiment according to FIG. 3 involves the mounting of a semiconductor chip 13, such as, for example, a thin-film semiconductor chip produced according to methods IA to IF, which is mounted in a surface-mountable component 30.
  • the surface-mountable component 30 has a housing 31, for example made of plastic, and a leadframe 32, which allows mounting and electrical contacting of the surface-mountable component 30, for example, on a printed circuit board.
  • the semiconductor chip 13 is provided with one side, in the case of the thin-film semiconductor chip according to FIG.
  • Embodiment IF with the epitaxial layer sequence 2 side facing away from the carrier substrate 8 to the lead frame 32 within the housing 31 by means of a connecting layer 7 made of an electrically insulating adhesive and electrically and thermally coupled to the lead frame 32.
  • the lead frame 32 serves not only as an electrical supply but also as a heat sink in order to dissipate the heat generated in the semiconductor chip 13.
  • the heat can be dissipated particularly well.
  • connection layers of BCB can be used, as in connection with the method according to the exemplary embodiment of FIGS. 1A to IF, with similar processing parameters.
  • the attachment so for example, the placement of a semiconductor chip 13 on a lead frame 32, can take place temporally and spatially separated from the curing of the bonding layer 7.
  • a semiconductor chip 13 is shown, which is mounted on a leadframe 32, wherein the leadframe 32, typically a metal strip, has been embossed such that it has depressions 40 for the electrically insulating adhesive of the bonding layer 7.
  • the contact pressure exerts pressure on the adhesive applied as the bonding layer 7, so that the thickness of the bonding layer 7 is reduced.
  • Excess adhesive from the bonding layer 7 is pressed into the depressions 40 serving as collecting reservoirs for adhesive.
  • the adhesive thickness in the joining region 41 is reduced so far that an electrically conductive contact between the semiconductor chip 13 and the lead frame 32 is formed.
  • the recesses 40 serving as collecting reservoirs, no displaced, excess adhesive is applied to the semiconductor chip 13 to be mounted, which enables a clean contacting and mounting of the semiconductor chip 13 on the conductor strip 32.
  • the semiconductor chip 13 to be mounted according to the exemplary embodiment IF has recesses 40, which serve as collecting reservoirs for adhesive. These depressions 40 can either be provided by the structuring of the side of the carrier substrate 8 facing away from the epitaxial layer sequence 2 or given by the roughness that results from the interaction of a grinding process with a crystallographic etching attack.
  • a contacting of the semiconductor chip 13 according to the exemplary embodiment of FIG. 4A or the semiconductor chip 13 according to the exemplary embodiment of FIG. 4B can take place for example on the side of the semiconductor chip facing away from the leadframe by a bonding pad 12.
  • a radiation-emitting semiconductor chip 13 is mounted on a transparent substrate 50, which is coated with a layer 51 which comprises or consists of a transparent, electrically conductive oxide ("TCO").
  • TCOs are transparent, electrically conductive materials, usually metal oxides, such as zinc oxide, tin oxide, cadmium oxide, titanium oxide, indium oxide or indium tin oxide (ITO)
  • binary metal oxygen compounds such as ZnO, SnO 2 or In 2 O 3 also include ternary metal oxygen compounds, such as Zn 2 SnO 4 , CdSnO 3 , ZnSnO 3 , MgIn 2 O 4 , GaInO 3 , Zn 2 In 2 O 5 or In 4 Sn 3 Oi 2 or mixtures of different transparent conductive oxides to the group of TCOs not necessarily a stoichiometric composition and may also be p- or n-doped
  • a bonding layer 7 made of an electrically insulating adhesive which can be
  • the semiconductor chip 13 which according to the method of Embodiment of Figures IA to IF may be prepared so arranged on the substrate that the carrier substrate 8 faces the substrate 50.
  • the carrier substrate is transparent and has or is made of glass or other transparent material.
  • radiation emitted by the semiconductor chip 13 can be emitted through the carrier substrate 8 of the semiconductor chip 13, through the connection layer 7, the layer 51 and the transparent substrate 50.
  • the distance between the semiconductor chip and the layer 51 is reduced to such an extent that an electrically conductive contact between the semiconductor chip 8 and the layer 51 as shown in the embodiment of FIG the formation of points of contact between surveys, such as
  • the electrically insulating adhesive may be cured with, for example, UV light which can be irradiated from the side of the transparent substrate 50 to the bonding layer 7.
  • An electrical contact can be made, for example, via a contact point which has one or more metals or is composed of one or more metals. Such a contact point may be arranged next to the semiconductor chip 13, in particular with a suitable distance from the semiconductor chip, on the layer 51 (not shown).
  • the side of the semiconductor chip facing away from the substrate 50 which may for example have a microprism structuring, can be contacted in a similar manner.
  • a further transparent substrate 52 be arranged, for example, has glass or glass.
  • the transparent substrate 52 may be coated with an electrically conductive layer 53 having a TCO or being made of a TCO.
  • An electrically conductive connection of the semiconductor chip 13 with the electrically conductive layer 53 can likewise take place via a connection layer 7.
  • a bonding layer 7 of an electrically insulating material such as an electrically insulating adhesive, it may be possible for the regions 54 adjacent to the side surfaces 131, 132 of the semiconductor chip 13 to be filled with the bonding layer material.
  • an electrically insulating connection layer material By using an electrically insulating connection layer material, a short circuit of the semiconductor chip can be avoided.
  • the substrate 50 may not be transparent and the substrate 52 may be transparent.
  • FIG. 6A shows an embodiment which has a first component 5 with two electrical contact regions 51, 52.
  • the first component 5, which is shown only in a section, is embodied as an epitaxial layer sequence which can be electrically contacted on one side via the electrical contact regions 51, 52.
  • the first component 5 has a continuous first surface 6, which can be electrically connected by the electrical contact regions 51, 52.
  • the electrical contact regions 51, 52 have different polarities in the embodiment shown.
  • the electrical contact regions 51, 52 can also have the same electrical polarity, so that the electrical connection of the first component only with respect to a Polarity can take place via the structured contact regions 51, 52 on the first surface 6.
  • the first surface 6 may have more than two electrical contact areas with the same or different polarities.
  • the first component 5 is arranged on a second component 8, which is a carrier with two electrical contact regions 81, 82.
  • the carrier can be embodied as a carrier substrate or as a leadframe with a second surface 9 which has electrical contact regions 81, 82 corresponding to the number of electrical contact regions 51, 52 on the first surface 6.
  • an electrical contact area on the second surface 9 may also contact more than one electrical contact area on the second surface or vice versa (not shown).
  • connection layer 7 which is arranged between the surfaces 6 and 9.
  • the connecting layer 7 is designed as in the previous embodiments and has an electrically insulating adhesive, such as BCB.
  • connection layer 7 can be continuous and unstructured as in the exemplary embodiment shown and can be used as a continuous layer the electrical contact regions 51, 52, 81, 82 extend. Because the connecting layer is made of an electrically insulating adhesive, a large-area cohesive fastening of the first component 5 on the second component 8 can be achieved without a short circuit between the electrical contact regions 51 and 52 or 81 and 82 would arise.
  • the first component 5 and the second component 8 each have raised electrical contact regions 51, 52 and 81, 82, respectively.
  • the first component 5 may be, for example, a semiconductor chip for flip-chip mounting, which is applied to a carrier with lead frames 81, 82 as a second component 8.
  • the cohesive fastening and the electrical connection of the first component 5 to the second component 8 takes place via connecting layers 7 in the manner described above, which are applied between the respective electrical Maisberiechen 51 and 81 or 52 and 82.
  • FIG. 6C shows a further exemplary embodiment in which the connection layer 7 is also arranged between the electrical contact regions 51, 52, 81, 82, in order to enable a better materially bonded attachment of the first component 5 to the second component 8.
  • FIG. 6D shows a second component 8 with an additional layer over the electrical contact regions 81, 82 which comprises an insulating material 801, such as an oxide such as SiO 2 , containing metal fillings 811, 812, 821, 822, respectively the electrical contact areas 81 and 82 of the second component 8 contact.
  • an insulating material 801 such as an oxide such as SiO 2
  • metal fillings 811, 812, 821, 822 respectively the electrical contact areas 81 and 82 of the second component 8 contact.
  • the first component 5 such as an epitaxial layer sequence with structured electrical contact areas 51, 52, arranged in the manner described above by means of a connecting layer 7 are electrically connected to the metal fillings 811, 812 and 821, 822 and thus also to the electrical Contact areas 81, 82 of the second component 8.
  • the second component 8 may be designed as a substrate with electrical leads 81, 82, over which the layer with the insulating material 801 and the metal fillings 811, 812, 821, 822 is arranged.
  • the metal fillings 811, 812, 821, 822 may be surrounded at the interfaces to the material 801 by a layer of an insulating material, so that the material 801 may also be electrically conductive.
  • the metal fillings 811, 812, 821, 822 are raised above the material 801, for example in a mushroom structure.
  • the electrical contact between the second surface 9 of the metal fillings 811, 812, 821, 822 and the first surface 6 of the electrical contact regions 51 and 52 results in a sufficient reduction of the thickness of the connection layer 7.
  • a non-contacting contact of the first component 5 with the second component 8 can thus be achieved.
  • the number of metal fillings can differ from the number shown here.
  • the first and / or the second component can adjustment elements such as guide parts or edges so that the restrictions on the dimensioning and the arrangement of the metal fillings can be omitted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Wire Bonding (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

Vorrichtung mit einem ersten Bauteil (5) mit einer ersten Oberfläche (6), einem zweiten Bauteil (8) mit einer zweiten Oberfläche (9) und einer Verbindungsschicht (7) zwischen der ersten Oberfläche (6) des ersten Bauteils (5) und der zweiten Oberfläche (9) des zweiten Bauteils (8), wobei die Verbindungsschicht (7) einen elektrisch isolierenden Klebstoff umfasst und ein elektrisch leitender Kontakt zwischen der ersten Oberfläche (6) des ersten Bauteils (5) und der zweiten Oberfläche (9) des zweiten Bauteils (8) besteht.

Description

Beschreibung
Elektrisch leitende Verbindung mit isolierendem Verbindungsmedium
Die vorliegende Erfindung betrifft eine Vorrichtung mit einem ersten Bauteil mit einer ersten Oberfläche, einem zweiten Bauteil mit einer zweiten Oberfläche und einer Verbindungsschicht zwischen der ersten Oberfläche des ersten Bauteils und der zweiten Oberfläche des zweiten Bauteils, und ein Verfahren zur Herstellung einer solchen Vorrichtung.
Um zwei Bauteile mechanisch, elektrisch und/oder thermisch miteinander zu verbinden, können beispielsweise Methoden mit einer Verbindungsschicht, etwa aus einem Lot oder einem Klebstoff, angewendet werden. Wie beispielsweise in der Druckschrift EP 0905797 A2 beschrieben, wird in der Regel ein elektrisch leitender Klebstoff oder ein metallisches Lot verwendet, wenn eine elektrisch leitende Verbindung angestrebt ist, während für elektrisch isolierende Verbindungen ein elektrisch isolierender Klebstoff eingesetzt wird. Die Verwendung von Lot ist jedoch aufgrund der relativ hohen Verarbeitungstemperaturen nicht immer möglich. Weiterhin ist der Einsatz von elektrisch leitendem Klebstoff aufgrund der Füllstoffe gegenüber elektrisch isolierenden Klebstoffen in der Regel aufwändig.
Eine Aufgabe der vorliegenden Erfindung ist es daher, eine Vorrichtung mit einer elektrisch isolierenden Verbindungsschicht zwischen zwei Bauteilen anzugeben, wobei eine elektrisch leitende Verbindung zwischen den zwei Bauteilen vorliegt. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung einer solchen Verbindung anzugeben.
Diese Aufgaben werden durch eine Vorrichtung mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Vorrichtung sowie ein Verfahren sind Gegenstand weiterer Ansprüche.
Eine Vorrichtung weist gemäß einer Ausführungsform der Erfindung insbesondere ein erstes Bauteil mit einer ersten Oberfläche und ein zweites Bauteil mit einer zweiten Oberfläche auf, wobei
- zumindest eine der ersten und zweiten Oberfläche topographische Oberflächenstrukturen aufweist,
- die erste Oberfläche (6) des ersten Bauteils (5) mit der zweiten Oberfläche (9) des zweiten Bauteils (8) über eine elektrisch isolierende Verbindungsschicht (7) verbunden ist und
- ein elektrisch leitender Kontakt zwischen der ersten Oberfläche (6) des ersten Bauteils (5) und der zweiten Oberfläche (9) des zweiten Bauteils (8) über die topographischen Oberflächenstrukturen besteht.
Es sei an dieser Stelle darauf hingewiesen, dass mit dem Begriff „Bauteil" nicht nur fertige Bauelemente wie beispielsweise Leuchtdioden (LEDs) oder Laserdioden gemeint sind, sondern auch Substrate oder Epitaxieschichtenfolgen, so dass das erste Bauteil und das zweite Bauteil verbunden durch die Verbindungsschicht ein übergeordnetes drittes Bauteil bilden bzw. Teil eines solchen sind.
Dabei kann eine Oberfläche mit einer topographischen Oberflächenstruktur ein mikroskopisches und/oder ein makroskopisches Höhenprofil aufweisen. Ein Höhenprofil kann sich dabei regelmäßig oder unregelmäßig in eine oder in zwei Richtungen parallel zur Oberfläche über die gesamte Oberfläche oder über einen oder mehrere Teilbereiche der Oberfläche erstrecken.
Weiterhin kann es möglich sein, dass sowohl die erste als auch die zweite Oberfläche topographische Oberflächenstrukturen aufweist. Die topographischen Oberflächenstrukturen können dabei zumindest in einem Teilbereich gleich, ähnlich oder verschieden sein.
Bei einer Ausführungsform der Vorrichtung sind die topographischen Oberflächenstrukturen durch die Rauhigkeit der ersten und/oder zweiten Oberfläche bedingt. Das kann insbesondere beispielsweise bedeuten, dass topographische Oberflächenstrukturen, die die erste Oberfläche aufweist, verschieden von topographischen Oberflächenstrukturen sind, die die zweite Oberfläche aufweist, beispielsweise aufgrund unterschiedlicher Rauhigkeiten der ersten und zweiten Oberfläche. Bevorzugt können die topographischen Oberflächenstrukturen der ersten Oberfläche und die topographischen Oberflächenstrukturen der zweiten Oberfläche gleich oder ähnlich sein. Das kann insbesondere bedeuten, dass die Rauhigkeiten und Rautiefen der der ersten und zweiten Oberflächen gleich oder zumindest ähnlich sind.
Bei einer Ausführungsform der Vorrichtung kann durch die elektrisch isolierenden Verbindungsschicht vorteilhafterweise eine wesentlich dünnere Verbindungsschicht zwischen den beiden Oberflächen der Bauteile erzielt werden als durch eine elektrisch leitende Verbindungsschicht. Insbesondere kann dies möglich sein, wenn die elektrisch isolierende Verbindungsschicht einen elektrisch isolierenden Klebstoff aufweist. Das kann weiterhin bedeuten, dass die elektrisch isolierende Verbindungsschicht aus einem elektrisch isolierenden Klebstoff oder einer Mischung aus elektrisch isolierenden Klebstoffen oder aus einer Mischung eines elektrisch isolierenden Klebstoffes mit weiteren elektrisch isolierenden Zusätzen besteht. Ein elektrisch isolierender Klebstoff oder eine Mischung aus elektrisch isolierenden Klebstoffen oder eine Mischung eines elektrisch isolierenden Klebstoffes mit weiteren elektrisch isolierenden Zusätzen kann im Vergleich zur Verwendung einer elektrisch leitenden Klebstoffes beispielsweise dadurch vorteilhaft sein, dass der elektrisch isolierende Klebstoff beispielsweise keine elektrisch leitenden Füllstoffe aufweist. Aufgrund der Füllstoffe in elektrisch leitenden Klebstoffen sind bei der Verwendung elektrisch leitender Klebstoffe Klebedicken im Bereich von einigen 10 μm erforderlich. Durch eine sehr dünne Verbindungsschicht hingegen, wie sie beispielsweise mit einem elektrisch isolierenden Klebstoff möglich ist, kann es möglich sein, dass vorteilhafterweise der thermische Widerstand der Verbindungsschicht gegenüber einer Verbindungsschicht mit größerer Dicke verringert wird. So können beispielsweise elektrisch isolierende Verbindungsschichten, die beispielsweise elektrisch isolierende Klebstoffe aufweisen, mit Dicken von 100 nm bei einer planaren, vollflächigen Anbindung und Wärmebelastung weniger als 1 K/W zum Wärmeübergangswiderstand beitragen. Somit kann eine gute thermische Ankopplung zwischen dem ersten und dem zweiten Bauteil gewährleistet sein. Insbesondere kann ein elektrisch isolierender Klebstoff eine Wärmeleitfähigkeit im Bereich von 0,2 bis 0,4 W/mK, insbesondere von 0,293 W/mK bei 24°C, 0,310 W/mK bei 45°C und 0,324 W/mK bei 66°C aufweisen. Bei einer weiteren Ausführungsform der Vorrichtung weist die elektrisch isolierende Verbindungsschicht einen elektrisch isolierenden Klebstoff auf, was insbesondere bedeuten kann, dass die Verbindungsschicht keine elektrisch leitenden Füllstoffe aufweist. Im Vergleich zur elektrischen Kontaktierung beispielsweise eines Halbleiterchips mittels elektrisch leitenden Klebstoffen mit Füllstoffen kann es daher möglich sein, dass bei der Verwendung einer elektrisch isolierenden Verbindungsschicht ohne elektrisch leitende Füllstoffe keine Vorkehrung gegen eine mögliche Migration der Füllstoffe oder deren Bestandteile getroffen werden muss. Dies kann insofern vorteilhaft sein, da insbesondere bei der Verwendung von Füllstoffen, die Silber aufweisen, durch die Migration des Silbers in die funktionellen Schichten des Halbleiterchips die Funktionsfähigkeit des Halbleiterchips eingeschränkt werden kann. Weiterhin kann die Verwendung einer elektrisch isolierenden Verbindungsschicht ohne elektrisch leitende Füllstoffe vorteilhaft sein, da beispielsweise goldgefüllter elektrisch leitender Klebstoff die Prozesskosten erhöhen kann. Zusätzlich sind die üblichen elektrisch leitenden Klebstoffe oft nicht mit Prozesschemikalien, wie sie z.B. in der Dünnfilm-LED- Herstellung eingesetzt werden, verträglich.
Gegenüber der Verwendung von Loten kann die Verwendung von elektrisch isolierenden Verbindungsschichten, die beispielsweise elektrisch isolierenden Klebstoff aufweisen, insbesondere den Vorteil bieten, dass elektrisch isolierende Verbindungsschichten bei im Vergleich zu Lötprozessen deutlich geringeren Temperaturen verarbeitet werden können. So erfordern Lotverbindungen oft Prozesstemperaturen von mehr als 2000C zur Herstellung einer metallurgischen Verbindung, die nicht unbedingt mit den Anforderungen der zu verbindenden Bauteile vereinbar sind. Zusätzlich kann es möglich sein, dass eine elektrisch isolierende Verbindungsschicht, die beispielsweise einen elektrisch isolierenden Klebstoff aufweist, keinen zusätzlichen Aufwand hinsichtlich der Separation und zum Schutz von Funktionsschichten zum Beispiel durch Diffusionssperren erforderlich macht, wie es bei Lötverbindungen mitunter erforderlich ist.
Das erste Bauteil oder das zweite Bauteil oder beide können beispielsweise ein Substrat, ein Wafer, ein Glasträger, eine Wärmesenke, eine Epitaxieschichtenfolge, ein Halbleiterchip wie ein Leuchtdiodenchip oder ein Laserdiodenchip oder auch ein optoelektronisches Bauelement wie eine organische Leuchtdiode (OLED) oder eine Leuchtdiode auf Halbleiterbasis sein. Die laterale Ausdehnung der Verbindungsschicht kann daher von der Größe von Wafern bis zur Größe von Chipkontakten und kleiner reichen.
Insbesondere kann als erstes Bauteil eine Epitaxieschichtenfolge mit einer aktiven Zone, in der im Betrieb elektromagnetische Strahlung erzeugt wird, und als zweites Bauteil ein Träger wie ein Glassubstrat oder ein Wafer verwendet werden. Die Verbindung dieser beiden Bauteile miteinander ist beispielsweise bei der Herstellung eines Dünnfilm- Halbleiterchips zweckmäßig.
Dünnfilm-Halbleiterchips zeichnen sich insbesondere durch mindestens eines der folgenden charakteristischen Merkmale aus :
- An einer zu einem Träger hin gewandten ersten Hauptfläche einer Strahlungserzeugenden Epitaxieschichtenfolge ist eine reflektierende Schicht aufgebracht oder ausgebildet, die zumindest einen Teil der in der Epitaxieschichtenfolge erzeugten elektromagnetischen Strahlung in diese zurückreflektiert;
- die Epitaxieschichtenfolge weist eine Dicke im Bereich von 20μm oder weniger, insbesondere im Bereich von 10 μm auf; und
- die Epitaxieschichtenfolge enthält mindestens eine Halbleiterschicht mit zumindest einer Fläche, die eine Durchmischungsstruktur aufweist, die im Idealfall zu einer annähernd ergodischen Verteilung der Strahlung in der Epitaxieschichtenfolge führt, d.h. sie weist ein möglichst ergodisch stochastisches Streuverhalten auf.
Ein Grundprinzip eines Dünnschicht-Leuchtdiodenchips ist beispielsweise in I. Schnitzer et al . , Appl . Phys . Lett. 63 (16), 18. Oktober 1993, 2174 - 2176 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.
Bei einem Dünnfilm-Halbleiterchip kann das Wachstumssubstrat der Strahlungserzeugenden Epitaxieschichtenfolge in der Regel entfernt oder gedünnt sein und die Epitaxieschichtenfolge kann auf einen anderen Träger übertragen sein. Da die Verbindung zwischen Träger und Epitaxieschichtenfolge elektrisch leitend sein sollte, kann die vorliegend vorgeschlagene Verbindung insbesondere für einen Dünnfilm- Halbleiterchip geeignet sein um den Dünnfilm-Halbleiterchip über den Träger kontaktieren zu können. Weiterhin kann sich daraus der Vorteil ergeben, dass eine elektrisch isolierende Verbindungsschicht dünn genug sein kann, so dass sie einen geringen Wärmewiderstand aufweisen kann, um die Wärme von der Epitaxieschichtenfolge effektiv ableiten zu können, die beim Betrieb in dieser entstehen kann. Insbesondere kann es sein, dass bei einer elektrisch nichtleitenden Verbindung zwischen dem Träger und der Epitaxieschichtenfolge eine Kontaktierungsmöglichkeit von der dem Träger abgewandten Seite der Epitaxieschichtefolge notwendig ist, was aber einen Mehrverbrauch an Epitaxiefläche und eine damit verbundene geringere Wirtschaftlichkeit zu Folge hätte.
Weiterhin kann das erste Bauteil eine
Halbleiterschichtenfolge, etwa eine Epitaxieschichtenfolge, umfassen, die auf einer Seite wenigstens zwei elektrische Kontaktflächen aufweisen kann. Das zweite Bauteil kann ein Träger, beispielsweise ein Substrat oder ein Leiterrahmen, sein der ebenfalls wenigstens zwei elektrische Kontaktflächen aufweisen kann. Die jeweils wenigstens zwei elektrischen Kontaktflächen des ersten beziehungsweise des zweiten Bauteils können dabei dieselbe oder verschiedenen elektrische Polaritäten aufweisen. Beispielsweise kann es sich bei dem ersten Bauteil um eine strukturierte Epitaxieschichtenfolge für einen oben beschriebenen Dünnfilm-Halbleiterchip handeln oder um einen Halbleiterchip zur so genannten Flip-Chip- Montage, der auf einer Seite mittels zweier elektrischer Kontaktflächen mit unterschiedlicher elektrischer Polarität elektrisch an ein zweites Bauteil angeschlossen werden kann.
Weiterhin können gemäß der hier vorgeschlagenen Verbindung auch optoelektronische Halbleiterchips wie Leuchtdiodenchips oder Laserdiodenchips auf einer Wärmesenke oder einem Bauelementgehäuse befestigt werden.
Bei einer bevorzugten Ausführungsform weist die erste Oberfläche oder die zweite Oberfläche Vertiefungen auf. Dabei können die Vertiefungen nur auf der ersten Oberfläche des ersten Bauteils oder nur auf der zweiten Oberfläche des - S -
zweiten Bauteils oder auf beiden zu verbindenden Oberflächen vorhanden sein.
Bei einer weiteren Ausführungsform weisen die erste Oberfläche des ersten Bauteils und/oder die zweite Oberfläche des zweiten Bauteils einen Fügebereich auf, innerhalb dem elektrisch isolierender Klebstoff angebracht sein kann, der die elektrisch leitende Verbindungsschicht bilden kann. Die Vertiefungen in der ersten und/oder zweiten Oberfläche sind dabei bevorzugt um den jeweiligen Fügebereich angeordnet. Bevorzugt können die Vertiefungen als Auffangreservoirs für den Klebstoff dienen. Dadurch kann es möglich sein, dass überschüssig aufgebrachter Klebstoff, der aus dem Fügebereich verdrängt wird, in die Auffangreservoirs abfließen und dort verbleiben kann. Die Vertiefungen können dabei weiterhin regelmäßig oder unregelmäßig beabstandet angeordnet sein.
Bei einer bevorzugten Ausführungsform weisen die Vertiefungen oder Aufnahmereservoirs eine gleichmäßige Anordnung auf. Eine gleichmäßige oder regelmäßige Anordnung kann beispielsweise vorteilhaft sein, da es möglich sein kann, dass die Vertiefungen mithilfe von im Herstellungsprozess von Epitaxieschichtenfolgen üblichen Photomasken herstellbar sind, und da es möglich sein kann, dass durch eine gleichmäßige oder regelmäßige Anordnung eine Verminderung der Epitaxiefläche vermieden werden kann.
Vorteilhafterweise kann zumindest eine der Oberflächen eine strukturierte Oberfläche aufweisen. Die Strukturierung kann dabei beispielsweise durch eine Mikroprismenstrukturierung oder Mikroreflektorenstrukturierung gegeben sein. Dabei können Vertiefungen oder Auffangreservoirs aufgrund von Mikroprismen oder Mikroreflektoren ausgebildet sein, die beispielsweise durch Ätzen erzeugt werden können.
Vertiefungen oder Auffangreservoirs können beispielsweise als Mesagräben oder als Teile von Mesagräben ausgeführt sein, die beispielsweise eine gesamte Epitaxieschichtenfolge oder einen Teil davon durchschneiden können. Dabei kann die Tiefe der Vertiefungen der Dicke der Epitaxieschichtenfolge entsprechen oder geringer als diese sein. Die Vertiefungen können weiterhin eine Breite aufweisen, die durch die Breite der Mesagräben gegeben sein kann, welche wiederum beispielsweise durch spätere Verarbeitungsschritte wie etwa Vereinzeln vorgegeben sein kann. Es kann dabei vorteilhaft sein, wenn die Vertiefungen ein Volumen aufweisen, dass groß genug ist, um den gesamten verdrängten Klebstoff aufnehmen zu können. Andererseits kann durch das Volumen der Vertiefungen oder Auffangreservoirs und die angestrebte Dicke der Verbindungsschicht eine Bedingung für die maximal aufzutragende KlebstoffSchicht ergeben. Beispielsweise kann es vorteilhaft sein, wenn die Vertiefungen beziehungsweise Auffangreservoirs durch Mesagräben gebildet sind, die einen Abstand von etwa 1000 μm und eine Grabenbreite von etwa 40 μm aufweisen und deren Tiefe beispielsweise der Dicke der Epitaxieschichtenfolge von etwa 7 μm entspricht . Dadurch kann sich eine Dicke von etwa 0,5 μm für eine KlebstoffSchicht zum Auftragen als vorteilhaft erweisen.
Bei einer weiteren Ausführungsform können Vertiefungen oder Auffangreservoirs durch die Vertiefungen gegeben sein, die durch die Rauhigkeit einer Oberfläche oder eines Bereichs einer Oberfläche gegeben sind. Bei einer weiteren bevorzugten Ausführungsform ist die mittlere Dicke der Verbindungsschicht in der Größenordnung der topographischen Oberflächenstrukturen der ersten und/oder der zweiten Oberfläche. Das kann insbesondere bedeuten, dass die mittlere Dicke der Verbindungsschicht in der Größenordnung der Rauhigkeit oder Rautiefe der ersten Oberfläche und/oder der zweiten Oberfläche ist.
Als Rauhigkeit kann der rms-Wert der Höhenvariationen einer Oberfläche bezeichnet werden, der als Wurzel aus dem mittleren quadratischen Abstand eines Höhenprofils einer Oberfläche von einer mittleren Höhe der Oberfläche definiert ist. Das Höhenprofil der Oberfläche kann beispielsweise mittels eines Rasterkraftmikroskops bestimmt werden, indem innerhalb eines oder mehrerer Ausschnitte der Oberfläche Höhenprofile aufgenommen werden. Von dem beispielsweise mittels Rasterkraftmikroskopie, Tastschnittprofilometrie oder Weißlichtinterferometrie erhaltenen Höhenprofil der Oberfläche kann eine mittlere Höhe bestimmt werden, die das arithmetische Mittel des Höhenprofils darstellt. Mithilfe der mittleren Höhe und des ermittelten Höhenprofils kann der rms- Wert als Wert für die Rauhigkeit der Oberfläche bestimmt werden .
Die Dicke der Verbindungsschicht wird als der Abstand zwischen der mittleren Höhe der ersten Oberfläche und der mittleren Höhe der zweiten Oberfläche definiert.
Die Rauhigkeit einer Oberfläche oder eines Bereichs einer Oberfläche kann dabei der natürlichen Rauhigkeit entsprechen, die sich bei der Abscheidung von Metallschichten, etwa elektrischen Metall-Halbleiter-Kontaktschichten oder metallischen reflektierenden Schichten, ergibt. Die Rauhigkeit einer Oberfläche oder eines Bereichs einer Oberfläche kann beispielsweise durch Verfahren etwa wie durch photolithographische Strukturierung oder Sandstrahlen erhöht werden. Weiterhin kann eine erhöhte Rauhigkeit durch die Wahl geeigneter Abscheidebedingungen wie etwa eine langsame Aufdampfrate und/oder hohe Substrattemperaturen erreicht werden .
Eine hinreichend dünne Verbindungsschicht kann damit einen elektrisch leitenden Kontakt zwischen den Oberflächen der Bauteile insbesondere dadurch gewährleisten, dass beispielsweise erhöhte Bereiche der topographischen Oberflächenstrukturen der ersten Oberfläche mit der zweiten Oberfläche in direktem Kontakt stehen und/oder umgekehrt. Insbesondere können erhöhte Bereich der topographischen Oberflächenstrukturen der ersten Oberfläche mit erhöhten Bereichen der topographischen Oberflächenstrukturen der zweiten Oberfläche in direktem Kontakt stehen. Sind die topographischen Oberflächenstrukturen der ersten und/oder zweiten Oberfläche durch die Rauhigkeit der ersten und/oder zweiten Oberfläche gegeben, so können die erhöhten Bereiche der topographischen Oberflächenstrukturen insbesondere die Rauhigkeitsspitzen der ersten Oberfläche und/oder die Rauhigkeitsspitzen der zweiten Oberfläche umfassen oder sein, und es kann weiterhin sein, dass Rauhigkeitsspitzen der ersten Oberfläche mit Rauhigkeitsspitzen der zweiten Oberfläche in direktem Kontakt miteinander stehen.
Bei einer besonders bevorzugten Ausführungsform beträgt die Rauhigkeit der ersten Oberfläche und/oder der zweiten Oberfläche zumindest innerhalb des Fügebereichs mindestens einige Nanometer. Bei einer weiteren Ausführungsform sind die erste Oberfläche und die zweite Oberfläche zumindest teilweise elektrisch leitend ausgebildet. Insbesondere kann bevorzugt zumindest ein Teil des Fügebereichs elektrisch leitend ausgebildet sein. Weiterhin können insbesondere auch zumindest Teilbereiche der topographischen Oberflächenstrukturen elektrisch leitend ausgebildet sein.
Eine elektrisch leitend ausgebildete erste Oberfläche und/oder zweite Oberfläche ist/sind beispielsweise metallisch. Die erste und/oder zweite Oberfläche kann/können, damit sie elektrisch leitend ausgebildet ist/sind, aber auch ein leitfähiges transparentes Oxid (TCO) aufweisen oder aus diesem bestehen.
Bei einer weiteren Ausführungsform ist der elektrisch isolierende Klebstoff, der die Verbindungsschicht bildet, lösungsmittelbeständig gegen Lösungsmittel wie beispielsweise N-Methyl-Pyrrolidon (NMP) , beispielsweise l-Methyl-2- Pyrrolidinion, Aceton, Isopropanol, Ethanol und/oder Methanol. Weiterhin kann eine Laugen- beziehungsweise Säurebeständigkeit gegenüber Kaliumhydroxid (KOH) , Natriumhydroxid (NaOH) und/oder Phosphorsäure vorteilhaft sein.
Weiterhin kann der elektrisch isolierende Klebstoff bevorzugt vakuumtauglich hinsichtlich eines typischen Prozessvakuums zwischen 0,1 Millibar und einigen hundert Millibar, vorzugsweise etwa 100 Millibar, sein und/oder temperaturstabil bei Temperaturen von über 2000C. Solche Merkmale können in der Regel vorteilhaft hinsichtlich der Anforderungen bei den folgenden Prozessschritten und/oder der späteren Verwendung der Bauteile sein. Insbesondere sollte die anzuwendende Verbindungstechnik kompatibel mit den gängigen Prozessschritten und Chemikalien sein, die in der Herstellungskette der Vorrichtung ihre Anwendung finden. Daneben sollten durch die Verbindungsschicht keine nachteiligen Einflüsse auf die Funktionsweise der Vorrichtung oder der einzelnen Bauteile entstehen. Insbesondere kann es vorteilhaft sein, wenn keine nachteiligen Effekte durch Ausgasungen von Lösungsmitteln, Weichmachern oder anderen Komponenten hervorgerufen werden.
Bei einer weiteren Ausführungsform ist der elektrisch isolierende Klebstoff UV-aushärtbar . Dies kann vorteilhaft sein, wenn die Verbindungsschicht von mindestens einer Seite optisch zugänglich ist, so zum Beispiel wenn ein Bauteil transparent ist, so dass die Verbindungsschicht von der Seite des transparenten Bauteils her mit UV-Licht beleuchtet werden kann.
Bei einer besonders bevorzugten Ausführungsform umfasst der elektrisch isolierende Klebstoff Bisbenzocyclobuten (BCB) oder besteht aus BCB. Verarbeitungseigenschaften von BCB sind in der Druckschrift T. Takahashi, Proc . 3rd Japan International SAMPE Symposium (1993) , pp. 826-833 beschrieben, deren Offenbarungsgehalt diesbezüglich durch Rückbezug aufgenommen wird. BCB bietet den Vorteil, dass es ohne die Erzeugung von Nebenprodukten wie zum Beispiel Wasser aushärtet und daher eine nur sehr geringe Schrumpfung aufweist .
Ein Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung zwischen einem ersten Bauteil mit einer ersten Oberfläche und einem zweiten Bauteil mit einer zweiten Oberfläche wobei zumindest eine der ersten und zweiten Oberfläche topographische Oberflächenstrukturen aufweist, umfasst in einer Ausführungsform die Schritte:
- Aufbringen einer elektrisch isolierenden Verbindungs- schicht auf die erste und/oder zweite Oberfläche,
- Positionieren der ersten Oberfläche und der zweiten Oberfläche (9) zueinander, und
- Beaufschlagen des ersten Bauteils (5) und/oder des zweiten Bauteils (8) mit einer Kraft (10) solange bis ein elektrisch leitender Kontakt zwischen der ersten und zweiten Oberfläche über die topographischen Oberflächenstrukturen zustande kommt .
Bei einer Ausführungsform des Verfahrens weisen die erste Oberfläche und die zweite Oberfläche topographische Strukturen auf .
Bei einer weiteren Ausführungsform des Verfahrens werden topographische Strukturen durch Verfahren wie beispielsweise Ätzen oder Schleifen erzeugt.
Bei einer weiteren Ausführungsform des Verfahrens wird die Herstellung der Vertiefungen auf zumindest einer der zu verbindenden ersten und zweiten Oberfläche durch abtragende Strukturierungsverfahren, wie beispielsweise Ätzen oder Schleifen, und/oder durch verformende Strukturierungsverfahren, wie beispielsweise Prägen, vorgenommen. Dabei können verschiedene Vertiefungen auf einem Bauteil oder auf beiden Bauteilen durch verschiedene Verfahren hergestellt werden.
Bei einer weiteren Ausführungsform des Verfahrens wird die elektrisch isolierende Verbindungsschicht, etwa ein elektrisch isolierender Klebstoff, strukturiert aufgetragen. Dies kann beispielsweise durch Druckverfahren wie etwa Tintenstrahldruck oder Siebdruck erfolgen. Dabei kann es vorteilhaft sein, wenn eine Verbindungsschicht mit einer Dicke von mindestens etwa 10 μm durch Siebdruck, eine Verbindungsschicht von weniger als etwa 10 μm durch Tintenstrahldruck aufgetragen wird. Weiterhin können beispielsweise Stempelverfahren genutzt werden.
Alternativ kann die elektrisch isolierende Verbindungsschicht, etwa ein elektrisch isolierender Klebstoff, auch unstrukturiert, beispielsweise durch Spin- Coating oder durch Abscheidung aus der Dampfphase, aufgetragen werden. Bei einer weiteren Ausführungsform wird die unstrukturiert aufgetragene Verbindungsschicht nach dem Auftragen strukturiert. Eine Strukturierung kann beispielsweise dadurch möglich sein, dass zumindest Teilbereiche zumindest einer Oberfläche oder zumindest von Bereichen davon unterschiedliche Benetzungseigenschaften hinsichtlich der Verbindungsschicht aufweisen. Unterschiedliche Benetzungseigenschaften können etwa durch eine Modifikation von Teilbereichen zumindest einer Oberfläche oder zumindest von Bereichen davon erreicht werden. Alternativ oder zusätzlich kann es vorteilhaft sein, wenn die Verbindungsschicht beispielsweise durch Licht strukturierbar ist. Eine Belichtung kann beispielsweise durch eine Photomaske erfolgen. Alternativ kann es auch möglich sein, eine Verbindungsschicht durch trocken- oder nasschemisches Ätzen mithilfe einer Lackmaske zu strukturieren .
Bei einer zweckmäßigen Ausführungsform weist die Verbindungsschicht nach dem Auftragen eine Dicke zwischen 10 nm und 100 μm auf. Es kann weiterhin vorteilhaft sein, wenn die Verbindungsschicht nach dem Auftragen eine Dicke zwischen 100 nm und 10 μm aufweist. Besonders vorteilhaft kann es sein, wenn die Verbindungsschicht nach dem Auftragen eine Dicke zwischen 500 nm und 5 μm aufweist. Die Dicke der Verbindungsschicht nach dem Auftragen kann dabei von der Viskosität und/oder der Strukturierung der Verbindungsschicht und/oder von der Rauhigkeit der ersten und/oder der zweiten Oberfläche abhängen.
Bei einer besonders bevorzugten Ausführungsform des Verfahrens wird die Dicke der Verbindungsschicht durch Beaufschlagen mit einer Kraft auf zumindest ein Bauteil oder auf beide Bauteile so reduziert, dass nach dem Beaufschlagen die Dicke der Verbindungsschicht in der Größenordnung der Rauhigkeit oder der Rautiefe der ersten und/oder der zweiten Oberfläche ist. Dies bedeutet insbesondere, dass sich nach dem Beaufschlagen mit einer Kraft die Dicke der Verbindungsschicht so weit reduziert hat, dass sich zumindest die Rauhigkeitsspitzen der zu verbindenden Oberflächen berühren .
Bei einer Ausführungsform des Verfahrens wird eine Kraft in einem Bereich von 1 bis 40 kN auf eine Fläche von 20 bis 78 cm2 beaufschlagt.
Weitere Vorteile und vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung ergeben sich aus den im folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen.
Es zeigen: Figuren IA bis IF, schematische Schnittdarstellungen einer Vorrichtung bei verschiedenen Stadien des erfindungsgemäßen Verfahrens,
Figur 2, eine schematische Schnittdarstellung eines Ausschnitts einer Vorrichtung gemäß einem ersten Ausführungsbeispiel ,
Figur 3, eine schematische Schnittdarstellung einer Vorrichtung gemäß einem zweiten Ausführungsbeispiel,
Figur 4a, eine schematische Schnittdarstellung einer Vorrichtung gemäß einem dritten Ausführungsbeispiel,
Figur 4b, eine schematische Schnittdarstellung einer Vorrichtung gemäß einem vierten Ausführungsbeispiel,
Figur 5, eine schematische Schnittdarstellung einer Vorrichtung gemäß einem fünften Ausführungsbeispiel und
Figuren 6A bis 6E, schematische Schnittdarstellungen weiterer Vorrichtungen gemäß weiterer Ausführungsbeispiele.
In den Ausführungsbeispielen und Figuren sind gleiche oder gleich wirkende Bestandteile jeweils mit den gleichen Bezugszeichen versehen. Die dargestellten Elemente und deren Größenverhältnisse untereinander sind grundsätzlich nicht als maßstabsgerecht anzusehen, vielmehr können einzelne Elemente wie zum Beispiel Schichtdicken oder Rauhigkeiten zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein. Bei dem Ausführungsbeispiel gemäß der Figuren IA bis IF wird innerhalb der Prozessfolge zur Herstellung eines Dünnfilm- Halbleiterchips eine Epitaxieschichtenfolge als ein erstes Bauteil mit einem Trägerwafer als ein zweites Bauteil mittels einer Verbindungsschicht verbunden.
Zur Herstellung von Strahlungsemittierenden Dünnfilm- Halbleiterchips gemäß Figur IA wird auf einem geeigneten Wachstumssubstrat 1, etwa einem SiC-Substrat oder einem Saphir-Substrat, eine Epitaxieschichtenfolge 2 epitaktisch gewachsen. Die Epitaxieschichtenfolge umfasst eine aktive Zone 3, in der im Betrieb Strahlung erzeugt wird, und weitere funktionelle Schichten 4. Zur Strahlungserzeugung weist die aktive Zone 3 zum Beispiel einen pn-Übergang, eine Doppelheterostruktur, einen Einfach-Quantentopf oder einen Mehrfach-Quantentopf (MQW) auf . Die Bezeichnung Quantentopfstruktur beinhaltet hierbei keine Angabe über die Dimensionalität der Quantisierung. Sie umfasst somit u.a. Quantentröge, Quantendrähte und Quantenpunkte und jede Kombination dieser Strukturen. Beispiele für MQW-Strukturen sind in den Druckschriften WO 01/39282, US 5,831,277, US 6,172,382 Bl und US 5,684,309 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird.
Weiterhin wird auf die von dem Wachstumssubstrat 1 abgewandte Seite der Epitaxieschichtenfolge 2 eine reflektierende Schicht 5 aufgebracht, die in der aktiven Zone 3 erzeugte Strahlung, die auf der vom Wachstumssubstrat 1 abgewandten Seite aus der Epitaxieschichtenfolge 2 austreten würde, wieder in die Epitaxieschichtenfolge 2 zurückreflektiert. Die reflektierende Schicht 5 weist dabei Au, Al oder Ag oder eine Legierung aus diesen Metallen auf und kann als Einzelschicht oder als Schichtenfolge mit Schichten aus anderen Materialien vorliegen. Die Gesamtdicke einer Epitaxieschichtenfolge 2 eines herkömmlichen Dünnfilm-Halbleiterchips liegt im Bereich von einigen Mikrometern bis einigen zehn Mikrometern.
In einem weiteren Schritt gemäß Figur IB wird auf der dem Wachstumssubstrat 1 abgewandten Seite 6 der reflektierenden Schicht 5, die vorliegend als erste Oberfläche des ersten Bauteils dient, eine Verbindungsschicht 7 aufgebracht. Dabei kann eine Mikroprismenstrukturierung auf der dem Wachstumssubstrat 1 abgewandten Seite 6 der reflektierenden Schicht 5, wie in der Druckschrift WO 02/13281A1 beschrieben, deren Offenbarungsgehalt insofern hiermit durch Rückbezug aufgenommen wird, vorteilhaft als Vorstrukturierung genutzt werden. Ausnehmungen für Mikroprismen können beispielsweise in eine Halbleiterschicht geätzt werden, über der dann eine reflektierende Schicht 5 abgeschieden werden kann. Um eine Kontaktierung der Epitaxieschichtenfolge 2 durch die reflektierende Schicht 5 zu ermöglichen, ist die reflektierende Schicht 5 vorzugsweise aus einem elektrisch leitenden Material ausgebildet. Da nach dem Verbindungsschritt zahlreiche weitere Prozessschritte erfolgen, wird ein Verbindungsmedium benötigt, das unter anderem lösungsmittelbeständig, vakuumtauglich und/oder temperaturstabil ist und zudem mit allen weiteren Prozess- und Arbeitsschritten verträglich ist. Ein geeignetes Material für die Verbindungsschicht 7 ist beispielsweise BCB (Bisbenzocyclobuten, das beispielsweise unter dem Markennamen Cyclotene 3022-xx bei der Firma Dow Corning erhältlich ist, wobei „xx" den Anteil an vorpolymerisierten BCB-Monomeren im Lösungsmittel Mesitylen angibt) , das vorteilhafterweise wie Fotolack mit gut reproduzierbaren Dicken im Bereich von 0,5 bis zehn Mikrometer aufschleuderbar ist und auf den zu verbindenden Oberflächen in der Regel gut haftet. Als vorteilhaft kann sich die Verwendung von Cyclotene 3022-35 oder Cyclotene 3022-46 erweisen, mit dem beispielsweise beim Auftragen Schichtdicken von etwa 1,0 bis etwa 2,3 μm beziehungsweise von etwa 2,4 bis etwa 5,5 μm erreicht werden können .
Nach dem Auftragen lässt sich der BCB-FiIm gegebenenfalls durch reaktives Ionenätzen unter Verwendung einer Titanmaske strukturieren .
Alternativ kann sich auch die Verwendung von Cyclotene 4022- xx, beispielsweise mit xx=35 oder xx=46, erweisen, das photostrukturierbar ist. Es können damit beispielsweise beim Auftragen Schichtdicken von etwa 2,6 bis etwa 5,2 μm beziehungsweise von etwa 7,3 bis etwa 14,2 μm erreicht werden.
Alternativ oder zusätzlich wird die Verbindungsschicht 7 auch auf ein mit der Epitaxieschichtenfolge 2 zu verbindendes Trägersubstrat 8 aufgebracht.
In einem weiteren Herstellungsschritt gemäß Figur IC wird ein Trägersubstrat 8 als zweites Bauteil mit einer zweiten Oberfläche 9 in einer gewünschten Position relativ zu der Epitaxieschichtenfolge 2 auf der Verbindungsschicht 7 positioniert. Geeignete Materialien für das Trägersubstrat 8 sind elektrisch leitend wie etwa Silizium oder Metall, oder elektrisch isolierend mit einer elektrisch leitenden Oberfläche. Dadurch kann in den weiteren Verfahrensschritten eine einfache elektrische Kontaktierung der Epitaxieschichtenfolge 2 durch das Trägersubstrat 8 erfolgen. In einem weiteren Herstellungsschritt gemäß Figur ID wird eine Kraft 10 im wesentlichen senkrecht zu den zu verbindenden Oberflächen 6, 9 der die Epitaxieschichtenfolge 2 abschließenden reflektierende Schicht 5 und des Trägersubstrats 8 beaufschlagt. Dadurch verringert sich die Dicke der Verbindungsschicht 7 soweit, dass gemäß dem Ausführungsbeispiel in Figur 2 ein elektrisch leitender Kontakt durch die Berührung von topographischen Oberflächenstrukturen der Oberflächen 6, 9 der die Epitaxieschichtenfolge 2 abschließenden reflektierende Schicht 5 und des Trägersubstrats 8 hergestellt wird. Die topographischen Oberflächenstrukturen der Oberflächen 6, 9 können dabei vorteilhafterweise Rauhigkeitsspitzen 20, 21 sein, wie im Ausführungsbeispiel der Figur 2 gezeigt.
Die so an Dicke verringerte Verbindungsschicht 7 gemäß Figur IE wird unter mäßigem Druck durch einen in weiten Grenzen frei wählbaren Temperaturbereich ausgehärtet. Geeignet kann sich dabei eine Kraft von etwa 1 bis etwa 40 kN auf eine Fläche von etwa 20 bis etwa 78 cm2 erweisen.
BCB kann beispielsweise bei Temperaturen im Bereich von etwa 150 bis etwa 2000C ausgehärtet werden. Besonders vorteilhaft kann sich dabei ein Aushärten bei einer Temperatur von etwa 1500C während etwa 12 Stunden oder bei einer Temperatur von etwa 2000C während etwa 0,5 Stunden erweisen. Weiterhin kann es vorteilhaft sein, bei einer geringeren Temperatur, beispielsweise etwa 15O0C während etwa 3 Minuten, vorzuhärten und bei einer höheren Temperatur, beispielsweise etwa 2000C während etwa 2 Minuten, nachzuhärten.
Durch die gute Prozessverträglichkeit hinsichtlich mechanischer Belastbarkeit und Temperaturbeständigkeit der Verbindungsschicht 7 kann die Vorrichtung weiterverarbeitet werden. Eine gute Prozessverträglichkeit kann sich insbesondere dadurch zeigen, dass durch die Verbindungsschicht weitere Prozessschritte nicht eingeschränkt werden oder nachteilig beeinflusst werden. Beispielsweise kann es durch die Verbindungsschicht möglich sein, dass durch die Abwesenheit von Ausgasungen, die für nachfolgende Prozessschritte im Vakuum nachteilig sein können, durch die Beständigkeit gegenüber Ätzprozessen und durch die Verträglichkeit der Verbindungsschicht mit Temperaturen nachfolgender Prozessschritte kein nachteiliger Effekt auf einen Prozess zur Herstellung beispielsweise eines Halbleiterchips mit einer erfindungsgemäßen Verbindungsschicht entsteht.
Das Wachstumssubstrat 1 wird beispielsweise durch Schleifen gedünnt oder ganz entfernt. Auf der dem Trägersubstrat 8 abgewandten Oberfläche 11 der Epitaxieschichtenfolge 2 wird in einem weiteren Verfahrensschritt ein Bond-Päd 12 zur Kontaktierung der Epitaxieschichtenfolge 2 aufgebracht (siehe Figur IF) . Eine elektrische Kontaktierung des so erhältlichen Halbleiterchips 13 kann durch elektrische Zuführungen ermöglicht werden, die das Trägersubstrat 8 und den Bond-Päd 12 kontaktieren. Die Anordnung des Halbleiterchips 13 auf geeigneten Trägersubstraten wie etwa Leiterrahmen ist in den Ausführungsbeispielen der Figuren 3 bis 5 gezeigt.
Das dargestellte Verfahren kann zur großflächigen Verbindung eines Vierzoll-Epitaxiewafers, der auf einem Aufwachssubstrat die Epitaxieschichtenfolge aufweist, mit einem Trägerwafer genutzt werden. Durch das in den Figuren IA bis IF dargestellte Verfahren und eine Strukturierung der Epitaxieschichtenfolge können beispielsweise auf einem Vierzoll-Trägerwafer in der Regel etwa 50000 Dünnfilm-Halbleiterchips hergestellt werden, deren elektrische Kontaktierung durch den Trägerwafer für jeden Dünnfilm-Halbleiterchip überprüft und verfiziert werden kann.
Es konnte weiterhin durch eine Abschätzung festgestellt werden, dass beispielsweise ein durch ein erfindungsgemäßes Verfahren hergestellter Chip mit einer Verbindungsschichtfläche von etwa 90000 μm2 Kontaktstellenfläche von mindestens etwa 700 μm2 aufwies.
Die elektrischen Übergangswiderstände zwischen dem Trägerwafer und den Dünnfilm-Halbleiterchips sind gegenüber den sonst üblichen Lötverbindungen nicht erhöht.
Erfolgt eine elektrische Kontaktierung des Halbleiterchips 13 nicht wie in dem Ausführungsbeispiel gemäß Figur IF über das Trägersubstrat 8 auf der dem Trägersubstrat 8 zugewandten Seite 6 der reflektierenden Schicht 5 sowie über den Bond-Pad 12 auf der dem Trägersubstrat 8 abgewandte Seite 11 der Epitaxieschichtenfolge 2, sondern über strukturierte elektrische Kontakte auf nur einer Seite der Epitaxieschichtenfolge 2, so erfolgt eine elektrische Kontaktierung der strukturierten elektrischen Kontakte mit strukturierten elektrischen Zuführungen beispielsweise auf einem strukturierten Leiterband mittels einer Verbindungsschicht 7 aus elektrisch isolierendem Klebstoff. Eine solche so genannte Flip-Chip-Montage ist in der Druckschrift EP 0905797 A2 beschrieben, deren Offenbarungsgehalt hiermit insofern durch Rückbezug aufgenommen wird. Dabei wird der zu montierende und zu kontaktierende Dünnfilm-Halbleiterchip 13 mit reflektierend ausgeführten Kontakten 5 auf die elektrischen Zuführungen, beispielsweise auf dem Leiterband, aufgesetzt, wobei durch eine Strukturierung der reflektierend ausgeführten Kontakte 5 geeignete als Aufnahmegräben wirkende Vertiefungen 40 bereitgestellt werden. Als erfindungsgemäße
Verbindungsschicht 7 wird elektrisch isolierender Klebstoff verwendet, der den Vorteil bietet, dass Kurzschlüsse durch Schwankungen im Montageprozess grundsätzlich vermieden werden. Es kann beispielsweise möglich sein, dass durch zu viel aufgetragenen Klebstoff, der die Seitenflächen eines Halbleiterchips, also die Chipflanken, bedecken kann, kein Kurzschluss der Epitaxieschichtenfolge hervorgerufen wird.
Bei dem Ausführungsbeispiel gemäß der Figur 2 ist ein Ausschnitt einer erfindungsgemäßen Vorrichtung gezeigt. Dabei weisen eine erste Oberfläche 6 eines ersten Bauteils 5 und eine zweite Oberfläche 9 eines zweiten Bauteils 8 jeweils topographische Oberflächenstrukturen 22, 24 auf, die in einer Messung, zum Beispiel mittels Rasterkraftmikroskopie, als Höhenprofil ermittelt werden können. Für die Oberflächen 6, 9 der Bauteile 5, 8 kann eine mittlere Höhenlinie 26 der Oberfläche 22 und eine mittlere Höhenlinie 27 der Oberfläche 24 angegeben werden. Der Abstand der mittleren Höhenlinien 26 und 27 definiert die Dicke 28 der Verbindungsschicht 7. Die Oberflächenstrukturen 22, 24 weisen im gezeigten Ausführungsbeispiel Erhebungen 20, 21 wie etwa Rauhigkeitsspitzen auf, zwischen denen sich Vertiefungen befinden können. Wie gezeigt können die Erhebungen unregelmäßig angeordnet sein, wie etwa bei einem unstrukturierten Rauhigkeitsprofil. Alternativ (nicht gezeigt) können die Erhebungen auch zumindest in Teilbereichen regelmäßig angeordnet sein. Das erste Bauteil 5 kann beispielsweise die Epitaxieschichtenfolge mit der reflektierenden Schicht aus dem Ausführungsbeispiel IA sein, wobei die erste Oberfläche die der Epitaxieschichtenfolge abgewandte Seite der reflektierenden Schicht ist, und das zweite Bauteil 8 kann das Trägersubstrat sein. Alternativ kann das erste Bauteil 5 beispielsweise auch ein Halbleiterchip 13 wie etwa ein Dünnfilm-Halbleiterchip gemäß einem der folgenden Ausführungsbeispiele sein, wobei die erste Oberfläche 6 die der Epitaxieschichtenfolge abgewandte Seite des Trägersubstrats sein kann, und das zweite Bauteil 8 kann der Leiterrahmen eines Gehäuses eines oberflächenmontierbaren Bauelements oder eine anderes geeignetes Substrat für den Halbleiterchip 13, wie beispielsweise in den folgenden Figuren gezeigt, sein.
Durch die Kraftbeaufschlagung 10 werden die Bauteile 5, 8 einander so weit genähert, bis sich die Erhebungen 20, 21 der topographischen Oberflächenstrukturen der beiden Oberflächen 6, 9 berühren. Über diese sich berührenden Erhebungen 20, 21 wird ein elektrisch leitender Kontakt zwischen den Oberflächen 6, 9 der beiden Bauteile 5, 8 hergestellt. Der elektrische Kontaktwiderstand ist umso kleiner, je mehr Kontaktpunkte hergestellt werden. Die Dicke 28 der Verbindungsschicht kann dabei in etwa dem Höhenprofil der topographischen Oberflächenstrukturen 22, 24, beispielsweise also der Rauhigkeit der Oberflächen 6, 9, entsprechen.
Die Verbindungsschicht 7 kann bei ausgebildetem elektrischem Kontakt zwischen den Bauteilen 5 , 8 so ausgeformt sein, dass sich das elektrisch isolierende Verbindungsmedium, das die Verbindungsschicht ausbildet, zwischen den Erhebungen 20, 21 befindet. Dadurch kann ein Stoffschlüssiger Kontakt zwischen den Bauteilen 5, 8 gewährleistet werden.
Bei dem Ausführungsbeispiel gemäß der Figur 3 handelt es sich um die Montage eines Halbleiterchips 13, wie zum Beispiel eines nach dem Verfahren IA bis IF hergestellten Dünnfilm- Halbleiterchips, der in einem oberflächenmontierbaren Bauelement 30 angebracht wird. Das oberflächenmontierbare Bauelement 30 weist ein Gehäuse 31 auf, beispielsweise aus Kunststoff, und einen Leiterrahmen 32, der eine Montage und eine elektrische Kontaktierung des oberflächenmontierbaren Bauelements 30 zum Beispiel auf einer Leiterplatte ermöglicht. Der Halbleiterchip 13 wird mit einer Seite, im Falle des Dünnfilm-Halbleiterchips gemäß des
Ausführungsbeispiels IF mit der der Epitaxieschichtenfolge 2 abgewandten Seite des Trägersubstrats 8 an dem Leiterrahmen 32 innerhalb des Gehäuses 31 mittels einer Verbindungsschicht 7 aus einem elektrisch isolierenden Klebstoff angebracht und an den Leiterrahmen 32 elektrisch und thermisch angekoppelt. Dabei dient der Leiterrahmen 32 nicht nur als elektrische Zuführung sondern auch als Wärmesenke, um die im Halbleiterchip 13 entstehende Wärme abzuleiten. Durch die Verwendung einer besonders dünnen elektrisch isolierenden Verbindungsschicht 7 ohne die für einen elektrisch leitenden Klebstoff typische Metallfüllung kann die Wärme besonders gut abgeführt werden.
Vorteilweise können Verbindungsschichten aus BCB wie im Zusammenhang mit dem Verfahren gemäß dem Ausführungsbeispiel der Figuren IA bis IF mit ähnlichen Verarbeitungsparametern verwendet werden. Das Anheften, also beispielsweise das Aufsetzen eines Halbleiterchips 13 auf einen Leiterrahmen 32, kann zeitlich und räumlich getrennt vom Aushärten der Verbindungsschicht 7 erfolgen.
Bei dem Ausführungsbeispiel gemäß Figur 4A ist ein Halbleiterchip 13 gezeigt, der auf einem Leiterrahmen 32 montiert wird, wobei der Leiterrahmen 32, typischerweise ein Metallband, durch Prägen derart verformt wurde, dass er Vertiefungen 40 für den elektrisch isolierenden Klebstoff der Verbindungsschicht 7 aufweist. Beim Aufsetzen des Halbleiterchips 13 auf den Leiterrahmen 32 wird durch die Anpresskraft Druck auf den als Verbindungsschicht 7 aufgebrachten Klebstoff ausgeübt, so dass sich die Dicke der Verbindungsschicht 7 verringert. Überschüssiger Klebstoff aus der Verbindungsschicht 7 wird dabei in die als Auffangreservoirs für Klebstoff dienenden Vertiefungen 40 gedrückt. Die Klebstoffdicke im Fügebereich 41 wird dabei so weit verringert, dass ein elektrisch leitender Kontakt zwischen dem Halbleiterchip 13 und dem Leiterrahmen 32 entsteht. Durch die als Auffangreservoirs dienenden Vertiefungen 40 fällt kein verdrängter, überschüssiger Klebstoff um den zu montierenden Halbleiterchip 13 an, was eine saubere Kontaktierung und Montage des Halbleiterchips 13 auf dem Leiterband 32 ermöglicht.
Bei dem Ausführungsbeispiel gemäß der Figur 4B weist der zu montierende Halbleiterchip 13 gemäß dem Ausführungsbeispiel IF Vertiefungen 40 auf, die als Auffangreservoirs für Klebstoff dienen. Diese Vertiefungen 40 können entweder durch die Strukturierung der der Epitaxieschichtenfolge 2 abgewandten Seite des Trägersubstrats 8 bereitgestellt werden oder durch die Rauhigkeit gegeben sein, die durch das Zusammenwirken eines Schleifprozesses mit einem kristallographischen Ätzangriff entsteht. Eine Kontaktierung des Halbleiterchips 13 gemäß dem Ausführungsbeispiel der Figur 4A oder des Halbleiterchips 13 gemäß dem Ausführungsbeispiel der Figur 4B kann beispielsweise auf der dem Leiterrahmen abgewandten Seite des Halbleiterchips durch ein Bond-Päd 12 erfolgen. Alternativ können bei einer Flip-Chip-Montage auf der dem Leiterband 32 zugewandten Seite des Halbleiterchips
Kontaktierungsmöglichkeit für bei Halbleiterchipseiten vorgesehen sein (nicht gezeigt) . Die Anbringung eines Bond- Pads 12 kann dann entfallen.
Bei dem Ausführungsbeispiel gemäß Figur 5 ist ein strahlungsemittierender Halbleiterchip 13 auf einem transparenten Substrat 50 montiert, das mit einer Schicht 51 beschichtet ist, die ein transparentes, elektrisch leitendes Oxid (transparent conductive oxide, kurz „TCO") aufweist oder aus einem solchen besteht. TCOs sind transparente, elektrisch leitende Materialien, in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid, Cadmiumoxid, Titanoxid, Indiumoxid oder Indiumzinnoxid (ITO) . Neben binären Metallsauerstoffverbindungen, wie beispielsweise ZnO, SnO2 oder In2O3 gehören auch ternäre Metallsauerstoffverbindungen, wie beispielsweise Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 oder In4Sn3Oi2 oder Mischungen unterschiedlicher transparenter leitender Oxide zu der Gruppe der TCOs. Weiterhin entsprechen die TCOs nicht zwingend einer stöchiometrischen Zusammensetzung und können auch p- oder n- dotiert sein. Der Halbleiterchip 13 ist mittels einer Verbindungsschicht 7 aus einem elektrisch isolierenden Klebstoff, der mit UV-Licht ausgehärtet werden kann, auf dem transparenten Substrat 50 befestigt. Dabei ist der Halbleiterchip 13, der gemäß dem Verfahren des Ausführungsbeispiels der Figuren IA bis IF hergestellt sein kann, so auf dem Substrat angeordnet, dass das Trägersubstrat 8 dem Substrat 50 zugewandt ist. Vorteilhafterweise ist das Trägersubstrat transparent ausgeführt und weist Glas oder ein anderes transparentes Material auf oder ist aus diesem. Dadurch kann vom Halbleiterchip 13 emittierte Strahlung durch das Trägersubstrat 8 des Halbleiterchips 13, durch die Verbindungsschicht 7, die Schicht 51 und das transparente Substrat 50 abgestrahlt werden. Nach dem Aufbringen der Verbindungsschicht 7 und dem Positionieren des Halbleiterchips 13 wird durch Anwenden einer Kraft der Abstand zwischen dem Halbleiterchip und der Schicht 51 soweit verringert, dass wie im Ausführungsbeispiel der Figur 2 gezeigt ein elektrisch leitender Kontakt zwischen dem Halbleiterchip 8 und der Schicht 51 durch das Ausbilden von Berührungspunkten zwischen Erhebungen, etwa
Rauhigkeitsspitzen, der topographischen Oberflächenstrukturen beider Bauteile ausgebildet wird. Danach kann der elektrisch isolierende Klebstoff beispielsweise mit UV-Licht ausgehärtet werden, das von der Seite des transparenten Substrats 50 her auf die Verbindungsschicht 7 gestrahlt werden kann. Ein elektrischer Kontakt kann beispielsweise über eine Kontaktstelle, die ein oder mehrere Metalle aufweist oder aus einem oder mehreren Metallen ist, erfolgen. Ein solche Kontaktstelle kann etwa neben dem Halbleiterchip 13, insbesondere mit einem geeigneten Abstand zum Halbleiterchip, auf der Schicht 51 angeordnet sein (nicht gezeigt) .
Die dem Substrat 50 abgewandte Seite des Halbleiterchips, die beispielsweise eine Mikroprismenstrukturierung aufweisen kann, kann in ähnlicher Weise kontaktiert werden. Dabei kann zusätzlich auf der dem Substrat 50 abgewandten Seite des Halbleiterchips 13 ein weiteres transparentes Substrat 52 angeordnet sein, das beispielsweise Glas aufweist oder aus Glas ist. Das transparente Substrat 52 kann mit einer elektrisch leitenden Schicht 53, die ein TCO aufweist oder aus einem TCO ist, beschichtet sein. Eine elektrisch leitende Verbindung des Halbleiterchips 13 mit der elektrisch leitenden Schicht 53 kann ebenfalls über eine Verbindungsschicht 7 erfolgen. Weiter kann es durch die Verwendung einer Verbindungsschicht 7 aus einem elektrisch isolierenden Material wie etwa einem elektrisch isolierendem Klebstoff möglich sein, dass die Bereiche 54, die an die Seitenflächen 131, 132 des Halbleiterchips 13 angrenzen, mit dem Verbindungsschichtmaterial gefüllt sind. Durch die Verwendung eines elektrisch isolierenden Verbindungsschichtmaterials kann ein Kurzschluss des Halbleiterchips vermieden werden.
Alternativ kann das Substrat 50 nicht transparent sein und das Substrat 52 transparent sein.
In Figur 6A ist ein Ausführungsbeispiel gezeigt, das ein erstes Bauteil 5 mit zwei elektrischen Kontaktbereichen 51, 52 aufweist. Das erste Bauteil 5, das nur in einem Ausschnitt gezeigt ist, ist dabei als Epitaxieschichtenfolge ausgeführt, die über die elektrischen Kontaktbereiche 51, 52 auf einer Seite elektrisch kontaktiert werden kann. Das erste Bauteil 5 weist dazu eine durchgehende erste Oberfläche 6 auf, die durch die elektrischen Kontaktbereiche 51, 52 elektrisch angeschlossen werden kann. Die elektrischen Kontaktbereiche 51, 52 weisen im gezeigten Ausführungsbeispiel unterschiedliche Polaritäten auf. Alternativ können die elektrischen Kontaktbereiche 51, 52 auch die gleiche elektrische Polarität aufweisen, so dass der elektrische Anschluss des ersten Bauteils nur hinsichtlich einer Polarität über die strukturierten Kontaktbereiche 51, 52 auf der ersten Oberfläche 6 erfolgen kann. Alternativ kann die erste Oberfläche 6 mehr als zwei elektrische Kontaktbereiche mit gleichen oder verschiedenen Polaritäten aufweisen.
Das erste Bauteil 5 ist auf einem zweiten Bauteil 8 angeordnet, das ein Träger mit zwei elektrischen Kontaktbereichen 81, 82 ist. Der Träger kann dabei als Trägersubstrat oder etwa als Leiterrahmen mit einer zweiten Oberfläche 9 ausgeführt sein, die entsprechend der Anzahl der elektrischen Kontaktbereiche 51, 52 auf der ersten Oberfläche 6 elektrische Kontaktbereiche 81, 82 aufweist. Alternativ kann ein elektrischer Kontaktbereich auf der zweiten Oberfläche 9 auch mehr als einen elektrischen Kontaktbereich auf der zweiten Oberfläche kontaktieren oder umgekehrt (nicht gezeigt) .
Die Befestigung und elektrische Kontaktierung des ersten Bauteils 5 auf dem zweiten Bauteil 8 erfolgt mittels der Verbindungsschicht 7, die zwischen den Oberflächen 6 und 9 angeordnet ist. Die Verbindungsschicht 7 ist dabei wie bei den vorangegangenen Ausführungsbeispielen ausgeführt und weist einen elektrisch isolierenden Klebstoff, etwa BCB auf.
Durch die Anordnung der elektrischen Kontaktbereiche 51, 52 über den elektrischen Kontaktbereichen 81, 82 und eine Reduzierung der Dicke der Verbindungsschicht 7 soweit, dass sich die jeweiligen Rauhigkeitsspitzen der Oberflächen 6 und 9 berühren können, kann ein elektrischer Kontakt zwischen den elektrischen Kontaktbereichen 51 und 81 beziehungsweise 52 und 82 erreicht werden. Dazu kann die Verbindungsschicht 7 wie im gezeigten Ausführungsbeispiel durchgängig und unstrukturiert sein und sich als durchgehende Schicht über die elektrischen Kontaktbereiche 51, 52, 81, 82 erstrecken. Dadurch, dass die Verbindungsschicht aus einem elektrisch isolierenden Klebstoff ausgeführt ist, kann eine großflächige stoffschlüssige Befestigung des ersten Bauteils 5 am zweiten Bauteil 8 erreicht werden, ohne dass ein Kurzschluss zwischen den elektrischen Kontaktbereichen 51 und 52 beziehungsweise 81 und 82 entstehen würde.
Im Ausführungsbeispiel der Figur 6B weisen das erste Bauteil 5 und das zweite Bauteil 8 jeweils erhabene elektrische Kontaktbereiche 51, 52 beziehungsweise 81, 82 auf. Das erste Bauteil 5 kann etwa ein Halbleiterchip zur Flip-Chip-Montage sein, der auf einem Träger mit Leiterrahmen 81, 82 als zweites Bauteil 8 aufgebracht ist. Die stoffschlüssige Befestigung und der elektrische Anschluss des ersten Bauteils 5 mit dem zweiten Bauteil 8 erfolgt über Verbindungsschichten 7 in der oben beschriebenen Art und Weise, die zwischen den jeweiligen elektrischen Kontaktberiechen 51 und 81 beziehungsweise 52 und 82 aufgebracht sind.
In Figur 6C ist ein weiteres Ausführungsbeispiel gezeigt, in dem die Verbindungsschicht 7 auch zwischen den elektrischen Kontaktbereichen 51, 52, 81, 82 angeordnet ist, um eine bessere stoffschlüssige Befestigung des ersten Bauteils 5 am zweiten Bauteil 8 zu ermöglichen.
Das Ausführungsbeispiel der Figur 6D zeigt ein zweites Bauteil 8 mit einer zusätzlichen Schicht über den elektrischen Kontaktbereichen 81, 82, die ein isolierendes Material 801, etwa ein Oxid wie SiO2, aufweist, das Metallfüllungen 811, 812, 821, 822 enthält, die jeweils die elektrischen Kontaktbereiche 81 und 82 des zweiten Bauteils 8 kontaktieren. Auf der Schicht mit dem isolierenden Material 801 ist das erste Bauteil 5, etwa eine Epitaxieschichtenfolge mit strukturierten elektrischen Kontaktbereichen 51, 52, angeordnet, die in oben beschriebener art und Weise mittels einer Verbindungsschicht 7 elektrisch an die Metallfüllungen 811, 812 beziehungsweise 821, 822 angeschlossen sind und damit auch an die elektrischen Kontaktbereiche 81, 82 des zweiten Bauteils 8. Beispielsweise kann das zweite Bauteil 8 als Substrat mit elektrischen Zuleitungen 81, 82 ausgeführt sein, über dem die Schicht mit dem isolierenden Material 801 und den Metallfüllungen 811, 812, 821, 822 angeordnet ist. Alternativ können die Metallfüllungen 811, 812, 821, 822 an den Grenzflächen zum Material 801 von einer Schicht aus einem isolierenden Material umgeben sein, so dass das Material 801 auch elektrisch leitend sein kann.
Im Ausführungsbeispiel der Figur 6E sind die Metallfüllungen 811, 812, 821, 822 über dem Material 801 erhaben, etwa in einer Pilzstruktur, ausgeführt. Der elektrische Kontakt kommt dabei zwischen der zweiten Oberfläche 9 der Metallfüllungen 811, 812, 821, 822 und der ersten Oberfläche 6 der elektrischen Kontaktbereiche 51 und 52 druch eine ausreichende Reduzierung der dicke der Verbindungsschicht 7 zustande .
Durch eine geeignete Verteilung und eine geeignete Dimensionierung, insbesondere den Durchmesser, der Metallfüllungen 811, 812, 821, 822 in den gezeigten Ausführungsbeispielen kann somit eine justagefreie Kontaktierung des ersten Bauteils 5 mit dem zweiten Bauteil 8 erreicht werden. Die Anzahl der Metallfüllungen kann dabei von der gezeigten Anzahl abweichen. Alternativ oder zusätzlich können das erste und/oder das zweite Bauteil Justageelemente wie etwa Führungsteile oder -kanten aufweisen, so dass die Einschränkungen an die Dimensionierung und die Anordnung der Metallfüllungen entfallen kann.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist.

Claims

Patentansprüche
1. Vorrichtung mit einem ersten Bauteil (5) mit einer ersten Oberfläche (6) und einem zweiten Bauteil (8) mit einer zweiten Oberfläche (9) , wobei
- zumindest eine der ersten und zweiten Oberfläche topographische Oberflächenstrukturen aufweist,
- die erste Oberfläche (6) des ersten Bauteils (5) mit der zweiten Oberfläche (9) des zweiten Bauteils (8) über eine elektrisch isolierende Verbindungsschicht (7) verbunden ist und
- ein elektrisch leitender Kontakt zwischen der ersten Oberfläche (6) und der zweiten Oberfläche (9) über die topographischen Oberflächenstrukturen besteht.
2. Vorrichtung nach Anspruch 1, bei der sowohl die erste als auch die zweite Oberfläche topographische Oberflächenstrukturen aufweist.
3. Vorrichtung nach einem der vorherigen Ansprüche, bei der die topographischen Oberflächenstrukturen durch die Rauhigkeit der ersten und/oder zweiten Oberfläche bedingt sind.
4. Vorrichtung nach einem der vorherigen Ansprüche, wobei das erste Bauteil (5) und/oder das zweite Bauteil (8) aus der Gruppe gewählt ist, die gebildet wird durch: ein Substrat, einen Wafer, einen Glasträger, eine Wärmesenke, eine Epitaxieschichtenfolge und einen optoelektronischen Halbleiterchip .
5. Vorrichtung nach einem der vorherigen Ansprüche, wobei die erste Oberfläche (6) des ersten Bauteils (5) und/oder die zweite Oberfläche (9) des zweiten Bauteils (8) Vertiefungen (40) aufweist.
6. Vorrichtung nach dem vorherigen Anspruch, wobei die erste Oberfläche (6) und die zweite Oberfläche (9) einen Fügebereich (41) aufweisen, in dem die VerbindungsSchicht (7) angebracht ist und die Vertiefungen (40) in der ersten Oberfläche (6) und/oder zweiten Oberfläche (9) um den Fügebereich (41) angeordnet sind.
7. Vorrichtung nach einem der Ansprüche 5 oder 6, wobei die Vertiefungen (40) als Auffangreservoirs für einen Klebstoff der Verbindungsschicht dienen.
8. Vorrichtung nach einem der Ansprüche 5 bis 7, wobei die Vertiefungen (40) regelmäßig beabstandet angeordnet sind.
9. Vorrichtung nach einem der Ansprüche 5 bis 7, wobei die Vertiefungen (40) unregelmäßig beabstandet angeordnet sind.
10. Vorrichtung nach einem der vorherigen Ansprüche"? wobei die mittlere Dicke (28) der Verbindungsschicht (7) in der Größenordnung der Rauhigkeit der ersten Oberfläche (6) und/oder der Rauhigkeit zweiten Oberfläche (9) ist.
11. Vorrichtung nach einem der vorherigen Ansprüche 3 oder 10, wobei die Rauhigkeit der ersten Oberfläche (6) und/oder die Rauhigkeit der zweiten Oberfläche (9) mindestens einige Nanometer beträgt .
12. Vorrichtung nach einem der vorherigen Ansprüche, wobei die erste Oberfläche (6) und die zweite Oberfläche (9) zumindest teilweise elektrisch leitend ausgebildet sind.
13. Vorrichtung nach Anspruch 9, wobei die erste Oberfläche (6) und/oder zweite Oberfläche (9) zumindest teilweise metallisch ausgebildet ist.
14. Vorrichtung nach einem der vorherigen Ansprüche, wobei die Verbindungsschicht einen elektrisch isolierenden Klebstoff umfasst.
15. Vorrichtung nach dem vorherigen Anspruch, wobei der Klebstoff lösungsmittelbeständig, vakuumtauglich, temperaturstabil und/oder UV-aushärtbar ist.
16. Vorrichtung nach Anspruch 14 oder 15, wobei der Klebstoff Bisbenzocyclobuten (BCB) umfasst.
17. Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung zwischen einem ersten Bauteil (5) mit einer ersten Oberfläche (6) und einem zweiten Bauteil (8) mit einer zweiten Oberfläche (9) , wobei zumindest eine der ersten und zweiten Oberfläche topographische Oberflächenstrukturen aufweist, mit den Schritten:
- Aufbringen einer elektrisch isolierenden Verbindungs- schicht (7) auf die erste und/oder zweite Oberfläche,
- Positionieren der ersten Oberfläche (6) und der zweiten Oberfläche (9) zueinander, und
- Beaufschlagen des ersten Bauteils (5) und/oder des zweiten Bauteils (8) mit einer Kraft (10) solange bis ein elektrisch leitender Kontakt zwischen der ersten und zweiten Oberfläche über die topographischen Oberflächenstrukturen zustande kommt.
18. Verfahren nach dem vorherigen Anspruch, bei dem die erste Oberfläche (6) und die zweite Oberfläche (9) topographische Strukturen aufweisen.
19. Verfahren nach Anspruch 17 oder 18, bei dem vor dem Aufbringen der Verbindungsschicht die topographischen Oberflächenstrukturen erzeugt werden.
20. Verfahren nach dem vorhergehenden Anspruch, bei dem die topographische Oberflächenstrukturen durch Ätzen, Schleifen, photolithographische Strukturierung und/oder Sandstrahlen erzeugt werden.
21. Verfahren nach einem der Ansprüche 17 bis 20, bei dem ein erstes Bauteil (5) und/oder ein zweites Bauteil (8) verwendet wird, das aus der Gruppe gewählt ist, die gebildet wird durch: ein Substrat, einen Wafer, einen Glasträger, eine Wärmesenke, eine Epitaxieschichtenfolge und einen optoelektronischen Halbleiterchip .
22. Verfahren nach einem der Ansprüche 17 bis 21, bei dem die erste Oberfläche (6) des ersten Bauteils (5) und/oder die zweite Oberfläche (9) des zweiten Bauteils (8) vor dem Aufbringen der elektrisch isolierenden Verbindungsschicht mit Vertiefungen (40) versehen wird.
23. Verfahren nach einem der Ansprüche 17 bis 22, bei dem die erste Oberfläche (6) und die zweite Oberfläche (9) einen Fügebereich (41) aufweisen, in dem die Verbindungsschicht (7) aufgebracht wird, wobei Vertiefungen (40) in der ersten Oberfläche (6) und/oder der zweiten Oberfläche (9) um den Fügebereich (41) angeordnet werden.
24. Verfahren nach einem der Ansprüche 22 oder 23, bei dem die Vertiefungen (40) als Auffangreservoirs für einen Klebstoff der VerbindungsSchicht dienen.
25. Verfahren nach einem der Ansprüche 22 bis 24, bei dem die Vertiefungen (40) regelmäßig beabstandet angeordnet werden.
26. Verfahren nach einem der Ansprüche 22 bis 24, bei dem die Vertiefungen (40) unregelmäßig beabstandet angeordnet werden.
27. Verfahren nach einem der Ansprüche 22 bis 26, bei dem die Vertiefungen (40) durch Ätzen, Schleifen, Prägen, photolithographisches Strukturieren und/oder Sandstrahlen hergestellt werden.
28. Verfahren nach Anspruch 17, bei dem die Verbindungsschicht (7) strukturiert aufgetragen wird.
29. Verfahren nach Anspruch 28, bei dem das strukturierte Auftragen durch ein Druckverfahren erfolgt .
30. Verfahren nach Anspruch 17, bei dem die Verbindungsschicht (7) unstrukturiert aufgetragen wird.
31. Verfahren nach Anspruch 30, bei dem das unstrukturierte Auftragen mittels Spin-Coating oder Abscheidung aus der Dampfphase erfolgt .
32. Verfahren nach Anspruch 17, bei dem die Dicke (28) der Verbindungsschicht (7) nach dem Auftragen eine Dicke von 100 nm bis 10 μm umfasst.
33. Verfahren nach Anspruch 32, bei dem die Dicke (28) der Verbindungsschicht (7) nach dem Auftragen durch Beaufschlagen mit einer Kraft (10) so reduziert wird, dass die Dicke (28) der Verbindungsschicht (7) in der Größenordnung der Rauhigkeit der ersten Oberfläche (6) und/oder der Rauhigkeit der zweiten Oberfläche (9) ist.
34. Verfahren nach einem der Ansprüche 17 bis 33, wobei eine elektrisch isolierende Verbindungsschicht verwendet wird, die einen Klebstoff umfasst.
35. Verfahren nach Anspruch 34, wobei ein Klebstoff verwendet wird, der lösungsmittelbeständig, vakuumtauglich, temperaturstabil und/oder UV-aushärtbar ist.
36. Verfahren nach Anspruch 34 oder 35, wobei ein Klebstoff verwendet wird, der Bisbenzocyclobuten (BCB) umfasst.
EP07722445A 2006-05-19 2007-05-16 Elektrisch leitende verbindung mit isolierendem verbindungsmedium Withdrawn EP2018664A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102006023683 2006-05-19
DE102006028692.8A DE102006028692B4 (de) 2006-05-19 2006-06-22 Elektrisch leitende Verbindung mit isolierendem Verbindungsmedium
PCT/DE2007/000897 WO2007134581A1 (de) 2006-05-19 2007-05-16 Elektrisch leitende verbindung mit isolierendem verbindungsmedium

Publications (1)

Publication Number Publication Date
EP2018664A1 true EP2018664A1 (de) 2009-01-28

Family

ID=38488603

Family Applications (1)

Application Number Title Priority Date Filing Date
EP07722445A Withdrawn EP2018664A1 (de) 2006-05-19 2007-05-16 Elektrisch leitende verbindung mit isolierendem verbindungsmedium

Country Status (7)

Country Link
US (1) US8102060B2 (de)
EP (1) EP2018664A1 (de)
JP (1) JP5208922B2 (de)
KR (1) KR101367545B1 (de)
DE (1) DE102006028692B4 (de)
TW (1) TWI357639B (de)
WO (1) WO2007134581A1 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006023685A1 (de) 2005-09-29 2007-04-05 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102006035627A1 (de) * 2006-07-31 2008-02-07 Osram Opto Semiconductors Gmbh LED-Halbleiterkörper
US7977799B2 (en) * 2008-04-30 2011-07-12 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Planar packageless semiconductor structure with via and coplanar contacts
DE102008030816B4 (de) * 2008-06-30 2019-11-07 Osram Oled Gmbh Verfahren zur Herstellung eines Bauteils mit mindestens einem organischen Material
DE102011100457A1 (de) 2011-05-04 2012-11-08 Osram Opto Semiconductors Gmbh Elektronisches Bauteil mit einem Trägerelement, einer Verbindungsstruktur und einem Halbleiterchip
US10522714B2 (en) 2011-06-15 2019-12-31 Sensor Electronic Technology, Inc. Device with inverted large scale light extraction structures
US9337387B2 (en) 2011-06-15 2016-05-10 Sensor Electronic Technology, Inc. Emitting device with improved extraction
JP2014517544A (ja) * 2011-06-15 2014-07-17 センサー エレクトロニック テクノロジー インコーポレイテッド 大型の逆さ光取り出し構造付の装置
US10319881B2 (en) 2011-06-15 2019-06-11 Sensor Electronic Technology, Inc. Device including transparent layer with profiled surface for improved extraction
US9741899B2 (en) 2011-06-15 2017-08-22 Sensor Electronic Technology, Inc. Device with inverted large scale light extraction structures
WO2013179766A1 (ja) 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置、半導体装置および撮像ユニット
WO2013179767A1 (ja) * 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
WO2013179765A1 (ja) 2012-05-30 2013-12-05 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
DE102012112988A1 (de) 2012-12-21 2014-07-10 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement, Verfahren zur Herstellung eines optoelektronischen Bauelements und Scheinwerfer
DE102014115770B4 (de) * 2014-10-30 2018-03-29 Infineon Technologies Ag Verfahren zur verbindung eines substrats
US9721812B2 (en) * 2015-11-20 2017-08-01 International Business Machines Corporation Optical device with precoated underfill
US10461221B2 (en) 2016-01-18 2019-10-29 Sensor Electronic Technology, Inc. Semiconductor device with improved light propagation
DE102016103324A1 (de) * 2016-02-25 2017-08-31 Osram Opto Semiconductors Gmbh Videowand-Modul und Verfahren zum Herstellen eines Videowand-Moduls
KR20220065292A (ko) 2020-11-13 2022-05-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3666588A (en) * 1970-01-26 1972-05-30 Western Electric Co Method of retaining and bonding articles
DE3001613C2 (de) * 1980-01-17 1986-04-03 Siemens AG, 1000 Berlin und 8000 München Befestigung eines, eine monolithisch integrierte Halbleiterschaltung enthaltenden Halbleiterkörpers aus Silicium an einer Unterlage mit einem entsprechenden Verfahren hierzu
JPS60262430A (ja) 1984-06-08 1985-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
DE4122297A1 (de) 1991-07-05 1993-01-07 Messerschmitt Boelkow Blohm Elektronische oder optronische anordnung, insbesondere halbleiter-anordnuung
EP0569983B1 (de) * 1992-05-15 1998-08-05 Denso Corporation Kaltleiterthermistor für Heizgeräte und Verfahren zur Herstellung
US5548091A (en) * 1993-10-26 1996-08-20 Tessera, Inc. Semiconductor chip connection components with adhesives and methods for bonding to the chip
DE69618458T2 (de) * 1995-05-22 2002-11-07 Hitachi Chemical Co., Ltd. Halbleiterteil mit einem zu einem verdrahtungsträger elektrisch verbundenem chip
DE19529490A1 (de) 1995-08-10 1997-02-13 Fraunhofer Ges Forschung Chipkontaktierungsverfahren, damit hergestellte elektronische Schaltung und Trägersubstrat zur Kontaktierung von Chips
US5684309A (en) 1996-07-11 1997-11-04 North Carolina State University Stacked quantum well aluminum indium gallium nitride light emitting diodes
US5789278A (en) * 1996-07-30 1998-08-04 Micron Technology, Inc. Method for fabricating chip modules
CN1297016C (zh) 1997-01-09 2007-01-24 日亚化学工业株式会社 氮化物半导体元器件
US5831277A (en) 1997-03-19 1998-11-03 Northwestern University III-nitride superlattice structures
EP0905797B1 (de) 1997-09-29 2010-02-10 OSRAM Opto Semiconductors GmbH Halbleiterlichtquelle und Verfahren zu ihrer Herstellung
US5861678A (en) * 1997-12-23 1999-01-19 Micron Technology, Inc. Method and system for attaching semiconductor dice to substrates
WO1999044403A1 (fr) * 1998-02-26 1999-09-02 Ibiden Co., Ltd. Carte a circuits imprimes multicouche avec structure de trous d'interconnexion pleins
DE19955747A1 (de) 1999-11-19 2001-05-23 Osram Opto Semiconductors Gmbh Optische Halbleitervorrichtung mit Mehrfach-Quantentopf-Struktur
US6426565B1 (en) 2000-03-22 2002-07-30 International Business Machines Corporation Electronic package and method of making same
US6404566B1 (en) 2000-04-04 2002-06-11 Lucent Technologies Inc. Apparatus and method for assembling optical devices
DE10046296C2 (de) * 2000-07-17 2002-10-10 Infineon Technologies Ag Elektronisches Chipbauteil mit einer integrierten Schaltung und Verfahren zu seiner Herstellung
US20020017652A1 (en) 2000-08-08 2002-02-14 Stefan Illek Semiconductor chip for optoelectronics
EP1325517A2 (de) * 2000-09-19 2003-07-09 Nanopierce Technologies Inc. Verfahren zum zusammenbauen von komponenten und antennen in hochfrequenz-identifikationsgeräten
DE10163799B4 (de) 2000-12-28 2006-11-23 Matsushita Electric Works, Ltd., Kadoma Halbleiterchip-Aufbausubstrat und Verfahren zum Herstellen eines solchen Aufbausubstrates
DE10149507A1 (de) * 2001-10-06 2003-04-10 Behr Gmbh & Co Wärmetauscher, insbesondere Flachrohr-Wärmetauscher eines Kraftfahrzeugs
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
DE10319782B4 (de) * 2003-04-30 2009-01-02 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement mit einem Chipträgerelement
JP2004349399A (ja) * 2003-05-21 2004-12-09 Nec Corp 部品実装基板
DE102004030813B4 (de) 2004-06-25 2007-03-29 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
JP4565931B2 (ja) * 2004-08-25 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006114656A (ja) * 2004-10-14 2006-04-27 Seiko Epson Corp 半導体装置、半導体装置の実装構造、及び半導体装置の実装方法

Also Published As

Publication number Publication date
TWI357639B (en) 2012-02-01
DE102006028692A1 (de) 2007-11-22
DE102006028692B4 (de) 2021-09-02
US8102060B2 (en) 2012-01-24
JP2009537970A (ja) 2009-10-29
KR101367545B1 (ko) 2014-02-26
TW200807646A (en) 2008-02-01
KR20090027639A (ko) 2009-03-17
US20090302429A1 (en) 2009-12-10
JP5208922B2 (ja) 2013-06-12
WO2007134581A1 (de) 2007-11-29

Similar Documents

Publication Publication Date Title
DE102006028692B4 (de) Elektrisch leitende Verbindung mit isolierendem Verbindungsmedium
DE102012209325B4 (de) Optoelektronisches Modul
EP1911104B1 (de) Verfahren zur herstellung von halbleiterbauelementen und dünnfilm-halbleiterbauelement
DE102008063757B4 (de) Halbleiterbauteil
DE102007004302A1 (de) Halbleiterchip und Verfahren zur Herstellung eines Halbleiterchips
EP2193553A1 (de) Optoelektronischer halbleiterchip, optoelektronisches bauelement und verfahren zum herstellen eines optoelektronischen bauelements
WO2013149772A1 (de) Licht emittierendes halbleiterbauelement und verfahren zur herstellung eines licht emittierenden halbleiterbauelements
EP2047525A2 (de) Dünnfilm-halbleiterbauelement und bauelement-verbund
DE102013112549A1 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE102010048159A1 (de) Leuchtdiodenchip
DE102015111492B4 (de) Bauelemente und Verfahren zur Herstellung von Bauelementen
EP2599131A1 (de) Strahlungsemittierender halbleiterchip und verfahren zur herstellung eines strahlungsemittierenden halbleiterchips
DE102011079708A1 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
DE102012216738A1 (de) Optoelektronisches bauelement
WO2015063034A1 (de) Optoelektronisches bauelement und verfahren zu seiner herstellung
DE102014100772A1 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
EP2304816B1 (de) Elektrolumineszierende vorrichtung und verfahren zur herstellung einer elektrolumineszierenden vorrichtung
WO2022248247A1 (de) Optoelektronisches halbleiterbauteil und paneel
WO2009079982A2 (de) Verfahren zur herstellung von halbleiterchips und halbleiterchip
DE102010032813A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
DE102018131775A1 (de) Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements
DE4004068A1 (de) Verfahren zur montage von halbleiterkristallen
DE102015105692A1 (de) Halbleiterbauelement und Verfahren zur Herstellung einer Mehrzahl von Halbleiterbauelementen
DE102010039382A1 (de) Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements
DE102015107591A1 (de) Optoelektronisches Halbleiterbauteil und Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20081104

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LI LT LU LV MC MT NL PL PT RO SE SI SK TR

AX Request for extension of the european patent

Extension state: AL BA HR MK RS

DAX Request for extension of the european patent (deleted)
RBV Designated contracting states (corrected)

Designated state(s): DE

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20131130