EP1665537A1 - Integrierte schaltung mit schutz vor elektrostatischer entladung - Google Patents

Integrierte schaltung mit schutz vor elektrostatischer entladung

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Publication number
EP1665537A1
EP1665537A1 EP04786816A EP04786816A EP1665537A1 EP 1665537 A1 EP1665537 A1 EP 1665537A1 EP 04786816 A EP04786816 A EP 04786816A EP 04786816 A EP04786816 A EP 04786816A EP 1665537 A1 EP1665537 A1 EP 1665537A1
Authority
EP
European Patent Office
Prior art keywords
transistor
connection
transistors
integrated circuit
applying
Prior art date
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Withdrawn
Application number
EP04786816A
Other languages
English (en)
French (fr)
Inventor
Helmut Fischer
Jürgen Lindolf
Michael Bernhard Sommer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1665537A1 publication Critical patent/EP1665537A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Definitions

  • the invention relates to an integrated circuit with protection against electrostatic discharge.
  • the electrostatic charge that a person can hold is of the order of about 0.6 ⁇ C.
  • the person can be simulated by a capacitor with a capacitance of 150 pF. If the charge of 0.6 ⁇ C is stored on a capacitor with a capacitance of 150 pF, this corresponds to a charging voltage of approx. 4kV. When a person charged to such a voltage touches a grounded object, an electrostatic discharge occurs. This runs in approx. 0.1 ⁇ s with currents of up to several amperes.
  • ESD electrostatic di- batch protection circuits.
  • the ESD protection circuits must be high-resistance for input voltages that are within the specification. For voltages that are outside the specification and especially in the ESD area, they should be low-resistance.
  • ESD diodes In a known circuit arrangement for protecting integrated circuits against electrostatic discharge, protective diodes, so-called ESD diodes, are used.
  • the cathode connection of the diode is connected to an input connection of the integrated circuit at which a high electrostatic voltage is expected to occur.
  • the anode connection is connected to a connection for the reference potential. If there are positive voltages outside the specification at the connection of the reference potential, the diode is polarized in the direction of the flow and dissipates the positive electrostatic charge to the input connection of the integrated circuit connected to its cathode.
  • the ESD diode If a high positive electrostatic voltage occurs at one of the input connections of the integrated circuit, the ESD diode is operated in the blocking region. If the voltages are high enough, for example between 7 V and 12 V, the diode will break down due to the avalanche effect. The diode has become conductive. The electrostatic charge present at the input connection of the integrated circuit is dissipated via the " diode path for connecting the reference potential of the integrated circuit.
  • Diodes in particular in the production of semiconductor memories, are not produced in a manufacturing process provided for this purpose. They arise as by-products in the manufacture of transistors within integrated circuits.
  • An example of transistors is the drain-substrate diodes that form between the drain and the substrate.
  • the behavior of such diode structures is not controlled during the manufacturing process.
  • the breakthrough behavior of the diode structures is therefore only approximately known. The problem is that the voltages required to break down the diode are often so high that the components of the integrated circuit are destroyed before the diode breaks down in the reverse direction. This is especially true when using MOS circuits with thin gate oxides.
  • the object of the invention is to provide an integrated circuit with protection against electrostatic discharge, the circuit design of which enables good adaptation to the respective ESD requirements.
  • the object is achieved by an integrated circuit with protection against electrostatic discharge with at least one input connection for applying a signal level, with a connection for applying a reference potential, with a functional unit which contains logic gates and memory cells.
  • the integrated circuit also has a first transistor with a source connection, a drain connection and a gate connection and a second transistor with a source connection, a drain connection and a gate connection.
  • the gate connection of the first transistor and the second transistor is connected to the drain connection of the respective first and second transistor.
  • the first transistor is connected in series with the second transistor by connecting one of the drain and source connections of the first transistor to one of the drain and source connections of the second transistor.
  • the functional unit is connected between the at least one input connection and the connection for applying the reference potential.
  • the series connection of the first transistor and the second transistor is also between the at least one input connection and the connection for connecting set the reference potential.
  • the functional unit is designed in such a way that it performs digital signal processing in an intended operation if the signal level present at the at least one input connection matches a first signal level.
  • the series circuit comprising the first transistor and the second transistor is designed in such a way that the at least one input terminal is connected via the series circuit comprising the first transistor and the second transistor to the connection for applying the reference potential with a lower resistance than via the functional unit, if in a discharge case the signal level present at the at least one input terminal is greater than a threshold value above the first signal level.
  • the series connection of the first transistor and the second transistor is connected to the connection for applying the reference potential with a higher resistance than via the functional unit if, during the intended operation, the signal level present at the at least one input connection is less than or equal to the first signal level.
  • the advantage of using transistors for an ESD protection circuit is that the processes for producing transistors and thus also the transistors of the ESD series circuit can be controlled relatively easily during the manufacturing process of integrated circuits. This makes it possible to implement protective circuit structures for which a specific threshold value can be specified, if exceeded, a voltage at the input connections or an electrostatic charge between the input connections and the connection for applying the reference potential is short-circuited. According to a development of the integrated circuit, in the case of a plurality of input connections, at least one of the input connections is designed as a connection for applying a supply potential.
  • At least one of the input connections is designed as a bidirectional connection for reading in and reading out data. If the input connection is connected in this way and the cascade of the transistors is connected between the input connection and the connection for applying the second supply potential, an electrostatic charge which occurs at the input connection is dissipated for the connection for applying the second supply potential.
  • the functional unit comprises a random access memory, each with memory cells connected to a word line and a bit line.
  • a memory cell of the functional unit can be selected via addresses. If the input connection is designed as a connection for applying addresses and the cascade of the transistors is connected between the input connection connected in this way and the connection for applying the reference potential, an electrostatic charge which occurs at the input connection is dissipated to the connection for the reference potential.
  • the first transistor and the second transistor are dimensioned such that they are switched into the conductive state in the event of a discharge and are not conductive when the functional unit is operating as intended.
  • the dimensioning required for this takes place via the number of transistors in the series circuit and the change in the length and width ratios of the individual transistors.
  • the transistors are designed as n-channel field effect transistors In another embodiment of the invention, the transistors are designed as p-channel field-effect transistors.
  • the at least one input connection is designed to apply the supply potential for applying a positive supply potential.
  • the channel length and channel width of the first transistor and the second transistor of the series circuit are dimensioned such that a voltage of less than 11 V is applied to the integrated circuit when an electrostatic charge of at least 0.3 ⁇ C is removed.
  • a charge of 0.3 ⁇ C occurs, for example, on a 150 pF capacitor if a voltage of 2,000 V is applied to it.
  • a capacitor of 150 pF is charged to 2,000 V in a known test procedure, the so-called human body model, to check the ESD resistance of components. Controlled discharge processes are then carried out on electronic components with this electrostatic voltage. A detailed description of such a test arrangement based on the Human Body Model will be discussed in detail elsewhere.
  • the first transistor and the second transistor of the series circuit are dimensioned with respect to their channel length and channel width in such a way that a current of less than 1 when an electrostatic charge of at least 0.3 ⁇ C is dissipated via the series circuit of the transistors. 3 A flows.
  • the first transistor and the second transistor of the series circuit are dimensioned with respect to their channel length and channel width. niert that the leakage current flowing in the intended operation over the series connection of the transistors is less than a current of 500 ⁇ A.
  • FIG. 1 shows an integrated circuit of a semiconductor memory with an ESD protection circuit
  • FIG. 2 shows a partial circuit of the integrated circuit of a semiconductor memory with an ESD protection circuit
  • FIG. 3A shows a cross section through a transistor of the ESD protection circuit
  • FIG. 3B shows a top view of a transistor of the ESD protection circuit
  • FIG. 4 shows a circuit arrangement for testing an electronic component for ESD compatibility according to the human body model
  • FIG. 5 shows a simulation of a current / voltage diagram of a series circuit comprising 5 transistors for ESD protection in accordance with the invention with a change in the channel lengths and channel widths of the transistors,
  • FIG. 6 shows the simulation of a leakage current of a series circuit comprising 5 transistors for ESD protection in accordance with the invention with a change in the channel lengths and channel widths of the transistors
  • FIG. 7 shows a simulation of a current / voltage diagram of a series circuit comprising 4 transistors for ESD protection in accordance with the invention with a change in the channel lengths and channel widths of the transistors
  • 8 shows the simulation of a leakage current of a series circuit comprising 4 transistors for ESD protection in accordance with the invention with a change in the channel lengths and channel widths of the transistors
  • Figure 9 is a simulation of a current / voltage diagram of a series circuit of 4 or 5 transistors for ESD protection according to the invention.
  • FIG. 1 shows a semiconductor memory HS which contains integrated circuit components ESI, ES2, ..., ESn for protection against electrostatic discharge and a memory cell array SZ.
  • the memory cell array SZ is connected to an input terminal 1 of the semiconductor memory HS for applying a supply potential V DD , a terminal 2 of the semiconductor memory HS for applying a reference potential V ss and to further input terminals 3, 4, ..., n of the semiconductor memory HS.
  • the input connection 3 of the semiconductor memory HS is designed as a bidirectional connection for reading in and reading out data
  • the input connections 4,..., N of the semiconductor memory HS are designed as connections for applying addresses.
  • the memory cell array contains DRAM memory cells, each of which is connected to a word line WL and a bit line BL. For reasons of better clarity, only one DRAM memory cell is shown in the memory cell array shown in FIG. 1. This comprises a selection transistor AT and a storage capacitor SC.
  • the selection transistor AT is connected between the bit line BL and the storage capacitor SC. If the selection transistor is switched to the conductive state by a control signal on the word line, it acts like a closed switch and connects the storage capacitor SC to the bit line BL. The storage capacitor can then be read or written. Is in the For example, if the logic state 1 is stored in the memory cell, the capacitor discharges when the memory cell is read out, so that a discharge current flows on the bit line. In the opposite case, when logic state 1 is written into the memory cell, the capacitor is charged by a charging current flowing on the bit line. In order to operate the memory cell array as intended, for example in order to have read and write access, the transistors T1, T2, ..., Tn of the series circuit comprising n transistors must be in the non-conductive state and connected
  • the supply voltage V DD and the reference potential V ss are present at terminal 2 of the semiconductor memory HS.
  • the integrated circuit component ESI for protection against electrostatic discharge is connected via its input connection E1 to the input connection 1 of the semiconductor memory HS for applying the supply potential V DD and via its output connection AI to the connection 2 of the semiconductor memory HS for applying the reference potential V SS .
  • the integrated circuit component ES2 for protection against electrostatic discharge is connected via its input connection E2 to the bidirectional input connection 3 of the semiconductor memory HS for reading and reading data and via its output connection A2 to the connection 2 of the semiconductor memory HS for applying the reference potential V SS
  • the integrated circuit component ES3 for protection against electrostatic discharge is connected via its input terminal E3 to the input terminal 4 of the semiconductor memory HS for applying addresses and via its output terminal A3 to the terminal 2 of the semiconductor memory HS for applying the reference potential V SS
  • the integrated circuit component ESn for protection against electrostatic discharge is connected via its input terminal En to the input terminal n of the semiconductor memory HS for applying addresses and via its output terminal An to the terminal 2 of the semiconductor memory HS for applying the reference potential V ss .
  • the circuit components ESI, ES2, ..., ESn for protection against electrostatic discharge each contain a series connection of n transistors Tl, T2, ..., Tn. Since the connection of the n transistors and the mode of operation of the n circuit components are the same, only the circuit component ESI is explained here.
  • the n transistors of the circuit component ESI are designed in FIG. 1 as n-channel field-effect transistors. In this case, the drain terminal Dl of the transistor Tl is connected to the input terminal El of the circuit component ESI.
  • the source connector is designed in FIG. 1 as n-channel field-effect transistors. In this case, the drain terminal Dl of the transistor Tl is connected to the input terminal El of the circuit component ESI.
  • G2, ..., Gn of the transistors Tl, T2, ..., Tn are each connected to the drain connections Dl, D2, ..., Dn.
  • the functioning of the ESI circuit component for protection against electrostatic discharge is explained below.
  • signal levels are present at the input connection 1 for applying the supply potential V DD and at the input connections 3, 4, ..., n for reading in and reading out the data, which are within specified limits.
  • the intended operation for example digital signal processing by the functional unit SZ, is only guaranteed at signal levels that lie in this range.
  • the series connection of the transistors Tl, T2, ..., Tn has a high resistance, so that the signal levels at the input connections 1, 3, 4, ..., n are fed to the functional unit SZ on the input side.
  • the series connection of the n transistors is dimensioned such that the transistors Tl, T2, ..., Tn are switched to the conductive state during this discharge.
  • the transistors can be dimensioned by adjusting the channel length and width ratios of the transistors.
  • a low-resistance connection is established between the input terminal 1 and the terminal 2 of the semiconductor memory HS via the transistor line TL.
  • the series connection between the input connections and the connection for applying the reference potential has a lower resistance for the signals applied to the input connections than the functional unit SZ, which is also connected between the same input connections and the connection for applying the reference potential.
  • the transistors of the ESD series circuit RS are operated in the forward direction in the electrostatic discharge case.
  • the switching threshold at which the transistor line TL, which is essentially formed from the drain-source paths of the transistors T1, T2,..., Tn, becomes low-resistance, can be set by the number of transistors connected in series.
  • Figure 2 shows a semiconductor memory HS with an ESD protection circuit ESI and an input terminal 1 for applying the supply potential V DD and a terminal 2 for applying the reference potential V S s. Since only the circuit component ESI is to be described here, all other components of the semiconductor memory HS shown in FIG. 1 are not shown here.
  • the circuit component ESI is connected via its input terminal El to the input terminal 1 of the semiconductor memory HS for applying the supply potential V DD and via its output terminal AI to the terminal 2 of the semiconductor memory HS for applying the reference potential V ss .
  • p-channel transistors are used in the circuit component ESI shown in FIG.
  • the source and drain connections are interchanged in comparison to the n-channel transistors used in FIG. 1.
  • the source terminal S1 of the transistor T1 is connected to the input terminal El of the circuit component ESI.
  • the drain terminal Dl of the transistor Tl is connected to the source terminal S2 of the transistor T2.
  • the series connection continues in this way up to the transistor Tn.
  • the transistor Tn is connected with its drain connection to the output connection AI of the circuit component ESI.
  • the gate connections Gl, G2, ..., Gn of the transistors Tl, T2, ..., Tn are each connected to their drain connections Dl, D2, ..., Dn.
  • FIG. 3A shows the cross section through a transistor T1 described in FIG. 1, which is designed as an n-channel field effect transistor.
  • a first n-doped region NG1 and a second n-doped region NG2 are arranged in a p-doped substrate PS.
  • the first region NG1 is connected to a source terminal S.
  • the second area NG2 is with connected to a drain terminal D.
  • a contact MK is connected to the gate terminal G and is insulated from the p-doped substrate PS by a gate oxide layer O.
  • U G s When a positive gate-source voltage U G s is applied between the connection G and the connection S, an n-conducting channel K is formed below the insulating oxide layer.
  • the length of the channel is labeled LK.
  • FIG. 3B shows the top view of the transistor T1 described in FIG. 3A.
  • the gate connection G, the metallized contact MK, the oxide layer 0 and the p-doped substrate PS are not shown.
  • the conductive channel K has the width WK and is delimited on one side by the first n-doped region NG1 and on the other side by the second n-doped region NG2.
  • the series connection of the n-transistors can be dimensioned by adjusting the length of the channel and the width of the channel of the transistors.
  • the channel width essentially determines the maximum current that flows in the event of a discharge.
  • the length of the transistors essentially determines the switching speed. More detailed investigations can be found in the diagrams in FIGS. 5, 6, 7 and 8.
  • the circuit arrangement comprises a sub-circuit L, which contains a voltage generator G L and a resistor R L , and a sub-circuit H, which contains a capacitor C H and a resistor R H.
  • the generator G L is connected to a switch S L via the resistor R L. Via the switch S L , the resistor can be connected to the first terminal Kl of a capacitor C H.
  • the capacitor C H is connected via a second connection M to a reference potential V ss .
  • capacitor C H simulates a person carrying an electrostatic charge and has a value of 150 pF.
  • the terminal Kl of the capacitor C H is connected to a switch S H via a resistor R H.
  • the resistance R H in the human body model represents a discharge resistance, for example the skin resistance, and has a size of 1.5 k ⁇ .
  • the electronic component DUT to be checked for ESD strength is connected to the switch S via a connection H1 and to the connection M of the reference potential via a connection H2.
  • the circuit arrangement according to the human body model described above is used to test whether an integrated circuit withstands a discharge of at least 2 kV without damage with regard to the input and supply connections.
  • the components are tested in two cycles. During the first cycle, switch S is closed, switch S is open.
  • the generator G L then charges the capacitor C H to a voltage of 2 kV via the resistor R L. In the second test cycle, the switch S L is opened again
  • Switch S H is closed.
  • the connections Hl and H2 are then connected via the resistor R H to the capacitor charged to 2 kV.
  • the capacitor is discharged after approx. 1 ⁇ s. In a subsequent function test, it is examined whether the component has survived the unloading process without damage.
  • the behavior of the circuit ESI between the input terminal 1 of the semiconductor memory HS for applying the supply potential V DD and the terminal 2 of the semiconductor memory HS for applying the reference potential Vss is switched.
  • the behavior of the circuit component ES2 which is between the input terminal 3 for reading and reading data, and the circuit component ES3, ..., Esn, which is between the input terminal 4, ..., n for applying addresses and the terminal 2 for Create the Reference potential are connected, is identical to the behavior of the circuit component ESI.
  • FIG. 5 shows the simulation of a current and voltage diagram of a circuit component ESI of the semiconductor memory HS from FIG. 1.
  • the simulation period extends between 2.5 ns to 22.5 ns.
  • the circuit component ESI contains a series circuit of 5 transistors and is connected between the input terminal 1 of the semiconductor memory HS for applying the supply potential V DD and the terminal 2 of the semiconductor memory HS for applying the reference potential V SS .
  • At the time 2.5 ns there is a supply voltage of 2.5 V between the input connection 1 and the connection 2, which is required for the intended operation of the functional unit, for example a DRAM memory cell array.
  • a voltage surge of 2,000 V occurs at input terminal 1. This can be caused, for example, by a person carrying an electrostatic voltage of 2,000 V.
  • this corresponds to the connection of the connection H1 of the circuit arrangement to the input connection 1 of the semiconductor memory and the connection of the connection H2 of the circuit arrangement to the connection 2 of the semiconductor memory.
  • the capacitance C H is charged to 2,000 V and is connected to the input terminal 1 of the semiconductor memory at the time 5 ns by closing the switch S H.
  • the discharge process which then takes place via the circuit ESI is interrupted again by opening the switch S H at the time 10 ns.
  • the first diagram in FIG. 5 contains 6 curves which represent the course of the voltage at node K1 from FIG. 4 for different lengths and widths of the channel of the transistors.
  • the second diagram in FIG. 5 also contains 6 curves which show the course of the current in the transistor line TL show for different lengths and widths of the channel of the transistors. Part of the current flowing in the electrostatic discharge case flows through the substrate and is not shown in the first diagram.
  • the channel length of the 5 transistors varies between 1 ⁇ m and 4 ⁇ m.
  • the channel width is changed between 20,000 ⁇ m, 40,000 ⁇ m and 80,000 ⁇ m.
  • the rate of rise of the voltage decreases with increasing channel width of the transistors.
  • the voltage drop across 15 of the series connection of the 5 transistors also decreases with increasing channel width of the transistors.
  • the voltage at node Kl from FIG. 1 slowly decreases again.
  • the rate of rise of the current decreases with increasing channel width of the transistors.
  • the current of the series connection from the 5 transistors for a width of 20,000 ⁇ m reaches a value of approx. 0.75 A.
  • a value of approx. 0.65 A and for a width of 80,000 ⁇ m has a value of 0.3 A.
  • FIG. 6 shows the simulation of the leakage current of a circuit component ESI of the semiconductor memory from FIG. 1.
  • the circuit component ESI contains a series circuit of 5 transistors. The simulation period ranges from 0 to 3.5 ns. During this time, a supply voltage of 2.5 V is applied between the input terminal 1 of the semiconductor memory and the terminal 2 of the semiconductor memory. This voltage is required for the intended operation of a functional unit, for example a DRAM memory.
  • the current diagram contains 9 curves that show the magnitude of the leakage current in the transistor branch TL for different channel represent lengths and channel widths of the transistors.
  • the length of the channel of the transistors varies between 1 ⁇ m, 2 ⁇ m and 4 ⁇ m.
  • the channel width is changed between 20,000 ⁇ m, 40,000 ⁇ m and 80,000 ⁇ m.
  • the leakage current decreases with increasing length of the channel and with decreasing width of the channel of the transistors.
  • the leakage current is greatest at approx. 32 ⁇ A. If the length of the channel is extended to 2 ⁇ m, the leakage current drops to approx. 25 ⁇ A.
  • the leakage current is approximately 17 ⁇ A.
  • the leakage current can be taken from the diagram for further pairs of lengths and widths of the channel of the transistors. The one in
  • the lowest leakage current shown in the diagram results for a length of the channel of 4 ⁇ m and a width of the channel of 20,000 ⁇ m.
  • the leakage current for this is only approx. 5 ⁇ A.
  • the maximum discharge current discharged in the transistor branch TL is smaller for a length of the channel of 4 ⁇ m than for a length of the channel of 1 ⁇ m.
  • Suitable diagrams of length and width of the channel can be found in the diagram in FIGS. 5 and 6, which meet the respective requirements for the circuit for ESD protection.
  • FIG. 7 shows the simulation of a current / voltage diagram of a circuit component ESI of the semiconductor memory HS from FIG. 1.
  • the simulation period extends from 0 to 25 ns.
  • the circuit component ESI contains a series circuit of 4 transistors and is connected between the input terminal 1 of the semiconductor memory for applying the supply potential V DD and the terminal 2 of the semiconductor memory for applying the reference potential V SS .
  • V DD supply potential
  • V SS reference potential
  • the first diagram in FIG. 7 contains 6 curves which represent the course of the voltage at node K1 for different channel lengths and channel widths of the transistors.
  • the second diagram in FIG. 7 contains 6 curves which represent the course of the current in the transistor line TL for different channel lengths and channel widths of the transistors. Part of the current flowing in the electrostatic discharge case flows through the substrate and is not shown in the diagram.
  • the length of the channel varies between 1 ⁇ m and 4 ⁇ m, the width is changed between 20,000 ⁇ m, 40,000 ⁇ m and 80,000 ⁇ m.
  • the rate at which the voltage rises decreases with increasing channel width.
  • the voltage drop across the series connection of the 4 transistors also decreases with increasing channel width of the transistors.
  • the voltage at node Kl slowly decreases again.
  • the saturation state has already been reached at the time 8 ns.
  • the rate of rise of the voltage also decreases here with increasing channel width.
  • the voltage drop across the series connection of the 4 transistors also decreases with increasing channel width
  • the behavior of the current / voltage curve as a function of different channel widths and channel lengths of the transistors when the electrostatic discharge occurs occurs thus corresponds to the current / voltage curves described in FIG. 5.
  • the differences in the use of a circuit comprising a series connection of 4 transistors and a series connection of 5 transistors will be discussed below.
  • a comparison of the voltage diagrams from FIG. 5 and FIG. 7 shows that the voltage drop at the series connection of 4 transistors is lower than when using 5 transistors, provided that the transistors have the same channel length and channel width ratios.
  • a comparison of the current diagrams from FIG. 5 and FIG. 7 shows that when the saturation current is reached in the event of a discharge, the maximum current in the transistor branch TL becomes independent of the number of transistors used in the series circuit.
  • FIG. 8 shows the simulation of the leakage current of a circuit component ESI of the semiconductor memory HS from FIG. 1.
  • the series connection of the circuit component ESI simulated in FIG. 8 contains only 4 transistors.
  • the statements made in FIG. 6 on the behavior of the leakage current as a function of the length and width ratios of the channel of the transistors apply here accordingly.
  • a comparison of the diagram from FIG. 6 with the diagram from FIG. 8 shows that when using the same length and width ratios of the channel of the transistors, the leakage current increases with a decreasing number of transistors in the series circuit.
  • FIG. 9 shows the simulation of a current / voltage diagram of a circuit for ESD protection according to the invention, which contains a series circuit composed of 5 n-FET transistors and 4 n-FET transistors.
  • the transistors of the series connection of 5 transistors have a larger channel width than the transistors of the series connection of 4 transistors.
  • the simulation period shown extends from 0 to 55 ns. At the beginning of the simulation up to the time 5 ns, a supply voltage of 2.5 V is present at the input connection 1 of the semiconductor memory from FIG. 1, which is required for the intended operation of the functional unit.
  • the series connection of 5 transistors has a leakage current of approx. 7.5 ⁇ A during this period.
  • the series connection of 4 transistors shows a leakage current of approx.
  • Transistors drop a voltage of approximately 11.5 V.
  • the use of 5 transistors is due to the optimization of the channel length and channel width ratios of the transistors in relation to the voltage swing that occurs at the series connection of the transistors in the electrostatic discharge case, and in relation to the leakage current that occurs when a supply voltage is applied, which leads to the intended operation the functional unit from Figure 1 is required, occurs more favorably.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Integrierte Schaltung mit Schutz vor elektrostatischer Entladung Eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung umfaßt einen ersten Transistor (T1) mit einem Source-Anschluß (S1), einem Drain-Anschluß (D1) und einem GateAnschluß (G1). Sie enthält ferner einen zweiten Transistor (T2) mit einem Source-Anschluß (S2), einem Drain-Anschluß (D2) und einem Gate-Anschluß (G2). Bei dem ersten Transistor (T1) und dem zweiten Transistor (T2) sind jeweils der GateAnschluß mit dem Drain-Anschluß verbunden. Der erste Transistor (T1) ist mit dem zweiten Transistor (T2) in Reihe geschaltet ist, indem einer der Drain- und Source-Anschlüsse des ersten Transistors mit einem der Drain- und Source-Anschlüsse des zweiten Transistors verbunden ist. Die Reihenschaltung der Transistoren ist an einen Eingangsanschluß der integrierten Schaltung oder an einen Versorgungsanschluß und einen Anschluß zum Anlegen des Bezugspotentials der integrierten Schaltung geschaltet. Die Dimensionierung der Reihenschaltung der Transistoren erfolgt über die Anzahl der Transistoren und die Einstellung der Kanallängen- und Kanalbreitenverhältnisse der Transistoren.

Description

Beschreibung
Integrierte Schaltung mit Schutz vor elektrostatischer Entladung
Die Erfindung betrifft eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung.
Die elektrostatische Ladung, die eine Person aufnehmen kann, liegt in der Größenordnung von ca. 0,6 μC. Die Person kann durch einen Kondensator der Kapazität 150 pF nachgebildet werden. Wenn die Ladung von 0,6 μC auf einem Kondensator der Kapazität 150 pF gespeichert wird, so entspricht dies einer Ladespannung von ca. 4kV. Wenn eine Person, die auf eine sol- ehe Spannung aufgeladen ist, ein geerdetes Objekt berührt, kommt es zu einer elektrostatischen Entladung. Diese läuft in ca. 0,1 μs mit Strömen von bis zu mehreren Ampere ab.
Wegen der geringen Oxiddicke und der geringen Abmessungen der Leiterbahnen und pn-Übergänge können elektrostatische EntladungsVorgänge, die über MOS(= Metal Oxid Semiconductor) Bausteine verlaufen zur Zerstörung des Bauteils führen. Die Entladungsvorgänge führen vor allem zum Durchbruch des Gateoxids oder auch zur Überhitzung von pn-Übergängen oder Leiterbah- nen. Die bei einer elektrostatischen Entladung umgesetzte E- nergie liegt in der Größenordnung von 0,1 mJ und ist damit nicht sehr groß. Wird diese Energie jedoch pulsförmig in ein Volumen der Größenordnung von wenigen Kubikmikrometern eingespeist, so kann dadurch lokal eine solch hohe Temperatur ent- stehen, dass das Silizium aufschmilzt. Ausgangsanschlüsse sind im Allgemeinen weniger empfindlich als Eingangsanschlüsse, da die Ausgangstreibertransistoren ein großes Energieaufnahmevermögen besitzen. Eingangsanschlüsse sind mit den Gate- Anschlüssen der Eingangstransistoren verbunden. Die dünnen Schichten des Gateoxids können im elektrostatischen Entladungsfall leicht zerstört werden. Eingangsanschlüsse einer integrierten Schaltung sollten daher ESD- (= electrostatic di- scharge) -Schutzschaltungen aufweisen. Die ESD-Schutzschal- tungen müssen für EingangsSpannungen, die innerhalb der Spezifikation liegen, hochohmig sein. Für Spannungen, die außerhalb der Spezifikation und insbesondere im ESD Bereich lie- gen, sollten sie niederohmig sein.
Bei einer bekannten Schaltungsanordnung zum Schutz integrierter Schaltungen vor elektrostatischer Entladung werden Schutzdioden, sogenannte ESD-Dioden, verwendet. Der Kathode- nanschluß der Diode wird mit einem Eingangsanschluß der integrierten Schaltung, an dem das Auftreten einer hohe elektrostatische Spannung zu erwarten ist, verbunden. Der Anoden- anschluss wird mit einem Anschluß für das Bezugspotential verbunden. Wenn am Anschluß des Bezugspotentials positive Spannungen auftreten, die außerhalb der Spezifikation liegen, so ist die Diode in Flußrichtung gepolt und führt die positive elektrostatische Ladung zu dem mit ihrer Kathode verbundenen Eingangsanschluß der integrierten Schaltung ab.
Wenn an einem der Eingangsanschlüsse der integrierten Schaltung eine hohe positive elektrostatische Spannung auftritt, so wird die ESD-Diode im Sperrbereich betrieben. Bei genügend hohen Spannungen, die beispielsweise zwischen 7 V und 12 V liegen, kommt es aufgrund des Lawineneffektes bei der Diode zu einem Durchbruch. Die Diode ist leitfähig geworden. Die am Eingangsanschluß der integrierten Schaltung anliegende elektrostatische Ladung wird über die "Diodenstrecke zum Anschluß des Bezugspotentials der integrierten Schaltung abgeführt.
Dioden werden, insbesondere bei der Herstellung von Halbleiterspeichern, nicht in einem eigens dafür vorgesehenen Herstellungsprozeß gefertigt. Sie entstehen bei der Herstellung von Transistoren innerhalb von integrierten Schaltungen als Nebenprodukte. Als Beispiel seien bei Transistoren die zwischen Drain und Substrat sich ausbildenden Drain-Substrat- Dioden genannt. Das Verhalten solcher Diodenstrukturen wird beim Herstellungsprozeß nicht kontrolliert. Das Durchbruch- verhalten der Diodenstrukturen ist daher nur näherungsweise bekannt. Problematisch ist, dass die zum Durchbruch der Diode erforderlichen Spannungen oftmals so hoch sind, dass die Komponenten der integrierten Schaltung bereits zerstört werden, bevor die Diode in Sperrrichtung durchbricht. Dies trifft vor allem bei der Verwendung von MOS-Schaltungen mit dünnen Gateoxiden zu.
Die Aufgabe der Erfindung ist es, eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung anzugeben, deren Schaltungsdesign eine gute Anpassung an die jeweiligen ESD- Erfordernisse ermöglicht.
Die Aufgabe wird gelöst durch eine integrierte Schaltung mit Schutz vor elektrostatischer Entladung mit mindestens einem Eingangsanschluss zum Anlegen eines Signalpegels, mit einem Anschluss zum Anlegen eines Bezugspotentials, mit einer Funktionseinheit, die logische Gatter und Speicherzellen enthält. Die integrierte Schaltung weist ferner einen ersten Transis- tor mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss sowie einen zweiten Transistor mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate- Anschluss auf. Dabei ist jeweils der Gate-Anschluss des ersten Transistors und des zweiten Transistors mit dem Drain- Anschluss des jeweiligen ersten und zweiten Transistors verbunden ist. Der erste Transistor ist mit dem zweiten Transistor in Reihe geschaltet, indem einer der Drain- und Source- Anschlüsse des ersten Transistors mit einem der Drain- und Source-Anschlüsse des zweiten Transistors verbunden ist. Die Funktionseinheit ist zwischen den mindestens einen Eingangsanschluss und den Anschluss zum Anlegen des Bezugspotentials geschaltet. Des Weiteren ist auch die Reihenschaltung aus dem ersten Transistor und dem zweiten Transistor zwischen den mindestens einen Eingangsanschluss und den Anschluss zum An- legen des Bezugspotentials geschaltet. Die Funktionseinheit ist derart ausgebildet, dass sie in einem bestimmungsgemäßen Betrieb eine digitale Signalverarbeitung durchführt, wenn der an dem mindestens einen Eingangsanschluss anliegende Signal- pegel mit einem ersten Signalpegel übereinstimmt. Die Reihenschaltung aus dem ersten Transistor und dem zweiten Transistor ist derart ausgebildet, dass der mindestens eine Eingangsanschluss über die Reihenschaltung aus dem ersten Transistor und dem zweiten Transistor niederohmiger als über die Funktionseinheit mit dem Anschluss zum Anlegen des Bezugspotentials verbunden ist, wenn in einem Entladungsfall der an dem mindestens einen Eingangsanschluss anliegende Signalpegel größer als ein Schwellwert oberhalb des ersten Signalpegels ist. Darüber hinaus ist die Reihenschaltung aus dem ersten Transistor und dem zweiten Transistor hochohmiger als über die Funktionseinheit mit dem Anschluss zum Anlegen des Bezugspotentials verbunden, wenn in dem bestimmungsgemäßen Betrieb der an dem mindestens einen Eingangsanschluss anliegende Signalpegel kleiner oder gleich dem ersten Signalpegel ist.
Der Vorteil bei der Verwendung von Transistoren für eine ESD- Schutzschaltung liegt darin, dass sich die Prozesse zur Herstellung von Transistoren und somit auch der Transistoren der ESD-Reihenschaltung während des Fertigungsvorgangs von integrierten Schaltungen relativ leicht kontrollieren lassen. Dadurch lassen sich Schutzschaltungsstrukturen realisieren, für die sich ein bestimmter Schwellwert spezifizieren lässt, bei dessen Überschreiten eine Spannung an den Eingangsanschlüssen bzw. eine elektrostatische Ladung zwischen den Eingangsanschlüssen und dem Anschluß zum Anlegen des Bezugspotentials kurzgeschlossen wird. Gemäß einer Weiterbildung der integrierten Schaltung ist im Falle mehrere Eingangsanschlüsse mindestens einer der Eingangsanschlüsse als ein Anschluss zum Anlegen eines Versorgungspotentials ausgebildet.
In einer weiteren Ausgestaltungsform der Erfindung ist mindestens einer der Eingangsanschlüsse als ein bidirektionaler Anschluss zum Ein- und Auslesen von Daten ausgebildet . Wenn der Eingangsanschluß in dieser Weise beschaltet ist und die Kaskade der Transistoren zwischen den Eingangsanschluß und den Anschluß zum Anlegen des zweiten Versorgungspotentials geschaltet ist, so wird eine elektrostatische Ladung, die am Eingangsanschluß auftritt, zum Anschluß für das Anlegen des zweiten Versorgungspotentials abgeführt.
In einer Weiterbildung der Erfindung umfaßt die Funktionseinheit einen Direktzugriffsspeicher mit jeweils an einer Wortleitung und einer Bitleitung angeschlossenen Speicherzellen. Eine Speicherzelle der Funktionseinheit ist über Adressen auswählbar. Wenn der Eingangsanschluß als Anschluß zum Anlegen von Adressen ausgebildet ist und die Kaskade der Transistoren zwischen den so beschalteten Eingangsanschluß und den Anschluß zum Anlegen des Bezugspotentials geschaltet ist, so wird eine elektrostatische Ladung, die am Eingangsanschluß auftritt, zum Anschluß für das Bezugspotential abgeführt.
In einer anderen Ausgestaltungsform der Erfindung ist der erste Transistor und der zweite Transistor so dimensioniert, dass sie im Entladungsfall in den leitfähigen Zustand ge- schaltet werden und im bestimmungsgemäßen Betrieb der Funktionseinheit nicht leitfähig sind. Die dazu erforderliche Dimensionierung erfolgt über die Anzahl der Transistoren der Reihenschaltung sowie die Änderung der Längen- und Breitenverhältnisse der einzelnen Transistoren.
In einer weiteren Ausführungsform der Erfindung sind die Transistoren als n-Kanal-Feldeffekttransistoren ausgebildet Bei einer anderen Ausgestaltung der Erfindung sind die Transistoren als p-Kanal-Feldeffektransistoren ausgebildet.
Gemäß einem weiteren Merkmal ist der mindestens eine Ein- gangsanschluss zum Anlegen des Versorgungspotentials für das Anlegen eines positiven Versorgungspotentials ausgebildet.
Im folgenden wird ein Verfahren zur Herstellung einer integrierten Schaltung mit Schutz vor elektrostatischer Entladung angegeben, das ebenfalls das Problem löst:
Der erste Transistor und der zweite Transistor der Reihenschaltung sind bezüglich ihrer Kanallänge und Kanalbreite so dimensioniert, dass beim Abführen einer elektrostatischen La- düng von mindestens 0,3 μC an der integrierten Schaltung eine Spannung von weniger als 11 V anliegt. Eine Ladung von 0,3 μC entsteht beispielsweise an einem Kondensator der Größe 150 pF, wenn an diesen eine Spannung von 2.000 V angelegt wird. Ein Kondensator von 150 pF wird bei einem bekannten Testver- fahren, dem sogenannten Human Body Model, zur Überprüfung der ESD-Festigkeit von Bauteilen auf 2.000 V aufgeladen. Mit dieser elektrostatischen Spannung werden anschließend kontrollierte Entladungsvorgänge an elektronischen Bauteilen durchgeführt. Auf eine genaue Beschreibung einer solchen Test- anordnung nach dem Human Body Model wird an anderer Stelle noch detailliert eingegangen.
In einer weiteren Ausgestaltungsform der Erfindung sind der erste Transistor und der zweite Transistor der Reihenschal- tung bezüglich ihrer Kanallänge und Kanalbreite so dimensioniert, dass beim Abführen einer elektrostatischen Ladung von mindestens 0,3 μC über die Reihenschaltung der Transistoren ein Strom von weniger als 1,3 A fließt. In einer anderen Ausgestaltungsform der Erfindung sind der erste Transistor und der zweite Transistor der Reihenschaltung bezüglich ihrer Kanallänge und Kanalbreite so dimensio- niert, dass der im bestimmungsgemäßen Betrieb über die Reihenschaltung der Transistoren fließende Verluststrom geringer ist als ein Strom von 500 μA.
Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand von Figuren näher erläutert. Es zeigen:
Figur 1 eine integrierte Schaltung eines Halbleiterspeichers mit ESD-Schutzschaltung,
Figur 2 eine Teilschaltung der integrierten Schaltung eines Halbleiterspeichers mit ESD-Schutzschaltung,
Figur 3A einen Querschnitt durch einen Transistor der ESD- Schutzschaltung,
Figur 3B eine Draufsicht auf einen Transistor der ESD- Schutzschaltung,
Figur 4 eine Schaltungsanordnung zum Testen eines elektronischen Bauteils auf ESD-Verträglichkeit nach dem Human Body Model,
Figur 5 eine Simulation eines Strom-/Spannungsdiagrammes einer Reihenschaltung aus 5 Transistoren zum ESD- Schutz gemäß der Erfindung mit Änderung der Kanallängen und Kanalbreiten der Transistoren,
Figur 6 die Simulation eines Verluststromes einer Reihen- Schaltung aus 5 Transistoren zum ESD-Schutz gemäß der Erfindung mit Änderung der Kanallängen und Kanalbreiten der Transistoren,
Figur 7 eine Simulation eines Strom-/Spannungsdiagrammes einer Reihenschaltung aus 4 Transistoren zum ESD- Schutz gemäß der Erfindung mit Änderung der Kanal- längen und Kanalbreiten der Transistoren, Figur 8 die Simulation eines Verluststromes einer Reihenschaltung aus 4 Transistoren zum ESD-Schutz gemäß der Erfindung mit Änderung der Kanallängen und Kanalbreiten der Transistoren,
Figur 9 eine Simulation eines Strom-/Spannungsdiagrammes einer Reihenschaltung aus 4 bzw. 5 Transistoren zum ESD-Schutz gemäß der Erfindung.
Figur 1 zeigt einen Halbleiterspeicher HS, der integrierte Schaltungskomponenten ESI, ES2 , ..., ESn zum Schutz vor e- lektrostatischer Entladung und ein Speicherzellenfeld SZ enthält.
Das Speicherzellenfeld SZ ist mit einem Eingangsanschluß 1 des Halbleiterspeichers HS zum Anlegen eines Versorgungspotentials VDD, einem Anschluß 2 des Halbleiterspeichers HS zum Anlegen eines Bezugspotentials Vss und mit weiteren Eingangs- anschlüssen 3, 4, ..., n des Halbleiterspeichers HS verbunden. In Figur 1 ist der Eingangsanschluß 3 des Halbleiterspeichers HS als bidirektionaler Anschluß zum Ein- und Auslesen von Daten und die Eingangsanschlüsse 4, ..., n des Halbleiterspeichers HS als Anschlüsse zum Anlegen von Adressen ausgebildet. Das Speicherzellenfeld enthält DRAM Speicherzellen, von denen jede an eine Wortleitung WL und eine Bitleitung BL angeschlossen sind. Aus Gründen der besseren Übersichtlichkeit ist in dem in Figur 1 dargestellten Speicherzellenfeld nur eine DRAM Speicherzelle dargestellt. Diese um- faßt einen Auswahltransistor AT und einen Speicherkondensator SC. Der Auswahltransistor AT ist zwischen die Bitleitung BL und den Speicherkondensator SC geschaltet. Wenn der Auswahl- transistor durch ein Steuersignal auf der Wortleitung in den leitfähigen Zustand geschaltet wird, so wirkt er wie ein ge- schlossener Schalter und verbindet den Speicherkondensator SC mit der Bitleitung BL. Auf den Speicherkondensator kann dann lesend oder schreibend zugegriffen werden. Ist in der Spei- cherzelle beispielsweise der logische Zustand 1 gespeichert, so entlädt sich der Kondensator beim Auslesen der Speicherzelle, so dass auf der Bitleitung ein Entladestrom fließt. Im umgekehrten Fall, beim Schreiben des logischen Zustandes 1 in die Speicherzelle, wird der Kondensator durch einen auf der Bitleitung fließenden Aufladestrom aufgeladen. Um das Speicherzellenfeld bestimmungsgemäß zu betreiben, beispielsweise um lesend und schreibend zugreifen zu können, müssen sich die Transistoren Tl, T2 , ..., Tn der Reihenschaltung aus n Tran- sistoren im nichtleitfähigen Zustand befinden und am Anschluß
1 des Halbleiterspeichers HS die Versorgungsspannung VDD und am Anschluß 2 des Halbleiterspeichers HS das Bezugspotential Vss anliegen.
Die integrierte Schaltungskomponente ESI zum Schutz vor e- lektrostatischer Entladung ist über ihren Eingangsanschluß El mit dem Eingangsanschluß 1 des Halbleiterspeichers HS zum Anlegen des Versorgungspotentials VDD und über ihren Ausgangsanschluß AI mit dem Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss verbunden. Die integrierte Schaltungskomponente ES2 zum Schutz vor elektrostatischer Entladung ist über ihren Eingangsanschluß E2 mit dem bidirektionalen Eingangsanschluß 3 des Halbleiterspeichers HS zum Ein- und Auslesen von Daten und über ihren Ausgang- sanschluß A2 mit dem Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss verbunden. Die integrierte Schaltungskomponente ES3 zum Schutz vor elektrostatischer Entladung ist über ihren Eingangsanschluß E3 mit dem Eingangsanschluß 4 des Halbleiterspeichers HS zum Anlegen von Adressen und über ihren Ausgangsanschluß A3 mit dem Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss verbunden. Die integrierte Schaltungskomponente ESn zum Schutz vor elektrostatischer Entladung ist über ihren Eingangsanschluß En mit dem Eingangsanschluß n des Halbleiter- Speichers HS zum Anlegen von Adressen und über ihren Ausgangsanschluß An mit dem Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss verbunden. Die Schaltungskomponenten ESI, ES2, ..., ESn zum Schutz vor elektrostatischer Entladung enthalten jeweils eine Reihenschaltung aus n Transistoren Tl, T2 , ..., Tn. Da die Ver- schaltung der n Transistoren und die Funktionsweise der n Schaltungskomponenten gleich ist, wird hier nur die Schal- tungskomponente ESI erläutert. Die n Transistoren der Schaltungskomponente ESI sind in Figur 1 als n-Kanal-Feldeffekt- transistoren ausgebildet. In diesem Falle ist der Drain- Anschluß Dl des Transistors Tl mit dem Eingangsanschluß El der Schaltungskomponente ESI verbunden. Der Source-Anschluß
Sl des Transistors Tl ist mit dem Drain-Anschluß D2 des Transistors T2 verbunden. Die Reihenschaltung setzt sich in dieser Weise fort bis zum Transistor Tn. Der Transistor Tn ist mit seinem Source-Anschluß mit dem Ausgangsanschluß AI der Schaltungskomponente ESI verbunden. Die Gate-Anschlüsse Gl,
G2 , ... , Gn der Transistoren Tl, T2 , ... , Tn sind jeweils mit den Drain-Anschlüssen Dl, D2 , ..., Dn verbunden.
Im folgenden wird die Funktionsweise der Schaltungskomponente ESI zum Schutz vor elektrostatischer Entladung erläutert. In einem bestimmungsgemäßen Betrieb der integrierten Schaltung liegen an dem Eingangsanschluß 1 zum Anlegen des Versorgungspotentials VDD und an den Eingangsanschlüssen 3, 4, ..., n zum Ein- und Auslesen der Daten Signalpegel an, die innerhalb spezifizierter Grenzen liegen. Nur bei Signalpegeln, die in diesem Bereich liegen, wird im Allgemeinen der bestimmungsgemäße Betrieb, beispielsweise eine digitale Signalverarbeitung durch die Funktionseinheit SZ, gewährleistet. Im bestimmungsgemäßen Betrieb verhält sich die Reihenschaltung aus den Transistoren Tl, T2 , ..., Tn hochohmig, so dass die Signalpegel an den Eingangsanschlüssen 1, 3, 4, ..., n der Funktionseinheit SZ eingangsseitig zugeführt werden.
Wenn zwischen den Anschlüssen 1 und 2 des Halbleiterspeichers HS eine hohe elektrostatische Spannung auftritt, die außerhalb der zum bestimmungsgemäßen Betrieb des Speicherzellenfeldes SZ spezifizierten Spannungen liegt, so kommt es zu ei- ner elektrostatischen Entladung. Die Reihenschaltung der n Transistoren ist so dimensioniert, dass bei dieser Entladung die Transistoren Tl, T2, ..., Tn in den leitfähigen Zustand geschaltet werden. Die Dimensionierung der Transistoren kann dabei durch eine Einstellung der Kanallängen- und -weitenver- hältnisse der Transistoren erfolgen. Über die Transistorleitung TL wird eine niederohmige Verbindung zwischen dem Eingangsanschluß 1 und dem Anschluß 2 des Halbleiterspeichers HS hergestellt. Die Reihenschaltung zwischen den Eingangsan- Schlüssen und dem Anschluß zum Anlegen des Bezugspotentials wirkt für die an den Eingangsanschlüssen anliegenden Signale niederohmiger als die ebenfalls zwischen den gleichen Eingangsanschlüssen und dem Anschluß zum Anlegen des Bezugspotentials geschaltete Funktionseinheit SZ. Die an einem be- troffenen Eingangsanschluß anliegende hohe elektrostatische
Ladung wird somit über die niederoh igere Reihenschaltung der Transistoren Tl, T2 , ... , Tn zum Anschluß zum Anlegen des Bezugspotentials, der beispielsweise als ein Anschluß zum Anlegen eines Massepotentials ausgebildet ist abgeführt.
Im Gegensatz zur Verwendung von ESD-Schutzdioden, die im e- lektrostatischen Entladungsfall im Allgemeinen in Sperrrichtung aufgrund des Lawinen-Durchbruchs extrem niederohmig werden, werden, werden die Transistoren der ESD-Reihenschaltung RS im elektrostatischen Entladungsfall in Durchlassrichtung betrieben. Die Schaltschwelle, bei der die Transistorleitung TL, die im Wesentlichen aus den Drain-Source-Strecken der Transistoren Tl, T2 , ..., Tn gebildet wird, niederohmig wird, lässt sich durch die Anzahl der in Reihe geschalteten Tran- sistoren einstellen.
Die Funktionsweise der übrigen Schaltungskomponenten ES2, ..., ESn ist zu der oben beschriebenen identisch. Da die Eingangsanschlüsse E2 , E3 , ..., En der Schaltungskomponenten ES2 , ES3 , ..., Esn mit jeweils unterschiedlichen Eingangsanschlüssen 3, 4, ..., n des Halbleiterspeichers HS verbunden sind, findet die elektrostatische Entladung dann zwischen den jeweiligen Eingangsanschlüssen des Halbleiterspeichers HS und dem Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials statt.
Figur 2 zeigt einen Halbleiterspeicher HS mit einer ESD- Schutzschaltung ESI und einem Eingangsanschluß 1 zum Anlegen des Versorgungspotentials VDD und einen Anschluß 2 zum Anlegen des Bezugspotentials VSs. Da hier nur die Schaltungskomponente ESI beschrieben werden soll, sind alle übrigen in Figur 1 dargestellten Komponenten des Halbleiterspeichers HS hier nicht dargestellt. Die Schaltungskomponente ESI ist über ihren Eingangsanschluß El mit dem Eingangsanschluß 1 des Halbleiterspeichers HS zum Anlegen des Versorgungspotentials VDD und über ihren Ausgangsanschluß AI mit dem Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss verbunden. Im Unterschied zu der in Figur 1 dargestellten Schaltungskomponente ESI werden in der in Figur 2 dargestellten Schaltungskomponente ESI p-Kanal-Transistoren verwendet. In diesem Fall sind im Vergleich zu den in Figur 1 verwende- ten n-Kanal-Transistoren der Source- und Drain-Anschluß vertauscht. Der Source-Anschluß Sl des Transistors Tl ist mit dem Eingangsansschluß El der Schaltungskomponente ESI verbunden. Der Drain-Anschluß Dl des Transistors Tl ist mit dem Source-Anschluß S2 des Transistors T2 verbunden. Die Reihen- Schaltung setzt sich in dieser Weise fort bis zum Transitor Tn. Der Transistor Tn ist mit seinem Drain-Anschluß mit dem Ausgangsanschluß AI der Schaltungskomponente ESI verbunden. Die Gate-Anschlüsse Gl , G2 , ..., Gn der Transistoren Tl, T2 , ... , Tn sind jeweils mit ihren Drain-Anschlüssen Dl, D2 , ... , Dn verbunden.
Figur 3A zeigt den Querschnitt durch einen in Figur 1 beschriebenen Transistor Tl , der als n-Kanal-Feldeffekttransis- tor ausgebildet ist. In einem p-dotierten Substrat PS sind ein erstes n-dotiertes Gebiet NG1 und ein zweites n-dotiertes Gebiet NG2 angeordnet . Das erste Gebiet NG1 ist mit einem Source-Anschluß S verbunden. Das zweite Gebiet NG2 ist mit einem Drain-Anschluß D verbunden. Ein Kontakt MK ist mit dem Gate-Anschluß G verbunden und durch eine Gate-Oxidschicht O vom p-dotierten Substrat PS isoliert. Bei Anlegen einer positiven Gate-Source-Spannung UGs zwischen den Anschluß G und den Anschluß S bildet sich unterhalb der isolierenden Oxidschicht ein n-leitender Kanal K aus. Die Länge des Kanals ist mit LK bezeichnet.
Figur 3B zeigt die Draufsicht auf den in Figur 3A beschriebe- nen Transistor Tl. Aus Gründen der besseren Übersichtlichkeit ist der Gate-Anschluß G, der metallisierte Kontakt MK, die Oxidschicht 0 und das p-dotierte Substrat PS nicht eingezeichnet. Der leitfähige Kanal K hat die Breite WK und wird zu einer Seite von dem ersten n-dotierten Gebiet NG1 und zur anderen Seite von dem zweiten n-dotierten Gebiet NG2 begrenzt .
Durch Einstellung der Länge des Kanals und der Breite des Kanals der Transistoren läßt sich die Reihenschaltung der n- Transistoren dimensionieren. Die Kanalbreite bestimmt dabei im Wesentlichen den Maximalstrom, der im Entladungsfall fließt. Die Länge der Transistoren bestimmt im Wesentlichen die Schaltgeschwindigkeit. Genauere Untersuchungen dazu sind den Diagrammen der Figuren 5, 6, 7 und 8 zu entnehmen.
Figur 4 zeigt eine Schaltungsanordnung zur Überprüfung der ESD-Festigkeit eines elektronischen Bauteils DUT(= device un- der test) , beispielsweise der Halbleiterspeicherschaltung HS aus Figur 1, nach dem sogenannten Human Body Model. Die Schaltungsanordnung umfaßt eine Teilschaltung L, die einen Spannungsgenerator GL und einen Widerstand RL enthält, und eine Teilschaltung H, die einen Kondensator CH und einen Widerstand RH enthält. Der Generator GL ist über den Widerstand RL mit einem Schalter SL verbunden. Über den Schalter SL ist der Widerstand mit dem ersten Anschluß Kl eines Kondensators CH verbindbar. Der Kondensator CH ist über einen zweiten Anschluß M mit einem Bezugspotential Vss verbunden. Der Kon- densator CH bildet beim Human Body Model eine Person, die eine elektrostatische Ladung trägt, nach und hat einen Wert von 150 pF. Der Anschluß Kl des Kondensators CH ist über einen Widerstand RH mit einem Schalter SH verbunden. Der Widerstand RH repräsentiert beim Human Body Model einen Entladewiderstand, beispielsweise den Hautwiderstand, und hat eine Größe von 1,5 kΩ. Das auf ESD-Festigkeit zu überprüfende elektronische Bauteil DUT ist über einem Anschluß Hl mit dem Schalter S und über einem Anschluß H2 mit dem Anschluß M des Be- zugspotentials verbunden.
Mit der oben beschriebenen Schaltungsanordnung nach dem Human Body Model wird getestet, ob eine integrierte Schaltung bezüglich der Eingangs- und Versorgungsanschlüsse eine Entla- düng von mindestens 2kV unbeschadet übersteht. Das Testen der Bauteile erfolgt in zwei Zyklen. Während des ersten Zyklus wird der Schalter S geschlossen, der Schalter S ist geöffnet. Der Generator GL lädt anschließend über den Widerstand RL den Kondensator CH auf eine Spannung von 2kV auf. Im zwei- ten Testzyklus wird der Schalter SL wieder geöffnet, der
Schalter SH wird geschlossen. Die Anschlüsse Hl und H2 sind dann über den Widerstand RH mit dem auf 2kV aufgeladenen Kondensator verbunden. Der Kondensator ist nach ca. 1 μs entladen. Bei einem anschließend durchzuführenden Funktionstest wird untersucht, ob das Bauteil den Entladevorgang unbeschadet überstanden hat.
Anhand der in den Figuren 5, 6, 7, 8 und 9 dargestellten Diagramme soll im folgenden das Verhalten der Schaltung ESI, die zwischen den Eingangsanschluß 1 des Halbleiterspeichers HS zum Anlegen des Versorgungspotentials VDD und den Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss geschaltet ist, dargestellt werden. Das Verhalten der Schaltungskomponente ES2 , die zwischen den Eingangsanschluß 3 zum Ein- und Auslesen von Daten, und der Schaltungskomponente ES3, ..., Esn, die zwischen den Eingangsanschluß 4, ..., n zum Anlegen von Adressen und dem Anschluß 2 zum Anlegen des Bezugspotentials geschaltet sind, ist identisch zum Verhalten der Schaltungskomponente ESI .
Figur 5 zeigt die Simulation eines Strom- und Spannungsdia- grammes einer Schaltungskomponente ESI des Halbleiterspeichers HS aus Figur 1. Der Simulationszeiträum erstreckt sich zwischen 2 , 5 ns bis 22,5 ns . Die Schaltungskomponente ESI enthält eine Reihenschaltung aus 5 Transistoren und ist zwischen den Eingangsanschluß 1 des Halbleiterspeichers HS zum Anlegen des Versorgungspotentials VDD und den Anschluß 2 des Halbleiterspeichers HS zum Anlegen des Bezugspotentials Vss geschaltet. Zum Zeitpunkt 2,5 ns liegt zwischen dem Eingangsanschluß 1 und dem Anschluß 2 eine VersorgungsSpannung von 2,5 V an, die zum bestimmungsgemäßen Betrieb der Funktions- einheit, beispielsweise eines DRAM-Speicherzellen-feldes, benötigt wird. Zwischen dem Zeitpunkt 5 ns und 10 ns tritt am Eingangsanschluß 1 ein Spannungsstoß von 2.000 V auf. Dieser kann beispielsweise durch eine Person, die eine elektrostatische Spannung von 2.000 V trägt, hervorgerufen werden.
Beim Human Body Model zum Testen von Bauteilen auf ESD- Festigkeit entspricht dies der Verbindung des Anschlusses Hl der Schaltungsanordnung mit dem Eingangsanschluß 1 des Halbleiterspeichers und der Verbindung des Anschlusses H2 der Schaltungsanordnung mit dem Anschluß 2 des Halbleiterspeichers. Die Kapazität CH ist auf 2.000 V aufgeladen und wird zum Zeitpunkt 5 ns über das Schließen des Schalters SH mit dem Eingangsanschluß 1 des Halbleiterspeichers verbunden. Der anschließend über die Schaltung ESI ablaufende Entladungsvor- gang wird durch das Öffnen des Schalters SH zum Zeitpunkt 10 ns wieder unterbrochen.
Das erste Diagramm der Figur 5 enthält 6 Kurven, die den Verlauf der Spannung am Knoten Kl aus Figur 4 für unterschiedli- ehe Längen und Breiten des Kanals der Transistoren darstellen. Das zweite Diagramm der Figur 5 enthält ebenfalls 6 Kurven, die den Verlauf des Stromes in der Transistorleitung TL für unterschiedliche Längen und Breiten des Kanals der Transistoren zeigen. Ein Teil des im elektrostatischen Entladungsfall fließenden Stromes fließt über das Substrat ab und ist im ersten Diagramm nicht dargestellt. Die Kanallänge der 5 Transistoren variiert zwischen 1 μm und 4 μm. Die Kanalbreite wird dabei jeweils zwischen 20.000 μm, 40.000 μm und 80.000 μm geändert .
* Wie aus dem ersten Diagramm ersichtlich ist, zeigen die Tran- 0 sistoren der Länge L = 4 μm beim Schließen des Schalters SH zum Zeitpunkt 5 ns einen langsam ansteigenden Spannungsverlauf und haben zum Zeitpunkt 10 ns noch nicht den Sättigungs- zustand erreicht. Die Anstiegsgeschwindigkeit der Spannung nimmt mit zunehmender Kanalbreite der Transistoren ab. Die an 15 der Reihenschaltung der 5 Transistoren abfallende Spannung nimmt ebenfalls mit zunehmender Kanalbreite der Transistoren ab. Zum Zeitpunkt 10 ns erreicht sie für eine Breite von 20.000 μm einen Wert von ca. 25 V, für eine Breite von 40.000 μm werden ca. 18 V und für eine Breite von 80.000 μm werden 20 ca. 11 V erreicht. Nach Ablauf des Spannungsstosses geht die Spannung am Knoten Kl aus Figur 1 wieder langsam zurück.
Die Transistoren der Länge L = 1 μm zeigen beim Schließen des Schalters SH zum Zeitpunkt 5 ns einen schnell ansteigenden
25 Spannungsverlauf. Zum Zeitpunkt 8 ns ist bereits der Sättigungszustand erreicht. Die an der Reihenschaltung der 5 Transistoren abfallende Spannung nimmt wieder mit zunehmender Breite des Kanals der Transistoren ab. Zum Zeitpunkt 10 ns erreicht sie für eine Breite von 20.000 μm einen Wert von ca.
30 16 V, für eine Breite von 40.000 μm werden ca. 12 V und für eine Breite von 80.000 μm werden ca. 10 V erreicht. Aufgrund der schnelleren Schaltgeschwindigkeit der Transistoren der Länge L = 1 μm geht die Spannung nach Ende des Spannungsimpulses zum Zeitpunkt 10 ns schneller zurück als bei den Tran-
35 sistoren der Länge L = 4 μm. Die Transistoren der Länge L = 4 μm zeigen beim Schließen des Schalters SH zum Zeitpunkt 5 ns einen langsam ansteigenden Stromverlauf und haben zum Ende des Spannungsstosses beim Zeitpunkt 10 ns noch nicht den Sättigungsstrom erreicht. Die Anstiegsgeschwindigkeit des Stromes nimmt mit zunehmender Kanalbreite der Transistoren ab. Zum Zeitpunkt 10 ns erreicht der Strom der Reihenschaltung aus den 5 Transistoren für eine Breite von 20.000 μm einen Wert von ca. 0,75 A. Für eine Breite von 40.000 μm einen Wert von ca. 0,65 A und für eine Breite von 80.000 μm einen Wert von 0,3 A. Nach Ablauf des Spannungsstosses geht der Strom in der Transistorleitung TL wieder langsam zurück.
Für Transistoren der Länge L = 1 μm ist ein schneller Anstieg des Stromes beim Eintreten des elektrostatischen Entladungs - falles zum Zeitpunkt 5 ns zu erkennen. Die Anstiegsgeschwindigkeit des Stromes nimmt mit zunehmende Kanalbreite ab. Dies entspricht auch dem Spannungsverlauf aus Diagramm 1. Nach ca. 8 ns wird der Sättigungsstrom von ca. 1,3 A erreicht. Wie be- reits anhand des Spannungsdiagramms ersichtlich wurde, geht auch der Strom bei Transistoren der Länge L = 1 μm am Ende des Spannungsstosses aufgrund der schnelleren Schaltgeschwindigkeit schneller zurück als bei den Transistoren der Länge L = 4 μm.
Figur 6 zeigt die Simulation des VerlustStromes einer Schaltungskomponente ESI des Halbleiterspeichers aus Figur 1. Die Schaltungskomponente ESI enthält eine Reihenschaltung aus 5 Transistoren. Der Simulationszeitraum reicht von 0 bis 3,5 ns. Während dieser Zeit ist zwischen dem Eingangsanschluß 1 des Halbleiterspeichers und dem Anschluß 2 des Halbleiterspeichers eine Versorgungsspannung von 2,5 V angelegt. Diese Spannung wird zum bestimmungsgemäßen Betrieb einer Funktionseinheit, beispielsweise eines DRAM-Speichers, benötigt.
Das Stromdiagramm enthält 9 Kurven, die die Größe des Verluststromes im Transistorzweig TL für unterschiedliche Kanal- längen und Kanalbreiten der Transistoren darstellen. Die Länge des Kanals der Transistoren variiert zwischen 1 μm, 2 μm und 4 μm. Die Kanalbreite wird dabei jeweils zwischen 20.000 μm, 40.000 μm und 80.000 μm geändert.
Wie aus dem Diagramm zu erkennen ist, sinkt der Verluststrom mit zunehmender Länge des Kanals und mit abnehmender Breite des Kanals der Transistoren. Bei einer Breite des Kanals von 80.000 μm und einer Länge des Kanals von 1 μm ist der Ver- luststrom mit ca. 32 μA am größten. Wird die Länge des Kanals auf 2 μm ausgedehnt, sinkt der Verluststrom auf ca. 25 μA. Bei einer Breite des Kanals von 40.000 μm und einer Länge von 1 μm ergibt sich der Verluststrom zu ca. 17 μA. Für weitere Paare von Längen und Breiten des Kanals der Transistoren kann der Verluststrom aus dem Diagramm entnommen werden. Der im
Diagramm dargestellte geringste Verluststrom ergibt sich für eine Länge des Kanals von 4 μm und eine Breite des Kanals von 20.000 μm. Der Verluststrom beträgt hierfür nur ca. 5 μA. Durch Vergleich mit dem in Figur 5 dargestellten Strom- /Spannungsdiagramm ist ersichtlich, dass die Schaltgeschwindigkeit für Transistoren der Länge L = 4 μm im Vergleich zur Verwendung von Transistoren mit kürzeren Kanallängen von L = lμm langsam ist. Der maximal abgeführte Entladungsstrom im Transistorzweig TL ist für eine Länge des Kanals von 4 μm ge- ringer als für eine Länge des Kanals von 1 μm. Dem Diagramm der Figur 5 und 6 können geeignete Längen- und Breitenverhältnisse des Kanals entnommen werden, die den jeweiligen Erfordernissen an die Schaltung zum ESD-Schutz gerecht werden. Figur 7 zeigt die Simulation eines Strom-/Spannungsdiagrammes einer Schaltungskomponente ESI des Halbleiterspeichers HS aus Figur 1. Der Simulationszeitraum erstreckt sich von 0 bis 25 ns . Die Schaltungskomponente ESI enthält eine Reihenschaltung aus 4 Transistoren und ist zwischen den Eingangsanschluß 1 des Halbleiterspeichers zum Anlegen des Versorgungspotentials VDD und den Anschluß 2 des Halbleiterspeichers zum Anlegen des Bezugspotentials Vss geschaltet. Zu Beginn des Simulati- onszeitraumes bis zum Zeitpunkt 5 ns liegt zwischen dem Eingangsanschluß 1 des Halbleiterspeichers und dem Anschluß 2 des Halbleiterspeichers eine VersorgungsSpannung von 2,5 V an, die zum bestimmungsgemäßen Betrieb der Funktionseinheit, beispielsweise eines DRAM-Speicherzellenfeldes, benötigt wird. Zwischen dem Zeitpunkt 5 ns und 10 ns tritt am Eingangsanschluß 1 des Halbleiterspeichers ein Spannungsstoß von 2.000 V auf. Dieser wird durch eine Sehaltungsanordnung des Human Body Models zum Testen von Bauteilen auf ESD- Festigkeit, wie sie bereits in Figur 5 beschrieben worden ist, erzeugt. Zur Erläuterung der Schaltungsanordnung wird auf die Ausführungen zu Figur 5 verwiesen.
Das erste Diagramm der Figur 7 enthält 6 Kurven, die den Ver- lauf der Spannung am Knoten Kl für unterschiedliche Kanallängen und Kanalbreiten der Transistoren darstellen. Das zweite Diagramm der Figur 7 enthält 6 Kurven, die den Verlauf des Stromes in der Transistorleitung TL für unterschiedliche Kanallängen und Kanalbreiten der Transistoren darstellen. Ein Teil des im elektrostatischen Entladungsfall fließenden Stromes fließt über das Substrat ab und ist im Diagramm nicht dargestellt. Die Länge des Kanals variiert zwischen 1 μm und 4 μm, die Breite wird dabei jeweils zwischen 20.000 μm, 40.000 μm und 80.000 μm geändert.
Wie aus dem ersten Diagramm ersichtlich ist, zeigen die Transistoren der Kanallänge L = 4 μm beim Auftreten des Spannungsstosses zum Zeitpunkt 5 ns einen langsam ansteigenden Spannungsverlauf und haben am Ende des Spannungsstosses zum Zeitpunkt 10 ns noch nicht die Sättigungsspannung erreicht. Die Anstiegsgeschwindigkeit der Spannung nimmt mit zunehmender Kanalbreite ab. Ferner ist zu erkennen, dass die an der Reihenschaltung der 4 Transistoren abfallende Spannung ebenfalls mit zunehmender Kanalbreite der Transistoren abnimmt. Zum Zeitpunkt 10 ns erreicht sie für eine Kanalbreite von 20.000 μm einen Wert von ca. 20 V, für eine Kanalbreite von 40.000 μm werden ca. 12 V und für eine Kanalbreite von 80.000 μm werden ca. 8 V erreicht. Nach Ablauf des Spannungsstosses geht die Spannung am Knoten Kl wieder langsam zurück.
Die Transistoren mit der Kanallänge L = 1 μm zeigen beim Auf- treten des Spannungsimpulses zum Zeitpunkt 5 ns einen schnell ansteigenden Spannungsverlauf. Zum Zeitpunkt 8 ns ist bereits der Sättigungszustand erreicht. Die Anstiegsgeschwindigkeit der Spannung nimmt auch hier mit zunehmender Kanalbreite ab. Die an der Reihenschaltung der 4 Transistoren abfallende Spannung nimmt ebenfalls mit zunehmender Kanalbreite der
Transistoren ab. Zum Zeitpunkt 8 ns erreicht die Spannung für eine Breite des Kanals der Transistoren von 20.000 μm einen Wert von ca. 11 V, für eine Kanalbreite von 40.000 μm werden ca. 8,5 V und für eine Kanalbreite von 80.000 μm werden ca. 7,5 V erreicht. Aufgrund der schnelleren Schaltgeschwindigkeit der Transistoren der Kanallänge L = 1 μm geht die Spannung nach Ende des Spannungsimpulses zum Zeitpunkt 10 ns schneller zurück als bei den Transistoren der Kanallänge L = 4 μm.
Das Verhalten des Strom-/Spannungsverlaufes in Abhängigkeit von unterschiedlichen Kanalbreiten und Kanallängen der Transistoren beim Auftreten des elektrostatischen Entladungsfalles entspricht damit den in Figur 5 beschriebenen Strom- /Spannungsverläufen. Es soll im folgenden noch auf die Unterschiede der Verwendung einer Schaltung, die eine Reihenschaltung aus 4 Transistoren und eine Reihenschaltung aus 5 Transistoren umfaßt, eingegangen werden. Bei einem Vergleich der Spannungsdiagramme aus Figur 5 und Figur 7 wird ersichtlich, dass der Spannungsabfall an der Reihenschaltung aus 4 Transistoren niedriger ist als bei der Verwendung von 5 Transistoren, vorausgesetzt, die Transistoren haben gleiche Kanal - längen- und Kanalbreitenverhältnisse. Bei einem Vergleich der Stromdiagramme aus Figur 5 und Figur 7 wird ersichtlich, dass bei Erreichen des Sättigungsstromes im Entladungsfall der Maximalstrom im Transistorzweig TL unabhängig von der Anzahl der verwendeten Transistoren der Reihenschaltung wird. Dies wird beispielsweise bei den Transistoren der Kanallänge L = 1 μm deutlich, da hier der Sättigungsstrom erreicht wird. Bei den Transistoren, die nicht in Sättigung geraten, wie beispielsweise bei den Transistoren der Kanallänge L = 4 μm, nimmt der im Transistorzweig TL fließende Strom im elektrostatischen Entladungsfall mit abnehmender Anzahl der Transistoren zu.
Figur 8 zeigt die Simulation des VerlustStromes einer Schal- tungskomponente ESI des Halbleiterspeichers HS aus Figur 1.
Im Unterschied zu der in Figur 6 beschriebenen Schaltungskomponente ESI zum Schutz vor elektrostatischer Entladung enthält die Reihenschaltung der in Figur 8 simulierten Schaltungskomponente ESI jedoch nur 4 Transistoren. Die in Figur 6 gemachten Aussagen zum Verhalten des Verluststromes in Abhängigkeit von den Längen- und Breitenverhältnissen des Kanals der Transistoren gelten hier entsprechend. Beim Vergleich des Diagramms aus Figur 6 mit dem Diagramm der Figur 8 wird ersichtlich, dass bei der Verwendung gleicher Längen- und Brei- tenverhältnisse des Kanals der Transistoren der Verlustström mit abnehmender Anzahl von Transistoren der Reihenschaltung zunimmt .
Figur 9 zeigt die Simulation eines Strom-/Spannungsdiagrammes einer Schaltung zum ESD-Schutz gemäß der Erfindung, die eine Reihenschaltung aus 5 n-FET-Transistoren und 4 n-FET-Transi- storen enthält. Die Transistoren der Reihenschaltung aus 5 Transistoren haben dabei eine größere Kanalbreite als die Transistoren der Reihenschaltung aus 4 Transistoren. Der dar- gestellte Simulationszeitraum erstreckt sich von 0 bis 55 ns . Zu Beginn der Simulation bis zum Zeitpunkt 5 ns liegt am Eingangsanschluß 1 des Halbleiterspeichers aus Figur 1 eine Versorgungsspannung von 2,5 V an, die zum bestimmungsgemäßen Betrieb der Funktionseinheit erforderlich ist. Die Reihenschal- tung aus 5 Transistoren weist in diesem Zeitraum einen Verluststrom von ca. 7 , 5 μA auf. Die Reihenschaltung aus 4 Transistoren zeigt einen Verluststrom von ca. 126 μA. Vom Zeit- punkt 5 ns bis zum Zeitpunkt 10 ns tritt am Eingangsanschluß 1 des Halbleiterspeichers ein Spannungsstoß von 2.000 V auf. Die Transistoren der Schaltungskomponente ESI werden beim Auftreten des Spannungsimpulses in den leitfähigen Zustand geschaltet. Im Transistorzweig TL fließt ein Sättigungsstrom von ca. 1,3 A. Dieser ist unabhängig von der Anzahl der verwendeten Transistoren der Reihenschaltung. Nach Ende des Spannungsimpulses geht der Strom im Transistorzweig bis auf einen Verluststrom wieder zurück. Das Spannungsdiagramm der beiden Schutzschaltungen zeigt beim Auftreten des Spannungsstosses zum Zeitpunkt 5 ns ebenfalls ein Ansteigen der Spannung, die über der Reihenschaltung der Transistoren der ESD- Schutz-schaltung abfällt. Bei der Reihenschaltung aus 5 Transistoren fällt bei einer elektrostatischen Entladung eine Spannung von ca. 8,5 V ab. Bei einer Reihenschaltung aus 4
Transistoren fällt eine Spannung von ca. 11,5 V ab. Die Verwendung von 5 Transistoren ist durch die Optimierung der Kanallängen- und Kanalbreitenverhältnisse der Transistoren in Bezug auf den Spannungshub, der an der Reihenschaltung der Transistoren im elektrostatischen Entladungsfall auftritt, und in Bezug auf den Verluststrom, der beim Anlegen einer VersorgungsSpannung, die zum bestimmungsgemäßen Betrieb der Funktionseinheit aus Figur 1 erforderlich ist, auftritt, günstiger.
Bezugszeichenliste :
1 Anschluß zum Anlegen des ersten Versorgungspotentials 2 Anschluß zum Anlegen des zweiten Versorgungspotentials
3, 4, ..., n Eingangsanschluß
HS Halbleiterspeicher
ES Schaltungskomponente zum ESD-Schutz SZ Speicherzellenfeld
VDD erstes Versorgungspotential
Vss zweites Versorgungspotential
E Eingangsanschluß
A Ausgangsanschluß T Transistor
D Drain-Anschluß
G Gate-Anschluß
S Source-Anschluß
AT Auswahltransistor SC Speichertransistor
WL Wortleitung
BL Bitleitung
Hl erster Ausgangsanschluß des Human Body Model
H2 zweiter Ausgangsanschluß des Human Body Model NG n-dotiertes Gebiet
PS p-dotiertes Substrat
MK Kontaktanschluß
0 Oxidschicht
L erste Teilschaltung des Human Body Model H zweite Teilschaltung des Human Body Model
GL Generator
RL Widerstand SL Schalter
CH Kapazität RH Widerstand SH Schalter
DUT auf ESD- Fest igkeit zu prüfendes Bauteil UGs Gate-Source Spannung
LK Länge des leitfähigen Kanals
WK Breite des leitfähigen Kanals

Claims

Patentansprüche
1. Integrierte Schaltung mit Schutz vor elektrostatischer Entladung, - mit mindestens einem Eingangsanschluss (1, 3, 4, ..., n) zum Anlegen eines Signalpegels, mit einem Anschluss (2) zum Anlegen eines Bezugspotentials (Vss ) , mit einer Funktionseinheit (SZ) , die logische Gatter und Speicherzellen enthält, mit einem ersten Transistor (Tl) mit einem Source-Anschluss (Sl) , einem Drain-Anschluss (Dl) und einem Gate- Anschluss (Gl) , mit einem zweiten Transistor (T2) mit einem Source-An- schluss (S2) , einem Drain-Anschluss (D2) und einem Gate- Anschluss (G2) , bei der jeweils der Gate-Anschluss des ersten Transistors (Tl) und des zweiten Transistors (T2) mit dem Drain- Anschluss des jeweiligen ersten und zweiten Transistors verbunden ist, bei der der erste Transistor (Tl) mit dem zweiten Transistor (T2) in Reihe (RS) geschaltet ist, indem einer der Drain- und Source-Anschlüsse des ersten Transistors (Tl) mit einem der Drain- und Source-Anschlüsse des zweiten Transistors (T2) verbunden ist, bei der die Funktionseinheit (SZ) und die Reihenschaltung (RS) aus dem ersten Transistor (Tl) und dem zweiten Transistor (T2) zwischen den mindestens einen Eingangsanschluss (1) und den Anschluss (2) zum Anlegen des Bezugs- potentials (VSs) geschaltet sind, bei der die Funktionseinheit (SZ) derart ausgebildet ist, dass sie in einem bestimmungsgemäßen Betrieb eine digitale Signalverarbeitung durchführt, wenn der an dem mindestens einen Eingangsanschluss (1) anliegende Signalpegel mit einem ersten Signalpegel übereinstimmt, bei der die Reihenschaltung (RS) aus dem ersten Transistor (Tl) und dem zweiten Transistor (T2) derart ausgebildet ist, dass der mindestens eine Eingangsanschluss (1) über die Reihenschaltung (RS) aus dem ersten Transistor (Tl) und dem zweiten Transistor (T2) niederohmiger als über die Funktionseinheit (SZ) mit dem Anschluss (2) zum Anlegen des Bezugspotentials (VSs) verbunden ist, wenn in einem Entladungsfall der an dem mindestens einen Eingangsanschluss (1) anliegende Signalpegel größer ist als ein Schwellwert oberhalb des ersten Signalpegels, bei der die Reihenschaltung (RS) aus dem ersten Transistor (Tl) und dem zweiten Transistor (T2) derart ausgebildet ist, dass der mindestens eine Eingangsanschluss (1) über die Reihenschaltung (RS) aus dem ersten Transistor (Tl) und dem zweiten Transistor (T2) hochohmiger als über die Funktionseinheit (SZ) mit dem Anschluss (2) zum Anlegen des Bezugspotentials (VSs) verbunden ist, wenn in dem be- stimmungsgemäßen Betrieb der an dem mindestens einen Eingangsanschluss (1) anliegende Signalpegel kleiner oder gleich dem ersten Signalpegel ist.
2. Integrierte Schaltung nach Anspruch 1, bei der mindestens einer der Eingangsanschlüsse (1) als ein Anschluss zum Anlegen eines Versorgungspotentials (VDD) ausgebildet ist.
3. Integrierte Schaltung nach Anspruch 1 oder 2, bei der mindestens einer der Eingangsanschlüsse (3, 4, ... , n) als ein bidirektionaler Anschluss zum Ein- und Auslesen von Daten ausgebildet ist.
. Integrierte Schaltung nach einem der Ansprüche 1 bis 3 bei der die Funktionseinheit (SZ) einen Direktzugriffsspeicher mit jeweils an einer Wortleitung und einer Bit- leitung angeschlossenen Speicherzellen umfasst, - bei der mindestens einer der Eingangsanschlüsse (3,
4, ... , n) als Anschluss zum Anlegen von Adressen, die zur Auswahl einer Speicherzelle der Funktionseinheit dienen, ausgebildet ist.
5. Integrierte Schaltung nach einem der Ansprüche 1 bis 3, bei der der erste Transistor (Tl) und der zweite Transistor (T2) so dimensioniert sind, dass sie im Entladungsfall in den leitfähigen Zustand geschaltet werden und im bestimmungsgemäßen Betrieb der Funktionseinheit nicht leit- fähig sind.
6. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, bei der die Transistoren (Tl, T2) als n-Kanal - Feldeffekttransistoren ausgebildet sind.
7. Integrierte Schaltung nach einem der Ansprüche 1 bis 4, bei der die Transistoren (Tl, T2) als p-Kanal- Feldeffektransistoren ausgebildet sind.
8. Integrierte Schaltung nach einem der Ansprüche 1 bis 6, bei der mindestens eine Eingangsanschluss (1) zum Anlegen des Versorgungspotentials (VDD) für das Anlegen eines positiven Versorgungspotentials einer Versorgungsspannung ausgebildet ist.
9. Verfahren zur Herstellung einer integrierten Schaltung nach einem der Ansprüche 1 bis 8, bei dem der erste Transistor (Tl) und der zweite Transistor (T2) der Reihenschaltung (RS) bezüglich der Kanallänge (LK) und der Kanalbreite (WK) so dimensioniert sind, dass beim Abführen einer elektrostatischen Ladung von mindes- tens 0,3 μC an der integrierten Schaltung eine Spannung von weniger als 11 V anliegt.
10.Verfahren zur Herstellung einer integrierten Schaltung nach einem der Ansprüche 1 bis 8, bei dem der erste Transistor (Tl) und der zweite Transistor (T2) der Reihenschaltung (RS) bezüglich der Kanallänge (LK) und der Kanalbreite (WK) so dimensioniert sind, dass beim Abführen einer elektrostatischen Ladung von mindes- tens 0,3 μC über die Reihenschaltung ein Strom von weniger als 1,3 A fließt.
11.Verfahren nach Anspruch 9 oder 10, bei dem der erste Transistor (Tl) und der zweite Transis- tor (T2) der Reihenschaltung (RS) bezüglich der Kanallänge (LK) und der Kanalbreite (WK) so dimensioniert sind, dass der im bestimmungsgemäßen Betrieb der Funktionseinheit (SZ) durch die Reihenschaltung (RS) fließende Verluststrom geringer ist als ein Strom von 500 μA.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101546907B (zh) * 2008-03-25 2011-09-14 中华映管股份有限公司 静电防护电路以及有源元件阵列基板
US8198651B2 (en) * 2008-10-13 2012-06-12 Infineon Technologies Ag Electro static discharge protection device
TWI453893B (zh) * 2011-08-15 2014-09-21 Faraday Tech Corp 靜電放電保護電路
CN102957138B (zh) * 2011-08-18 2015-07-15 智原科技股份有限公司 静电放电保护电路
CN103165594B (zh) * 2011-12-13 2016-08-10 智原科技股份有限公司 静电放电保护装置
CN104578035B (zh) * 2015-01-26 2017-09-15 浪潮电子信息产业股份有限公司 一种基于双向i/o缓冲的esd保护电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5052020A (en) * 1990-01-18 1991-09-24 Norand Corporation Method of and apparatus for controlling modulation of digital signals in frequency-modulated transmissions
JP2589938B2 (ja) * 1993-10-04 1997-03-12 日本モトローラ株式会社 半導体集積回路装置の静電破壊保護回路
US5610790A (en) * 1995-01-20 1997-03-11 Xilinx, Inc. Method and structure for providing ESD protection for silicon on insulator integrated circuits
KR0166509B1 (ko) * 1995-12-29 1999-01-15 김주용 정전기 보호 회로
US5661690A (en) * 1996-02-27 1997-08-26 Micron Quantum Devices, Inc. Circuit and method for performing tests on memory array cells using external sense amplifier reference current
TW463362B (en) * 1999-01-19 2001-11-11 Seiko Epson Corp Electrostatic protection circuit and semiconductor integrated circuit using the same
US6201747B1 (en) * 1999-09-30 2001-03-13 Advanced Micro Devices, Inc. Method and apparatus for measuring subthreshold current in a memory array

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2005031976A1 *

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Publication number Publication date
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US7317603B2 (en) 2008-01-08
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DE10344872A1 (de) 2005-05-19

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